DE19903349A1 - Vorrichtung zur elektrischen Erzeugung einer niederohmigen Verbindung in einem Halbleiterbauelement sowie ein zugehöriges Programmierverfahren und ein zugehöriges Herstellverfahren - Google Patents
Vorrichtung zur elektrischen Erzeugung einer niederohmigen Verbindung in einem Halbleiterbauelement sowie ein zugehöriges Programmierverfahren und ein zugehöriges HerstellverfahrenInfo
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Abstract
Der Anmeldungsgegenstand betrifft elektrische programmierbare Verbindungen (Antifuses), die zwischen zwei hochdotierten Gebieten (G1, G2) nur einen Polysiliziumsteg (PS) aufweisen. Die Programmierung erfolgt durch lokale Erhitzung des Steges durch eine entsprechend hohe Stromdichte im Steg, wobei aufgrund des Temperaturgradienten Dotierstoffe (D) in den Steg diffundieren und diesen um beispielsweise um den Faktor 10·6· leitfähiger werden lassen. Diese Vorrichtung ist mit üblichen CMOS-Prozessen ohne zusätzliche Masken herstellbar und eine Programmierung ist mit relativ niedrigen Spannungspulsen möglich. In DRAMs können hiermit beispielsweise redundante Zellen mit Bit- und Wortleitungen verbunden werden.
Description
Vorrichtung zur elektrischen Erzeugung einer niederohmigen
Verbindung in einem Halbleiterbauelement sowie ein zugehöri
ges Programmierverfahren und ein zugehöriges Herstellverfah
ren.
Unter niederohmigen Verbindungen sollen hierbei sogenannte
"Antifuse-Elemente" verstanden werden, die in integrierten
Schaltungen eingesetzt werden, um nach dem eigentlichen Fer
tigungsprozeß nachträglich neue Verbindungen in den Schalt
kreisen herstellen zu können. Derartige Antifuses sind direkt
nach der Herstellung hochohmig und entsprechen damit einem
offenen Schalter. Aktiviert werden solche Schalter entweder
elektrisch oder durch Laserbestrahlung, wodurch sie nieder
ohmig werden und einem geschlossenen Schalter entsprechen.
Zwischen dem OFF- und ON-Zustand einer Antifuse wird ein Wi
derstandsverhältnis von < 106 angestrebt.
Aus der japanischen Patentschrift 60-59751 A bzw. aus den Pa
tent Abstracts of Japan, E-334, Aug. 8; 1985, Vol. 9, No. 193
ist ein Antifuse-Element mit pn+p-Struktur und darüberliegen
dem p++-Gebiet bekannt, das durch Laserbestrahlung in eine
leitende pp++p-Struktur umgewandelt wird.
Aus der japanischen Patentschrift 5-259291 A bzw. aus den Pa
tent Abstracts of Japan, E-1490, Jan. 13; 1994, Vol. 18, No.
22 ist ein Antifuse-Element mit zwei in gegensätzlicher
Durchlaßrichtung in Reihe geschalteter Dioden bekannt, bei
dem eine Adressierung in einer Richtung durch Anlegen der
Durchbruchspannung einer Diode und in der anderen Richtung
durch Laserbestrahlung erfolgt, wobei eine leitende Verbin
dung nur erzeugt wird, wenn die Durchbruchspannung und die
Laserbestrahlung gemeinsam auftreten.
Aus dem IEEE-Paper zur IEDM 1992, Seiten 612 bis 614, ist ei
ne Reihe verschiedener Antifuse-Typen bekannt. Alle diese
hier angegebenen Antifuses haben jedoch den Nachteil, daß sie
nicht durch einen Standard-CMOS-Prozeß herstellbar sind, da
eine zusätzliche Maskenebene erforderlich ist, weil die hier
offenbarten Antifuses stets zwei leitende Schichten, wie zum
Beispiel Metall, Poly-Silizium oder hochdotierte Gebiete,
aufweisen, die durch eine Isolationsschicht, beispielsweise
aus SiO2, SiNx, Al2O3 oder auch amorphem Silizium, voneinan
der getrennt sind.
Aus der US-Patentschrift US 4 899 205 ist ein elektrisch pro
grammierbares Niedrigimpedanz-Antifuse-Element bekannt, bei
dem zwei Polysiliziumelektroden durch ein Dielektrikum von
einander getrennt sind und mindestens eine der beiden Elek
troden an der Grenze zum Dielektrikum hoch mit Arsen dotiert
ist. Durch Anlegen einer geeigneten Programmierspannung ver
bindet sich das Arsen mit dem anderen Material und fließt in
das Antifuse-Element, wo eine niederohmige Verbindung ent
steht.
Die bislang bekannten Antifuse-Elemente weisen vor allem die
Nachteile auf, daß alle rein elektrisch programmierbaren An
tifuse-Elemente im Strompfad einen elektrischen Isolator im
unprogrammierten Zustand aufweisen und somit ihre Program
mierspannung vergleichsweise hoch ist und daß sie ohne eine
zusätzliche Maskenebene nicht in einem Standard-CMOS-Prozeß
herstellbar sind.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin,
eine Vorrichtung zur elektrischen Erzeugung einer niederohmi
gen Verbindung in einem Halbleiterbauelement, ein zugehöriges
Programmierverfahren und ein zugehöriges Herstellverfahren
anzugeben, das die obengenannten Nachteile des Standes der
Technik vermeidet. Diese Aufgabe wird hinsichtlich der Vor
richtung durch die Merkmale des Patentanspruchs 1, hinsicht
lich des Herstellungsverfahrens durch die Merkmale des Pa
tentanspruchs 6 und hinsichtlich des Programmierverfahrens
durch die Merkmale des Patentanspruchs 7 gelöst. Die weiteren
Ansprüche betreffen vorteilhafte Ausgestaltungen der Vorrich
tung.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird im
folgenden anhand der Zeichnung näher erläutert. Dabei zeigt
Fig. 1 ein Antifuse-Element in der Draufsicht,
Fig. 2 eine Schnittdarstellung des in Fig. 1 dargestellten
Antifuse-Elements zusammen mit einem gemeinsam her
stellbaren MOS-Transistor und
Fig. 3 ein Diagramm das den Widerstand des Antifuse-Elements
in Abhängigkeit der Programmierpulsspannung zeigt.
Die Erfindung besteht im wesentlichen darin, daß die eigent
liche Antifuse-Struktur aus einer ursprünglich undotierten
Polysiliziumbahn zwischen zwei hochdotierten Gebieten besteht
und durch eine Programmierspannung eine lokale Erhitzung und
damit eine Dotierstoffumverteilung stattfindet, wobei die Po
lysiliziumbahn niederohmig wird.
In Fig. 1 ist ein Antifuse-Element mit zwei hochdotierten
Gebieten G1 und G2 dargestellt, die nur über einen ursprüng
lich undotierten Polysiliziumsteg PS miteinander verbunden
sind. Das Gebiet G1 ist dabei beispielsweise mit einer metal
lischen Leiterbahn L1 über Polysiliziumkontakte PK1 und das
Gebiet G2 ist entsprechend beispielsweise mit einer Leiter
bahn L2 über Polysiliziumkontakte PK2 verbunden.
Wegen dem Dotierstoffvorrat in den hochdotierten Gebieten G1
und G2 und der Stromdichte in dem Polysiliziumsteg PS ist es
von besonderem Vorteil, wenn die Breite B1 des Polysilizium
steges PS im Vergleich zur Breite der Leiterbahn B2 und der
Breite der Gebiete G1 und G2 relativ klein ist. Die Länge ei
nes solchen Polysiliziumstegs liegt typischerweise bei 1 µm
bis 2 µm. Die Breite des Steges PS kann beispielsweise im
selben Bereich liegen, besser ist jedoch eine Breite von 0,3
bis 0,5 µm da hierbei weniger Leistung beim Programmieren
verbraucht wird.
Prinzipiell ist auch eine Anordnung mit nur einem hochdotier
ten Gebiet denkbar aber beispielsweise wegen der Kontaktie
rung praktisch nicht oder nur schlecht möglich.
In Fig. 2 ist ein Schnitt durch das Antifuse-Element von
Fig. 1 dargestellt, wobei das oben erläuterte Antifuse-Element
durch eine Dickoxidschicht OX von einem Substratmaterial SUB
getrennt und von einem elektrischen Isolator ISO umgeben ist.
Darüberhinaus ist zur Verdeutlichung des ähnlichen Aufbaues
ein üblicher MOS-Transistor T dargestellt, dessen Gate G in
der Ebene der Gebiete G1 und G2 sowie des Steges PS liegt und
ebenfalls über einen Polysilizium-Kontakt mit einer Leiter
bahn L3 verbunden ist. Das Gateoxid OX des Transistors T ist
typischerweise dünner als das Dickoxid DOX, kann aber auch
gleich dick sein.
Die Gebiete G1 und G2 und der Polysiliziumsteg PS werden in
einem Standard-CMOS-Prozeß wie das Gate G des MOS-Transistors
T erzeugt, wobei allerdings im Bereich des Polysiliziumsteges
PS im Gegensatz zu den beiden Gebieten G1 und G2 eine Gatedo
tierung ausgespart wird. Bei modernen CMOS-Prozessen, bei de
nen das Polysiliziumgate entsprechend des Transistortyps mit
einer n+- bzw. p+-Dotierung dotiert wird (dual work func
tion), ist dies ohne zusätzliche Maskenebene möglich. Da au
ßer der Polysiliziumbahn nur eine Metallisierungsebene nötig
ist, kann das Antifuse-Element vorteilhafterweise platzspa
rend zum Beispiel unterhalb von Busleitungen vorhanden sein.
Die Polysiliziumbahn für die Gebiete G1 und G2 und den Poly
siliziumsteg PS verläuft über einem sogenannten Dickoxid DOX,
das in seiner Dicke so bemessen ist, daß bei der lokalen Er
wärmung in dem Polysiliziumsteg PS zwar die Dotierstoffe D
aus mindestens einem der angrenzenden Gebiete G1 und G2 in
folge des Temperaturgradienten in dem Polysiliziumsteg dif
fundieren aber kein Kurzschluß zum Substrat SUB auftritt.
Zur Programmierung des Antifuse-Elements wird an die beiden
Leiterbahnen L1 und L2 zur Programmierung, das heißt zur Er
zeugung einer niederohmigen Verbindung, ein für eine ausrei
chende lokale Erwärmung geeigneter Spannungspuls angelegt,
der die Diffusion der Dotierstoffe D in dem Polysiliziumsteg
bewirkt. In Fig. 3 ist der ON-Widerstand des Antifuse-
Elements in Abhängigkeit von verschiedenen Spannungspulsen
mit konstanter Pulsdauer mit, hier zum Beispiel 320 ms, dar
gestellt. Bei einer Programmierspannung von 9 V wird der Wi
derstand von ursprünglich ca. 10 GΩ lediglich 800 MΩ redu
ziert. Eine deutliche Schwelle tritt hingegen, in dem gezeig
ten Beispiel, bei einer Programmierspannung von 10 V auf. Bei
dieser Spannung zeigt das Antifuse-Element einen ON-
Widerstand von nur ca. 1 KΩ. Erst ab ca. 13 V zeigt der ON-
Widerstand Ron des Antifuse-Elements wieder einen Anstieg.
Dies ist auf eine Schädigung der Polykontakte PK1 und PK2
durch zu hohe Ströme zurückzuführen und muß, beispielsweise
durch eine Strombegrenzung, verhindert werden. Die Schwellen
spannung, bei der die Programmierung des Antifuse-Elements
eintritt, kann durch die Geometrie des hochohmigen Gebietes,
also des Polysiliziumsteges PS, beeinflußt werden. Durch eine
Verschmälerung kann die Programmierspannung reduziert werden.
Die Länge des hochohmigen Gebietes richtet sich nach der Do
tierstoffdiffusion im Polysilizium, die bereits durch zusätz
liche Temperaturbelastungen des weiteren Herstellungsprozes
ses stattfinden.
Da die Antifuse-Elemente durch Standard-CMOS-Prozesse her
stellbar sind besteht eine vorteilhafte Verwendung dieser An
tifuse-Elemente darin, daß mit ihrer Hilfe in einem Speicher
chip fehlerhafte Speicherzellen durch redundante Speicherzel
len ersetzt werden.
Claims (7)
1. Vorrichtung zur elektrischen Erzeugung einer niederohmigen
Verbindung in einem Halbleiterbauelement,
bei der auf einer Isolationsschicht (DOX) zwischen einem er
sten Gebiet (G1) und einem zweiten Gebiet (G2) nur ein Ver
bindungssteg (PS) aus im wesentlichen undotierten polykri
stallinem Halbleitermaterial vorhanden ist, der sowohl an das
erste als auch an das zweite Gebiet angrenzt, und bei der das
erste und zweite Gebiet aus hochdotiertem Halbleitermaterial
besteht und bei der das erste und zweite Gebiet mit Anschluß
kontakten verbunden ist.
2. Vorrichtung nach Anspruch 1,
bei der die Isolationsschicht (OX) derart vorhanden ist, daß
durch eine infolge Programmierung auftretende lokale Erwär
mung ein Kurzschluß zu einem darunterliegenden Substrat (SUB)
vermieden wird.
3. Vorrichtung nach Anspruch 1 oder 2,
bei der der Verbindungssteg (BS, B1) schmäler als die beiden
Gebiete (G1, G2, B3) selbst und schmäler als mit diesen Ge
bieten verbundene Leiterbahnen (L1, L2, B2) sind.
4. Vorrichtung nach Anspruch 1 bis 3,
bei der der Verbindungssteg (PS) eine Länge zwischen 1 µm und
2 µm aufweist.
5. Vorrichtung nach Anspruch 4,
bei der der der Verbindungssteg (PS) eine Breite (B1) zwi
schen 0,3 µm und 0,5 µm aufweist.
6. Verfahren zur Herstellung einer Vorrichtung zur elektri
schen Erzeugung einer niederohmigen Verbindung in dem Halb
leiterbauelement, die zwischen einem ersten und zweiten hoch
dotierten Halbleitergebiet (G1, G2) nur einen Verbindungssteg
(PS) aus undotiertem polykristallinem Halbleitermaterial auf
weist, bei dem das erste und zweite Halbleitergebiet (G1, G2)
gleichzeitig mit einem polykristallinen Halbleitergebiet für
ein Gate (G) eines MOS-Transistors (T) erzeugt und die hoch
dotierten ersten und zweiten Halbleitergebiete gemeinsam mit
dem Gate des MOS-Transistors dotiert und der Verbindungssteg
(PS) von dieser Dotierung ausgespart wird.
7. Verfahren zur Programmierung einer Vorrichtung zur elek
trischen Erzeugung einer niederohmigen Verbindung in einem
Halbleiterbauelement,
bei dem an zwei hochdotierte Halbleitergebiete (G1, G2), die
lediglich über einen ursprünglich undotierten Verbindungssteg
(PS) aus polykristallinem Halbleitermaterial verbunden sind,
ein elektrischer Spannungspuls (V) angelegt wird, bei dem in
folge des Spannungspulses ein Strom zu einer lokalen Erwär
mung des Verbindungssteges führt, wodurch Dotierstoffe (D)
von mindestens einer der beiden angrenzenden hochdotierten
Gebieten in den Verbindungssteg diffundieren und der Verbin
dungssteg infolgedessen niederohmig wird.
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Country Status (1)
Country | Link |
---|---|
DE (1) | DE19903349C2 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10112540A1 (de) * | 2001-03-15 | 2002-10-02 | Infineon Technologies Ag | Nur-Lese-Speicherzelle (ROM) |
EP1320131A2 (de) * | 2001-11-20 | 2003-06-18 | Zarlink Semiconductor Limited | Antischmelzsicherungen |
DE10214529A1 (de) * | 2002-04-02 | 2003-10-30 | Infineon Technologies Ag | ROM-Speicheranordnung |
US9766171B2 (en) | 2014-03-17 | 2017-09-19 | Columbia Insurance Company | Devices, systems and method for flooring performance testing |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
JPH05259291A (ja) * | 1992-03-16 | 1993-10-08 | Fujitsu Ltd | ダイオードアレー装置とその製造方法 |
JPH0659751A (ja) * | 1992-08-13 | 1994-03-04 | Matsushita Electric Works Ltd | バンドギャップ基準電圧調整回路 |
-
1999
- 1999-01-28 DE DE19903349A patent/DE19903349C2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
JPH05259291A (ja) * | 1992-03-16 | 1993-10-08 | Fujitsu Ltd | ダイオードアレー装置とその製造方法 |
JPH0659751A (ja) * | 1992-08-13 | 1994-03-04 | Matsushita Electric Works Ltd | バンドギャップ基準電圧調整回路 |
Non-Patent Citations (3)
Title |
---|
CHIANG, S.: Antifuse Structure Comparison for Field Programmable Gate Arrays in EDM 1992, p. 611-614 * |
GREVE, D.W., TRAN, L.V.: Polysilicon n·+·pn·+· Structures for Memory Redundancy. US-Z.: IEEE Trans. Electron Devices, Vol. ED-29, No. 8, August 1982, p. 1313-1318 * |
LUNNON, M.E., GREVE, D.W.: The microstructure of programmed n·+·pn·+· polycrystalline silicon antifuses. US-Z.: J.Appl.Phys. 54 (6), June 1983, p. 3278-3281 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10112540A1 (de) * | 2001-03-15 | 2002-10-02 | Infineon Technologies Ag | Nur-Lese-Speicherzelle (ROM) |
EP1320131A2 (de) * | 2001-11-20 | 2003-06-18 | Zarlink Semiconductor Limited | Antischmelzsicherungen |
EP1320131A3 (de) * | 2001-11-20 | 2004-12-01 | Zarlink Semiconductor Limited | Antischmelzsicherungen |
DE10214529A1 (de) * | 2002-04-02 | 2003-10-30 | Infineon Technologies Ag | ROM-Speicheranordnung |
DE10214529B4 (de) * | 2002-04-02 | 2006-07-27 | Infineon Technologies Ag | ROM-Speicheranordnung |
US9766171B2 (en) | 2014-03-17 | 2017-09-19 | Columbia Insurance Company | Devices, systems and method for flooring performance testing |
US10684204B2 (en) | 2014-03-17 | 2020-06-16 | Columbia Insurance Company | Devices, systems and method for flooring performance testing |
Also Published As
Publication number | Publication date |
---|---|
DE19903349C2 (de) | 2001-12-13 |
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