DE19859090A1 - Verfahren zum Aufwachsen von Gateoxiden - Google Patents
Verfahren zum Aufwachsen von GateoxidenInfo
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- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 22
- -1 germanium ions Chemical class 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 30
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 241000208152 Geranium Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
Die Erfindung betrifft ein Verfahren zum Aufwachsen von
Gateoxiden, insbesondere MOS-Gateoxiden, auf Substrate für
Halbleiterbauteile insbesondere MOS-Bauteile.
Die vielleicht wichtigste Anwendung des Verfahrens der ther
mischen Oxidation bei der Herstellung von ULSIs besteht bei
der Erzeugung der dünnen Gateisolierschicht von MOS-Bautei
len. Z. B. sind für MOS-Transistoren mit Gatelängen unter
1 µm Gateoxidschichten erforderlich, die dünner als 15 nm
sind, während für die Tunneloxide elektrisch umschreibbarer
Festwertspeicher Gateoxide erforderlich sind, die dünner als
8 nm sind.
Da die Schichten aus Siliziumdioxid (SiO2) in diesen Fällen
Komponenten aktiver Bauteile bilden, müssen die dünnen Oxid
schichten gleichmäßig sein, sie müssen hohe Qualität aufwei
sen und sie müssen durch einen Prozeß hergestellt werden,
der ausreichend langsam dafür ist, daß die Oxiddicke zuver
lässig kontrolliert werden kann. Die Kontrolle der Gateoxid
dicke ist besonders wichtig, da die Schwellenspannung eines
MOS-Bauteils von diesem Wert abhängt. Die Schwierigkeit ei
ner zuverlässigen Kontrolle der Gateoxiddichte ist dann er
höht, wenn im Verlauf der Herstellung eines einzelnen Bau
teils Gateoxide mit zwei verschiedenen Dicken hergestellt
werden müssen.
Nachfolgend werden unter Bezugnahme auf die idealisierten
Schnittansichten der Fig. 1A-1E Prozeßschritte eines her
kömmlichen Verfahrens zum Herstellen dünner MOS-Gateoxide
mit zwei verschiedenen Dicken beschrieben.
Durch die Herstellung dicker Feldoxide 15 auf einem Silizi
umsubstrat 11 werden erste und zweite aktive Bereiche (d. h.
Bauteilbereiche) im Substrat festgelegt. Die ersten aktiven
Bereiche sind als diejenigen aktiven Bereiche definiert,
über denen später dickere Gateoxide hergestellt werden, wäh
rend die zweiten aktiven Bereiche entsprechend diejenigen
sind, über denen später dünnere Gateoxide hergestellt wer
den.
Nachdem auf die Oberfläche des Substrats über allen ersten
und zweiten aktiven Bereichen eine erste Oxidschicht 16
thermisch aufgewachsen wurde, wird eine Photoresistbeschich
tung durch Aufschleudern auf den Wafer aufgebracht, und
durch herkömmliche Belichtungs- und Entwicklungsprozeß
schritte wird ein Photoresistmuster 17 hergestellt, das die
ersten aktiven Bereiche maskiert, wie es in Fig. 1C darge
stellt ist.
Unter Maskierung durch das Photoresistmuster 17 wird der Wa
fer selektiv so geätzt, daß die erste Oxidschicht 16 über
den zweiten aktiven Bereichen entfernt wird, um dadurch die
Oberfläche des Substrats über diesen Bereichen freizulegen,
wie es ebenfalls in Fig. 1C dargestellt ist.
Nachdem das Photoresistmuster 17 abgezogen wurde und dadurch
die erste Oxidschicht 16 über den ersten aktiven Bereichen
freigelegt wurde, wird auf die Oberfläche des Substrats über
den ersten und zweiten Bereichen eine zweite Oxidschicht
aufgewachsen, die über diesen ersten und zweiten Bereichen
in Fig. 1D mit 18a bzw. 18b gekennzeichnet ist. Die zweite
Oxidschicht 18b über den zweiten aktiven Bereichen dient an
schließend als dünneres Gateoxid eines MOS-Bauteils. Gleich
zeitig wächst die zweite Oxidschicht 18a über den ersten ak
tiven Bereichen thermisch an der Oberfläche des Substrats
unter der ersten Oxidschicht 16. (Die zweite Oxidschicht 18a
über den ersten aktiven Bereichen wächst unter der ersten
Oxidschicht 16 statt über derselben, da das Oxidationsmit
tel, und nicht Silizium, im Verlauf der thermischen Oxidati
on des Siliziumsubstrats durch die erste Oxidschicht 16 dif
fundiert.) Die erste Oxidschicht 16 über den ersten aktiven
Bereichen und die dortige zweite Oxidschicht 18a unter ihr
bilden anschließend gemeinsam ein dickeres Gateoxid eines
MOS-Bauteils.
Herkömmliche Verfahren zum Herstellen von Gateoxiden zweier
verschiedener Dicken auf einem Siliziumsubstrat, wie typi
scherweise durch die oben beschriebene Abfolge von Prozeß
schritten veranschaulicht, erfordern zwei gesonderte thermi
sche Oxidationsvorgänge. Darüber hinaus sind die dickeren
Gateoxide, die jeweils aus einer zweiten Oxidschicht 18a und
der ersten Oxidschicht 16 über dieser bestehen, da das erste
Photoresistmuster 17 auf der ersten Oxidschicht 16 auf den
ersten aktiven Bereichen ausgebildet ist und die zweite
Oxidschicht 18a über diesen unter der ersten Oxidschicht 16
aufgewachsen wird, in unvermeidlicher Weise durch organische
und metallische Rückstände des Photoresists verunreinigt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum
thermischen Aufwachsen von Gateoxiden mit zwei verschiedenen
Dicken auf die Oberfläche eines Siliziumsubstrats in einem
einzelnen Prozeßschritt zu schaffen.
Diese Aufgabe ist durch das Verfahren gemäß dem beigefügten
Anspruch 1 gelöst.
Nachdem durch die Herstellung von Isolierstrukturen erste
und zweite aktive Bereiche in einem Substrat festgelegt wur
den, wird auf jedem der zweiten aktiven Bereiche ein Masken
oxid abgeschieden. Dann wird Germanium selektiv in das mas
kierte Substrat implantiert, um in jedem ersten aktiven Be
reich eine flache, stark dotierte Germaniumschicht auszubil
den. Die Funktion des implantierten Germaniums besteht dar
in, die thermische Oxidation an der Oberfläche des Substrats
in den ersten aktiven Bereichen während eines anschließenden
Prozeßschritts zu beschleunigen. Nachdem das Maskenoxid ab
gezogen wurde, werden erste und zweite Oxide thermisch in
einem einzelnen Prozeßschritt auf die ersten bzw. zweiten
Bereiche aufgewachsen, wobei die ersten Oxidschichten
zwangsläufig dicker als die zweiten sind.
Von den nachfolgend kurz beschriebenen Figuren ist keine
maßstabsgetreu dargestellt. Wie es auf dem Gebiet der Dar
stellung integrierter Schaltungen üblich ist, sind die Dicken
und Querabmessungen verschiedener, in den Figuren dar
gestellter Strukturen so dargestellt, daß die Deutlichkeit
der Figuren erhöht ist.
Fig. 1A-1D sind idealisierte Schnittansichten zum Veran
schaulichen von Prozeßschritten eines herkömmlichen Verfah
rens zum Herstellen von Gateoxiden zweier verschiedener Dicken.
Fig. 2A-2F sind idealisierte Schnittansichten zum Veran
schaulichen eines Verfahrens zum gleichzeitigen thermischen
Aufwachsen von Gateoxiden zweier verschiedener Dicken gemäß
einem Ausführungsbeispiel der Erfindung.
Fig. 3A und 3B veranschaulichen die Abhängigkeit der Germa
niumkonzentration von der Tiefe unter der Oberfläche des
Substrats in ersten bzw. zweiten aktiven Bereichen beim Aus
führungsbeispiel der Erfindung.
Durch Herstellen von Isolierstrukturen 35 auf einem Sili
ziumsubstrat 31 werden erste und zweite aktive Bereiche
(d. h. Bauteilbereiche) des Substrats festgelegt. Diese ersten
und zweiten aktiven Bereiche sind solche, über denen an
schließend in einem einzelnen Prozeßschritt dickere bzw.
dünnere Gateoxide thermisch aufgewachsen werden. Obwohl die
in Fig. 2B dargestellten Isolierstrukturen 35 dicke Feldoxi
de repräsentieren, wie sie durch einen herkömmlichen LOCOS-
(Local Oxidation of Silicon = örtliche Oxidation von Sili
zium)-Prozeß erhalten werden, können auch andere Isolier
techniken als LOCOS, wie Grabenisolierung, zum Herstellen
der Isolierstrukturen verwendet werden. Außerdem müssen
nicht alle Isolierstrukturen dieselbe Größe haben.
Nachdem Maskenoxide 36a und 36b durch einen anderen Prozeß
als thermische Oxidation (vorzugsweise durch Hochtemperatur-
Niederdruck-CVD) auf der Oberfläche des Substrats 31 über
den ersten und zweiten aktiven Bereichen hergestellt wurden,
wird eine Beschichtung aus einem Photoresist durch Auf
schleudern auf die Maskenoxide aufgebracht, und durch her
kömmliche Belichtungs- und Entwicklungsprozeßschritte wird
ein Photoresistmuster 37 hergestellt, das die zweiten akti
ven Bereiche maskiert.
Nach Maskierung durch das Photoresistmuster 37 wird der Wa
fer selektiv geätzt, um die Maskenoxide 36a über den ersten
aktiven Bereichen zu entfernen, wie es in Fig. 2D darge
stellt ist.
Nachdem das Photoresistmuster 37 abgezogen wurde, wird Ger
manium 38 selektiv in das durch die Maskenoxide 36b maskier
te Substrat implantiert (Implantationsenergie vorzugsweise
20-100 keV, Implantationsdosis vorzugsweise 5 × 1014-1 × 1016
Atome/cm2), und das Substrat wird getempert (Tempe
rungstemperatur vorzugsweise 800-850°C), um flache, stark
dotierte Germaniumschichten innerhalb der ersten aktiven Be
reiche auszubilden, wie es in Fig. 3A dargestellt ist. Durch
die Implantation und das anschließende Tempern kann inner
halb der zweiten aktiven Bereiche auch eine flache, sehr
leicht dotierte Germaniumschicht ausgebildet werden, wie es
in Fig. 3B dargestellt ist.
Die Funktion des implantierten Germaniums besteht darin,
thermische Oxidation an der Oberfläche des Substrats über
den ersten aktiven Bereichen während eines späteren Prozeß
schritts zu beschleunigen (d. h., die Rate der thermischen
Oxidation zu erhöhen). (Die üblicherweise verwendeten Do
tierstoffe aus der Gruppe III und der Gruppe V erhöhen eben
falls die Rate thermischer Oxidation von Silizium, wenn sie
mit hoher Konzentration innerhalb eines Siliziumsubstrats
vorhanden sind, jedoch führen sie zu p- bzw. n-Substraten
statt zu eigenleitenden Substraten im Verlauf des Temperungsvorgangs
nach dem Implantieren.) Das Germanium in der
flachen, stark dotierten sowie der flachen, sehr leicht do
tierten Schicht verbleibt während thermischer Oxidation an
der Si/SiO2-Grenzfläche, da die mittlere Verschiebung von
Germanium rechtwinklig zur Grenzfläche durch Diffusion wäh
rend der Oxidation kleiner als der Weg ist, den die Si/SiO2-
Grenzfläche während der Oxidation in das Substrat hinein zu
rücklegt.
Die Energie der einfallenden Germaniumionen (vorzugsweise
20-100 keV) ist durch die Dicke der Maskenoxide 36b über
den zweiten aktiven Bereichen in demjenigen Sinn bestimmt,
daß die volle Dosis des in den zweiten aktiven Bereichen
implantierten Germaniums bei idealen Umständen in das Gebiet
der Maskenoxide 36b eingegrenzt wäre. Bei weniger als idea
len Umständen, wie sie häufig in der Praxis auftreten, kann
ein Teil der über den zweiten aktiven Bereichen implantier
ten Einfallsdosis gut die Maskenoxide 36b über den zweiten
aktiven Bereichen durchdringen, um dort die flache, sehr
leicht dotierte Germaniumschicht auszubilden, wie es in Fig. 3B
dargestellt ist. Im Gegensatz hierzu bildet die vollstän
dige Germaniumdosis, wie über den ersten Bereichen implan
tiert, flache, stark dotierte Germaniumschichten innerhalb
der ersten aktiven Bereiche, wie es in Fig. 3A dargestellt
ist.
Dann wird das Maskenoxid 36b auf der Oberfläche des Sub
strats über den zweiten aktiven Bereichen entfernt, vorzugs
weise durch selektives, naßchemisches Ätzen, das das Sili
ziumsubstrat nicht angreift, um die Oberfläche des Substrats
über den zweiten aktiven Bereichen freizulegen.
Wie es in Fig. 2F dargestellt ist, werden Gateoxide 39a und
39b thermisch gleichzeitig auf die Oberfläche des Substrats
über den ersten bzw. zweiten aktiven Bereichen aufgewachsen.
Die stark dotierten Germaniumschichten innerhalb der ersten
aktiven Bereiche beschleunigen die thermische Oxidation an
der Oberfläche des Substrats über den ersten aktiven Berei
chen, was dort zu 5-9 nm dicken Gateoxiden 39a führt, wäh
rend die sehr leicht dotierten Germaniumschichten innerhalb
der zweiten aktiven Bereiche die thermische Oxidation an der
Oberfläche des Substrats über den zweiten aktiven Bereichen
nicht wesentlich beschleunigen, was dort zu 3-7 nm dicken
Gateoxiden 39b führt.
Thermisch gleichzeitig gemäß dem erfindungsgemäßen Verfahren
aufgewachsene Gateoxide mit zwei verschiedenen Dicken zeigen
mehrere Vorteile gegenüber durch herkömmliche Verfahren her
gestellten Gateoxiden mit zwei verschiedenen Dicken, wobei
der nicht geringste darin besteht, daß nur eine thermische
Oxidation statt zwei erforderlich ist. Gemäß dem erfindungs
gemäßen Verfahren wird das dickere der Gateoxide nicht durch
Photoresistrückstände verunreinigt, im Gegensatz zu herkömm
lichen Verfahren. Darüber hinaus dient Germanium im Substrat
unmittelbar unter den Gateoxiden zum Erhöhen der Beweglich
keit von Ladungsträgern innerhalb der Kanäle von bei an
schließenden Prozeßschritten hergestellten MOS-Bauteilen.
Claims (7)
1. Verfahren zum Herstellen eines Gateoxidfilms, bei dem
ein Halbleitersubstrat (31) mit ersten und zweiten aktiven
Bereichen versehen wird;
gekennzeichnet durch folgende Schritte:
gekennzeichnet durch folgende Schritte:
- - Implantieren von Germaniumionen (38) in die ersten aktiven Bereiche und
- - Herstellen von ersten und zweiten Gateoxidfilmen (39a, 39b) auf den ersten bzw. zweiten aktiven Bereichen, wobei die ersten Gateoxidfilme dicker als die zweiten Gateoxidfil me sind.
2. Verfahren nach Anspruch 1, gekennzeichnet durch Her
stellen einer Maskierungsschicht (36b) auf den zweiten akti
ven Bereichen vor dem Implantierungsschritt und
- - Implantieren von Germaniumionen (38) auch in die Maskie rungsschicht auf den zweiten aktiven Bereichen.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
die Maskierungsschicht (36b) aus Siliziumdioxid hergestellt
wird.
4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch
gekennzeichnet, daß jeder erste und zweite aktive Bereich
durch Herstellen eines Isolationsbereichs (35) zwischen ih
nen voneinander getrennt werden.
5. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die Germaniumionen (38) mit einer
Implantationsenergie von 20-100 keV und einer Implantati
onsdosis von 5 × 1014-1 × 1016 Atome/cm2 implantiert wer
den.
6. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die ersten und zweiten Gateoxid
filme (39a, 39b) durch thermische Oxidation hergestellt wer
den.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß
die thermische Oxidation bei einer Temperatur von 800-850°C
ausgeführt wird.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970074378A KR100252856B1 (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자의 제조 방법 |
| KR1997-074378 | 1997-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19859090A1 true DE19859090A1 (de) | 1999-07-08 |
| DE19859090B4 DE19859090B4 (de) | 2005-12-15 |
Family
ID=19528741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19859090A Expired - Fee Related DE19859090B4 (de) | 1997-12-26 | 1998-12-21 | Verfahren zum Herstellen von Gateoxiden mit verschiedenen Dicken |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6143669A (de) |
| JP (1) | JP3658215B2 (de) |
| KR (1) | KR100252856B1 (de) |
| DE (1) | DE19859090B4 (de) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010035857A (ko) * | 1999-10-04 | 2001-05-07 | 윤종용 | 반도체소자 및 그 제조방법 |
| JP4437352B2 (ja) | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100578645B1 (ko) * | 2000-07-31 | 2006-05-11 | 매그나칩 반도체 유한회사 | 반도체소자의 제조 방법 |
| US6573192B1 (en) * | 2000-09-21 | 2003-06-03 | Infineon Technologies Ag | Dual thickness gate oxide fabrication method using plasma surface treatment |
| US20020197836A1 (en) * | 2001-06-11 | 2002-12-26 | International Business Machines Corporation | Method of forming variable oxide thicknesses across semiconductor chips |
| JP2003309188A (ja) * | 2002-04-15 | 2003-10-31 | Nec Corp | 半導体装置およびその製造方法 |
| US7094671B2 (en) * | 2004-03-22 | 2006-08-22 | Infineon Technologies Ag | Transistor with shallow germanium implantation region in channel |
| CN110957213B (zh) * | 2018-09-27 | 2024-03-26 | 瓦里安半导体设备公司 | 形成半导体装置的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358894A (en) * | 1992-02-06 | 1994-10-25 | Micron Technology, Inc. | Oxidation enhancement in narrow masked field regions of a semiconductor wafer |
| JPH05308128A (ja) * | 1992-04-30 | 1993-11-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US5330920A (en) * | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| TW344897B (en) * | 1994-11-30 | 1998-11-11 | At&T Tcorporation | A process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| US5502009A (en) * | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
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| US6040019A (en) * | 1997-02-14 | 2000-03-21 | Advanced Micro Devices, Inc. | Method of selectively annealing damaged doped regions |
-
1997
- 1997-12-26 KR KR1019970074378A patent/KR100252856B1/ko not_active IP Right Cessation
-
1998
- 1998-11-17 US US09/192,498 patent/US6143669A/en not_active Expired - Lifetime
- 1998-12-04 JP JP34529698A patent/JP3658215B2/ja not_active Expired - Fee Related
- 1998-12-21 DE DE19859090A patent/DE19859090B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3658215B2 (ja) | 2005-06-08 |
| KR100252856B1 (ko) | 2000-04-15 |
| KR19990054549A (ko) | 1999-07-15 |
| US6143669A (en) | 2000-11-07 |
| JPH11233642A (ja) | 1999-08-27 |
| DE19859090B4 (de) | 2005-12-15 |
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| 8339 | Ceased/non-payment of the annual fee |