DE19840421A1

DE19840421A1 - Verfahren zur Fertigung von dünnen Substratschichten

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Publication number: DE19840421A1
Application number: DE19840421A
Authority: DE
Inventors: Karl Haberger; Andreas Plettner
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 1998-06-22
Filing date: 1998-09-04
Publication date: 1999-12-23
Anticipated expiration: 2018-09-05
Also published as: WO1999067820A1; JP2002519847A; US6417075B1; EP1090422A1; DE19840421C2

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Fertigung von sehr dünnen Substratschichten, insbesondere dünnen Halbleiterbereichen, die integrierte Schaltungen enthalten können. DOLLAR A Bei dem Verfahren werden zwei Substrate mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten verbunden. Zumindest eine der Verbindungsschichten oder die Vorderseite eines der Substrate wird vorher derart strukturiert, daß kanalförmige Vertiefungen gebildet werden, die ein seitliches Eindringen eines Ätzmittels ermöglichen. Der resultierende Waferstapel wird von einer Seite bis auf die gewünschte Schichtdicke gedünnt. Schließlich wird diese dünne Schicht vom restlichen Substrat durch Einbringen des Ätzmittels in die kanalförmigen Vertiefungen abgelöst. DOLLAR A Bei diesem Ablösevorgang handelt es sich um einen preisgünstigen, naßchemischen Prozeß, der den Chip und die auf ihm integrierte Wertschöpfung nicht gefährdet.

Description

Die Erfindung betrifft ein Verfahren zur Fertigung von dünnen Substratschichten, insbesondere dünnen Halbleiterbereichen, die integrierte Schaltungen enthalten können.

Für viele gegenwärtige und zukünftige Anwendungen von elektronischen Bauelementen und insbesondere von integrierten Schaltungen (IC) kann es vorteilhaft sein, die Gesamtdicke dieser ICs bzw. der Halbleiterbereiche mit den ICs auf wenige Mikrometer zu beschränken. Derart dünne Schaltkreise haben eine sehr geringe Masse und eine sehr geringe Bauhöhe. Sie sind mechanisch flexibel, passen sich dem thermomechanischen Verhalten einer Unterlage an und reduzieren aufgrund ihres geringen Volumens Entsorgungsprobleme. Alle diese Vorteile können im Rahmen einer zukünftigen Wegwerf- Elektronik noch an Bedeutung gewinnen. Bereits heutzutage sind dünne elektronische Bauelemente und Schaltungen für Anwendungsfelder wie Flat Panel Displays, bei denen ICs auf Glas gebondet sind, die Mechatronik, bei der ICs auf Metall gebondet werden, und die Leistungselektronik (Transistoren, Thyristoren, Dioden mit vertikaler Leitung) von großem Interesse.

In der Silizium-Technologie werden integrierte Schaltkreise auf Substraten, den sogenannten Wafern, gefertigt. Diese Wafer bestehen aus monokristallinem Silizium von typischerweise 700 µm Dicke und Durch messern von derzeit 200 mm, demnächst 300 mm. Die Festlegung der Dicke der Substrate auf 700 µm hat verschiedene verfahrenstechnische und auch physi kalische Gesichtspunkte. So spielen zum einen die Präzision und Ausbeute beim Sägen der aus der Schmelze gezogenen Kristallstäbe zu Wafern und deren an schließendes Polieren eine Rolle, zum anderen müssen die mechanische Stabilität sowie eine ausreichende thermische Masse während der eigentlichen Prozessierung der ICs gewährleistet sein.

Nach der halbleitertechnologischen Fertigung zur Erzeugung der Schaltkreise oder Bauelemente werden die Wafer und damit die einzelnen Chips des Wafers auf Restdicken von 200 µm bis herab zu derzeit 120 µm gedünnt, um in Gehäuse oder insbesondere auch Chip karten eingebaut werden zu können.

Eine Prozessierung der Bauelemente oder Schalt kreise auf freitragenden, bereits gedünnten Wafern scheidet in der Regel aus, da die mechanische Stabi lität, thermische Belastbarkeit usw. dafür unterhalb einer Dicke von 50 µm keinesfalls ausreicht. Außerdem sind die Prozeßentwicklung und die gesamte Fertigungs- und Equipmentausrüstung auf konventionell dicke Wafer eingerichtet.

Das Dünnen der fertig prozessierten Wafer erfolgt üblicherweise durch Schleifen. Dabei wird die Rückseite des Wafers mechanisch mittels einer Schleifpaste und geeigneten Schleifmittelträgern bis zur gewünschten Restdicke abgetragen. Silizium als monokristalline Substanz kann dabei nicht spanabhebend bearbeitet werden. Vielmehr treten beim Schleifen aufgrund der kristallinen Beschaffenheit sogenannte Mikrorisse auf, die sich bei ungeeigneter Prozeßführung bis in die Bauelementeregion des Wafers fortsetzen und die Funktionalität der Schaltkreise zerstören können. Durch diesen Sachverhalt ist die mittels Schleifen erreich bare Restdicke der Siliziumsubstrate beschränkt, und zwar in der Regel auf eine Dicke, die dem 5- bis 10fachen der Schleifkorngröße entspricht.

Eine Möglichkeit zur Lösung dieses Problems besteht in der Verwendung sehr feiner Schleifkörner bis herab zu Durchmessern von wenigen hundert Nanometern. Dies bringt jedoch eine drastische Abnahme der Abtrag rate mit sich, so daß der Dünnungsprozeß eine sehr lange Zeit beansprucht.

Für die Unterschreitung der beim herkömmlichen Schleifprozeß auftretenden Restdicke müssen in der Regel besonders schonende Polierverfahren eingesetzt werden. Ein entsprechender Prozeß, der die Vorteile von Grinden, naßchemischem Ätzen und sog. CMP (Chemical Mechanical Polishing) zu kombinieren versucht, ist beispielsweise in D. Bollmann et al., Abstract Nr. 2115, Proceedings, The Electrochemical Society Meeting, Paris 1997, veröffentlicht. Alternativ dazu sind Naß- und auch Trockenätzverfahren erprobt worden. Letztere bewirken allerdings bei der benötigten Höhe der Abtrag rate eine hohe thermische Belastung für das Substrat und die darauf befindlichen Bauelemente.

Prinzipiell erfolgt bei diesen Verfahren die Dünnung des Wafers nach der Prozessierung der Schalt kreise. Die zur Dünnung führenden Prozesse erfolgen also an einem Wafer, der bereits die gesamte, hohe Wertschöpfung der Chipfertigung auf seiner Oberfläche kumuliert hat. Entsprechend führt fehlerhaftes Dünnen zur Verringerung der Ausbeute und damit zu hohen Wert verlusten. Weiterhin ist die Einhaltung der gewünschten Restdicke wegen der durch die implementierten Bau elemente gestörten Möglichkeit der (lokalen) Rest dickenmessung erschwert.

Ein prinzipieller Ausweg aus der Problematik des Dünnens an Wafern mit hoher kumulierter Wertschöpfung und der komplizierten Dickenmessung besteht im Einsatz von sogenannten SOI-Wafern. SOI-Wafer tragen eine dicht unter der Oberfläche vergrabene Isolatorschicht, in der Regel in Form einer SiO₂-Schicht. Es gibt mehrere Ver fahren zur Fertigung derartiger SOI-Wafer (siehe z. B. W.P. Maszara et al.: "SOI-Materials for Mainstream CMOS Technology", in SOI Technology and Devices VIII, ed.: S. Christoloveanu, The Electrochemical Society Proceedings 97-23, 1997), die im folgenden skizziert werden.

Bei der SOS-Technik (Silicon On Sapphire) wird auf einem polierten Al₂O₃-Kristall epitaktisch eine Sili ziumschicht abgeschieden. Dies gelingt aufgrund der annähernd gleichen Gitterkonstante beider Materialien. Allerdings müssen kristalline Al₂O₃-Wafer eingesetzt werden, wodurch dieses Verfahren sehr teuer wird und in der Regel nur bei extremen Hochpreis-Anwendungen eingesetzt werden kann.

Bei der ZMR-Technik (Zone Melting Recrystal lisation) wird auf einem mit SiO₂ bedeckten Wafer Polysilizium abgeschieden und durch einen lokalen Schmelz- und Erstarrungsprozeß anschließend kristal lisiert. Die Kristallqualität, Kristallitgröße usw. dieser Wafer entspricht allerdings nicht mehr den Anforderungen der heutigen CMOS-Technologie.

Bei der SIMOX-Technik (Separation by IMplanted OXygen) erzeugt eine Hochdosis-Ionenimplantation dicht unter der Oberfläche des Siliziumwafers eine stöchiometrische SiO₂-Schicht, die bei geeigneter Prozeßführung, d. h. Ausheilen der durch die Implan tation verursachten Kristallschäden, die darüber liegende, extrem dünne und später Bauelemente tragende Siliziumschicht monokristallin läßt.

Bei der BESOI-Technik (Bonded Etched-Back Silicon On Insulator) werden zwei oxidierte Siliziumwafer durch thermisches Bonden und die damit hergestellten ko valenten Bindungen fest verbunden. Anschließend wird einer der beiden Wafer auf die Nutzdicke rückgedünnt. Eine spezielle Variante der BESOI-Technik ("SmartCut®" oder IonCut) verwendet besondere Verfahren zur Dünnung, die auf der Implementierung einer mittels Ionenimplan tation erzeugten, unter der Oberfläche vergrabenen Schicht beruhen, längs derer die auf dem zweiten Wafer (Handhabungswafer) gebondete Nutzschicht abgespalten wird. Dies kann durch Bildung von Gasblasen mittels Wasserstoff- oder Heliumimplantation (siehe EP-A 0 533 551 oder M. Bruel et al.: "Unibond SOI Wafers Achieved by Smart-Cut® Process" in SOI Technology and Devices VIII, ed.: S. Christoloveanu, The Electrochemical Society Proceedings 97-23, 1997) oder durch Ablösen von einer schmelzenden Zwischenschicht (siehe DE 195 46 179 A1) erfolgen. In beiden Fällen gelingt die Herstellung eines BESOI-Wafers ohne das Rückschleifen oder Rück ätzen von großen Teilen eines zuvor mühsam erzeugten monokristallinen Wafers.

SOI-Wafer nach dem SIMOX- und BESOI-Verfahren wurden in den letzten Jahren zur Anwendungsreife entwickelt. Sie werden zunehmend in den Anwendungs feldern Hochtemperatur-Elektronik und "low power electronics" eingesetzt und sind kommerziell in großen Stückzahlen verfügbar.

Derartige SOI-Wafer können für die Herstellung extrem dünner ICs verwendet werden. Die nachfolgende Entfernung des dicken Trägerwafers durch Schleifen, naß- oder trockenchemisches Ätzen usw. kann dann vorteilhaft an der vergrabenen Schicht gestoppt werden. Im Falle des mechanischen Schleifens, und insbesondere seiner verfeinerten Form des Chemical Mechanical Polishing (CMP) kann die vergrabene SiO₂-Schicht als mechanisch harte Stoppschicht dienen. Zudem können mechanische Defekte wie Mikrocracks die amorphe SiO₂- Schicht nicht oder kaum durchqueren. Im Falle des naßchemischen Rückätzens führt die hohe Selektivität (besser als 1 : 100) der in der Regel oxidierenden Silizium-Ätzen zu einem zuverlässigen Ätzstopp an der vergrabenen Oxidschicht. Im Falle der weniger selek tiven Trockenätzprozesse, etwa mittels NF₃-Plasma, kann die SiO₂-Schicht ebenfalls als selektive Stoppschicht dienen. Zusätzlich kann aufgrund der abnehmenden lateralen Leitfähigkeit eine lokale Selbstlimitierung des Ätzprozesses ausgenutzt werden.

Ein Vorteil beim Einsatz von SOI-Wafern ist, daß der zur späteren Dünnung führende Vorgang, nämlich die Implementierung einer vergrabenen Schicht unter das Silizium des Nutzwafers, vor der eigentlichen halb leitertechnischen Prozessierung erfolgt. Dadurch wird zum einen keine hohe Wertschöpfung gefährdet, und zum anderen können besonders einfache, optische oder auch akustische Schichtdickenmeßverfahren eingesetzt werden, da der Wafer in diesem Stadium noch keine lokalen Strukturen, Metalle usw. trägt, die berührungslose und präzise Dickenmessungen erschweren oder ausschließen.

Allerdings bedeutet die Entfernung des dicken Handhabungswafers mittels Schleifen oder Ätzen eine Zerstörung des monokristallinen Siliziums in erheblicher Dicke mit einem daraus resultierenden Zeitaufwand.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein preiswertes und schnelles Verfahren zur Fertigung von dünnen Substratschichten anzugeben, das für die Fertigung extrem dünner ICs geeignet ist und die obigen Probleme vermeidet.

Die Aufgabe wird mit dem Verfahren nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand der Unteransprüche. Weiterhin sind in den Ansprüchen 29 bis 47 Substratanordnungen angegeben, die ein wesentliches Schlüsselprodukt bei der Durch führung des Verfahrens darstellen.

Beim erfindungsgemäßen, im folgenden auch als RevSOI (reversible SOI) bezeichneten, Verfahren werden ein erstes und ein zweites Substrat mit ihren Vorder seiten über eine oder mehrere dazwischenliegende Verbindungsschichten verbunden. Zumindest eine der Verbindungsschichten oder die Vorderseite eines der Substrate ist dabei so ausgebildet, daß sie kanal förmige Vertiefungen aufweist, die ein seitliches Eindringen eines Ätzmittels ermöglichen. Anschließend wird das erste Substrat von der Rückseite bis auf eine dünne Substratschicht gedünnt. Diese dünne Substrat schicht wird schließlich vom zweiten Substrat durch Einbringen des Ätzmittels in die kanalförmigen Ver tiefungen abgelöst.

Vorzugsweise stellen die beiden Substrate Halb leiterwafer zur Herstellung von ICs dar.

Die Prozessierung dieser Wafer erfolgt wie im Rahmen der IC- oder Einzelbauelemente-Herstellung üblich. Durchbiegungen der Wafer treten nicht auf, solange die Breite der Kanäle (vorzugsweise 0,1-2 µm) bei einem Bruchteil der Nutzschichtdicke der Halb leiterschicht (typisch 0,5-20 µm) liegt.

Nach der Prozessierung dient die strukturierte Verbindungsschicht als Opferschicht. Diese Schicht ist entweder von der Seite des Wafers jederzeit lateral zugänglich oder, im Falle einer bevorzugten Aus führungsform, sobald der hermetisch dichte Waferrand entfernt/geöffnet wird. Dies erfolgt insbesondere dann automatisch, wenn der Wafer zu Chips vereinzelt wird. Vorher werden vorteilhaft die dünnen Chips auf einem Trägersubstrat fixiert.

Die Trennung von Nutz- und Bulkschicht erfolgt vorzugsweise durch naßchemisches Ätzen. Dabei wird das Ätzmittel (z. B. HF) durch Kapillarkräfte in die Kanäle gesaugt. Triebkräfte sind die chemische Reaktion und die Oberflächenspannung. Die Strömungsgeschwindigkeit bzw. durchgesetzte Menge wird durch das Hagen- Poiseuille-Gesetz annähernd beschrieben und hängt in 4. Potenz vom Kanal-Lumen ab. Bei großen Chips oder allgemein bei der Auftrennung von großflächigen Wafer bereichen kann die Entfernung der Reaktionsprodukte (z. B. SiF₄) durch Ultraschall, Zentrifugalkraft, thermische Gradienten (beispielsweise mittels IR- Laserstrahlung erzeugt) usw. unterstützt werden.

Des weiteren können vertikale Löcher bzw. Schlitze in der Nutzschicht für die Zu- und Abführung des Ätzmittels vorgesehen sein bzw. eingeätzt werden. Vorteilhafterweise wird für die Zu- und Abführung des Ätzmittels der zwischen den Chips erzeugte Ritz- bzw. Sägerahmen verwendet.

Die kanalförmigen Vertiefungen müssen nicht notwendigerweise linear verlaufen. Sie müssen auch nicht notwendigerweise einen rechteckigen Querschnitt aufweisen. Insbesondere können die senkrechten Wandungen bzw. Kanten der Kanäle auch eine von 90° abweichende Richtung relativ zur Oberfläche aufweisen. Diese Kantenanschrägung kann sich in Folge der technischen Besonderheiten des Ätzvorgangs, ins besondere der Unterätzung der Maske bei naßchemischer Ätzung, von selbst ergeben. Es können aber auch spezielle Verfahren zur Kantenabschrägung oder zum Kantenüberhang angewandt werden. Ein Kantenüberhang führt zum Vorteil einer relativen Vergrößerung der bondenden Oxidfläche. Verfahren zum Beeinflussen der Ätzkantenschräge sind dem Fachmann im Rahmen der in der Halbleitertechnik verwendeten Naß- und Trockenätz technik bekannt.

Das angegebene Verfahren kann dadurch erweitert oder abgewandelt werden, daß die Kanäle nicht oder nicht ausschließlich in der oder den Verbindungs schichten, sondern ganz oder teilweise in den Substraten selbst erzeugt werden. Dies kann bei rechteckigem Querschnitt zu einer Vergrößerung des Lumens führen. Eine praktische Grenze ist durch das mechanische Verhalten der Substrate (Verbiegung unter thermischem Streß, Warp) gesetzt.

Insbesondere kann zumindest bei einem der beiden zusammenzufügenden Wafer auf eine Oxidbedeckung verzichtet werden. In diesem Falle dient das auf Luft exponierten Wafern stets vorhandene natürliche Oxid als Bondfläche.

In einer bevorzugten Ausführungsform wird ausgenutzt, daß bei BESOI-Wafern die vergrabene Isolationsschicht vor dem Zusammenfügen beider Wafer zum BESOI-Verbund frei zugänglich ist. Sie ist insbesondere auch zugänglich für eine Strukturierung des bondenden Oxides. Einer oder beide Wafer tragen hierbei eine typischerweise etwa 1 µm dicke SiO₂- Schicht. Vor dem Zusammenfügen werden in eines oder beide Oxide Gräben geätzt, wobei der Rand des Wafers einen zusammenhängenden, ringförmigen Oxidbereich trägt. Anschließend werden beide Wafer wie üblich thermisch zusammengebondet, und einer der beiden Wafer wird mittels eines der bei der BESOI-Technik beschriebenen üblichen Dünnungsverfahren (Schleifen, Ätzen, IonCut) auf die gewünschte Nutzschichtdicke gedünnt.

Auf diesem BESOI-Wafer werden anschließend in der üblichen Technologie Schaltkreise gefertigt. Während der Fertigung, die thermische und insbesondere auch Vakuum- bzw. Gasphasenprozesse einsetzt, ist der Wafer am Rand durch den Oxidring hermetisch dicht verschlos sen. Nach der Fertigstellung der Schaltkreise und dem Öffnen der am Wafer befindlichen, zusammenhängenden Randschicht oder auch dem Vereinzeln des Wafers in Chips ist die vergrabene Oxidschicht, insbesondere die darin vorhandenen Kanäle im Oxid, seitlich zugänglich. Ein Ätzmittel, beispielsweise Flußsäure, kann in diese Kanäle eindringen und das verbindende Oxid aufätzen. Die Ablösung des dünnen Chips, der zur mechanischen Stützung vorzugsweise vorher mit der Vorderseite auf einem Haltesubstrat fixiert wird, erfolgt bei Kanten längen von etwa 10 mm typischerweise im Minutenbereich.

Bei der Ablösung handelt es sich um einen preis günstigen, naßchemischen Prozeß, der den Chip und die auf ihm integrierte Wertschöpfung kaum gefährdet.

Die Kontrolle der Schichtdicke beim Dünnen des BESOI-Wafers kann durch das Vorhandensein der vergra benen Hohlräume (Gräben) besonders einfach und lokal aufgelöst mittels Akusto-Mikroskopie erfolgen.

Alternativ dazu ist die IonCut-Technik anwendbar, die das Abschleifen und die Schichtdickenmessung vermeidet.

Die in der Verbindungsschicht vorhandenen Gräben wirken sich vorteilhaft auf den Bondvorgang aus. Es ist bekannt, daß oberflächlich verkratzte Wafer besser bonden. Dies wird auf das erleichterte Ausdiffundieren von Restgasen, adsorbierter Feuchtigkeit usw. während des beginnenden Bondvorganges zurückgeführt, für den das Vorhandensein von Wasser (hydrophile Oberfläche) vorteilhaft ist.

Der Rand des Wafers oder gegebenenfalls auch verschiedene Unterbereiche sind vorzugsweise frei von lateral durchgängigen Kanälen. Dies ist sowohl in Fig. 2b als auch in Fig. 3 gut zu erkennen. Der Wafer soll dadurch nach dem Bonden hermetisch dicht sein und alle im Rahmen einer Halbleiter-Bauelementefertigung ange wandten Prozesse tolerieren.

Insbesondere kann das BESOI-Bonden unter Vakuum durchgeführt werden, oder auch unter speziellen oxi dierenden oder reduzierenden Atmosphären.

Ein Vorteil der Zugänglichkeit der Opferschicht oder "Reißverschlußschicht" während der Herstellung des RevSOI-Wafers liegt darin, daß eine Füllung der Hohl räume mit speziellen Gasen erfolgen kann.

In einer vorteilhaften Ausführungsform wird der Bondvorgang unter Zusatz von Spurengasen, insbesondere Helium, durchgeführt. Durch das eingeschlossene Gas kann beispielsweise eine besonders einfache Dichtheits prüfung (Helium-Lecktest) der verbundenen Wafer erfolgen.

In einer weiteren Ausführungsform werden Dotiergase zum Erzeugen einer hochdotierten, vergra benen Schicht oder einer getternden Schicht einge schlossen.

Das Wesensmerkmal der lateralen Zugänglichkeit der isolierenden Oxidschicht kann auch dazu ausgenutzt werden, um mittels einer Flüssigkeit oder einer gas förmigen Metallverbindung, insbesondere metall organische Verbindungen, die internen Oberflächen der Kanäle zu metallisieren.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen in Verbindung mit den Figuren nochmals erläutert. Hierbei zeigen:

Fig. 1 schematisch ein Beispiel eines Ablaufschemas des erfindungsgemäßen Fertigungsprozesses;

Fig. 2 Beispiele für die Strukturierung der Verbin dungsschichten auf der Substratoberfläche; und

Fig. 3 ein weiteres Beispiel für die Strukturierung sowie Beispiele für die Querschnittsform der kanalförmigen Vertiefungen an den Verbindungs flächen der Substrate.

Ein Beispiel für ein Ablaufschema des gesamten Fertigungsprozesses ist in Fig. 1 gezeigt.

Zunächst werden zwei Wafer (1, 2), die jeweils eine Oxidschicht (3, 4) auf einer Oberfläche tragen, bereitgestellt. Die Oxidschicht (4) eines der Wafer wird so strukturiert, daß streifenförmige Kanäle (5) entstehen, die sich über die gesamte Oberfläche erstrecken. Die Strukturen werden durch eine oder zwei vorzugsweise unjustierte Fototechniken in das Oxid (4) übertragen. Die beiden Wafer werden mit ihren oxi dierten Oberflächen verbunden, vorzugsweise durch SFB (silicon fusion bonding), wie in den Fig. 1a und 1b gezeigt.

Es folgt ein Prozeß wie bei der BESOI-Herstellung, bei dem der durch das Bonden entstandene Waferstapel von der Rückseite eines der Substrate bis auf die gewünschte Dicke des Halbleiterbereiches (1a) gedünnt wird (Fig. 1c).

Dann kann der normale IC-Prozeß, beispielsweise ein CMOS-Prozeß, zur Herstellung von Schaltkreisen und/oder Einzelbauelementen (6) in der Halbleiter schicht (1a) des gedünnten Substrates (1) durchgeführt werden (Fig. 1d).

Anschließend erfolgt, wie in Fig. 1e dargestellt, ein Trockenätzen oder Naßätzen von Gräben (7) zur späteren Vereinzelung der Chips, wobei die Gräben jedoch wesentlich schmäler als übliche, mechanisch erzeugte Sägestraßen ausfallen. Die Gräben (7) er strecken sich bis zur vergrabenen, strukturierten Oxid schicht (4). Auch ein mechanisches Sägen der Gräben ist möglich.

Bei diesem Ätzprozeß muß die Oberfläche der ICs (6) geschützt werden. Dies erfolgt durch Aufbringen einer Schicht (8) beispielsweise aus Nitrid oder Foto lack. Diese Schutzschicht (8) kann danach entweder wieder abgezogen werden oder verbleibt als Schutz schicht für den Ablöseprozeß der Chips. Wird die Schicht (8) vorher entfernt, so muß vor dem Ablöse prozeß eine neue Schutzschicht (10), vorzugsweise aus Fotolack, aufgebracht werden, wie in Fig. 1f darge stellt.

Durch den vorhergehenden Ätzprozeß für die Gräben wurden die Kanäle (5) in der vergrabenen Oxidschicht (4) freigelegt (Fig. 1e), so daß im nachfolgenden Ablöseprozeß, der vorzugsweise mit HF erfolgt, die Ätzflüssigkeit in die Kanäle (5) eindringen und die einzelnen Chips (9) von unten ablösen kann, wie aus Fig. 1f ersichtlich. Bei diesem Ablöseprozeß wird die Selektivität von Oxid zu Silizium beim Ätzen ausgenutzt.

Der Wafer kann vor dem Ablösen von der Vorderseite durch einen Handling-Wafer mechanisch gestützt werden. Dieser Handling-Wafer sollte allerdings entsprechende Kanäle zur Einleitung der Ätzflüssigkeit aufweisen.

Die vereinzelten, fertig prozessierten Chips (9) können nachfolgend auf einen Träger (11) aufgebracht werden (Fig. 1g).

Eine besonders günstige Konfiguration ist in Fig. 2a angegeben, die jeweils die eingesetzten Wafer in Aufsicht und im Querschnitt zeigt. Beide Wafer (1, 2) tragen eine etwa 1 µm dicke SiO₂-Schicht (3, 4), die mit typischen Linienbreiten (s, b) von etwa 1-2 µm strukturiert wird. Als Beispiel ist auch der Ausgangs wafer (1) vor der Strukturierung auf der rechten Seite der Figur gezeigt. Die Strukturierung der Schicht erfolgt naßchemisch und unjustiert, ist also preiswert durchzuführen. Einschränkungen in Struktur und Orien tierung dieser SiO₂-Gräben bzw. -Kanäle können sich durch die anisotropen mechanischen Eigenschaften der kristallinen Wafer (Wafer-Durchbiegung) ergeben.

In diesem Beispiel werden die Schichten auf beiden Si-Wafern (1, 2) so strukturiert, daß die Gräben nach dem Zusammenfügen der Wafer unter einem Winkel von 90° zueinander verlaufen. Hierdurch kann eine bessere Ver teilung der Ätzflüssigkeit beim späteren Ablöseprozeß erreicht werden. Bei diesem Beispiel wurden zur Veran schaulichung zwei unterschiedliche Grabenstrukturen gewählt. So weist die SiO₂-Schicht des einen Wafers (1) Gräben auf, die die gesamte Schichtdicke h1 durch dringen, während in der Schicht des anderen Wafers (2) die Gräben nur eine Tiefe h3 aufweisen, so daß eine Restdicke h2 (h3 + h2 = h1) der Schicht ganzflächig erhalten bleibt.

Fig. 2b zeigt schließlich eine Modifikation der Struktur der beiden Schichten der Wafer. Hier blieben die Schichten im Randbereich der Wafer jeweils unstruk turiert, so daß nach dem Verbinden der Wafer ein hermetisch dichter Waferstapel vorliegt.

Diese in Fig. 2 gezeigten Wafer werden miteinander verbunden und, wie in Verbindung mit Fig. 1 erläutert, von einer Seite her gedünnt. Der resultierende Wafer mit dünnem Halbleiterbereich (1a) als Nutzschicht und eingebauter "Reißverschlußschicht" ("zipper layer") bildet die Grundlage der erfindungsgemäßen RevSOI (Reversible SOI) Technik.

Bei allen Ausführungsformen ist die geometrische Ausbildung der Kanäle (5), insbesondere die Form des lateralen Verlaufs, die Unterteilung in gegeneinander hermetisch dichte Bereiche, die Ausbildung von bondenden Inseln usw. vollkommen frei. Sie sollte jedoch die für eine stabile Bondung notwendigen Randbedingungen Bondkraft und Wafer- bzw. Substrat verbiegung berücksichtigen und gleichzeitig einen effizienten Ätzmitteltransport gewährleisten.

Beispielhafte Formen der Kanäle (5) in den beiden Substraten sind rechteckige Strukturen, runde, mäander förmige oder polygonartige Strukturen. Die Struktur soll einerseits der Siliziummembran (1a) eine maximale mechanische Stabilität bieten und andererseits den Ablösevorgang so einfach und schnell wie möglich gestalten. Das bedeutet, daß die Ätzflüssigkeit nach dem Eindringen in die Kanäle (5) möglichst homogen an allen Stellen angreifen und eine schnelle Ablösung der ICs gewährleisten soll. Auch die Abstände der Kanäle sind variabel. Beispiele für unterschiedliche Quer schnittsformen der Kanäle (5) sind in Fig. 3 gezeigt, wobei die Strukturierung auch bis in das Substrat selbst erfolgen kann.

Die Verbindungsschicht kann inselförmig struk turiert oder streifen- oder punktförmig ausgebildet sein. In Fig. 3 ist hierbei eine inselförmige Struk turierung in Form einer Gitterstruktur dargestellt (rechte Seite: unstrukturierte Schicht; linke Seite: strukturierte Schicht).

Die inselförmige Strukturierung hat neben der besseren Verteilung der Ätzflüssigkeit den Vorteil, daß mechanische Spannungen im Wafer vermieden werden. Durchgehende Streifen als Kanäle haben hierbei einen größeren Einfluß als eine inselförmig strukturierte Verbindungsschicht.

Der Querschnitt durch die Kanäle kann ebenfalls unter den oben genannten Gesichtspunkten, d. h. mechanische Stabilität und schnelle Ablösung der ICs, optimiert sein.

Es können entweder die Oberflächen beider zu verbindender Wafer bzw. Substrate strukturiert sein oder nur eine. Zur besseren Verbindung der beiden Wafer sollten beide eine Oxidschicht aufweisen. Dies ist aber nicht zwingend notwendig.

Statt reinem Oxid können als Materialien für die Verbindungsschichten auch dotierte Oxide, insbesondere die in CMOS-Prozessen verwendeten PSG, TEOS, PECVD, LPCVD, APCVD und BPSG-Oxide verwendet werden. Hierdurch kann die Ätzgeschwindigkeit bei der Chip-Ablösung erhöht werden.

Als Verfahrensvariante zum Abtrennen bzw. Ablösen kann insbesondere bei Siliziumwafern auch die anodische Oxidation eingesetzt werden. Dabei wird an beide, über die Isolatorschicht verbundenen Siliziumwafer bzw. -schichten eine elektrische Spannung angelegt, die zu einem Strom und zu einer elektrolytischen Zersetzung der Elektroden mittels anodischer Oxidation führt. Dabei wird das Verbindungs-Oxid unterwandert, und es resultiert durch die Volumenvergrößerung bei der Oxid bildung eine Ablösung und Trennung beider Silizium- Teilwafer.

Die Bondstärke erfindungsgemäß strukturierter Wafer ist durch die reduzierte Bondfläche verringert. Während die normale Bondkraft von konventionellen BESOT-Wafern bei < 800 kp/cm² liegt, beträgt sie bei der nach Fig. 3 gegebenen Gitter-Struktur aufgrund des auf 25% reduzierten Bond-Flächenfaktors noch ca. 200 kp/cm². Dies reicht in jedem Fall aus, den thermischen Spannungen während der Weiterprozessierung (thermisches Budget der Chipfertigung) und auch den Expansionsdruck des bei der Bondung eingeschlossenen Gases (max. 4 bar bei 1200 K) zu widerstehen. Eine Kanal- Stegbreite (pitch) von typisch 1 µm führt bei einer Nutzdicke des Siliziums von typisch 10 µm zu keiner störenden lokalen oder globalen Verbiegung.

Claims

1. Verfahren zur Herstellung von dünnen Substratschichten, bei dem:

- ein erstes (1) und ein zweites Substrat (2) mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten (3, 4) verbunden werden, wobei zumindest eine der Verbindungsschichten (3, 4) oder die Vorderseite eines der Substrate (1, 2) kanalförmige Vertiefungen (5) aufweist, die ein seitliches Eindringen eines Ätzmittels ermöglichen;
- das erste Substrat (1) von der Rückseite bis auf eine Substratschicht (1a) gedünnt wird; und
- die Substratschicht (1a) vom zweiten Substrat (2) durch Einbringen des Ätzmittels in die kanalförmigen Vertiefungen (5) abgelöst wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in Form eines Streifenmusters erzeugt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in Form einer Gitterstruktur erzeugt werden.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) in der Verbindungsschicht (3, 4) derart erzeugt werden, daß sie die Verbindungsschicht (3, 4) vollständig durchdringen.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) mit einem Querschnitt im Bereich von 0,1 bis 10 µm² gebildet werden.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das erste Substrat (1) bis auf eine Substrat schicht (1a) mit einer Dicke von weniger als 50 µm gedünnt wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) so erzeugt werden, daß sie sich nicht bis an den Rand der Substrate (1, 2) erstrecken, so daß der durch die kanalförmigen Vertiefungen gebildete Zwischenraum zwischen beiden Substraten durch das Verbinden der Substrate hermetisch abgedichtet wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) so erzeugt werden, daß mehrere geschlossene Innenbereiche zwischen beiden Substraten gebildet werden, die hermetisch abgedichtet sind.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß als erstes Substrat (1) ein Halbleitersubstrat verwendet wird.

10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als zweites Substrat (2) ein Quarzsubstrat verwendet wird.

11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als erstes und zweites Substrat (1, 2) die beiden Teilsubstrate eines BESOI-Wafers verwendet werden, wobei die Verbindungsschichten (3, 4) die Isolatorschichten des BESOI-Wafers sind.

12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Substratschicht (1a) vor dem Ablösen einer Prozessierung zur Herstellung von Bauelementen und/oder integrierten Schaltungen (6) in der Substratschicht (1a) unterzogen wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die verbundenen Substrate (1a, 2) vor dem Ablösen in kleinere Einheiten, insbesondere Chips (9) mit Einzelschaltkreisen (6), zerteilt werden.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die verbundenen Substrate (1a, 2) vor dem Ablösen in kleinere zeilenförmige Einheiten mit einer Zeilenbreite von einem Chip oder einem Mehrfachen und Zeilenlängen von mehreren Chips bis zur vollen Substratbreite, zerteilt werden.

15. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß in der Substratschicht (1a) vor dem Ablösen vertikale Öffnungen oder Gräben (7), insbesondere in Form von Sägestraßen zwischen einzelnen integrierten Schaltungen (6), erzeugt werden, über die das Einbringen des Ätzmittels erfolgt.

16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Oxidschicht oder SiC-Schicht ist.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß als Oxidschicht eine Isolatorschicht aus SiO₂ in reiner oder dotierter Form, insbesondere BSG oder BPSG, verwendet wird.

18. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß als Ätzmittel Flußsäure oder eine im wesentlichen Flußsäure enthaltende Ätzlösung eingesetzt wird.

19. Verfahren nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß als Ätzmittel ein zum Ätzen geeignetes Gas oder Plasma verwendet wird, das in den Hohlräumen zwischen beiden Substraten durch Anlegen eines elektrischen Feldes brennt.

20. Verfahren nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß das Verbinden der beiden Substrate (1, 2) durch einen Bondvorgang bei Vorhandensein eines speziellen Gases erfolgt, so daß dieses Gas in den kanalförmigen Vertiefungen (5) eingeschlossen wird.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß ein inertes, ein oxidierendes oder ein reduzierendes Gas verwendet werden.

22. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß ein für eine Dichtheitsprüfung der Verbindung geeignetes Gas, insbesondere Helium, allein oder in Beimischung verwendet wird.

23. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß in den kanalförmigen Vertiefungen (5) beim Verbinden der Substrate ein der Silizium-Dotierung dienendes Gas, wie PH₃, POCl oder B₂H₆, einge schlossen wird.

24. Verfahren nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, daß das Ätzmittel mittels Druck durch die kanalförmigen Vertiefungen (5) geführt wird.

25. Verfahren nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, daß das Ablösen durch einen elektrischen Strom, der zu chemischen Reaktionen an den beiden durch die Verbindungsschicht zusammengehaltenen Substraten führt, unterstützt wird.

26. Verfahren nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, daß das Ablösen durch Ultraschall, Wärme und/oder Zentrifugalkraft unterstützt und damit beschleunigt wird.

27. Verfahren nach einem der Ansprüche 1 bis 26, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ganz oder partiell auf lateral ausgerichteten Flächen durch Einwirkung einer metallhaltigen Verbindung mit einem dünnen Metallbelag beschichtet werden.

28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß die Beschichtung mittels einer sich thermisch zersetzenden metallorganischen Verbindung oder einer stromlosen oder galvanischen Abscheidung erfolgt.

29. Substratanordnung aus einem ersten (1) und einem zweiten Substrat (2), die mit ihren Vorderseiten über eine oder mehrere dazwischenliegende Verbindungsschichten (3, 4) verbunden sind, wobei zumindest eine der Verbindungsschichten (3, 4) oder die Vorderseite eines der Substrate kanalförmige Vertiefungen (5) aufweist, die ein seitliches Eindringen eines Ätzmittels ermöglichen

30. Substratanordnung nach Anspruch 29, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ein Streifenmuster bilden.

31. Substratanordnung nach Anspruch 29, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) eine Gitterstruktur bilden.

32. Substratanordnung nach einem der Ansprüche 29 bis 31, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) die Verbindungsschicht (3, 4) vollständig durchdringen.

33. Substratanordnung nach einem der Ansprüche 29 bis 32, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) einen Querschnitt im Bereich von 0,1 bis 10 µm² aufweisen.

34. Substratanordnung nach einem der Ansprüche 29 bis 33, dadurch gekennzeichnet, daß sich die kanalförmigen Vertiefungen (5) nicht bis an den Rand der Substrate (1, 2) erstrecken, so daß der durch die kanalförmigen Vertiefungen gebildete Zwischenraum zwischen beiden Substraten hermetisch abgedichtet ist.

35. Substratanordnung nach einem der Ansprüche 29 bis 34, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) derart ausgebildet sind, daß mehrere geschlossene Innenbereiche zwischen beiden Substraten entstehen, die hermetisch abgedichtet sind.

36. Substratanordnung nach einem der Ansprüche 29 bis 35, dadurch gekennzeichnet, daß das erste Substrat (1) ein Halbleitersubstrat ist.

37. Substratanordnung nach einem der Ansprüche 29 bis 36, dadurch gekennzeichnet, daß das erste Substrat (1) eine dünne Substratschicht (1a) bildet.

38. Substratanordnung nach Anspruch 37, dadurch gekennzeichnet, daß die Substratschicht (1a) eine Dicke von weniger als 50 µm aufweist.

39. Substratanordnung nach einem der Ansprüche 29 bis 38, dadurch gekennzeichnet, daß das zweite Substrat (2) aus Quarz besteht.

40. Substratanordnung nach einem der Ansprüche 37 bis 39, dadurch gekennzeichnet, daß die Substratschicht (1a) Bauelemente und/oder integrierte Schaltungen (6) enthält.

41. Substratanordnung nach einem der Ansprüche 29 bis 40, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Oxidschicht oder SiC-Schicht ist.

42. Substratanordnung nach einem der Ansprüche 29 bis 40, dadurch gekennzeichnet, daß die Verbindungsschicht (3, 4) eine Isolatorschicht aus SiO₂ in reiner oder dotierter Form, insbesondere BSG oder BPSG, ist.

43. Substratanordnung nach einem der Ansprüche 29 bis 42, dadurch gekennzeichnet, daß ein Gas in den kanalförmigen Vertiefungen (5) eingeschlossen ist.

44. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß das Gas ein inertes, ein oxidierendes oder ein reduzierendes Gas ist.

45. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß das Gas ein für eine Dichtheitsprüfung der Verbindung der Substrate geeignetes Gas, insbesondere Helium, enthält.

46. Substratanordnung nach Anspruch 43, dadurch gekennzeichnet, daß in den kanalförmigen Vertiefungen (5) ein der Silizium-Dotierung dienendes Gas, wie PH₃, POCl oder B₂H₆, eingeschlossen ist.

47. Substratanordnung nach einem der Ansprüche 29 bis 46, dadurch gekennzeichnet, daß die kanalförmigen Vertiefungen (5) ganz oder partiell auf lateral ausgerichteten Flächen mit einem dünnen Metallbelag beschichtet sind.