Die vorliegende Erfindung betrifft einen
Ausgangspufferschaltkreis zum Ansteuern einer symmetrischen
Übertragungsleitung, mit einem umschaltbaren Gleichtaktpegel.
In digitalen Systemen ist eine Vielzahl von
Signalübertragungsstandards entwickelt worden. Für
Hochgeschwindigkeits-Datenübertragung zwischen verschiedenen
Systemabschnitten werden gewöhnlich differentielle
Signalübertragungsverfahren benutzt, unter Verwendung einer
symmetrischen Übertragungsleitung. Der Begriff "symmetrische
Übertragungsleitung" bezieht sich auf Übertragungsleitungen,
die zwei Signalleitungen in einer symmetrischen Anordnung
zueinander umfassen (z. B. twisted pair, zwei parallele
Leiterbahnen nahe beieinander auf einer gedruckten
Schaltungsplatine, usw.), und ebenso auf Strukturen mit zwei
unabhängigen Übertragungsleitungen zum Übertragen von zwei
komplementären Datensignalen (z. B. ein Paar von Koaxialkabeln
oder zwei unabhängige Mikrostripleitungen auf einer
gedruckten Schaltungsplatine). Um eine ordnungsgemäße und
zuverlässige Übertragung von differentiellen Datensignalen
sicherzustellen, ist es erforderlich, daß der
Ausgangspufferschaltkreis, der die Übertragungsleitung
ansteuert, eine differentielle Signalamplitude und eine
Gleichtaktspannung auf der symmetrischen Übertragungsleitung
bereitstellt, die den Erwartungen des jeweiligen Empfängers
entsprechen, der an das andere Ende der Übertragungsleitung
angeschlossen ist.
Um eine Hochgeschwindigkeitsübertragung von Signalen mit
minimaler Verzerrung zu erreichen, ist es darüber hinaus
vorteilhaft, für eine Anpassung an den Wellenwiderstand der
Übertragungsleitung zu sorgen. Gute Signalqualität kann durch
Anpassen nicht nur der Abschlußimpedanz, sondern auch der
Quellenimpedanz des Ausgangspuffers an den Wellenwiderstand
der Übertragungsleitung beibehalten werden.
Es ist die Aufgabe der vorliegenden Erfindung, einen
Ausgangspufferschaltkreis zum Ansteuern einer symmetrischen
Übertragungsleitung vorzusehen, der gemäß einem Steuersignal
konfiguriert werden kann, auf verschiedenen
Gleichtaktausgangsspannungspegeln zu arbeiten, während seine
Ausgangsimpedanz im wesentlichen beibehalten wird.
Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst
wie in Anspruch 1 definiert. Vorteilhafte
Ausführungsbeispiele ergeben sich aus den abhängigen
Ansprüchen.
Gemäß der Erfindung sind ein erster Treiberschaltkreis und
wenigstens ein zweiter Treiberschaltkreis vorgesehen, um die
Übertragungsleitung in Übereinstimmung mit einem
Dateneingangssignal anzusteuern. Verschiedene
Gleichtaktspannungen am Ausgang des Pufferschaltkreises
werden dadurch erzielt, daß verschiedene Betriebsmodi des
Spannungsversorgungsschaltkreises, der die
Treiberschaltkreise versorgt, gemäß einem
Konfigurationssignal vorgesehen werden. Die
Treiberschaltkreise werden gemäß dem Betriebsmodus des
Spannungsversorgungsschaltkreises aktiviert und inaktiviert,
so daß Änderungen in der Ausgangsimpedanz des Puffers
kompensiert werden.
Die vorliegende Erfindung ist darin vorteilhaft, daß sie es
ermöglicht, den Ausgangspufferschaltkreis zu konfigurieren,
bei verschiedenen Gleichtaktausgangspegeln zu arbeiten,
beispielsweise für die Zusammenarbeit mit verschiedenen Typen
von Empfängern. Er kann seine Quellenimpedanz in den
verschiedenen Betriebsmoden im wesentlichen beibehalten, so
daß ohne zusätzliche Einrichtungen auf der Senderseite eine
Quellenanpassung erzielt werden kann.
Gemäß einem Ausführungsbeispiel sind sowohl der erste als
auch der zweite Treiberschaltkreis Brückenschaltkreise, die
jeweils vier Transistoren umfassen. Jeder Brückenschaltkreis
stellt eine bestimmte Quellenimpedanz bereit. Die
Treiberschaltkreise sind so miteinander verbunden, daß alle
aktivierten Treiberschaltkreise zusammen die
Übertragungsleitung gemäß zwei komplementären
Dateneingangssignalen ansteuern, während ein inaktivierter
Schaltkreis zur Ansteuerung der Übertragungsleitung nicht
beiträgt.
Die Aktivierung und Inaktivierung von Treiberschaltkreisen
kann auf verschiedene Weisen geschehen. Gemäß einem
Ausführungsbeispiel wird ein Treiberschaltkreis dadurch
aktiviert, daß die Dateneingangssignale an seine Eingänge
gegeben werden, und wird inaktiviert durch Schalten aller
Transistoren der Brücke in einen Zustand hoher Impedanz.
Gemäß einem anderen Ausführungsbeispiel sind
Gatterschaltungen in den Spannungszuführungen an den Treiber
und/oder zwischen dem Ausgang des Treibers und dem Ausgang
des Pufferschaltkreises vorgesehen, welche Gatter
Aktivierungs- und Inaktivierungssteuersignale empfangen.
Im folgenden werden bevorzugte Ausführungsbeispiele der
Erfindung unter Bezugnahme auf die begleitenden Zeichnungen
beschrieben:
Fig. 1 zeigt ein erstes Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden
Erfindung;
Fig. 2 zeigt ein zweites Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden
Erfindung;
Fig. 3 zeigt ein drittes Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden
Erfindung; und
Fig. 4 zeigt ein Ausführungsbeispiel eines
Aktivierungsschaltkreises gemäß der vorliegenden
Erfindung.
Fig. 1 zeigt ein erstes Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung.
In dieser Figur bezeichnet Bezugsziffer 1 einen ersten
Treiberschaltkreis, der aus vier NMOS Transistoren N3 bis N6
besteht. Die Transistoren N3 bis N6 des ersten
Treiberschaltkreises sind geschaltet, eine Brücke zu bilden.
Die Drains der Transistoren N3 und N5 sind miteinander
verbunden, um einen ersten Knoten der Brücke zu bilden. Die
Sources der Transistoren N4 und N6 sind miteinander
verbunden, um einen zweiten Knoten der Brücke zu bilden. Der
Drain des Transistors N4 und die Source des Transistors N3
sind miteinander verbunden, um einen dritten Knoten der
Brücke zu bilden. Der Drain des Transistors N6 und die Source
des Transistors N5 sind miteinander verbunden, um einen
vierten Knoten der Brücke zu bilden. Der dritte Knoten der
Brücke ist mit einem Ausgangsanschluß X verbunden. Der vierte
Knoten der Brücke ist mit einem Ausgangsanschluß Y verbunden.
Eine symmetrische Übertragungsleitung, in Fig. 1 durch ihren
Wellenwiderstand RT symbolisiert, ist mit den
Ausgangsanschlüssen X und Y verbunden. Eine Spannungsquelle
U1 ist geschaltet, ein oberes Spannungsversorgungspotential
Vbh an den ersten Knoten der Brücke 1 zu liefern, und ein
unteres Spannungsversorgungspotential Vbl an den zweiten
Knoten der Brücke 1. Die Gates der Transistoren N3 und N6
sind miteinander und mit einem Eingangsanschluß A verbunden.
Die Gates der Transistoren N4 und N5 sind miteinander und mit
einem Eingangsanschluß B verbunden. Die Eingangsanschlüsse A
und B sind geschaltet, jeweilige digitale Eingangssignale mit
komplementären Logikpegeln zu empfangen, wobei jeder
Logikpegel einer vorbestimmten Eingangsspannung entspricht,
die von Signalverarbeitungsschaltungen bereitgestellt wird,
die in Fig. 1 nicht gezeigt sind und nicht zur vorliegenden
Erfindung gehören.
U2 bezeichnet eine Spannungsquelle, die zwischen Masse und
den zweiten Knoten des Brückenschaltkreises 1 geschaltet ist,
der das untere Spannungsversorgungspotential Vbl empfängt.
Die Spannungsquelle U2 in Fig. 1 empfängt ein
Aktivierungssignal zum Steuern der von der Spannungsquelle U2
erzeugten Spannung. Abhängig von dem logischen Zustand des
Aktivierungssignales hebt die Spannungsquelle U2 das
Potential Vbl auf ein erstes Niveau oberhalb Masse an oder
hält das Potential Vbl auf einem zweiten Niveau, das
niedriger ist als das erste Niveau. Das zweite Niveau kann
beispielsweise der Massepegel GND sein. Falls die
Spannungsquelle U1 eine konstante Spannung über dem ersten
und dem zweiten Knoten des Brückenschaltkreises 1 ausgibt,
können sowohl das untere Spannungsversorgungspotential Vbl
als auch das obere Spannungsversorgungspotential Vbh durch
Aktivierung und Inaktivieren der Spannungsquelle U2 um im
wesentlichen denselben Betrag verschoben werden.
Die komplementären Eingangssignale an den Eingangsanschlüssen
A und B resultieren darin, daß entweder die Transistoren N3
und N6 leiten, während die Transistoren N4 und N5 nicht
leiten, oder daß die Transistoren N3 und N6 nicht leiten
während die Transistoren N4 und N5 leiten. Die EIN-Impedanzen
der Transistoren in der jeweilig leitenden Diagonale
bestimmen die Quellenimpedanz, die von dem Brückenschaltkreis
1 an den Ausgangsanschlüssen X und Y bereitgestellt wird.
Bezugsziffer 2 bezeichnet einen zweiten Treiberschaltkreis.
Der zweite Treiberschaltkreis umfaßt vier Transistoren N11
bis N14. Die Transistoren N11 bis N14 sind geschaltet, eine
Brücke zu bilden. Die Drains der Transistoren N11 bis N13
sind miteinander verbunden, einen ersten Knoten des zweiten
Treiberschaltkreises zu bilden. Die Source der Transistoren
N12 und N14 sind miteinander verbunden, um einen zweiten
Knoten des zweiten Treiberschaltkreises zu bilden. Der Drain
des Transistors N12 ist mit der Source des Transistors N11
verbunden, um einen dritten Knoten des zweiten
Treiberschaltkreises zu bilden. Der Drain des Transistors N14
ist mit der Source des Transistors N13 verbunden, um einen
vierten Knoten des zweiten Treiberschaltkreises zu bilden.
Der erste Knoten des zweiten Treiberschaltkreises ist mit dem
ersten Knoten des ersten Treiberschaltkreises verbunden, und
empfängt somit das obere Spannungsversorgungspotential Vbh.
Der zweite Knoten des zweiten Treiberschaltkreises ist mit
dem zweiten Knoten des ersten Treiberschaltkreises verbunden
und empfängt somit das untere Spannungsversorgungspotential
Vbl. Der dritte Knoten des zweiten Treiberschaltkreises ist
mit dem Ausgangsanschluß X verbunden. Der vierte Knoten des
zweiten Treiberschaltkreises ist mit dem Ausgangsanschluß Y
verbunden. Die Gates der Transistoren N11 und N14 sind
miteinander verbunden. Außerdem sind die Gates der
Transistoren N12 und N13 miteinander verbunden.
Bezugsziffer 3 bezeichnet einen Aktivierungsschaltkreis zum
Aktivieren und Inaktivieren des zweiten Treiberschaltkreises.
Der Aktivierungsschaltkreis empfängt ein Aktivierungssignal
entsprechend dem Aktivierungssignal, das die Spannungsquelle
U2 empfängt, zum Konfigurieren des Betriebsmodus des
Ausgangspufferschaltkreises. Abhängig von dem logischen
Zustand dieses Aktivierungssignals verbindet der
Aktivierungsschaltkreis 3 entweder das Eingangssignal am
Eingangsanschluß A mit den Gates der Transistoren N11 und N14
und verbindet das Eingangssignal am Eingangsanschluß B mit
den Gates der Transistoren N12 und N13, oder der
Aktivierungsschaltkreis 3 inaktiviert den zweiten
Treiberschaltkreis 2 durch Herunterziehen der Gates von allen
vier Transistoren N11 bis N14 auf Masse. Auf diese Weise
steuert der Aktivierungsschaltkreis den zweiten
Treiberschaltkreis, entweder zur Ansteuerung der
Übertragungsleitung an den Ausgangsanschlüssen X und Y
beizutragen, oder den zweiten Treiberschaltkreis zu
in aktivieren, so daß durch den zweiten Treiberschaltkreis
keine Leistung in die Übertragungsleitung eingespeist wird.
Während gemäß dem Ausführungsbeispiel der Fig. 1 der
Aktivierungsschaltkreis 3 in dem Eingangssignalpfad
angeordnet ist, d. h., zwischen den Gates der zweiten Brücke 2
und den Eingangsanschlüssen A, B, ist es genauso möglich, den
Aktivierungsschaltkreis zwischen den Ausgangsanschlüssen x, y
und den Ausgangsknoten der zweiten Brücke vorzusehen, d. h.
den dritten und vierten Knoten, oder den
Aktivierungsschaltkreis 3 in der
Versorgungsspannungszuführung an die zweite Brücke 2
vorzusehen, d. h. zwischen der Spannungsquelle U1 auf der
einen Seite und den ersten und zweiten Knoten der Brücke 2
auf der anderen Seite. Außerdem würden ebenso Kombinationen
dieser Alternativen denselben Effekt erzielen, nämlich den
zweiten Treiberschaltkreis gemäß einem Steuersignal En zu
aktivieren und zu inaktivieren.
Wenn von dem Aktivierungsschaltkreis 3 aktiviert, werden die
Transistoren der momentan leitenden Diagonale der Brücke 2
effektiv parallel geschaltet zu den jeweiligen Transistoren
in der momentan leitenden Diagonale der Brücke 1. Demgemäß
resultiert die Quellenimpedanz des Ausgangspufferschaltkreis
an den Ausgangsanschlüssen X und Y, wenn der zweite
Treiberschaltkreis 2 aktiviert ist, aus der Parallelschaltung
der EIN-Impedanzen der momentan leitenden oberen Transistoren
der Brücke 1 und 2 plus die Parallelschaltung der EIN-
Impedanzen der momentan leitenden unteren Transistoren der
Brücken 1 und 2.
Abhängig von dem Konfigurationssignal an dem
Konfigurationsanschluß C arbeitet der
Ausgangspufferschaltkreis der Fig. 1 in den folgenden Moden.
Wenn ein erster Konfigurationssignalpegel an den Anschluß C
angelegt wird, gibt die Spannungsquelle U2 eine erste
Spannung aus, die das Potential Vbl auf einen ersten Pegel
hebt. Außerdem aktiviert der Aktivierungsschaltkreis 3 den
zweiten Treiberschaltkreis 2, so daß sowohl der erste als
auch der zweite Treiberschaltkreis 1 und 2 zusammen die
Übertragungsleitung an den Ausgangsanschlüssen X und Y
ansteuern.
In einem zweiten Betriebsmodus gibt die Spannungsquelle U2
eine Spannung aus, die niedriger ist als die von U2 in dem
ersten Betriebsmodus ausgegebene Spannung. Außerdem hält der
Aktivierungsschaltkreis 3 den zweiten Treiberschaltkreis 2
inaktiviert. In diesem Betriebsmodus steuert nur der erste
Treiberschaltkreis 1 die Übertragungsleitung an, und die
Quellenimpedanz des Ausgangspufferschaltkreises wird von den
EIN-Impedanzen der Transistoren in der momentan leitenden
Diagonale der Brücke 1 bestimmt. Die von der Spannungsquelle
U2 ausgegebene Spannung bestimmt den Ausgangs-
Gleichtaktspannungspegel an den Ausgangsanschlüssen X und Y,
während die von U1 ausgegebene Spannung die Signalamplitude
über den Ausgangsanschlüssen X und Y bestimmt. Wenn der
Ausgangspufferschaltkreis der Fig. 1 konfiguriert ist, an
den Ausgangsanschlüssen X und Y einen niedrigen
Gleichtaktspannungspegel auszugeben, ist der Arbeitspunkt der
Transistoren in dem Brückenschaltkreis 1 verschieden von dem
Arbeitspunkt dieser Transistoren, wenn die Spannungsquelle U2
eine hohe Spannung ausgibt, weil die Gate-Sourcespannung des
gegenwärtig leitenden Transistors seine EIN-Impedanz
bestimmt. Diese Gate-Source-Spannung hängt von der von der
Spannungsquelle U2 ausgegebenen Spannung ab. Durch Aktivieren
des zweiten Treiberschaltkreises 2, wenn die Spannungsquelle
U2 konfiguriert ist, die höhere Spannung auszugeben, und
Inaktivieren des zweiten Treiberschaltkreises 2, wenn die
Spannungsquelle 2 konfiguriert ist, die niedrigere Spannung
aus zugeben, ist es möglich, in beiden Betriebsmoden des
Ausgangspuffers dieselbe Quellenimpedanz an den
Ausgangsanschlüssen X und Y beizubehalten.
Bevorzugt sind die Kanalbreite und -länge der Transistoren in
dem ersten Treiberschaltkreis 1 so gewählt, daß, wenn die
Spannungsquelle U2 den niedrigeren Spannungspegel ausgibt,
die EIN-Impedanz der momentan leitenden Diagonale der Brücke
1 an den Wellenwiderstand RT der Übertragungsleitung angepaßt
ist. Die Kanalbreite und -länge der Transistoren des zweiten
Treiberschaltkreises sind bevorzugt so gewählt, daß die EIN-
Impedanzen der momentan leitenden Transistoren in dem zweiten
Treiberschaltkreis parallel zu den jeweiligen EIN-Impedanzen
der momentan leitenden Transistoren in den ersten
Treiberschaltkreis 1, wenn Vbl auf dem höheren Pegel ist,
wenigstens näherungsweise gleich den jeweiligen EIN-
Impedanzen des Treiberschaltkreises 1 sind, wenn Vbl auf dem
unteren Pegel ist. Auf diese Weise ist es möglich, im
wesentlichen dieselbe Quellenimpedanz des
Ausgangspufferschaltkreises in allen seinen Betriebsmoden
beizubehalten.
Fig. 2 ist ein zweites Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung.
Elemente dieses Ausführungsbeispiels, die ähnlich oder
identisch entsprechenden Elementen des in Fig. 1 gezeigten
Ausführungsbeispiels sind, sind mit denselben Bezugsziffern
bezeichnet. Betreffend die Beschreibung dieser Elemente wird
auf die zu Fig. 1 gegebene Beschreibung verwiesen, um
Wiederholungen zu vermeiden.
In Fig. 2 bezeichnet CC1 eine Konstantstromquelle zur
Bereitstellung eines Konstantstroms I1. N1 bezeichnet einen
NMOS Transistor, dessen Drain und Gate miteinander verbunden
sind. R1 bezeichnet einen Widerstand. Ein Anschluß von R1 ist
mit der Source des Transistors N1 verbunden. N10 bezeichnet
einen NMOS Transistor, dessen Drain mit dem anderen Anschluß
des Widerstandes R1 verbunden ist. Die Source des Transistors
N10 ist mit Masse GND verbunden. N9 bezeichnet einen NMOS
Transistor, dessen Drain mit dem Drain des Transistors N10
verbunden ist. Die Source des Transistors N9 ist mit Masse
GND verbunden. Drain und Gate des Transistors N9 sind
miteinander verbunden. Die Drains der Transistoren N10 und N9
sind mit den Sources der Transistoren N4, N6, N12 und N14
verbunden, d. h. mit der unteren Spannungsversorgungsleitung
Vbl der Brückenschaltkreise 1 und 2. N2 bezeichnet einen NMOS
Transistor, dessen Gate mit dem Gate des Transistors N1
verbunden ist. Die Source des Transistors N2 ist mit den
Drains der Transistoren N3, N5, N11, N13 verbunden, d. h., mit
der oberen Spannungsversorgungsleitung Vbh der
Brückenschaltkreise 1 und 2. Bezugszeichen 6 bezeichnet einen
Inverter zum Invertieren des an den Konfigurationsanschluß C
angelegten Konfigurationssignals. Der Ausgang des Inverters 6
ist mit dem Gate des Transistors N10 verbunden.
Der Drain des Transistors N2 ist mit einem
Spannungsversorgungsabschluß Vin zum Anschluß an eine externe
Spannungsversorgung verbunden. Alternativ (nicht in Fig. 2
gezeigt) wird der Drain des Transistors N2 mit der internen
positiven Spannungsversorgungsleitung Vcc des
Ausgangspufferschaltkreises verbunden. Einen externen
Spannungsversorgungsanschluß Vin vorzusehen, ist darin
vorteilhaft, daß dann eine externe Spannungsquelle mit einer
Spannung angeschlossen werden kann, die an die speziellen
Betriebsbedingungen einer bestimmten Anwendung angepaßt ist,
so daß die Verlustleistung in dem Pufferschaltkreis minimal
gehalten werden kann.
In dem Ausführungsbeispiel der Fig. 2 bilden die
Konstantstromquellen CC1, die Transistoren N1 und N2 und der
Widerstand R1 ein spezielles Ausführungsbeispiel der in Fig.
1 gezeigten Spannungsquelle U1. Der Inverter 6 und die
Transistoren N9 und N10 sind ein spezielles
Ausführungsbeispiel der in Fig. 1 gezeigten Spannungsquelle
U2.
Im Betrieb bilden die Transistoren N1 und N2 einen
Spannungspegel. Die Konstantstromquelle CC1 erzwingt einen
konstanten Strom I1 durch den Transistor N1 und durch den
Widerstand R1. Die Gates der Transistoren N1 und N2 sind
miteinander verbunden, so daß zwischen der oberen
Spannungsversorgungsleitung Vbh und der unteren
Spannungsversorgungsleitung Vbl im wesentlichen dieselbe
Spannung wie der Spannungsabfall über R1 entsteht.
Die Parallelschaltung der Drain-Source Pfade der Transistoren
N9 und N10 und die Zusammenschaltung von Gate und Drain des
Transistors N9 resultiert darin, daß falls der Transistor N10
in dem nicht leitenden Zustand ist, der Konstantstrom I1
durch den Transistor N9 fließt und über dem Drain und der
Source dieses Transistors einen Spannungsabfall entsprechend
der Schwellenspannung erzeugt. Dieser Spannungsabfall hebt
das untere Spannungsversorgungspotential Vbl an, und hebt in
gleicher Weise das obere Spannungsversorgungspotential Vbh
an. Wenn andererseits der Transistor N10 von dem Inverter 6
ein hohes Gatepotential empfängt und somit in dem leitenden
Zustand ist, schließt der Transistor N10 den Transistor N9
kurz, was darin resultiert, daß über dem Transistor N9 im
wesentlichen kein Spannungsabfall entsteht. Demgemäß ist das
untere Spannungsversorgungspotential Vbl näherungsweise das
Massepotential, und das obere Spannungsversorgungspotential
Vbh nimmt einen niedrigeren Wert an als in dem Fall, daß der
Transistor N10 ausgeschaltet ist. Wenn der Transistor N10
ausgeschaltet ist, aktiviert der Aktivierungsschaltkreis 3
den zweiten Treiberschaltkreis 2. Wenn der Transistor N10
eingeschaltet ist, inaktiviert der Aktivierungsschaltkreis 3
den zweiten Treiberschaltkreis 2, so daß in beiden
Betriebsmoden die von dem Ausgangspufferschaltkreis an den
Anschlüssen X und Y bereitgestellte Quellenimpedanz im
wesentlichen unverändert bleiben kann.
Fig. 3 zeigt ein drittes Ausführungsbeispiel eines
Ausgangspufferschaltkreises gemäß der vorliegenden Erfindung.
In diesem Ausführungsbeispiel sind Elemente, die ähnlich oder
identisch entsprechenden Elementen der vorangehenden
Ausführungsbeispiele sind, mit denselben Bezugsziffern
bezeichnet. Betreffend die Beschreibung dieser Elemente wird
auf die Beschreibung der vorangehenden Ausführungsbeispiele
verwiesen, um Wiederholungen zu vermeiden.
In diesem Ausführungsbeispiel bezeichnen die Bezugszeichen 4
und 5 Operationsverstärker zum Bereitstellen des oberen
Spannungsversorgungspotentials Vbh bzw. des unteren
Spannungsversorgungspotentials Vbl für den ersten
Treiberschaltkreis 1 und den zweiten Treiberschaltkreis 2.
Jeder dieser Operationsverstärker hat einen nicht
invertierenden Eingang und einen invertierenden Eingang,
sowie einen Ausgang. Der Ausgang des jeweiligen
Operationsverstärkers ist auf seinen invertierenden Eingang
rückgekoppelt, um für jeden der Verstärker 4 und 5 eine
Spannungsverstärkung von 1 zu erreichen. Jeder der Verstärker
4 und 5 empfängt an seinem nicht invertierenden Eingang eine
Referenzspannung. Jeder Verstärker wirkt als Impedanzwandler
zum Reduzieren der Impedanz der jeweiligen
Referenzspannungen.
Bezugszeichen CC2 bezeichnet eine Konstantstromquelle. R2 und
R3 bezeichnen Widerstände. N15 bezeichnet einen NMOS
Transistor. Vcc bezeichnet das positive
Spannungsversorgungspotential des
Ausgangspufferschaltkreises. Die Verstärker 4 und 5 empfangen
ihre Spannungsversorgung entweder von Vcc oder von einer
externen Spannungsquelle. Der Drain-Source Pfad des
Transistors N15 ist parallel geschaltet zu dem Widerstand R3.
Die Konstantstromquelle CC2, der Widerstand R2 und die
Parallelschaltung von N15 und R3 sind in Reihe geschaltet.
Der nicht invertierende Eingang des oberen Verstärkers 4 ist
mit den Anschluß des Widerstandes R2, der mit der
Konstantstromquelle CC2 verbunden ist, verbunden. Der nicht
invertierende Eingang des Verstärkers 5 ist mit dem Anschluß
des Widerstandes R2 verbunden, der mit dem Drain des
Transistors N15 und mit R3 verbunden ist.
Im Betrieb erzeugt die Konstantstromquelle C2 einen Strom
durch die Reihenschaltung des Widerstandes R2 und der
Parallelschaltung des Widerstandes R3 mit dem Transistor N15.
Wenn das Konfigurationssignal an dem Konfigurationseingang C
auf hohem Pegel ist, gibt der Inverter 6 ein niedriges Signal
an das Gate des Transistors N15, so daß der Transistor N15 im
nicht leitenden Zustand ist. Dieses resultiert darin, daß der
von der Konstantstromquelle CC2 bereitgestellte Strom durch
den Widerstand R3 fließt. Der Spannungsabfall über dem
Widerstand R3 erscheint an dem nicht invertierenden Eingang
des Verstärkers 5. Aufgrund der Einheitsverstärkung dieses
Verstärkers ist das untere Spannungsversorgungspotential Vbl
der Treiberschaltkreise 1 und 2 im wesentlichen gleich dem
Spannungsabfall über dem Widerstand R3. Das Potential an dem
nicht invertierenden Eingang des Verstärkers 4 ist gleich der
Summe des Spannungsabfalls über dem Widerstand R2 und dem
Spannungsabfall über dem Widerstand R3. Demgemäß ist das
obere Spannungsversorgungspotential Vbh der
Treiberschaltkreise 1 und 2 aufgrund der Einheitsverstärkung
des Verstärkers 4 um den Spannungsabfall über dem Widerstand
R2 höher als das untere Spannungsversorgungspotential Vbl der
Treiberschaltkreise 1 und 2. Der hohe Pegel des
Konfigurationssignals bewirkt, daß der
Aktivierungsschaltkreis 3 den zweiten Treiberschaltkreis 2
aktiviert, so daß die Übertragungsleitung an den Ausgängen x
X und Y von beiden Treiberschaltkreisen 1 und 2 angesteuert
wird.
C1 und C2 bezeichnen Entkopplungskondensatoren, die zwischen
das obere Spannungsversorgungspotential Vbh bzw. das untere
Spannungsversorgungspotential Vbl und Masse geschaltet sind.
Cds bezeichnet einen differentiellen Entkopplungskondensator,
der zwischen Vbh und Vbl geschaltet ist. Die Kondensatoren
C1, C2 und Cds sind optional und können natürlich in jedem
der Ausführungsbeispiele je nach Bedarf vorgesehen sein. Wenn
das Konfigurationssignal am Konfigurationsanschluß C auf
niedrigem Pegel ist, gibt der Inverter 6 einen hohen
Signalpegel an das Gate des Transistor N15, so daß dieser
Transistor für den Widerstand R3 im wesentlichen einen
Kurzschluß darstellt. Dieses wiederum resultiert darin, daß
der Spannungsabfall über dem Widerstand R3 abnimmt und daß
demgemäß das untere Spannungsversorgungspotential Vbl einen
niedrigeren Wert annimmt als in dem ersten Betriebsmodus.
Auch das obere Spannuflgsversorgungspotential Vbh nimmt einen
niedrigeren Wert an als in dem ersten Betriebsmodus. Außerdem
inaktiviert der Aktivierungsschaltkreis 3 nun den zweiten
Treiberschaltkreis 2. Auf diese Weise kann dieselbe
Quellenimpedanz des Ausgangspufferschaltkreises an den
Ausgangsanschlüssen X und Y für beide Betriebsmoden
beibehalten werden.
Fig. 4 zeigt ein Ausführungsbeispiel des
Aktivierungsschaltkreises 3, der in den Ausführungsbeispielen
der Fig. 1 bis 3 verwendet wird. Der
Aktivierungsschaltkreis 3 umfaßt ein paar von Eingängen a und
b und ein entsprechendes Paar von Ausgängen c und d und einen
Aktivierungseingang En. Der Aktivierungsschaltkreis 3 dient
dazu, entweder komplementäre Eingangssignale an den Eingängen
a, b an die Ausgänge c, d durchzulassen, oder die
Eingangssignale an a und b abzublocken und die Ausgänge c, d
herunterzuziehen, z. B. auf Masse, so daß alle Transistoren in
der Brücke 2 einen Zustand hoher Impedanz annehmen, abhängig
vom Logikpegel des Aktivierungssignals En. Das in Fig. 4
gezeigte Ausführungsbeispiel des Aktivierungsschaltkreises 2
umfaßt ein erstes UND Gatter G1 und ein zweites UND Gatter
G2. Das Aktivierungssignal En wird an einen ersten Eingang
des Gatters G1 gelegt und an einen ersten Eingang des Gatters
G2. Das Eingangssignal a wird an einen zweiten Eingang des
Gatters G1 gelegt. Das Eingangssignal b wird an einen zweiten
Eingang des Gatters G2 gelegt. Die Ausgänge der Gatter G1 und
G2 stellen die Ausgangssignale c bzw. d bereit.
Für den Fachmann ergeben sich ohne weiteres zahlreiche
Modifikationen der obigen Ausführungsbeispiele. In dem in
Fig. 2 gezeigten Ausführungsbeispiel kann der Transistor N9
durch eine Widerstand ersetzt werden. In gleicher Weise kann
in dem in Fig. 3 gezeigten Ausführungsbeispiel der
Widerstand R3 durch einen Transistor ersetzt werden, dessen
Drain und Gate miteinander verbunden sind. Die in Fig. 3
gezeigten Verstärker 4 und 5 können Ausgangsstufen mit
offenem Kollektor or offenem Drain haben. Bevorzugt sind die
beiden Verstärker 4 und 5 mit Gegentaktausgangsstufen
versehen, um näherungsweise lineares Verhalten sowohl in dem
Fall zu erreichen, daß Strom aus dem Ausgang heraus fließt,
als auch in dem Fall, daß Strom in den Ausgang des
Verstärkers hineinfließt. Während die gezeigten
Ausführungsbeispiele zwei Treiberschaltkreise zeigen, wobei
der zweite Treiberschaltkreis abhängig von dem Betriebsmodus
aktiviert und inaktiviert wird, und der erste
Treiberschaltkreis immer aktiviert bleibt, ist es in gleicher
Weise möglich, den ersten Treiberschaltkreis zu inaktivieren,
wenn der zweite Treiberschaltkreis aktiviert wird und
umgekehrt. In diesem Fall sind die Transistoren des
Schaltkreises, der aktiviert wird, wenn Vbl auf dem höheren
Potential ist, bevorzugt so gewählt, daß ihre EIN-Impedanzen
den EIN-Impedanzen des Schaltkreises entsprechen, der
aktiviert ist, wenn Vbl auf dem unteren Potential ist, um für
beide Betriebsmoden im wesentlichen dieselbe Quellenimpedanz
des Ausgangspuffers beizubehalten. Dieses kann beispielsweise
dadurch erzielt werden, daß die Kanalbreite und -länge der
jeweiligen Transistoren geeignet gewählt wird. Außerdem kann
jeder der Treiberschaltkreise selbst aus mehr als einem
Brückenschaltkreis bestehen, die geschaltet sind, parallel
zueinander zu arbeiten.
PMOS Transistoren können parallel zu wenigstens den oberen
NMOS Transistoren eines Brückenschaltkreises, der aktiviert
wird, wenn eine hohe Gleichtaktausgangsspannung gewünscht
wird, vorgesehen sein, wobei jeder PMOS Transistor
Gatesignale empfängt, die komplementär zu den Gatesignalen
des jeweiligen, dazu parallelen NMOS Transistors sind. Solche
jeweiligen PMOS Transistoren verbessern die Linearität des
Treiberschaltkreis für hohe Gleichtaktausgangspegel und
ermöglichen es, das Vbh das Gatepotential übersteigt, das für
die Einschaltung der Transistoren der Brücke verwendet wird.
Außerdem können mehr als zwei Betriebsmoden entsprechend mehr
als zwei Gleichtaktausgangsspannungspegeln einfach dadurch
implementiert werden, daß mehr als zwei Treiberschaltkreise
vorgesehen werden, und die konfigurierbare Spannungsquelle U2
so implementiert wird, daß sie mehr als zwei unterschiedliche
Spannungspegel ausgeben kann. Die mehr als zwei
Treiberschaltkreise werden dann in Übereinstimmung mit der
jeweiligen Konfiguration der Spannungsquelle U2 aktiviert und
inaktiviert, um für alle Betriebsmoden die Quellenimpedanz im
wesentlichen beizubehalten.
In den gezeigten Ausführungsbeispielen bleibt die
Potentialdifferenz zwischen dem oberen
Spannungsversorgungspotential Vbh und dem unteren
Spannungsversorgungspotential Vbl im wesentlichen unabhängig
von dem bestimmten Betriebsmodus. Falls es gewünscht ist, die
Amplitude der über die Übertragungsleitung übertragenen
Datensignale zu konfigurieren, kann dieses dadurch erreicht
werden, daß diese Potentialdifferenz konfigurierbar
vorgesehen ist, beispielsweise durch Ausbilden der
Stromquelle CC1 in Fig. 2 oder CC2 in Fig. 3, in der Lage
zu sein, einen Strom auszugeben, dessen Größe von einem
Konfigurationssignal abhängt. Dieses Konfigurationssignal
kann unabhängig von dem Ausgangsgleichtaktspannungs-
Konfigurationssignal sein, oder es kann von diesem
Konfigurationssignal abgeleitet sein.
Es ist ebenso denkbar, das obere
Spannungsversorgungspotential Vbh auf einem konstanten Niveau
zu halten, unabhängig von dem bestimmten Betriebsmodus,
beispielsweise durch Verbinden der oberen
Spannungsversorgungsleitung der ersten und zweiten
Treiberstufen mit der Spannungsversorgungsleitung Vcc des
Ausgangspufferschaltkreises.