JP2000013450A - 対称伝送線路を駆動する出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 切替可能な共通モード出力電圧レベルを有す
る出力バッファ回路を得る。 【解決手段】 本発明による出力バッファ回路は対称伝
送線路（ＲＴ）を駆動する複数の出力段（１，２）を含
んでいる。電源回路（Ｕ１，Ｕ２）は出力段（１，２）
に対する高い電源電位（Ｖｂｈ）および低い電源電位
（Ｖｂｌ）を供給する。電源回路は設定信号（Ｅｎ）に
従ってさまざまなレベルで低い電源電位（Ｖｂｌ）を供
給するようにされている。出力段（１，２）の出力イン
ピーダンスに及ぼす低い電源電位（Ｖｂｌ）の影響を補
償するために、出力段（１，２）の構成された低い電源
電位（Ｖｂｌ）に応じて出力段の少なくとも１つが活性
化もしくは不活性化される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、切替え可能な共通
モードレベルを有する、対称伝送線路を駆動する出力バ
ッファ回路に関する。

【０００２】

【従来の技術】デジタルシステムではさまざまな信号伝
送標準が開発されてきている。対称伝送線路を使用する
さまざまなシステム区間間の高速データ伝送には差動シ
グナリング方式が広く採用されている。“対称伝送線
路”という用語は互いに対称配列とされた２本の信号線
（例えば、撚り対線、印刷回路板上の互いに近接する２
つの平行トレース、等）を含む伝送線路に関連してお
り、および２つの相補データ信号を伝送する２本の独立
伝送線路（例えば、印刷回路板上の一対の同軸ケーブル
もしくは２本の独立したマイクロストリップ線路）を有
する構造にも関連している。さまざまなデータ信号の適
切かつ信頼できる伝送を補償するために、伝送線路を駆
動する出力バッファ回路は伝送線路の他端に接続された
特定の受信機の期待に従う差動信号振幅および共通モー
ド電圧を対称伝送線路上に供給する必要がある。

【０００３】さらに、最小の歪みで信号を高速伝送する
ために、伝送線路の特性インピーダンスを整合させるの
が有利である。成端インピーダンスだけでなく出力バッ
ファのソースインピーダンスも伝送線路の特性インピー
ダンスに整合させれば良好な信号品質を維持することが
できる。

【０００４】

【発明が解決しようとする課題】制御信号に従って、そ
の出力インピーダンスを本質的に維持しながらさまざま
な共通モード出力電圧レベルで作動スるように構成する
ことができる、対称伝送線路を駆動する出力バッファ回
路を提供することが本発明の目的である。

【０００５】

【課題を解決するための手段】本発明に従って、この目
的は請求項１に明記されているように解決される。有利
な実施例が従属項に示されている。

【０００６】本発明によれば、データ入力信号に従って
伝送線路を駆動する第１のドライバ回路および少なくと
も１つの第２のドライバ回路が提供される。設定信号に
従ってドライバ回路に給電する電源回路のさまざまな動
作モードを提供することにより、バッファ回路の出力に
おいてさまざまな共通モード電圧が得られる。ドライバ
回路は電源回路の動作モードに従ってバッファの出力イ
ンピーダンスの変動が補償されるようにイネーブルおよ
びディスエーブルされる。

【０００７】出力バッファ回路をさまざまな共通モード
出力レベルで作動するように構成し、例えばさまざまな
タイプの受信機と協動するようにできる点で本発明は有
利である。それは、送信機側に付加手段を必要とせずに
ソース整合を達成できるように、さまざまな動作モード
でそのソースインピーダンスを本質的に維持することが
できる。

【０００８】典型的な実施例では、第１および第２のド
ライバ回路は各々が４個のトランジスタを含むブリッジ
回路である。各ブリッジ回路はあるソースインピーダン
スを与える。ドライバ回路は、イネーブルされた全ての
ドライバ回路が２つの相補データ入力信号に従って一緒
に伝送線路を駆動し、ディスエーブルされた回路は伝送
線路の駆動に寄与しないように相互接続される。

【０００９】ドライバ回路のイネーブルおよびディスエ
ーブルはいくつかの異なる方法で行うことができる。１
つの典型的な実施例では、ドライバ回路はその入力へデ
ータ入力信号を供給することによりイネーブルされ、ブ
リッジの全てのトランジスタを高インピーダンス状態へ
切り替えることによりディスエーブルされる。もう１つ
の典型的な実施例では、ドライバへの給電経路内および
／もしくはドライバの出力とバッファ回路の出力との間
にゲート回路が設けられ、それらのゲートはイネーブル
およびディスエーブル制御信号を受信する。

【００１０】

【発明の実施の形態】図１に本発明に従った出力バッフ
ァ回路の第１の実施例を示す。この図において、参照符
号１は４個のＮＭＯＳトランジスタＮ３からＮ６からな
る第１のドライバ回路を示す。第１のドライバ回路のト
ランジスタＮ３からＮ６はブリッジを構成するように接
続されている。トランジスタＮ３からＮ５のドレインは
一緒に接続されてブリッジの第１のノードを構成する。
トランジスタＮ４からＮ６のソースは一緒に接続されて
ブリッジの第２のノードを構成する。トランジスタＮ４
のドレインおよびトランジスタＮ３のソースは一緒に接
続されてブリッジの第３のノードを構成する。トランジ
スタＮ６のドレインおよびトランジスタＮ５のソースは
一緒に接続されてブリッジの第４のノードを構成する。
ブリッジの第３のノードは出力端子Ｘに接続されてい
る。ブリッジの第４のノードは出力端子Ｙに接続されて
いる。図１にその特性インピーダンスＲＴで表す対称伝
送線路が出力端子ＸおよびＹに接続されている。電圧源
Ｕ１がブリッジ１の第１のノードに高い電源電位Ｖｂｈ
を給電し、ブリッジ１の第２のノードに低い電源電位Ｖ
ｂｌを給電するように接続されている。トランジスタＮ
３およびＮ６のゲートは一緒にして入力端子Ａに接続さ
れている。トランジスタＮ４およびＮ５のゲートは一緒
にして入力端子Ｂに接続されている。入力端子Ａおよび
Ｂは相補論理レベルを有する各デジタル入力信号を受信
するように接続されており、各論理レベルは図１には図
示せず本発明に属さない信号処理回路から供給される所
定の入力電圧に対応する。

【００１１】Ｕ２はグラウンドと低い電源電位Ｖｂｌを
受電するブリッジ回路１の第２のノードとの間に接続さ
れた電圧源を示す。図１の電圧源Ｕ２はその発生電圧を
制御するイネーブル信号を受信する。イネーブル信号の
論理状態に応じて、電圧源Ｕ２は電位Ｖｂｌをグラウン
ドよりも高い第１のレベルまで高めるか、あるいは第１
のレベルよりも低い第２のレベルに維持する。第２のレ
ベルは、例えば、グラウンドレベルＧＮＤとすることが
できる。電圧源Ｕ１がブリッジ回路１の第１および第２
のノード間に定電圧を出力する場合には、電圧源Ｕ２を
イネーブルおよびディスエーブルすることにより、低い
電源電位Ｖｂｌおよび高い電源電位Ｖｂｈの両方を実質
的に同じ量だけシフトさせることができる。

【００１２】入力端子ＡおよびＢの相補入力信号によ
り、トランジスタＮ４およびＮ５の非導通時にトランジ
スタＮ３およびＮ６が導通するか、あるいはトランジス
タＮ４およびＮ５の導通時にトランジスタＮ３およびＮ
６は非導通となる。現在導通している対角線内のトラン
ジスタのＯＮインピーダンスにより、出力端子Ｘおよび
Ｙにおいてブリッジ回路１により与えられるソースイン
ピーダンスが決定される。

【００１３】参照符号２は第２のドライバ回路を示す。
第２のドライバ回路は４個のトランジスタＮ１１からＮ
１４を含んでいる。トランジスタＮ１１からＮ１４はブ
リッジを構成するように接続されている。トランジスタ
Ｎ１１からＮ１３のドレインは一緒に接続されて第２の
ドライバ回路の第１のノードを構成する。トランジスタ
Ｎ１２およびＮ１４のソースは一緒に接続されて第２の
ドライバ回路の第２のノードを構成する。トランジスタ
Ｎ１２のドレインはトランジスタＮ１１のソースに接続
されて第２のドライバ回路の第３のノードを構成する。
トランジスタＮ１４のドレインはトランジスタＮ１３の
ソースに接続されて第２のドライバ回路の第４のノード
を構成する。第２のドライバ回路の第１のノードは第１
のドライバ回路の第１のノードに接続されて高い電源電
位Ｖｂｈを受電する。第２のドライバ回路の第２のノー
ドは第１のドライバ回路の第２のノードに接続されて低
い電源電位Ｖｂｌを受電する。第２のドライバ回路の第
３のノードは出力端子Ｘに接続されている。第２のドラ
イバ回路の第４のノードは出力端子Ｙに接続されてい
る。トランジスタＮ１１およびＮ１４のゲートは一緒に
接続されている。さらに、トランジスタＮ１２およびＮ
１３のゲートが一緒に接続されている。

【００１４】参照符号３は第２のドライバ回路をイネー
ブルおよびディスエーブルするイネーブル回路を示す。
イネーブル回路は、出力バッファ回路の動作モードを構
成する、電圧源Ｕ２により受信されるイネーブル信号に
対応するイネーブル信号を受信する。このイネーブル信
号の論理状態に応じて、イネーブル回路３は入力端子Ａ
の入力信号をトランジスタＮ１１およびＮ１４のゲート
に接続しかつ入力端子Ｂの入力信号をトランジスタＮ１
２およびＮ１３のゲートに接続するか、あるいはイネー
ブル回路３は４個のトランジスタＮ１１からＮ１４の全
てのゲートをグラウンドＧＮＤレベルとすることにより
第２のドライバ回路２をディスエーブルする。このよう
にして、イネーブル回路３は第２のドライバ回路を出力
端子ＸおよびＹにおける伝送線路の駆動に寄与するよう
に制御するか、あるいは第２のドライバ回路を介して伝
送線路へ給電されることがないように第２のドライバ回
路をディスエーブルする。図１の実施例では、イネーブ
ル回路３は入力信号経路内、すなわち第２のブリッジ２
と入力端子Ａ，Ｂ間、に配置されているが、出力端子
Ｘ，Ｙと第２のブリッジの出力ノード、すなわち第３お
よび第４ノード、間にイネーブル回路を設けることもで
き、あるいは第２のブリッジ２への給電経路内、すなわ
ち一方では電圧源Ｕ１と他方ではブリッジ２の第１およ
び第２のノードとの間、にイネーブル回路３を設けるこ
とができる。さらに、これらの代替策を組み合わせて同
じ効果を達成することができる、すなわち制御信号Ｅｎ
に従って第２のドライバ回路をイネーブルおよびディス
エーブルすることができる。

【００１５】イネーブル回路３によりイネーブルされる
と、ブリッジ２の現在導通している対角線のトランジス
タはブリッジ１の現在導通している対角線内の各トラン
ジスタと有効に並列接続される。したがって、第２のド
ライバ回路２がイネーブルされると、出力端子Ｘおよび
Ｙにおける出力バッファ回路のソースインピーダンス
は、ブリッジ１および２の現在導通している上のトラン
ジスタのＯＮインピーダンスの並列接続プラスブリッジ
１および２の現在導通している下のトランジスタのＯＮ
インピーダンスの並列接続の結果として生じる。

【００１６】構成端子Ｃにおける設定信号に応じて、図
１の出力バッファ回路は下記のモードで作動する。第１
の設定信号レベルが端子Ｃに加えられると、電圧源Ｕ２
は電位Ｖｂｌを第１のレベルへ高める第１の電圧を出力
する。さらに、イネーブル回路３は第１および第２のド
ライバ回路１および２が共に出力端子ＸおよびＹにおけ
る伝送線路を駆動するように第２のドライバ回路２を活
性化する。

【００１７】第２の動作モードにおいて、電圧源Ｕ２は
第１の動作モードにおいてＵ２により出力される電圧よ
りも低い電圧を出力する。さらに、イネーブル回路３は
第２のドライバ回路２をディスエーブルされたままとす
る。この動作モードでは、第１のドライバ回路１しか伝
送線路を駆動せず、出力バッファ回路のソースインピー
ダンスはブリッジ１の現在導通している対角線内のトラ
ンジスタのＯＮインピーダンスにより決定される。電圧
源Ｕ２から出力される電圧により出力端子ＸおよびＹに
おける共通モード出力電圧レベルが決定され、Ｕ１から
出力される電圧により出力端子ＸおよびＹ間の信号振幅
が決定される。図１の出力バッファ回路が端子Ｘおよび
Ｙにロー共通モード電圧レベルを出力するように構成さ
れている場合には、ブリッジ回路１内のトランジスタの
動作点は電圧源Ｕ２がハイ電圧を出力する場合のこれら
のトランジスタの動作点とは異なり、それは現在導通し
ているトランジスタのゲートソース電圧によりそのＯＮ
インピーダンスが決定されるためである。このゲートソ
ース電圧は電圧源Ｕ２から出力される電圧によって決ま
る。電圧源Ｕ２がハイ電圧を出力するように構成される
時に第２のドライバ回路２をイネーブルし、電圧源Ｕ２
がロー電圧を出力するように構成される時に第２のドラ
イバ回路２をディスエーブルすることにより、出力バッ
ファの両方の動作モードにおいて出力端子ＸおよびＹに
おける同じソースインピーダンスを維持することができ
る。

【００１８】好ましくは、第１のドライバ回路１内のト
ランジスタのチャネル幅および長さは、電圧源Ｕ２がロ
ー電圧レベルを出力する時はブリッジ１の現在導通して
いる対角線のＯＮインピーダンスが伝送線路の特性イン
ピーダンスＲＴに整合するように選択される。好ましく
は、第２のドライバ回路２のトランジスタのチャネル幅
および長さは、ハイレベルのＶｂｌに対する第１のドラ
イバ回路１内の現在導通しているトランジスタの各ＯＮ
インピーダンスと並列の第２のドライバ回路２内の現在
導通しているトランジスタのＯＮインピーダンスがロー
レベルのＶｂｌに対するドライバ回路１の各ＯＮインピ
ーダンスに少なくともほぼ等しくなるように選択され
る。このようにして、その全ての動作モードにおいて出
力バッファ回路の実質的に同じソースインピーダンスを
維持することができる。

【００１９】図２は本発明に従った出力バッファ回路の
第２の実施例である。図１に示す実施例の対応する素子
と同様もしくは同一の素子は同じ参照符号で示されてい
る。これらの素子の説明に関しては、反復を避けるため
に図１の説明を参照願いたい。

【００２０】図２において、ＣＣ１は定電流Ｉ１を供給
する定電流源を示す。Ｎ１はそのゲートおよびドレイン
が一緒に接続されているＮＭＯＳトランジスタを示す。
Ｒ１は抵抗を示す。Ｒ１の一方の端子はトランジスタＮ
１のソースに接続されている。Ｎ１０はそのドレインが
抵抗Ｒ１の他方の端子に接続されているＮＭＯＳトラン
ジスタを示す。トランジスタＮ１０のソースはグラウン
ドＧＮＤに接続されている。Ｎ９はそのドレインがトラ
ンジスタＮ１０のドレインに接続されているＮＭＯＳト
ランジスタを示す。トランジスタＮ９のソースはグラウ
ンドＧＮＤに接続されている。トランジスタＮ９のドレ
インおよびゲートは一緒に接続されている。トランジス
タＮ１０およびＮ９のドレインはトランジスタＮ４，Ｎ
６，Ｎ１２およびＮ１４のソース、すなわちブリッジ回
路１および２の低い給電線Ｖｂｌ、に接続されている。
Ｎ２はそのゲートがトランジスタＮ１のゲートに接続さ
れているＮＭＯＳトランジスタを示す。トランジスタＮ
２のソースはトランジスタＮ３，Ｎ５，Ｎ１１およびＮ
１３のドレイン、すなわちブリッジ回路１および２の高
い給電線Ｖｂｈ、に接続されている。参照符号６は構成
端子Ｃに加わる設定信号を反転するインバータを示す。
インバータ６の出力はトランジスタＮ１０のゲートに接
続されている。

【００２１】トランジスタＮ２のドレインは外部電源に
接続する電源端子Ｖｉｎに接続されている。別の実施例
（図２には図示せず）では、トランジスタＮ２のドレイ
ンは出力バッファ回路の正の内部給電線Ｖｃｃに接続さ
れている。外部電源端子Ｖｉｎを設けると、バッファ回
路内の電力消失を最小限に維持できるように、外部電源
を特定応用の特定の動作条件に適応された電圧に接続す
ることができるため有利である。

【００２２】図２の実施例では、定電流源ＣＣ１、トラ
ンジスタＮ１およびＮ２および抵抗Ｒ１は図１に示す電
圧源Ｕ１の１つの特定の典型的な実施例を構成する。イ
ンバータ６およびトランジスタＮ９およびＮ１０は図１
に示す電圧源Ｕ２の１つの特定の典型的な実施例であ
る。

【００２３】動作において、トランジスタＮ１およびＮ
２は電圧ミラーを構成する。定電流源ＣＣ１はトランジ
スタＮ１および抵抗Ｒ１に強制的に定電流Ｉ１を通す。
トランジスタＮ１およびＮ２のゲートは一緒に接続され
て、Ｒ１の両端間電圧降下と実質的に同じ電圧が、上の
給電線Ｖｂｈと下の給電線Ｖｂｌとの間に現れるように
される。

【００２４】トランジスタＮ９およびＮ１０のドレイン
ソースパスの並列接続とトランジスタＮ９のゲートおよ
びドレインの接続により、トランジスタＮ１０が非導通
状態であれば定電流Ｉ１はトランジスタＮ９を流れてそ
のドレインおよびソース間のしきい値電圧に対応する電
圧降下が生じる。この電圧降下により低い電源電位Ｖｂ
ｌが高められ、同様に、高い電源電位Ｖｂｈが高められ
る。一方、トランジスタＮ１０はインバータ６からハイ
ゲート電位を受電し、したがって、導通状態ではトラン
ジスタＮ１０はトランジスタＮ９を短絡させてトランジ
スタＮ９の両端間には実質的に電圧降下は生じない。し
たがって、低い電源電位Ｖｂｌはグラウンド電位に接近
し高い電源電位ＶｂｈはトランジスタＮ１０がスイッチ
オフされる場合よりも低い値をとる。トランジスタＮ１
０がスイッチオフされると、イネーブル回路３は第２の
ドライバ回路２を活性化する。トランジスタＮ１０がス
イッチオンされると、イネーブル回路３は端子Ｘおよび
Ｙにおいて出力バッファ回路により与えられるソースイ
ンピーダンスが両方の動作モードにおいて実質的に不変
とされるように第２のドライバ回路２をディスエーブル
する。

【００２５】図３は本発明に従った出力バッファ回路の
第３の実施例を示す。この実施例では、前の実施例の対
応する素子と同様なもしくは同一の素子は同じ参照符号
で示されている。これらの素子の説明については反復を
避けるために前の実施例の説明を参照されたい。

【００２６】本実施例において、参照符号４および５は
第１のドライバ回路１および第２のドライバ回路２に、
それぞれ、高い電源電位Ｖｂｈおよび低い電源電位Ｖｂ
ｌを供給する演算増幅器を示す。これらの各演算増幅器
は非反転入力および反転入力および出力を有する。各演
算増幅器４および５の出力はその単位電圧利得を達成す
るためにその反転入力へ帰還される。各増幅器４および
５はその非反転入力に基準電圧を受電する。各増幅器は
各基準電圧のインピーダンスを低減するインピーダンス
変換器として作用する。

【００２７】参照符号ＣＣ２は定電流源を示す。Ｒ２お
よびＲ３は抵抗を示す。Ｎ１５はＮＭＯＳトランジスタ
を示す。Ｖｃｃは出力バッファ回路の正の電源電位を示
す。増幅器４および５はＶｃｃもしくは外部電源から給
電される。トランジスタＮ１５はそのドレインソースパ
スが抵抗Ｒ３に並列接続されている。定電流源ＣＣ２、
抵抗Ｒ２およびＮ１５とＲ３の並列接続は直列接続され
ている。上の増幅器４の非反転入力は定電流源ＣＣ２に
接近された抵抗Ｒ２の端子に接続されている。増幅器５
の非反転入力はトランジスタＮ１５のドレインおよびＲ
３に接続された抵抗Ｒ２の端子に接続されている。

【００２８】動作において、定電流源ＣＣ２は抵抗Ｒ３
とトランジスタＮ１５の並列接続と抵抗Ｒ２との直列接
続を介して電流を発生する。構成入力Ｃにおける設定信
号がハイレベルであれば、インバータ６はトランジスタ
Ｎ１５が非導通状態となるようにそのゲートにロー信号
を出力する。それにより定電流源ＣＣ２から供給される
電流は抵抗Ｒ３を流れる。抵抗Ｒ３の両端間電圧降下は
増幅器５の非反転入力に現れる。この増幅器の単位利得
により、ドライバ回路１および２の低い電源電位Ｖｂｌ
は実質的に抵抗Ｒ３両端間の電圧降下に等しい。増幅器
４の非反転入力の電位は抵抗Ｒ２両端間の電圧降下と抵
抗Ｒ３の両端間電圧降下との和に等しい。したがって、
増幅器４の単位利得によりドライバ回路１および２の高
い電源電位Ｖｂｈはドライバ回路１および２の下の電源
電位Ｖｂｌよりも抵抗Ｒ２両端間の電圧降下だけ高い。
設定信号のハイレベルによりイネーブル回路３は出力Ｘ
およびＹにおける伝送線路が両方のドライバ回路１およ
び２により駆動されるように第２のドライバ回路２をイ
ネーブルする。

【００２９】Ｃ１およびＣ２は、それぞれ、高い電源電
位Ｖｂｈおよび低い電源電位Ｖｂｌとグラウンドとの間
に接続された減結合キャパシタを示す。ＣｄｓはＶｂｈ
とＶｂｌとの間に接続された差動減結合キャパシタを示
す。キャパシタＣ１，Ｃ２およびＣｄｓはオプショナル
であり、もちろん、必要に応じて各実施例に設けること
ができる。構成端子Ｃにおける設定信号がローレベルで
あれば、インバータ６はトランジスタＮ１５が本質的に
抵抗Ｒ３の短絡回路を提供するようにそのゲートへハイ
信号レベルを出力する。次に、それにより抵抗Ｒ３両端
間の電圧降下が減少し、したがって低い電源電位Ｖｂｌ
は第１の動作モードにおけるよりも低い値をとる。高い
電源電位Ｖｂｈも第１の動作モードにおけるよりも低い
値をとる。さらに、イネーブル回路３はここで第２のド
ライバ回路２をディスエーブルする。このようにして、
両方の動作モードに対して出力端子ＸおよびＹにおける
出力バッファ回路の同じソースインピーダンスを維持す
ることができる。

【００３０】図４は図１から図３の実施例に使用される
イネーブル回路３の実施例を示す。イネーブル回路３は
一対の入力ａおよびｂ、対応する出力対ｃおよびｄおよ
びイネーブル入力Ｅｎを含んでいる。イネーブル回路３
は、イネーブル信号Ｅｎの論理レベルに応じて、入力
ａ，ｂの相補入力信号を出力ｃ，ｄへ通すかあるいはａ
およびｂの入力信号を阻止して出力ｃ，ｄをローとす
る、例えばブリッジ２内の全てのトランジスタがハイイ
ンピーダンス状態に入るようにグラウンドする。図４に
示すイネーブル回路３の実施例は第１のＡＮＤゲートＧ
１および第２のＡＮＤゲートＧ２を含んでいる。イネー
ブル信号ＥｎはゲートＧ１の第１の入力およびゲートＧ
２の第１の入力へ与えられる。入力信号ａはゲートＧ１
の第２の入力へ与えられる。入力信号ｂはゲートＧ２の
第２の入力へ与えられる。ゲートＧ１およびＧ２の出力
は、それぞれ、出力信号ｃおよびｄを与える。

【００３１】当業者ならば、前記した実施例のさまざま
な修正が容易にお判りであろう。図２に示す実施例にお
いて、トランジスタＮ９は抵抗により置換することがで
きる。同様に、図３に示す実施例では、抵抗Ｒ３はその
ドレインおよびゲートが一緒に接続されたトランジスタ
により置換することができる。図３に示す増幅器４およ
び５はオープンコレクタもしくはオープンドレイン出力
段を有することができる。好ましくは、増幅器の出力か
ら電流が流出する場合および増幅器の出力へ電流が流入
する場合にほぼ線形の挙動を達成するために、両方の増
幅器４および５にプッシュプル出力段が設けられてい
る。図示する実施例は２つのドライバ回路を含み、第２
のドライバ回路は動作モードに応じてイネーブルおよび
ディスエーブルされ第１のドライバ回路は常にイネーブ
ルされるが、第２のドライバ回路をイネーブルする時に
第１のドライバ回路をディスエーブルすることもでき、
その逆もできる。この場合、Ｖｂｌがより高い電位であ
る時にイネーブルされる回路のトランジスタは、両方の
動作モードに対して出力バッファの実質的に同じソース
インピーダンスを維持するために、好ましくは、Ｖｂｌ
がロー電位である時にイネーブルされる回路のトランジ
スタのＯＮインピーダンスにそれらのＯＮインピーダン
スが対応するように選択される。それは、例えば、各ト
ランジスタのチャネル幅および長さを適切に選択して達
成することができる。さらに、各ドライバ回路自体が互
いに並列に作動するように接続された２つ以上のブリッ
ジ回路により構成することができる。

【００３２】ＰＭＯＳトランジスタはハイ共通モード出
力電圧が所望される場合にイネーブルされるブリッジド
ライバの少なくとも上のＮＭＯＳトランジスタに並列に
設けることができ、各ＰＭＯＳトランジスタはそれに並
列な各ＮＭＯＳトランジスタのゲート信号と相補的な各
ゲート信号を受信する。このような各ＰＭＯＳトランジ
スタによりハイ共通モード出力レベルに対するドライバ
回路の線形性が改善され、Ｖｂｈはブリッジのトランジ
スタをターンオンさせるのに使用されるゲート電位を越
えられるようにされる。

【００３３】また、３つ以上のドライバ回路を設け３つ
以上の異なる電圧レベルを出力できるように構成可能な
電圧源Ｕ２を実施することにより、３つ以上の共通モー
ド出力電圧レベルに対応する３つ以上の動作モードを実
施できることが容易にお判りであろう。次に、全ての動
作モードに対してソースインピーダンスを実質的に維持
するために、３つ以上のドライバ回路は電圧源Ｕ２の特
定の構成に従ってイネーブルおよびディスエーブルされ
る。

【００３４】図示する実施例では、高い電源電位Ｖｂｈ
と低い電源電位Ｖｂｌ間の電位差は特定の動作モードか
ら実質的に独立したままとされる。

【００３５】伝送線路を介して伝送されるデータ信号の
振幅を構成したい場合には、例えば図２の電流源ＣＣ１
もしくは図３の電流源ＣＣ２を設定信号によって決まる
サイズの電流を出力できるように実施することにより、
この電位差を構成可能として達成することができる。こ
の設定信号は共通モード出力電圧設定信号とは独立した
ものとすることができ、あるいはこの設定信号から引き
出すことができる。

【００３６】また、例えば第１および第２のドライバ回
路の上の給電線を出力バッファ回路の給電線Ｖｃｃに接
続することにより、高い電源電位Ｖｂｈを特定の動作モ
ードとは無関係に一定レベルに維持することができる。

【図面の簡単な説明】

【図１】本発明による出力バッファ回路の第１の実施
例。

【図２】本発明による出力バッファ回路の第２の実施
例。

【図３】本発明による出力バッファ回路の第３の実施
例。

【図４】本発明によるイネーブル回路の実施例。

【符号の説明】

１，２ ドライバ回路 ３ イネーブル回路 ４，５ 演算増幅器 ６ インバータ Ａ，Ｂ 入力端子 Ｃ 構成端子 Ｃ１，Ｃ２ 減結合キャパシタ ＣＣ１，ＣＣ２ 定電流源 Ｅｎ イネーブル入力 Ｇ１，Ｇ２ ＡＮＤゲート ＧＮＤ グランドレベル Ｉ１ 定電流 Ｎ１，Ｎ５，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５
トランジスタ Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ９，Ｎ１０ ＮＭＯ
Ｓトランジスタ Ｒ１，Ｒ２，Ｒ３ 抵抗 ＲＴ 特性インピーダンス Ｕ１，Ｕ２ 電圧源 Ｖｂｈ 高い電源電位 Ｖｂｌ 低い電源電位 Ｖｃｃ 正の給電線 Ｖｉｎ 電源端子 Ｘ，Ｙ 出力端子

Claims (6)

【特許請求の範囲】
1. 【請求項１】 対称伝送線路を駆動する出力バッファ回
   路であって、 − 伝送されるデータ信号を受信する信号入力（Ａ，
   Ｂ）、上部および下部給電入力ノードおよび前記伝送線
   路（ＲＴ）に接続する一対の出力ノード（Ｘ，Ｙ）を有
   する第１のドライバ回路（１）と、 − 前記第１のドライバ回路（１）の前記上部給電ノー
   ドへ高い電源電位（Ｖｂｈ）を供給し前記下部給電ノー
   ドへ低い電源電位（Ｖｂｌ）を供給する電源回路（Ｕ
   １，Ｕ２）と、を含み、 − 前記電源回路（Ｕ１，Ｕ２）は、設定信号（Ｅｎ）
   に従って、少なくとも第１の所定レベルと前記第１の所
   定レベルよりも高い第２の所定レベルの一方において前
   記低い電源電位（Ｖｂｌ）を供給するようにされてお
   り、さらに、 − 前記伝送線路（ＲＴ）を駆動するようにされた第２
   のドライバ回路（２）と、 − 前記電源回路（Ｕ１，Ｕ２）が前記ハイレベルで前
   記低い電源電位（Ｖｂｌ）を出力する時に前記第２のド
   ライバ回路（２）を活性化させ、前記電源回路（Ｕ１，
   Ｕ２）が前記ローレベルで前記低い電源電位（Ｖｂｌ）
   を出力する時に前記第２のドライバ回路（２）を不活性
   化させるイネーブル回路（３）と、 を含む出力バッファ回路。
2. 【請求項２】 請求項１記載の出力バッファ回路であっ
   て、前記第１のドライバ回路（１）は、 − ブリッジとして接続された第１対のトランジスタ
   （Ｎ３，Ｎ４）および第２対のトランジスタ（Ｎ５，Ｎ
   ６）を含み、前記第２のドライバ回路（２）は、 − ブリッジとして接続された第３対のトランジスタ
   （Ｎ１１，Ｎ１２）および第４対のトランジスタ（Ｎ１
   ３，Ｎ１４）を含む、出力バッファ回路。
3. 【請求項３】 請求項２記載の出力バッファ回路であっ
   て、前記イネーブル回路（３）は前記第２のドライバ回
   路（２）を活性化する時に前記第１のドライバ回路
   （１）を不活性化するようにされている出力バッファ回
   路。
4. 【請求項４】 請求項３記載の出力バッファ回路であっ
   て、前記第２のドライバ回路（２）のトランジスタ（Ｎ
   １１からＮ１４）のチャネル幅は前記第１のドライバ回
   路（１）の対応するトランジスタ（Ｎ３からＮ６）のチ
   ャネル幅よりも大きい出力バッファ回路。
5. 【請求項５】 請求項２記載の出力バッファ回路であっ
   て、前記イネーブル回路（３）は前記第２のドライバ回
   路（２）がイネーブルされる時に第１のドライバ回路
   （１）をイネーブルされたままとするようにされている
   出力バッファ回路。
6. 【請求項６】 請求項２から請求項５のいずれか１項記
   載の出力バッファ回路であって、前記トランジスタ（Ｎ
   ３からＮ６，Ｎ１１からＮ１４）の寸法および物理的パ
   ラメータは、前記出力端子（Ｘ，Ｙ）における出力イン
   ピーダンスが前記低い電源電位（Ｖｂｌ）の低レベルお
   よび高レベルに対して実質的に同じとなるように選択さ
   れる出力バッファ回路。