DE19747589A1 - Nichtflüchtige Speichereinrichtung und Verfahren zu ihrer Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf eine nichtflüchtige Speichereinrichtung so­ wie auf ein Verfahren zu ihrer Herstellung, und insbesondere auf eine nichtflüchtige Speichereinrichtung mit zwei Transistoren, die unter­ schiedliche Schwellenspannungen aufweisen. Diese beiden Transistoren sind in Serie geschaltet, um eine Speicherzelle zu bilden.

Die Fig. 1 zeigt den Aufbau einer üblichen nichtflüchtigen Speichereinrei­ chung vom einfachen Stapeltyp. Ein Floating Gate 3 befindet sich oberhalb eines p-Typ Halbleitersubstrats 1, wobei eine Tunneloxydschicht 2 auf dem Substrat 1 liegt. Ein Steuergate 5 befindet sich oberhalb des Floating Gates 3, wobei sich eine dielektrische Schicht 4 zwischen dem Floating Ga­ te 3 und dem Steuergate 5 befindet. Verunreinigungsbereiche 6 vom N-Typ liegen unterhalb der Oberfläche des p-Typ Halbleitersubstrats 1 an beiden Seiten des Floating Gates 3.

Bei der nichtflüchtigen Speichereinrichtung vom einfachen Stapeltyp tritt allerdings ein Problem auf. Wird die Zellengröße sehr klein, so wird auch die Kopplungskonstante des Steuergates 5 sehr klein. Um dieses Problem zu lösen, wurde bereits vorgeschlagen, die zwischen dem Floating Gate 3 und dem Steuergate 5 liegende dielektrische Schicht 4 als ONO-Schicht auszubilden. Der entsprechende Herstellungsprozeß ist jedoch kompli­ ziert und erfordert darüber hinaus einen Temperungsprozeß bei hoher Temperatur.

Ein Metallkontakt ist erforderlich für jeweils zwei Zellen bei der Konstruk­ tion eines Zellenarrays für die nichtflüchtige Speichereinrichtung mit ein­ facher Stapelstruktur gemäß Fig. 1, so daß sich die effektive Zellengröße vergrößert. Es wurden bereits Untersuchungen angestellt, bei nichtflüch­ tigen Speichereinrichtungen auf die Metallkontakte zu verzichten, um die­ ses Problem ebenfalls zu lösen.

Die Fig. 2 zeigt ein Layout einer konventionellen nichtflüchtigen Speicher­ einrichtung ohne Metallkontakt, während die Fig. 3 einen Querschnitt durch die nichtflüchtige Speichereinrichtung ohne Metallkontakt ist, und zwar entlang der Linie I-I von Fig. 2.

Bei der konventionellen nichtflüchtigen Speichereinrichtung ohne Metall­ kontakt sind als Bitleitungen zu verwendende Metalleitungen nicht erfor­ derlich. Statt dessen werden Source- und Drainbereiche als Bitleitungen verwendet. Mit anderen Worten werden mehrere Paare von stark n-Typ do­ tierten Verunreinigungsbereichen 12 unterhalb der Oberfläche eines Halbleitersubstrats 11 in einer Richtung ausgebildet und voneinander ge­ trennt, so daß sie einen vorbestimmten Abstand voneinander aufweisen. Wortleitungen (Steuergates) 13, die voneinander um einen vorbestimmten Abstand getrennt sind, werden auf dem Halbleitersubstrat 11 unter rech­ tem Winkel zu den Verunreinigungsbereichen 12 gebildet. Floating Gates 14 werden zwischen den Wortleitungen 13 und den Verunreinigungsberei­ chen 12 hergestellt. Eine dielektrische Schicht 16 liegt zwischen den Wort­ leitungen 13 und den Floating Gates 14. Eine Tunnelungsisolierschicht 17 aus einem Oxyd befindet sich zwischen den Floating Gates 14 und der Oberfläche des Halbleitersubstrats 11. Ein Sourcebereich und ein Drain­ bereich, welche durch die als Bitleitung verwendeten Verunreinigungsbe­ reiche 12 gebildet sind, sind durch eine Isolationsschicht 15 gegeneinan­ der elektrisch isoliert.

Bei der konventionellen nichtflüchtigen Speichereinrichtung ohne Metall­ kontakt ist es nicht erforderlich, für jede Zelle eine Bitleitung vorzusehen. Jedoch ist ein Metallkontakt erforderlich für jeweils 16 Zellen, und zwar infolge des Widerstands der Verunreinigungsbereiche. Die effektive Zel­ lengröße läßt sich daher reduzieren.

Da jedoch die nichtflüchtige Speichereinrichtung ohne Metallkontakt nach wie vor vom einfachen Stapeltyp ist, tritt das Problem der niedrigen Kopplung auf, wie bereits erwähnt. Um dieses Problem der niedrigen Kopp­ lung bei der konventionellen nichtflüchtigen Speichereinrichtung gemäß den Fig. 2 und 3 lösen zu können, wurde bereits eine andere nichtflüchtige Speichereinrichtung vorgeschlagen.

Die Fig. 4 zeigt ein Layout einer verbesserten nichtflüchtigen Speicherein­ richtung zur Lösung des Kopplungsproblems bei der konventionellen nichtflüchtigen Speichereinrichtung, während die Fig. 5 einen Quer­ schnitt durch die verbesserte nichtflüchtige Speichereinrichtung zeigt, und zwar entlang der Linie II-II von Fig. 4.

Stark n-Typ dotierte Verunreinigungsbereiche 12a, 12b und 12c sind in ei­ ner Richtung parallel dem Abstand zueinander liegend unterhalb der Oberfläche eines Halbleitersubstrats 11 ausgebildet. Eine Tunnelungsi­ solationsschicht 17 aus einem Oxyd befindet sich auf der gesamten Ober­ fläche des Halbleitersubstrats 11. Eine Mehrzahl von ersten Floating Ga­ tes 14a und 14b einer Matrixanordnung befindet sich auf der Tunnelungs­ isolationsschicht 17 sowie zwischen den Verunreinigungsbereichen 12a, 12b und 12c. Eine Isolationsschicht 18 liegt auf der Tunnelungsisola­ tionsschicht 17 zwischen den ersten Floating Gates 14a und 14b. Ferner befinden sich mehrere zweite Floating Gates 14c jeweils auf einem Paar von ersten Floating Gates 14a und 14b. Wortleitungen (Steuergates) 13 sind auf dem Halbleitersubstrat 11 einschließlich der ersten und der zwei­ ten Floating Gates 14a, 14b und 14c gebildet und verlaufen unter rechtem Winkel zu den Verunreinigungsbereichen 12a, 12b und 12c. Dabei be­ deckt die Wortleitung 13 die ersten und zweiten Floating Gates 14a, 14b und 14c. Eine dielektrische Schicht 16 befindet sich zwischen der Wortlei­ tung 13 und dem zweiten Floating Gate 14c. Mit anderen Worten sind die beiden benachbarten ersten Floating Gates mit dem zweiten Floating Gate 14c verbunden, was zu einer Vergrößerung des Koppelungsverhältnisses führt.

Aus diesem Grunde wird der Verunreinigungsbereich 12b unterhalb des zweiten Floating Gates 14c als gemeinsamer Drainbereich benutzt, wäh­ rend die Verunreinigungsbereiche 12a und 12c an beiden Seiten des zwei­ ten Floating Gates 14c als Sourcebereiche verwendet werden. Darüber hinaus dienen alle Verunreinigungsbereiche als Bitleitungen.

Zwar ist bei der konventionellen verbesserten nichtflüchtigen Speicher­ einrichtung das Problem der geringen Kopplung gelöst, jedoch treten nach wie vor folgende Probleme auf. Obwohl zwei erste Floating Gates mit einem zweiten Floating Gate verbunden sind, um das Kopplungsverhältnis zu vergrößern, verbindet jede Zelle das zweite Floating Gate mit den ersten Floating Gates, die auf zwei Kanalbereichen liegen, welche eine identische Tunnelungsisolationsschicht aufweisen. Dadurch wird ein weiterer An­ stieg des Kopplungsverhältnisses begrenzt. Andererseits liegen die ersten Floating Gates auf Kanalbereichen zwischen Verunreinigungsbereichen, während zwei benachbarte erste Floating Gates mit dem zweiten Floating Gate verbunden sind, auf dem eine Wortleitung gebildet ist. Ein Prozeß zur Herstellung einer solchen Struktur ist relativ kompliziert und führt nur zu einer bedingt guten Bezugszuverlässigkeit.

Der Erfindung liegt die Aufgabe zugrunde, die obigen Nachteile zu über­ winden und eine nichtflüchtige Speichereinrichtung zu schaffen, die ein verbessertes Kopplungsverhältnis aufweist. Ziel der Erfindung ist es gleichzeitig, ein vereinfachtes Verfahren zur Herstellung einer derartigen nichtflüchtigen Speichereinrichtung anzugeben.

In Übereinstimmung mit dem breitesten Aspekt der vorliegenden Erfin­ dung enthält eine nichtflüchtige Speichereinrichtung folgendes: Ein Halb­ leitersubstrat eines ersten Leitungstyps; eine Mehrzahl von ersten und zweiten Verunreinigungsbereichen eines zweiten Leitungstyps, die in ei­ ner Richtung unterhalb der Oberfläche des Halbleitersubstrats abwech­ selnd in vorbestimmtem Abstand zueinander angeordnet sind; eine Mehr­ zahl von inselförmigen Tunnelungsisolationsschichten, die jeweils auf dem Halbleitersubstrat zwischen dem zweiten Verunreinigungsbereich und dem ersten Verunreinigungsbereich an einer Seite des Zentrums des ersten Verunreinigungsbereichs liegen; eine auf dem Halbleitersubstrat ausgebildete Isolationsschicht in denjenigen Bereichen, wo die Tunne­ lungsisolationsschicht nicht vorhanden ist; eine Mehrzahl von Floating Gates, von denen jedes auf einer der Tunnelungsisolationsschichten sowie auf der Isolationsschicht zwischen einem anderen zweiten Verunreini­ gungsbereich und dem ersten Verunreinigungsbereich an der anderen Seite des Zentrums des ersten Verunreinigungsbereichs liegt; eine dielek­ trische Schicht auf jedem der Floating Gates; und eine Mehrzahl von Wort­ leitungen auf der Mehrzahl von Floating Gates unter rechtem Winkel zu den ersten und zweiten Verunreinigungsbereichen.

Nach einem anderen Aspekt der Erfindung umfaßt ein Verfahren zur Her­ stellung einer nichtflüchtigen Halbleiterspeichereinrichtung folgende Schritte: Bildung eines gemeinsamen Sourceanschlusses, eines Program­ mier-/Lese-Drainanschluß und eines Monitor-Drainanschlusses in einer Richtung unterhalb der Oberfläche eines Halbleitersubstrats eines ersten Leitungstyps durch Implantation von Verunreinigungsionen eines zweiten Leitungstyps; aufbringen einer Isolationsschicht auf die gesamte Oberflä­ che des Halbleitersubstrats und Ätzen der Isolationsschicht zur Bildung inselförmiger Ausnehmungen zwischen dem gemeinsamen Sourcean­ schluß und dem Programmier-/Lese-Drainanschluß; Bildung von Tunne­ lungsisolationsschichten auf Bereichen des Halbleiters, in denen die Iso­ lationsschicht inselförmig weggeätzt worden ist; Bildung von jeweiligen Floating Gates. die bezogen auf das Zentrum des gemeinsamen Sourcean­ schlusses jeweils sowohl auf den Tunnelungsisolationsschichten zwi­ schen dem gemeinsamen Sourceanschluß und dem Programmier-/Lese- Drainanschluß als auch auf der Isolationsschicht zwischen dem gemein­ samen Sourceanschluß und dem Monitor-Drainanschluß liegen; Bildung einer dielektrischen Schicht auf den Floating Gates; und Bildung von Steuergates auf den Floating Gates unter rechtem Winkel zum gemeinsa­ men Sourceanschluß, dem Programmier-/Lese-Drainanschluß und dem Monitor-Drainanschluß.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä­ her beschrieben. Es zeigen:

Fig. 1 einen Querschnitt durch eine herkömmliche nichtflüchtige Spei­ chereinrichtung;

Fig. 2 ein Layout einer konventionellen nichtflüchtigen Speichereinrich­ tung ohne Metallkontakt;

Fig. 3 einen Querschnitt durch den Aufbau einer konventionellen nicht­ flüchtigen Speichereinrichtung ohne Metallkontakt entlang der Linie I-I von Fig. 2;

Fig. 4 ein Layout einer konventionellen nichtflüchtigen Speichereinrich­ tung, bei der das Problem der geringen Kopplung gelöst ist;

Fig. 5 einen Querschnitt durch die konventionelle nichtflüchtige Spei­ chereinrichtung entlang der Linie II-II von Fig. 4;

Fig. 6 ein Schaltungsdiagramm einer Einheitszelle einer nichtflüchtigen Speichereinrichtung nach der Erfindung;

Fig. 7 einen Querschnitt durch eine Einheitszelle einer nichtflüchtigen Speichereinrichtung in Übereinstimmung mit der vorliegenden Erfin­ dung;

Fig. 8 ein Layout einer nichtflüchtigen Speichereinrichtung in Überein­ stimmung mit der vorliegenden Erfindung;

Fig. 9 einen Querschnitt durch die nichtflüchtige Speichereinrichtung nach der Erfindung entlang der Linie I-I von Fig. 8;

Fig. 10 einen Querschnitt durch die nichtflüchtige Speichereinrichtung nach der Erfindung entlang der Linie II-II von Fig. 8;

Fig. 11 einen Querschnitt durch die nichtflüchtige Speichereinrichtung nach der Erfindung entlang der Linie III-III von Fig. 8; und

Fig. 12A-12G perspektivische Ansichten zur Erläuterung von Prozeß­ schritten bei der Herstellung einer nichtflüchtigen Speichereinrichtung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorlie­ genden Erfindung.

Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung de­ tailliert beschrieben.

Die Fig. 6 zeigt ein Schaltungsdiagramm einer Einheitszelle einer nicht­ flüchtigen Speichereinrichtung in Übereinstimmung mit der vorliegenden Erfindung, während die Fig. 7 einen Querschnitt durch eine Einheitszelle einer nichtflüchtigen Speichereinrichtung nach der Erfindung zeigt. Fig. 8 ist ein Layout einer nichtflüchtigen Speichereinrichtung nach der Erfin­ dung, während Fig. 9 einen Querschnitt durch die nichtflüchtige Spei­ chereinrichtung entlang der Linie I-I von Fig. 8 ist. Die Fig. 10 zeigt einen Querschnitt durch die nichtflüchtige Speichereinrichtung entlang der Li­ nie II-II von Fig. 8, während die Fig. 11 einen Querschnitt durch die nicht­ flüchtige Speichereinrichtung der Erfindung entlang der Linie III-III von Fig. 8 zeigt.

Eine nichtflüchtige Speicherzelle weist zwei Kanäle (Channels) auf. Mit anderen Worten befindet sich ein Floating Gate 31 unterhalb eines Steuer­ gates 30, wobei zwei Kanäle 37 und 38 vorhanden sind, die jeweils mit ei­ nem Floating Gate 31 korrespondieren. Ein gemeinsamer Sourceanschluß 32 befindet sich zwischen den beiden Kanälen 37 und 38. Ein Überwa­ chungs- bzw. Monitor-Drainanschluß 34 und ein Programmier-/Lese- Drainanschluß 33 sind an gegenüberliegenden Seiten der beiden Kanäle 37 und 38 ausgebildet.

Demzufolge besteht ein Überwachungs- bzw. Monitor-Transistor 35 aus einem Floating Gate 31, einem Monitor-Drainanschluß 34 und einem ge­ meinsamen Sourceanschluß 32. Ein Programmier-/Lese-Transistor 36 besteht aus dem Floating Gate 31, einem Programmier-/Lese-Drainan­ schluß 33 und einem gemeinsamen Sourceanschluß 32. Mit anderen Wor­ ten führt der Programmier-/Lese-Transistor 36 Programmiervorgänge und Lesevorgänge aus, also originäre Operationen einer Speichereinrich­ tung, während der Monitor-Transistor 35 gleichzeitig den Betrieb des Veri­ fizierens bei der Programmierung ausführt.

In Übereinstimmung mit der Erfindung weisen der Monitor-Transistor 35 und der Programmier-/Lese-Transistor 36 unterschiedliche Schwellen­ spannungen auf, die am Floating Gate gemessen werden. Dies wird unter Bezugnahme auf die Fig. 7 näher erläutert.

Da eine nichtflüchtige Speicherzelle nach der Erfindung zwei Kanäle auf­ weist, befinden sich drei n-Typ Verunreinigungsbereiche unterhalb der Oberfläche eines Halbleitersubstrats 42, wobei die drei n-Typ Verunreini­ gungsbereiche ein gemeinsamer Sourceanschluß 32, ein Programmier-/Lese- Drainanschluß 33 und ein Monitor-Drainanschluß 34 sind. Diese drei Verunreinigungsbereiche liegen unter einem vorbestimmten Abstand zueinander. Eine Tunnelungsisolationsschicht 40 befindet sich auf dem Halbleitersubstrat 42 im Bereich zwischen den Verunreinigungsberei­ chen, die zum Programmier-/Lese-Transistor 36 gehören, also zwischen den Verunreinigungsbereichen 32 und 33, während eine weitere Isola­ tionsschicht 41 auf dem Halbleitersubstrat 42 zwischen den Verunreini­ gungsbereichen liegt, die zum Monitor-Transistor 35 gehören, also zwi­ schen den Verunreinigungsbereichen 34 und 32. Die Schichten 40 und 41 überlappen dabei die benachbarten Verunreinigungsbereiche zu einem Teil. Wie die Fig. 7 erkennen läßt, ist die Tunnelungsisolationsschicht 40 relativ dünn, während die Isolationsschicht 41 relativ dick ausgebildet ist. Ein Floating Gate 31 befindet sich zwischen den beiden Kanalbereichen, während eine dielektrische Schicht 44 auf dem Floating Gate 31 liegt. Das Floating Gate 31 kommt dabei sowohl auf der Tunnelungsisolations­ schicht 40 als auch auf der Isolationsschicht 41 zu liegen sowie oberhalb der Kanalbereiche 37 und 38.

Kanalionenimplantationen werden in unterschiedlicher Weise ausge­ führt, um unterschiedliche Schwellenspannungen zu erhalten. Jedoch wird die Tunnelungsisolationsschicht 40 relativ dünn ausgebildet, wäh­ rend die weitere Isolationsschicht 41 relativ dick ausgebildet wird, um das Kopplungsverhältnis zu vergrößern. Der Monitor-Transistor 35 und der Programmier-/Lese-Transistor 36 weisen somit unterschiedliche Schwel­ lenspannungen infolge der Differenz zwischen den beiden Dicken der Iso­ lierschichten 40 und 41 auf.

Die Fig. 8 zeigt ein Layout der nichtflüchtigen Speichereinrichtung nach der Erfindung. Gemäß Fig. 8 liegen mehrere n-Typ Verunreinigungsberei­ che, die sich in einer Richtung erstrecken, in einem vorbestimmten Ab­ stand parallel zueinander. Die Verunreinigungsbereiche sind der gemein­ same Sourceanschluß 32, der Programmier-/Lese-Drainanschluß 33 und der Monitor-Drainanschluß 34, die bereits in den Fig. 6 und 7 erwähnt wurden. Die Abstände zwischen den Verunreinigungsbereichen benach­ bart zum Programmier-/Lese-Transistor 36 sollten identisch sein, was be­ deutet, das gilt: m=m'=m''=. . . Darüber hinaus sollten auch die Abstände zwischen den Verunreinigungsbereichen benachbart zum Monitor-Tran­ sistor 35 identisch sein, was bedeutet, das gilt: l=l'=l''=. . . Dabei ist die Breite des gemeinsamen Sourceanschlusses 32 geringer als die Breite des Monitor-Drainanschlusses 33 oder des Programmier-/Lese-Drainan­ schlusses 34.

Eine Mehrzahl von Wortleitungen (Steuergates) 30, getrennt voneinander über einen vorbestimmten Abstand, erstreckt sich in einer Richtung unter einem Winkel zu den Verunreinigungsbereichen. Es kann sich hier um ei­ nen rechten Winkel handeln. Ein Floating Gate 31 befindet sich unterhalb der Wortleitung 30 und überlappt die beiden Kanalbereiche, welche zwi­ schen einem Verunreinigungsbereich und einem anderen Verunreini­ gungsbereich liegen. Eine Tunnelungsisolationsschicht 40 ist auf jedem anderen Kanalbereich zwischen dem Floating Gate 31 und dem Halbleiter­ substrat 40 gebildet. Die Bezugsziffer 37 und 38 repräsentieren die Kanäle der Transistoren.

In einer Querschnittsdarstellung entlang der Längsrichtung der Wortlei­ tungen gemäß Fig. 9 befinden sich die gemeinsamen Sourceanschlüsse 32, die Programmier-/Lese-Anschlüsse 33 und die Monitor-Drain-Anschlüs­ se 34, die alle Verunreinigungsbereiche vom n-Typ sind, unterhalb der Oberfläche des Halbleitersubstrats 2 sowie in einem vorbestimmten Ab­ stand zueinander. Eine Tunnelungsisolationsschicht 40 befindet sich auf dem Halbleitersubstrat 42 jeweils zwischen einem gemeinsamen Source­ anschluß 32 und einem Programmier-/Lese-Drainanschluß 33. Eine Iso­ lationsschicht 41 aus einem HLD-Oxyd, die relativ dicker ist als die Tunne­ lungsisolationsschicht 40. befindet sich auf dem Halbleitersubstrat 42 dort, wo sich keine Tunnelungsisolationsschicht 40 befindet. Das Floating Gate 31 befindet sich unter anderem im Zentrum des gemeinsamen Sour­ ceanschlusses 32, auf der Tunnelungsisolationsschicht 40 und auf der Isolationsschicht 41. Es erstreckt sich dabei bis über die Kanalbereiche 37 und 38 hinweg. Eine dielektrische Schicht 44 ist auf der Oberfläche des Floating Gates 31 ausgebildet, wobei eine Wortleitung (Steuergate) 30 auf der dielektrischen Schicht 44 der Floating Gates 31 liegt sowie auf den da­ zwischenliegenden Bereichen der weiteren Isolationsschicht 41. Dies ist in Fig. 9 zu erkennen. Die Bezugszeichen 37 und 38 repräsentieren jeweils einen Kanal für den Monitortransistor 35 und einen Kanal für den Pro­ grammier-/Lese-Transistor 36.

Die Fig. 10 zeigt den Aufbau des Programmier-/Lese-Transistors 36 der nichtflüchtigen Speichereinrichtung im Detail. Die Tunnelungsisola­ tionsschichten 40 befinden sich in vorbestimmten Bereichen auf dem p-Typ Halbleitersubstrat 42 sowie isoliert bzw. im Abstand voneinander. Die weiteren dicken Isolationsschichten 41 liegen ebenfalls auf dem p-Typ Halbleitersubstrat 42 dort, wo sich die Tunnelungsisolationsschichten 40 nicht befinden. Das Floating Gate 31, die dielektrische Schicht 44 und die Wortleitung (Steuerleitung) 30 liegen der Reihe nach übereinander auf den jeweiligen Tunnelungsisolationsschichten 40.

Die Fig. 11 zeigt den Aufbau des Monitor-Transistors 35 der erfindungsge­ mäßen nichtflüchtigen Halbleitereinrichtung. Die dicke Isolationsschicht 41 befindet sich auf der Oberfläche des p-Typ Halbleitersubstrats 42. Dar­ auf liegen der Reihe nach übereinander das Floating Gate 31, die dielektri­ sche Schicht 44 und die Wortleitung (Steuerleitung) 30.

Ein Verfahren zur Herstellung der zuvor erwähnten nichtflüchtigen Halb­ leiterspeichereinrichtung nach der Erfindung wird nachfolgend unter Bezugnahme auf die Fig. 12A bis 12G im einzelnen beschrieben. Diese Fi­ guren stellen perspektivische Ansichten zur Erläuterung der einzelnen Herstellungsschritte dar.

Zunächst wird auf die Fig. 12A Bezug genommen, die erkennen läßt, daß zunächst ein Fotoresistfilm (nicht dargestellt) auf die Oberfläche eines p-Typ Halbleitersubstrats 42 aufgebracht und anschließend durch Belich­ tung und Entwicklung strukturiert wird, um die geometrischen Orte für die gemeinsamen Sourceanschlüsse, die Programmier-/Lese-Drainan­ schlüsse und die Monitor-Drainanschlüsse zu definieren. Danach werden die freigelegten Bereiche des p-Typ Halbleitersubstrats mit N-Typ Verun­ reinigungsionen stark dotiert, um auf diese Weise die gemeinsamen Sour­ ceanschlüsse 32, Programmier-/Lese-Drainanschlüsse 33 und Monitor- Drainanschlüsse 34 zu erhalten. Zu dieser Zeit befindet sich ein Program­ mier-/Lese-Drainanschluß 33 rechts von einem gemeinsamen Sourcean­ schluß 32, während sich der Monitor-Drainanschluß 34 links vom gemein­ samen Sourceanschluß 32 befindet.

Entsprechend der Fig. 12B wird dann eine Isolationsschicht 41, zum Bei­ spiel eine HLD-Oxydschicht, zur Isolation der Einheitszellen auf die ge­ samte Oberfläche des Halbleitersubstrats 42 aufgebracht und anschlie­ ßend inselförmig geätzt, um jeweils in den Bereichen zwischen den ge­ meinsamen Sourceanschlüssen 32 und Programmier-/Lese-Drainan­ schlüssen 33 entfernt zu werden, also in den Bereichen oberhalb von Ka­ nalbereichen der Programmier-/Lese-Transistoren einer jeden Zelle.

Sodann werden gemäß Fig. 12C Tunnelungsisolationsschichten 40 in den weggeätzten Bereichen inselförmig niedergeschlagen. In dem Fall sind die Tunnelungsisolationsschichten 40 Oxydschichten, die entweder durch ei­ nen thermischen Oxidationsprozeß oder durch chemische Dampfabschei­ dung im Vakuum (CVD-Verfahren) gebildet werden.

Entsprechend der Fig. 12D wird eine erste Polysiliciumschicht 31a auf die gesamte Oberfläche niedergeschlagen, also sowohl auf die Isolations­ schicht 41 aus auch auf die Tunnelungsisolationsschicht 40. Dabei wird die erste Polysiliciumschicht 31a so hergestellt, daß sie zu dünn ist, um die in Inselform ausgeätzten Bereiche aufzufüllen, was zu einer Vergrößerung des Kopplungseffekts führt.

Danach wird entsprechend der Fig. 12E die erste Polysiliciumschicht 31a selektiv entfernt, um Floating Gates 31 zu erhalten. Jedes dieser Floating Gates liegt dabei im Zentrum des gemeinsamen Sourceanschlusses 32, auf der Isolationsschicht 41 sowie auf der Tunnelungsisolationsschicht 40 zwischen dem gemeinsamen Sourceanschluß 32 und dem Programmier-/Lese- Drainanschluß 33 bzw. zwischen dem gemeinsamen Sourcean­ schluß 32 und dem Monitor-Drainanschluß 34.

Sodann wird entsprechend Fig. 12F eine dielektrische Schicht 44 entwe­ der aus einer ONO-Struktur oder aus einem Oxyd auf die gesamte Oberflä­ che einschließlich der Floating Gates 31 niedergeschlagen. Diese dielek­ trische Schicht 44 wird außerhalb der Floating Gates 31 wieder entfernt oder dort gar nicht erst gebildet. Danach wird eine zweite Polysilicium­ schicht 30a auf die dielektrische Schicht 44 und auf die dazwischenliegen­ den Bereiche der Isolationsschicht 41 niedergeschlagen.

Gemäß Fig. 12G wird die zweite Polysiliciumschicht 30a zur Bildung von Wortleitungen (Steuergates) 30 selektiv wieder entfernt, wobei die Wortlei­ tungen 30 unter rechtem Winkel zu den gemeinsamen Sourceanschlüssen 32, dem Programmier-/Lese-Drainanschlüssen 33 und den Monitor- Drainanschlüssen 34 liegen. Dabei liegen die Wortleitungen 30 auf den Floating Gates 31.

Die nichtflüchtige Speichereinrichtung nach der Erfindung und das erfin­ dungsgemäße Verfahren zur Herstellung derselben weisen die folgenden Vorteile auf. Da eine hohe Kopplungskonstante erhalten wird, lassen sich leicht Hochgeschwindigkeitsanwendungen bei niedrigem Widerstand den­ ken. Darüber hinaus wird das Speicherarray ohne irgendwelche Metall­ kontakte konstruiert, während die Zellengröße verringert ist. Die Tunne­ lungsisolationsschichten befinden sich in Bereichen, wo die Isolations­ schicht inselförmig entfernt wurde, was den Herstellungsprozeß verein­ facht. Da andererseits eine Einheitszelle aus einem Programmier-/Lese- Transistor und einem Monitor-Transistor besteht, kann der Ladestatus der Floating Gates der jeweiligen Zellen bei der Programmierung der Zellen gleichzeitig überwacht werden.

Claims (12)

1. Nichtflüchtige Speichereinrichtung, gekennzeichnet durch:

• - ein Halbleitersubstrat (42) eines ersten Leitungstyps;
• - einen gemeinsamen Sourceanschluß (32), einen Programmier-/Lese- Drainanschluß (33) und einen Monitor-Drainanschluß (34), die alle vom zweiten Leitungstyp sind und unterhalb der Oberfläche des Halbleitersub­ strats (42) unter einem vorbestimmten Abstand zueinander angeordnet sind;
• - eine Tunnelungsisolationsschicht (40) auf dem Halbleitersubstrat (42) zwischen dem gemeinsamen Sourceanschluß (32) und dem Programmier-/Lese- Drainanschluß (33);
• - eine Isolationsschicht (41) auf dem Halbleitersubstrat (42) zwischen dem gemeinsamen Sourceanschluß (32) und dem Monitor-Drainanschluß (34);
• - ein Floating Gate (31) auf der Tunnelungsisolationsschicht (40) und auf der Isolationsschicht (41);
• - eine dielektrische Schicht (44) auf der Oberfläche des Floating Gates (31); und
• - Steuergates (30) auf der dielektrischen Schicht (44).

2. Nichtflüchtige Speichereinrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Isolationsschicht (41) dicker ausgebildet ist als die Tun­ nelungsisolationsschicht (40).

3. Nichtflüchtige Speichereinrichtung, gekennzeichnet durch:

• - ein Halbleitersubstrat (42) eines ersten Leitungstyps;
• - eine Mehrzahl von ersten und zweiten Verunreinigungsbereichen (32, 33) eines zweiten Leitungstyps, die abwechselnd in einer Richtung unterhalb der Oberfläche des Halbleitersubstrats (42) in einem vorbestimmten Ab­ stand voneinander angeordnet sind;
• - eine Mehrzahl von inselförmig ausgebildeten Tunnelungsisolations­ schichten (40) auf der Oberfläche des Halbleitersubstrats (42), jeweils zwi­ schen einem zweiten Verunreinigungsbereich und einem ersten Verunrei­ nigungsbereich an einer Seite des Zentrums des ersten Verunreinigungs­ bereichs;
• - eine Isolationsschicht (41), die auf dem Halbleitersubstrat (42) liegt, nicht jedoch auf den Tunnelungsisolationsschichten (40);
• - eine Mehrzahl von Floating Gates (31), von denen jedes sowohl auf einer der Tunnelungsisolationsschichten (40) als auch auf derjenigen Isola­ tionsschichten (41) liegt, die sich an der anderen Seite des Zentrums des ersten Verunreinigungsbereichs zwischen einem anderen zweiten Verun­ reinigungsbereich und dem ersten Verunreinigungsbereich befindet;
• - eine dielektrische Schicht (44) auf jedem der Floating Gates (31); und
• - eine Mehrzahl von Wortleitungen (30) auf der Mehrzahl der Floating Ga­ tes (31) unter rechtem Winkel zu den ersten und zweiten Verunreinigungs­ bereichen (32, 33).

4. Nichtflüchtige Speichereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß ein Abstand zwischen jedem Paar von ersten und zweiten Verunreinigungsbereichen an der einen Seite des Zentrums des ersten Verunreinigungsbereichs identisch ist, und daß ein Abstand zwischen je­ dem Paar von ersten und zweiten Verunreinigungsbereichen an der ande­ ren Seite des ersten Verunreinigungsbereichs ebenfalls identisch ist.

5. Nichtflüchtige Speichereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der zweite Verunreinigungsbereich weiter ist als der erste Verunreinigungsbereich.

6. Nichtflüchtige Speichereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß der erste Verunreinigungsbereich ein gemeinsamer Source­ anschluß (32) und der zweite Verunreinigungsbereich entweder ein Pro­ grammier-/Lese-Drainanschluß oder ein Monitor-Drainanschluß (33, 34) ist.

7. Nichtflüchtige Speichereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Isolationsschicht (41) dicker ist als die Tunnelungsisola­ tionsschicht (40).

8. Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung, gekennzeichnet durch folgende Schritte:

• - Bildung eines gemeinsamen Sourceanschlusses (32). eines Program­ mier-/Lese-Drainanschlusses (33) und eines Monitor-Drainanschlusses (34) in einer Richtung unter einem vorgeschriebenen Abstand voneinander unterhalb der Oberfläche eines Halbleitersubstrats (42) vom ersten Lei­ tungstyp durch Implantation von Verunreinigungsionen eines zweiten Leitungstyps;
• - Aufbringen einer Isolationsschicht (41) auf die gesamte Oberfläche des Halbleitersubstrats (42) und inselförmiges Ausätzen der Isolationsschicht (41) jeweils im Bereich zwischen einem gemeinsamen Sourceanschluß (32) und einem Programmier-/Lese-Drainanschluß (33);
• - Bildung von Tunnelungsisolationsschichten (40) auf den Bereichen des Halbleitersubstrats dort, wo die Isolationsschicht (41) inselförmig wegge­ ätzt worden ist;
• - Bildung von Floating Gates (31), von denen jedes bezogen auf das Zen­ trum des gemeinsamen Sourceanschlusses (32) sowohl auf einer der Tun­ nelungsisolationsschichten (40) zwischen dem gemeinsamen Sourcean­ schluß (32) und dem Programmier-/Lese-Drainanschluß (33) als auch auf der Isolationsschicht (41) zwischen dem gemeinsamen Sourceanschluß (32) und dem Monitor-Drainanschluß (34) zu liegen kommt;
• - Bildung einer dielektrischen Schicht (44) auf jedem der Floating Gates (31); und
• - Bildung von Steuergates (30) auf den Floating Gates (31) unter rechtem Winkel zum gemeinsamen Sourceanschluß (32), Programmier-/Lese- Drainanschluß (33) und Monitor-Drainanschluß (34).

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Tunne­ lungsisolationsschichten (40) thermische Oxydschichten oder solche Oxydschichten sind, die durch chemische Dampfabscheidung im Vakuum (CVD-Verfahren) hergestellt werden.

10. Verfahren nach Anspruch 8. dadurch gekennzeichnet, daß die Tunne­ lungsisolationsschichten (40) dünner ausgebildet werden als die Isola­ tionsschichten (41).

11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Floating Gates (31) so ausgebildet werden, daß sie eine Stufenabdeckung auf den Tunnelungsisolationsschichten (40) und der Isolationsschicht (41) auf­ weisen.

12. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die dielek­ trische Schicht (44) aus einem Oxyd oder aus einer ONO-Struktur (Oxyd- Nitrit-Oxyd-Struktur) hergestellt wird.