DE19742702A1

DE19742702A1 - Adressübergangs-Detektionsschaltung

Info

Publication number: DE19742702A1
Application number: DE19742702A
Authority: DE
Inventors: Kyun-Kyu Choi
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-06-19
Filing date: 1997-09-26
Publication date: 1998-12-24
Anticipated expiration: 2017-09-27
Also published as: DE19742702B4; KR100273218B1; KR19990002136A; JPH1116359A; US5959486A; JP3016757B2

Description

1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Adreßübergangs- Detektionsschaltung und besonders eine verbesserte Adreß übergangs-Detektionsschaltung, die in der Lage ist, ein Adreßübergangssignal, das in einem Speicher verwendet wird, auch dann zu erzeugen, wenn in einem Adreßeingangssignal eine Störung auftritt.

2. Beschreibung des Stands der Technik

Wie in Fig. 1 gezeigt, enthält die herkömmliche Adreß detektionsschaltung ein NICHT-ODER-Gatter (10) zum NICHT-ODER-Verknüpfen einer eingegeben Adresse und eines Chipaus wahlsignals CSb, eine Latcheinheit (20) zum Latchen der Ausgabe des NICHT-ODER-Gatters (10), Verzögerungseinheiten (30) und (40) zum Verzögern der Ausgabe der Latcheinheit (20), und ein CMOS-Flipflop (50), das durch die Ausgabe der Latcheinheit (20) betrieben wird, zum Ausgeben eines Adreß übergangs-Detektionssignals ATD gemäß den Ausgaben der Ver zögerungseinheiten (30) und (40).

Die Latcheinheit (20) enthält zwei Eingangs-NICHT-UND-Gatter ND1 und ND2 zum Aufnehmen der invertierten Ausgabe des NICHT-ODER-Gatters (10) und der Ausgabe des NICHT-ODER-Gatters (10).

Die Verzögerungseinheit (30) enthält zwei CMOS-Inverter I2 und I3 zum Verzögern der Ausgabe des NICHT-UND-Gatters ND1, die Verzögerungseinheit (40) enthält zwei CMOS-Inverter I4 und I5 zum Verzögern der Ausgabe des NICHT-UND-Gatters ND2.

Das CMOS-Flipflop (50) enthält PMOS-Transistoren PM1 und PM2 sowie NMOS-Transistoren NM1 und NM2, die zwischen eine Versorgungsspannung Vcc und eine Massespannung Vss in Reihe geschaltet sind, und PMOS-Transistoren PM3 und PM4 sowie NMOS-Transistoren NM3 und NM4, die zwischen die Ver sorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind, und deren Ausgangsanschlüsse miteinander verbunden sind.

Die Gates des PMOS-Transistors PM1 und des NNOS-Tran sistors NM4 sind mit dem Ausgangsanschluß des CMOS-Inverters I3 verbunden, die Gates des NMOS-Transistors NM2 und des PMOS-Transistors PM3 sind mit dem Ausgangsanschluß des CMOS- Inverters I5 verbunden, die Gates des PMOS-Transistors PM2 und des NMOS-Transistors NM1 sind mit dem Ausgangsanschluß des NICHT-UND-Gatters ND1 verbunden, und die Gates des PMOS- Transistors PM4 und des NNOS-Transistors NN3 sind mit dem Ausgangsanschluß des NICHT-UND-Gatters ND2 verbunden.

Die Arbeitsweise der so aufgebauten herkömmlichen Adreßübergangs-Detektionsschaltung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.

In einem Zustand, in dem das Chipauswahlsignal CSb auf Low-Pegel ist, wird, wenn ein stabiles Adreßsignal AD, wie in Fig. 2 gezeigt, eingegeben wird, vom CMOS-Flipflop (50) ein Adreßübergangs-Detektionssignal ATD mit einer der Verzö gerungszeit durch die Verzögerungseinheiten (30) und (40) entsprechenden Impulsbreite ausgegeben.

Zu diesem Zeitpunkt ist das stabile Adreßsignal AD als ein Adreßsignal AD mit einer Impulsbreite, die größer als die des Adreßübergangs-Detektionssignal ist, bekannt.

In einem Zustand, in dem das Chipauswahlsignal CSb auf Low-Pegel ist, haben nämlich die Eingänge der zwei NICHT- UND-Gatter ND1 und ND2 der Latcheinheit (20), wenn ein nor males Adreßsignal übergeht, entgegengesetzte Phasen.

Das NICHT-UND-Gatter, das ein Signal mit Low-Pegel aufnimmt, gibt ein Signal mit High-Pegel aus, und ein ande res NICHT-UND-Gatter, das ein Signal mit High-Pegel auf nimmt, gibt ein Signal mit Low-Pegel aus.

Geht zum Beispiel ein normales Adreßsignal AD auf High- Pegel über, wird die Eingabe in das NICHT-UND-Gatter ND1 zu einem High-Pegel und die Eingabe in das NICHT-UND-Gatter ND2 zu einem Low-Pegel. Wie in Fig. 2B gezeigt, geben die NICHT- UND-Gatter ND1 und ND2 jeweils ein Signal mit Low-Pegel und ein Signal mit High-Pegel aus.

Zu diesem Zeitpunkt wird der PMOS-Transistor PM2 des CMOS-Flipflop (50) durch ein Signal mit Low-Pegel vom NICHT- UND-Gatter ND1 angeschaltet, und der NMOS-Transistor NM1 wird angeschaltet, und der PMOS-Transistor PM4 wird durch ein Signal mit High-Pegel vom NICHT-UND-Gatter ND2 abge schaltet, und der NMOS-Transistor NM1 wird angeschaltet.

Zusätzlich werden die Signale mit High- und Low-Pegel aus den NICHT-UND-Gattern ND1 und ND2 durch die Verzöge rungseinheiten (30) und (40) um eine vorbestimmte Zeitspanne verzögert und in das CMOS-Flipflop (50) eingegeben.

Durch ein Signal mit Low-Pegel und ein Signal mit High- Pegel, wie in Fig. 2C gezeigt, das durch die NICHT-UND-Gatter ND1 und ND2 verzögert und von diesen ausgegeben wird, wird deshalb der PMOS-Transistor PM1 angeschaltet, der NMOS- Transistor NM4 abgeschaltet, der NMOS-Transistor NM2 ange schaltet, und der PMOS-Transistor PM1 abgeschaltet, so daß vom Ausgangsanschluß des CMOS-Flipflop (50) ein Adreßüber gangs-Detektionssignal ATD mit High-Pegel, wie in Fig. 2D gezeigt, ausgegeben wird.

Zu diesem Zeitpunkt entspricht die Impulsbreite des Adreßübergangs-Detektionssignals ATD, das direkt an das CMOS-Flipflop (50) angelegt wird, einem Unterschied der Ausgabezeit zwischen dem Ausgangssignal der Latcheinheit (20) und den durch die Verzögerungseinheiten (30) und (40) verzögerten und ausgegebenen Signalen, dessen Impulsbreite entspricht nämlich der Zeitverzögerung durch die Verzöge rungseinheiten (30) und (40).

Wird, verursacht durch eine Störung, im Adreßeingangs signal ein kurzer Impuls, wie in Fig. 2A gezeigt, geformt, treten in den Ausgangssignalen der NICHT-UND-Gatter ND1 und ND2 der Latcheinheit (20) und der Verzögerungseinheiten (30) und (40) kurze Impulse, wie in Fig. 2B und 2C gezeigt, auf.

Deshalb gibt das CMOS-Flipflop (50), das durch die Ausgangssignale der Latcheinheit (20) und der Verzögerungs einheiten (30) und (40) gesteuert wird, wie in Fig. 2D ge zeigt, ein Adreßübergangs-Detektionssignal ATD mit der Form eines kurzen Impulses aus.

Da das so erzeugte kurze Adreßübergangs-Detektions signal ATD in Form eines kurzen Impulses kürzer als die minimale Impulsbreite wird, die für die Speicherschaltung erforderlich ist, ist es als Ergebnis davon unmöglich, einen stabilen Betrieb der Speichervorrichtung, die durch das Adreßübergangs-Detektionssignal ATD betrieben wird, zu er halten.

Obwohl es möglich ist, ein gewünschtes Adreßübergangs- Detektionssignal zu erhalten, wenn ein Adreßsignal mit einer Breite, die größer als die Impulsbreite des Adreßübergangs- Detektionssignals ist, eingegeben wird, ist es nämlich im Stand der Technik unmöglich, ein gewünschtes Adreßübergangs- Detektionssignal zu erhalten, wenn ein kurzes Impulssignal mit einer Breite eingegeben wird, die, verursacht durch eine Störung, kleiner als die Breite des Adreßübergangs-Detek tionssignals ist, so daß es unmöglich ist, einen stabilen Betrieb einer Speichervorrichtung zu erhalten.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich ein Ziel der vorliegenden Erfindung, eine Adreßübergangs-Detektionsschaltung bereitzustellen, die die vorher erwähnten, im Stand der Technik auftretenden Probleme löst.

Es ist ein weiteres Ziel der vorliegenden Erfindung, eine verbesserte Adreßübergangs-Detektionsschaltung bereit zustellen, die in der Lage ist, durch Erzeugen eines Adreß- übergangs-Detektionssignals, das zum stabilen Betreiben der Speicherschaltung erforderlich ist, einen stabilen Betrieb einer Speicherschaltung zu ermöglichen, auch wenn in einem Adreßeingangssignal ein kurzer Störimpuls auftritt.

Um die obigen Ziele zu erreichen, wird eine Adreßüber gangs-Detektionsschaltung bereitgestellt, die enthält: eine Adreßeingabeeinheit, eine erste Latcheinheit zum Latchen eines eingegebenen Adreßsignals AD und Aktivieren eines Adreßübergangs-Detektionssignals ATD, eine zweite Latchein heit zum Latchen eines Eingangspegels der ersten Latchein heit als einen ersten übergegangenen Wert gemäß einer Ausga be der ersten Latcheinheit, während das Adreßübergangs- Detektionssignal ATD aktiv ist, erste und zweite Verzöge rungseinheiten zum Verzögern einer Ausgabe der ersten Latch einheit, und ein CMOS-Flipflop zum Ausgeben eines Adreßüber gangs-Detektionssignals ATD mit einer vorbestimmten Breite gemäß Ausgaben der ersten Latcheinheit und der Verzögerungs einheiten.

Zusätzliche Vorteile, Ziele und Merkmale der Erfindung werden aus der folgenden Beschreibung besser ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der nun folgenden Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen, und die vorliegende Erfindung somit nicht beschränken, besser verständlich.

Fig. 1 ist ein Schaltplan, der eine herkömmliche Adreßübergangs-Detektionsschaltung zeigt;

Fig. 2A bis 2D sind Diagramme der Wellenformen von Signalen aus jeder Einheit in der Schaltung von Fig. 1;

Fig. 3 ist ein Schaltplan, der eine Adreßübergangs- Detektionsschaltung gemäß der vorliegenden Erfindung zeigt; und

Fig. 4A bis 4F sind Diagramme der Wellenformen von Signalen aus jeder Einheit in der Schaltung von Fig. 3.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Wie in Fig. 3 gezeigt, enthält die Adreßübergangs- Detektionsschaltung gemäß der vorliegenden Erfindung: eine Adreßeingabeeinheit (100), eine erste Latcheinheit (101) zum Latchen eines eingegebenen Adreßsignals AD und Aktivieren eines Adreßübergangs-Detektionssignals ATD, eine zweite Latcheinheit (102) zum Aufrechterhalten eines eingegebenen Logikpegels der ersten Latcheinheit, auch wenn ein Adreßsi gnal AD geändert wird, während das Adreßübergangs-Detek tionssignal ATD aktiv ist, Verzögerungseinheiten (103) und (104) zum Verzögern der Ausgabe der zweiten Latcheinheit, und ein CMOS-Flipflop (105) zum Ausgeben eines Adreßüber gangs-Detektionssignals ATD gemäß den Ausgaben der zweiten Latcheinheit (102) und der Verzögerungseinheiten (103) und (104).

Die Adreßeingabeeinheit (100) enthält ein NICHT-ODER- Gatter (11) zum NICHT-ODER-Verknüpfen eines Adreßsignals AD und eines Chipauswahlsignals CSb, und einen Inverter (12) zum Invertieren der Ausgabe des NICHT-ODER-Gatters (11). Die erste Latcheinheit (101) enthält zwei NICHT-ODER-Gatter (25) und (26), von denen je ein Eingangsanschluß jeweils mit den Ausgangsanschlüssen der Inverter (13) und (14) verbunden ist.

Die zweite Latcheinheit (102) enthält Inverter (13) und (14) zum Invertieren der Ausgabe der Adreßeingabeeinheit (100), PMOS-Transistoren (15) und (16) und NMOS-Transistoren (17) und (18), die zwischen einen Versorgungsspannungsan schluß Vcc und einen Massespannungsanschluß Vss in Reihe geschaltet sind, zum Latchen eines Eingangspegels des NICHT- UND-Gatters (25) gemäß einer Ausgabe des NICHT-UND-Gatters (25), PMOS-Transistoren (19) und (20) und NMOS-Transistoren (21) und (22), die zwischen den Versorgungsspannungsanschluß Vcc und den Massespannungsanschluß Vss in Reihe geschaltet sind, zum Latchen eines Eingangspegels des NICHT-UND-Gatters (26) gemäß einer Ausgabe des NICHT-UND-Gatters (26), einen Inverter (23) zum Invertieren einer verzögerten Ausgabe des NICHT-UND-Gatters (25) und Ausgeben der invertierten Ausgabe jeweils an die Gates des PMOS-Transistors (15) und des NMOS- Transistors (18), und einen Inverter (24) zum Invertieren einer verzögerten Ausgabe des NICHT-UND-Gatters (26) und zum Ausgeben der invertierten Ausgabe jeweils an die Gates des PMOS-Transistors (19) und des NMOS-Transistors (22) Zu diesem Zeitpunkt ist der Eingangsanschluß des NICHT- UND-Gatters (25) gemeinsam mit dem Ausgangsanschluß des Inverters (13) und dem Source-Drain-Kontakt zwischen dem PMOS-Transistor (16) und dem NMOS-Transistor (17) verbunden, und der Ausgangsanschluß des NICHT-UND-Gatters (25) ist jeweils mit den Gates des PMOS-Transistors (16) und des NMOS-Transistors (17) verbunden.

Zusätzlich ist der Eingangsanschluß des NICHT-UND-Gatters (26) gemeinsam mit dem Ausgangsanschluß des Inver ters (14) und dem Source-Drain-Kontakt zwischen dem PMOS- Transistor (20) und dem NMOS-Transistor (21) verbunden, und der Ausgangsanschluß des NICHT-UND-Gatters (26) ist jeweils mit den Gates des PMOS-Transistors (20) und des NMOS- Transistors (21) verbunden.

Die Verzögerungseinheiten (103) und (104) enthalten jeweils einen CMOS-Inverter zum Verzögern der Ausgaben der NICHT-UND-Gatter (25) und (26) und zum Ausgeben der verzö gerten Ausgaben an die Inverter (23) und (24).

Das CMOS-Flipflop (105) enthält PMOS-Transistoren (27) und (28) und NMOS-Transistoren (29) und (30), die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind, sowie PMOS-Transistoren (31) und (32) sowie NMOS-Transistoren (33) und (34), die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind.

Zu diesem Zeitpunkt sind die Gates des PMOS-Transistors (27) und des NMOS-Transistors (29) mit dem Ausgangsanschluß des NICHT-UND-Gatters (25) verbunden, und die Gates des PMOS-Transistors (28) und des NMOS-Transistors (33) sind mit dem Ausgangsanschluß der Verzögerungseinheit (103) verbun den, und die Gates des NMOS-Transistors (30) und des PMOS- Transistors (31) sind mit dem Ausgangsanschluß des NICHT- UND-Gatters (26) verbunden, und die Gates des PMOS-Transi stors (32) und des NMOS-Transistcrs (34) sind mit dem Aus gangsanschluß der Verzögerungseinheit (104) verbunden.

Die Arbeitsweise der Adreßübergangs-Detektionsschaltung gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.

Ist das Chipauswahlsignal CSb auf Low-Pegel, und geht das Adreßsignal AD nicht über, weisen die Inverter (13) und (14) entgegengesetzte Logikpegel auf.

Im Fall des Low-Pegels unter diesen Logikpegeln, werden die Ausgangssignale von einem NICHT-UND-Gatter einer Seite und der Verzögerungseinheit der zweiten Latcheinheit (102) zu High-Pegeln, und diese Signale mit High-Pegel werden in den Eingangsanschluß des NICHT-UND-Gatters der anderen Seite zurückgeführt, so daß die Ausgänge aus einem anderen NICHT- UND-Gatter und den Verzögerungseinheiten zu Low-Pegeln wer den.

Deshalb werden die PMOS-Transistoren und der NMOS- Transistor des CMOS-Flipflop durch die Ausgaben des NICHT- UND-Gatters und der Verzögerungseinheit an/abgeschaltet, so daß ein Adreßdetektionssignal ATD mit High-Pegel ausgegeben wird.

In einem Anfangszustand und unter der Annahme, daß über die Adreßeingabeeinheit (100) ein Adreßsignal AD mit High- Pegel eingegeben wird, werden die Ausgaben N2 und N1 der Inverter (13) und (14) jeweils, wie in Fig. 4B gezeigt, zu High- und Low-Pegeln.

Zusätzlich werden die Ausgaben C und D des NICHT-UND- Gatters (26) und der Verzögerungseinheit (104), die die Ausgabe N1 des Inverters (14) aufnehmen, wie in Fig. 4D gezeigt, zu High-Pegeln, und die Ausgänge A und B des NICHT- UND-Gatters (25) und der Verzögerungseinheit (103), die die Ausgabe N2 des Inverters (13) und die Ausgabe D der Verzöge rungseinheit (104) aufnehmen, werden, wie in Fig. 4C ge zeigt, zu Low-Pegeln.

Deshalb werden die PMOS-Transistoren (27) und (28) und die NMOS-Transistoren (30) und (34) des CMOS-Flipflop (105) angeschaltet, und die PMOS-Transistoren (31) und (32) und die NMOS-Transistoren (29) und (33) abgeschaltet, so daß das Adreßübergangs-Detektionssignal ATD, wie in Fig. 4F ge zeigt, zu einem High-Pegel wird.

Durch die Ausgabe A des NICHT-UND-Gatters (25) und das durch den Inverter (23) invertierte und von der Verzöge rungseinheit (103) ausgegebene Signal E werden zusätzlich der PMOS-Transistor (15) und der NMOS-Transistor (17) abge schaltet, und der PMOS-Transistor (16) und der NMOS-Transi stor (18) angeschaltet.

Durch die Ausgabe C des NICHT-UND-Gatters (26) und das durch den Inverter (24) invertierte und von der Verzöge rungseinheit (104) ausgegebene Signal F werden der PMOS- Transistor (20) und der NMOS-Transistor (22) abgeschaltet, und der PMOS-Transistor (19) und der NMOS-Transistor (21) angeschaltet.

Die Transistoren der zweiten Latcheinheit (102), die zur Beseitigung von Störungen verwendet werden, werden näm lich der Reihe nach einer nach dem anderen an- und abge schaltet, und verhindern so, daß die Spannungsversorgung in die Ausgangsanschlüsse N1 und N2 eingespeist wird.

In einem Anfangszustand und unter der Annahme, daß das Adreßsignal AD ein Low-Pegel ist, wird dasselbe Ergebnis erhalten wie unter der Annahme, daß das Adreßsignal AD ein High-Pegel ist.

Geht das Adreßsignal AD von High-Pegel auf Low-Pegel über, gehen die Ausgaben der Inverter (13) und (14) von Low- Pegel auf High-Pegel über.

Die Ausgabe A des NICHT-UNO-Gatters (25) aus der ersten Latcheinheit (101) wird durch die Ausgabe des Inverters (13), die auf Low-Pegel übergeht, zu einem High-Pegel, und der PMOS-Transistor (27) des CMOS-Flipflop (105) wird durch die Ausgabe A mit High-Pegel abgeschaltet, und der NMOS- Transistor (29) angeschaltet. Deshalb nimmt das Adreßüber gangs-Detektionssignal ATD einen aktiven Zustand ein (Low- Pegel) . Zu diesem Zeitpunkt bleibt der NMOS-Transistor (30) angeschaltet.

Der PMOS-Transistor (16) der zweiten Latcheinheit (102) wird durch die Ausgabe A des NICHT-UND-Gatters (25) abge schaltet, und der NMOS-Transistor (17) derselben wird da durch angeschaltet, so daß die Ausgabe N2 auf Low-Pegel gelatcht wird. Zu diesem Zeitpunkt bleibt der NMOS-Transi stor (18) angeschaltet.

Danach wird, wenn die Ausgabe A des NICHT-UND-Gatters (25) durch die Verzögerungseinheit (103) um eine vorbestimm te Zeitspanne verzögert wird, der NMOS-Transistor (33) des CMOS-Flipflop (105) durch die Ausgabe B der Verzögerungsein heit (103) angeschaltet, der PMOS-Transistor (28) wird da durch angeschaltet, der PMOS-Transistor (15) der zweiten Latcheinheit (102) wird dadurch angeschaltet, und der NMOS- Transistor (18) wird abgeschaltet, um so zu verhindern, daß die Versorgungsspannung an den Ausgangsanschluß N2 angelegt wird.

Zusätzlich wird die Ausgabe C des NICHT-UND-Gatters (26) der zweiten Latcheinheit (102) durch die Ausgabe B der Verzögerungseinheit (103) zu einem Low-Pegel, der NMOS- Transistor (30) des CMOS-Flipflop (105) wird durch die Aus gabe C mit Low-Pegel abgeschaltet, der PMOS-Transistor (31) wird angeschaltet, der PMOS-Transistor (20) der zweiten Latcheinheit (102) wird angeschaltet und der NMOS-Transistor (21) wird angeschaltet, und somit die Ausgabe N1 auf High- Pegel gelatcht.

Da der NMOS-Transistor (34) des CMOS-Flipflop (105) angeschaltet ist, nimmt das Adreßübergangs-Detektionssignal ATD einen aktiven Zustand ein (Low-Pegel).

Wird danach die Ausgabe C des NICHT-UND-Gatters (26) durch die Verzögerungseinheit (104) um eine vorbestimmte Zeitspanne verzögert, geht das Adreßübergangs-Detektions signal ATD, da der PMOS-Transistor (32) des CMOS-Flipflop (105) durch die Ausgabe D der Verzögerungseinheit (104) angeschaltet wird, und der NMOS-Transistor (34) abgeschaltet wird, auf High-Pegel über und nimmt einen inaktiven Zustand ein.

Zusätzlich wird der NMOS-Transistor (22) der zweiten Latcheinheit (102) durch die über den Inverter (24) einge speiste Ausgabe D der Verzögerungseinheit (104) angeschal tet, und der PMOS-Transistor (19) wird dadurch abgeschaltet, wodurch verhindert wird, daß die Spannungsversorgung in den Ausgabeanschluß N1 eingespeist wird.

Die oben beschriebene Arbeitsweise bezieht sich auf den Fall, daß ein normales Adreßsignal AD eingegeben wird.

Bei der vorliegenden Erfindung wird jedoch das normale Adreßübergangs-Detektionssignal ATD ausgegeben, auch wenn das Adreßsignal AD in Form eines kurzen Impulses eingegeben wird.

Geht das Adreßsignal AD von High-Pegel auf Low-Pegel über, wird das Adreßübergangs-Detektionssignal ATD als Im pulssignal mit einer Impulsbreite, die basierend auf einer kombinierten Verzögerungszeit durch die Verzögerungseinhei ten (103) und (104) erhalten wird, ausgegeben.

Da die Transistoren der zweiten Latcheinheit (102), die mit den Ausgaben A und C der NICHT-UND-Gatter (25) und (26) verbunden sind, zu diesem Zeitpunkt einen Latchvorgang aus führen, so daß die Ausgaben der Inverter (13) und (14) die Logikpegel nicht invertieren, während das Adreßübergangs- Detektionssignal ATD auf aktivem Pegel (Low-Pegel) ist, wird das Adreßübergangs-Detektionssignal ATD mit einer vorbe stimmten Impulsbreite über das CMOS-Flipflop (105) ausgege ben.

Da nämlich die Ausgaben A und C der NICHT-UND-Gatter (25) und (26) der ersten Latcheinheit (101) und die durch die Inverter (23) und (24) invertierten und von den Verzöge rungseinheiten (103) und (104) ausgegebenen Ausgaben E und F die Logikpegel bei N2 und N1 als ersten übergegangenen Wert aufrechterhalten, ist es möglich zu verhindern, daß das Adreßübergangs-Detektionssignal ATD verursacht durch Störun gen auftritt.

Zusätzlich wird das Adreßübergangs-Detektionssignal ATD, während das Adreßübergangs-Detektionssignal ATD aktiv (logischer Low-Pegel) ist, nicht beeinflußt, auch wenn das Adreßsignal AD wechselt, da dessen Übergang durch den Latch vorgang der Logikpegel bei N2 und N1 vernachlässigt wird.

Deshalb besitzt das Adreßübergangs-Detektionssignal ATD eine vorbestimmte konstante Impulsbreite, und die Breite des Adreßübergangs-Detektionssignals ATD ist dieselbe wie die einer Verzögerungszeit durch das NICHT-UND-Gatter (25) oder das NICHT-UND-Gatter (26) und die Verzögerungseinheiten (103) und (104) entsprechende Impulsbreite.

Wie oben beschrieben, wird in der vorliegenden Erfin dung ein Adreßübergangs-Detektionssignal mit konstanter Impulsbreite ausgegeben, auch wenn jegliche Art von Adreß signalen über die Eingangsanschlüsse eingegeben wird, und somit ein stabiler Betrieb der Speicherschaltung sicherge stellt.

Obwohl die bevorzugten Ausführungsformen der vorliegen den Erfindung zum Zweck der Darstellung beschrieben wurden, werden Fachleute erkennen, daß verschiedene Modifikationen, Zusätze und Ersetzungen möglich sind, ohne vom Bereich und Geist der Erfindung, wie in den beigefügten Patentansprüchen dargestellt, abzuweichen.

Claims

1. Adreßübergangs-Detektionsschaltung, die umfaßt:
eine Adreßeingabeeinheit (100);
eine erste Latcheinheit (101) zum Latchen eines einge gebenen Adreßsignals AD und Aktivieren eines Adreßübergangs- Detektionssignals ATD;
eine zweite Latcheinheit (102) zum Latchen eines Ein gangspegels der ersten Latcheinheit (101) als einen ersten übergegangenen Wert gemäß einer Ausgabe der ersten Latchein heit (101), während das Adreßübergangs-Detektionssignal ATD aktiv ist;
erste und zweite Verzögerungseinheiten (103, 104) zum Verzögern einer Ausgabe der ersten Latcheinheit (101); und
ein CMOS-Flipflop (105) zum Ausgeben eines Adreßüber gangs-Detektionssignals ATD mit einer vorbestimmten Breite gemäß Ausgaben der ersten Latcheinheit (101) und der Verzö gerungseinheiten (103, 104).

2. Schaltung nach Anspruch 1, worin die zweite Latch einheit (102) umfaßt:
erste und zweite Inverter (13, 14) zum Invertieren einer Ausgabe der Adreßeingabeeinheit (100);
erste und zweite PMOS-Transistoren (15, 16) und erste und zweite NMOS-Transistoren (17, 18), die zwischen einen Versorgungsspannungsanschluß Vcc und einen Massespannungsan schluß Vss in Reihe geschaltet sind, zum Aufrechterhalten eines logischen Schwellenpegels des ersten Inverters (13) gemäß einer Ausgabe eines ersten NICHT-UND-Gatters (25);
dritte und vierte PMOS-Transistoren (19, 20) und dritte und vierte NMOS-Transistoren (21, 22), die zwischen den Versorgungsspannungsanschluß Vcc und den Massespannungsan schluß Vss in Reihe geschaltet sind, zum Aufrechterhalten eines logischen Schwellenpegels des zweiten Inverters (14) gemäß einer Ausgabe eines zweiten NICHT-UND-Gatters (26);
einen dritten Inverter (23) zum Steuern des ersten PMOS-Transistors (15) und des zweiten NMOS-Transistors (18), so daß ein logischer Schwellenpegel des ersten Inverters (13) nicht durch Invertieren einer Ausgabe der ersten Verzö gerungseinheit (103) invertiert wird; und
einen vierten Inverter (24) zum Steuern des dritten PMOS-Transistors (19) und des vierten NMOS-Transistors (22), so daß ein logischer Schwellenpegel des zweiten Inverters (14) nicht durch Invertieren einer Ausgabe der zweiten Ver zögerungseinheit (104) invertiert wird.

3. Schaltung nach Anspruch 2, worin ein Eingangsan schluß des ersten NICHT-UND-Gatters (25) gemeinsam mit einem Ausgangsanschluß des ersten Inverters (13) und einem Source- Drain-Kontakt zwischen dem zweiten PMOS-Transistor (16) und dem ersten NMOS-Transistor (17) verbunden ist, und ein Aus gangsanschluß desselben mit Gates des zweiten PMOS-Transi stors (16) und des ersten NMOS-Transistors (17) verbunden ist, und ein Eingangsanschluß des zweiten NICHT-UND-Gatters (26) gemeinsam mit einem Ausgangsanschluß des zweiten Inver ters (14) und einem Source-Drain-Kontakt zwischen dem vier ten PMOS-Transistor (20) und dem dritten NMOS-Transistor (21) verbunden ist, und ein Ausgangsanschluß desselben mit den Gates des vierten PMOS-Transistors (20) und des dritten NMOS-Transistors (21) verbunden ist.

4. Schaltung nach Anspruch 1, worin eine Breite des Adreßübergangs-Detektionssignals basierend auf einer Impuls breite erhalten wird, die einer kombinierten Verzögerungs zeit des ersten NICHT-UND-Gatters (25) oder des zweiten NICHT-UND-Gatters (26) und der ersten oder zweiten Verzöge rungseinheiten (103, 104) entspricht.

5. Schaltung nach Anspruch 2, worin der zweite PMOS- Transistor (16) und der ersten NMOS-Transistor (17) und der vierte PMOS-Transistor (20) und der dritte NMOS-Transistor (21) Eingangspegel der ersten und zweiten NICHT-UND-Gatter (25, 26) gemäß Ausgaben der ersten und zweiten NICHT-UND- Gatter (25, 26) latchen.

6. Schaltung nach Anspruch 1, worin das CMOS-Flipflop (105) fünfte und sechste PMOS-Transistoren (27, 28) und fünfte und sechste NMOS-Transistoren (29, 30), die zwischen die Versorgungsspannung Vcc und die Massespannung Vss in Reihe geschaltet sind, und siebte und achte PMOS-Transisto ren (31, 32) und siebte und achte NMOS-Transistoren (33, 34), die zwischen die Versorgungsspannung Vcc und die Masse spannung Vss in Reihe geschaltet sind, enthält, worin Gates des fünften PMOS-Transistors (27) und des fünften NMOS- Transistors (29) mit einem Ausgangsanschluß des ersten NICHT-UND-Gatters (25) verbunden sind, Gates des sechsten PMOS-Transistors (28) und des siebten NMOS-Transistors (33) mit einem Ausgangsanschluß der ersten Verzögerungseinheit (103) verbunden sind, Gates des sechsten NMOS-Transistors (30) und des siebten PMOS-Transistors (31) mit dem Ausgangs anschluß des zweiten NICHT-UND-Gatters (26) verbunden sind, und Gates des achten PMOS-Transistors (32) und des achten NMOS-Transistors (34) mit einem Ausgangsanschluß der Verzö gerungseinheit (104) verbunden sind.