DE19732871A1 - Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung - Google Patents

Description

der Halbleitertechnologie können Festwertspeicher (ROM) durch eine Speicherzellenanordnung realisiert werden, bei der die einzelnen Speicherzellen im wesentlichen lediglich aus vertikalen MOS-Transistoren in einem Halbleitersubstrat be­ stehen. Beim Auslesen der Speicherzellenanordnung werden die einzelnen Speicherzellen über eine Wortleitung ausgewählt. Die Gateelektrode der MOS-Transistoren ist jeweils mit einer Wortleitung verbunden. Der Eingang jedes MOS-Transistors ist mit einer Referenzleitung verbunden, der Ausgang mit einer Bit-Leitung. Beim Lesevorgang wird bewertet, ob ein Strom durch den Transistor fließt oder nicht. Entsprechend werden die logischen Werte Null und Eins zugeordnet. Technisch wird die Speicherung von Null und Eins bei diesen Festwertspei­ chern dadurch bewirkt, daß in Speicherzellen, in denen der dem Zustand "kein Stromfluß durch den Transistor" zugeordnete logische Wert gespeichert ist, kein MOS-Transistor herge­ stellt wird oder keine leitende Verbindung zur Bit-Leitung realisiert wird. Alternativ können die beiden logischen Werte durch MOS-Transistoren realisiert werden, die durch unter­ schiedliche Implantationen im Kanalgebiet unterschiedliche Einsatzspannungen aufweisen. Solche Speicherzellen sind bei­ spielsweise in den Patentschriften DE 195 14 834 und DE 44 37 581 im einzelnen beschrieben.

Die bekannten Herstellverfahren sehen vor, im Halbleiter­ substrat vertikal angeordnete dotierte Gebiete zu erzeugen, die der Bildung vertikaler MOS-Transistoren dienen. Es werden lange parallel verlaufende Gräben in das Halbleitersubstrat geätzt, die mit einem Isolationsmaterial gefüllt werden. Am Boden und/oder der Substratoberfläche können streifenförmige dotierte Gebiete angeordnet sein, die entgegengesetzt zum Halbleitersubstrat dotiert sind, und die zum Auslesen der Speicherzelle als Bit-Leitung bzw. als Referenzleitung ver­ wendet werden.

An Stellen, an denen ein MOS-Transistor gebildet werden soll (die entsprechenden Zellen sind im folgenden wie in den zi­ tierten Patentschriften mit "erste Speicherzellen" bezeich­ net) wird nun mit einer geeigneten Ätzmaske (sogenannte Pro­ grammiermaske) ein Loch in das erste Isolationsmaterial im Graben geätzt, welches die der ersten Speicherzelle zugeord­ nete Grabenwand freilegt. An den übrigen Stellen - also im Bereich von zweiten Speicherzellen, die keinen MOS-Transistor aufweisen, sowie im Bereich zwischen zwei in Grabenrichtung benachbarten Speicherzellen - wird kein Loch geätzt, d. h. der Graben bleibt mit dem ersten Isolationsmaterial gefüllt. An­ schließend wird in dem Loch ein Gateoxid hergestellt, und es wird beispielsweise Polysilizium abgeschieden, das zu Wort­ leitungen strukturiert wird, wobei die Wortleitungen quer zu den Gräben verlaufen. Die Wortleitung überdeckt dabei das Ga­ teoxid an der Grabenwand und bildet so das Gate der ersten Speicherzelle. Nähere Einzelheiten zu den Herstellverfahren sind in den oben angegebenen Patentschriften beschrieben.

Bei den konventionellen Herstellverfahren ergeben sich fol­ gende Probleme:

• 1. Bei der Auffüllung des Grabens mit isolierendem Material können sogenannte Lunker entstehen. Dies sind poröse Schwach­ stellen oder Löcher, die sich etwa in der Grabenmitte als Wachstumsfuge ergeben, wenn die abgeschiedene Schichtdicke gerade die Hälfte der Grabenbreite beträgt. Bei der weiteren Auffüllung werden die Lunker vergraben. Wird anschließend mit Hilfe der Programmiermaske das Loch zur Erzeugung des Transi­ stors geätzt, wird der Lunker seitlich geöffnet und bei der späteren Abscheidung des Wortleitungs-Materials mit diesem leitenden Material, also beispielsweise Polysilizium, ge­ füllt. Bei der Strukturierung des Polysiliziums zu Wortlei­ tungen kann dieser vergrabene Polysilizium-Stringer nicht entfernt werden. Dadurch entsteht ein Kurzschluß zwischen be­ nachbarten Wortleitungen, also insbesondere zwischen benach­ barten ersten Speicherzellen.
• 2. Um bei möglichen Justierfehlern der Wortleitungsmaske zur Programmiermaske einen sicheren Überlapp von Wortleitung zu Programmierloch zu gewährleisten, ist es bei den konventio­ nellen Verfahren notwendig, die Breite der Wortleitungen grö­ ßer als die Breite der Löcher zu wählen. Als Faustregel gilt, daß bei einer minimal auflösbaren Strukturgröße F ein Ju­ stierfehler von 1/3 F einzukalkulieren ist, so daß die Breite der Wortleitungen 5/3 F betragen muß. Da der Wortleitungsab­ stand mindestens F betragen muß, vergrößert sich das Wortlei­ tungs-Raster auf 2 2/3 F.

Aufgabe der vorliegenden Erfindung ist es daher, eine Fest­ wert-Speicherzellenanordnung und ein Verfahren zu ihrer Her­ stellung anzugeben, bei der die oben genannten Nachteile ver­ mieden werden.

Die Erfindung beruht auf dem Einsatz einer Programmiermaske, die lediglich die Bereiche der zweiten Speicherzellen ab­ deckt, also nur die Stellen definierte an denen das Isolati­ onsmaterial nicht geätzt werden soll. Das bedeutet, daß das Isolationsmaterial an zusammenhängenden Stellen herausgeätzt wird und das verbleibende Isolationsmaterial Inseln bildet, während beim bekannten Verfahren lediglich nicht zusammenhän­ gende Löcher geätzt werden und das verbleibende Isolationsma­ terial zusammenhängend ist.

Anschließend wird wie üblich ein Gatedielektrikum auf den freigeätzten Stellen hergestellt, und es wird eine leitende Schicht abgeschieden und zu streifenförmigen Wortleitungen strukturiert, die quer zu den Gräben verlaufen. Bei der Wort­ leitungs-Strukturierung muß sichergestellt sein, daß keine Schichtreste im Graben zwischen den Wortleitungen verbleiben, so daß benachbarte Wortleitungen gegeneinander isoliert sind. Die verbleibenden nicht aufgefüllten Grabenabschnitte, also beispielsweise zwischen zwei in Grabenrichtung benachbarten ersten Speicherzellen, werden dann mit einem zweiten Isolati­ onsmaterial aufgefüllt.

Durch den beschriebenen Prozeß wird das Problem der Lunker vermieden, da zwischen zwei in dem selben Graben liegenden ersten Speicherzellen immer das erste Isolationsmaterial und damit der Lunker während der Programmierätzung entfernt wird. Ferner ist ein sicherer Überlapp der Wortleitungen über das Programmier-"Loch" (also Stellen mit fehlendem Isolationsma­ terial im Graben) immer gegeben. Die Wortleitung muß also nicht breiter sein als die minimale Strukturgröße F, mit an­ deren Worten das Wortleitungsraster kann auch unter Berück­ sichtigung von Justierfehlern dem Minimalraster 2F entspre­ chen.

Die Erfindung kann in vorteilhafter Weise auf die in den oben angegebenen deutschen Patentschriften DE 195 14 834 oder DE 44 37 581 beschriebenen Festwert-Speicherzellanordnungen und Herstellverfahren angewandt werden. Lediglich die Program­ miermaske muß geändert werden und es muß ein zweites Isolati­ onsmaterial nach der Wortleitungs-Strukturierung aufgebracht werden. Die Offenbarung der in diesen Patentschriften be­ schriebenen Erfindungen wird in vollem Umfang in die vorlie­ gende Anmeldung einbezogen.

Die Erfindung wird im folgenden anhand eines Ausführungsbei­ spiels, das in den Zeichnungen dargestellt ist, näher be­ schrieben. Es zeigen

Fig. 1 eine Aufsicht auf ein Zellenfeld mit der Lage der Programmiermaske

Fig. 2A,B Querschnitte durch das Zellenfeld nach der Programmierätzung

Fig. 3A,B Querschnitte durch das Zellenfeld nach Herstellen des zweiten Isolationsmaterials.

Fig. 1: Bei der Aufsicht auf ein Zellenfeld einer nach dem erfindungsgemäßen Verfahren hergestellten Speicherzellenan­ ordnung ist schematisch die Lage von Wortleitungen 9, Gräben 4 und ein Beispiel der erfindungsgemäßen Programmiermaske P dargestellt. Die Programmiermaske P deckt lediglich die schraffierten, inselförmigen Bereiche ab, in denen kein Tran­ sistor entstehen soll, also die Bereiche der zweiten Spei­ cherzellen S2. Die Lage der ersten Speicherzellen S1 ist aus Gründen der besseren Erkennbarkeit durch eine gestrichelte Linie an der Stelle der Grabenwand, an der der Kanal bzw. das Gateoxid des zugehörigen Transistors sich befindet, markiert.

Bei zwei in Grabenrichtung benachbarten ersten Speicherzellen (an der selben oder an der gegenüberliegenden Grabenwand) ist die Maske auch im Zwischenbereich offen, so daß das erste Isolationsmaterial herausgeätzt wird. Breite und Abstand der Wortleitungen 9 und der Gräben 4 betragen vorzugsweise je­ weils F. Die "Insel" zur Abdeckung einer zweiten Speicherzel­ le kann in Wortleitungs-Richtung die Ausdehnung F haben, in Grabenrichtung hat sie vorzugsweise eine größere Ausdehnung, beispielsweise 5/3 F, um auch bei Berücksichtigung von Ju­ stierungenauigkeiten die Grabenwand unter der Wortleitung im Bereich der zweiten Speicherzelle sicher abzudecken und ein Anätzen des ersten Isolationsmaterials auszuschließen.

Fig. 2 A, 2B zeigen Querschnitte durch das Zellenfeld ent­ lang der Linien A-A bzw. B-B nach der Programmierätzung. Als Beispiel für eine Festwert-Speicherzellenanordnung wird die in der DE-PS 44 37 581 offenbarte Speicherzellenanordnung zu­ grundegelegt, so daß für Einzelheiten des Herstellverfahrens auf diese Patentschrift (insbesondere die Figurenbeschreibun­ gen) verwiesen wird.

Kurzgefaßt sieht das Herstellverfahren vor, auf einem bei­ spielsweise n-dotierten Halbleitersubstrat 1 ein entgegenge­ setzt dotiertes Gebiet 2 (p-dotiert) herzustellen, das eine Dicke von etwa 0,5 bis 1 µ aufweist. Dann werden mit einem konventionellen Ätzprozeß streifenförmige Gräben 4 im Zellen­ feld hergestellt, die von der Oberfläche 3 bis in das Substrat 1, beispielsweise in eine Tiefe von 0,5 bis 1 µ rei­ chen. Die Gräben 4 sind im Minimalraster 2F angeordnet. Die Gräben werden mit einem ersten Isolationsmaterial 5 vollstän­ dig gefüllt. Beispielsweise werden dazu zunächst ein dünnes thermisches Oxid und dann eine TEOS-Schicht erzeugt. Das er­ ste Isolationsmaterial 5 wird von der Oberfläche 3 wieder vollständig entfernt. Durch eine Arsen-Implantation werden nun im Zellenfeld streifenförmige zweite dotierte Gebiete 6 an der Substratoberfläche zwischen den Gräben 4 erzeugt (die Peripherie ist dabei mit einer Maske abgedeckt). Die Tiefe dieser zweiten dotierten Gebiete 6, die als Bit-Leitungen dienen, beträgt etwa 0,2 µ. Durch eine thermische Oxidation wird an der Oberfläche der zweiten dotierten Gebiete 6 selbstjustiert eine isolierende Schicht 7 aus Siliziumoxid hergestellt.

Nun erfolgt die Programmierung, d. h. die Definition der Be­ reiche von ersten und zweiten Speicherzellen mit Hilfe der Programmiermaske P. Die Lage dieser Maske ist in den Fig. 2A und B lediglich schematisch angedeutet. Die Programmier­ maske P deckt die Bereiche der zweiten Speicherzellen zuver­ lässig ab, d. h. sie weist an diesen Stellen Inseln auf. Die Insel zu einer zweiten Speicherzelle reicht in Wortleitungs- Richtung vorzugsweise bis zur Grabenmitte und überdeckt das zugehörige zweite dotierte Gebiet 6 ebenfalls bis zur Mitte, d. h. sie überlappt die Grabenwand, und ihre Mitte wird vor­ zugsweise auf die Grabenwand justiert. In Wortleitungs- Richtung benachbarte Inseln berühren sich daher, vorzugsweise gilt dies auch für in Grabenrichtung benachbarte Inseln. Mit Hilfe der Programmiermaske P wird nun das erste Isolationsma­ terial im Graben aniosotrop geätzt. In Fig. 2A ist zu er­ kennen, daß im Bereich einer zweiten Speicherzelle das erste Isolationsmaterial 5 an der Grabenwand verbleibt. Der paral­ lel versetzte Schnitt in Fig. 2B zeigt, daß zwischen in Grabenrichtung benachbarten Speicherzellen, von denen minde­ stens eine eine erste Speicherzelle ist, kein erstes Isolati­ onsmaterial im Graben verbleibt. Ein eventueller Lunker (in Fig. 2A mit L bezeichnet) im ersten Isolationsmaterial 5 wird also aufgeätzt und durchtrennt.

Fig. 3A, 3B: Nach Entfernen der Maske wird ein dünnes Oxid 8 an den freiliegenden Siliziumflächen beispielsweise durch eine thermische Oxidation erzeugt. Im Bereich der ersten Speicherzellen dient es als Gateoxid. Es wird ein als Wort­ leitung geeignetes Material, beispielsweise 400 nm dotiertes Polysilizium 9, ganzflächig abgeschieden, so daß die Gräben vollständig aufgefüllt werden. Mit einer geeigneten Maske wird das Polysilizium zu Wortleitungen 9 strukturiert, die quer, beispielsweise senkrecht, zu den Gräben laufen. Dabei ist wichtig, daß zwischen den Wortleitungen (entsprechend Fig. 3B) keine Polysilizium-Reste im Graben verbleiben. An den freigelegten Grabenwänden im Bereich der ersten Speicherzelle bildet das Polysilizium die Gateelektrode des Transistors auf dem Gateoxid 8, Source und Drain werden durch die Bereiche 1 und 6 gebildet. Schließlich werden die verbleibenden nicht aufgefüllten Grabenabschnitte zwischen den Wortleitungen mit einem zweiten Isolationsmaterial aufgefüllt, beispielsweise TEOS oder BPSG. Das zweite Isolationsmaterial kann dann von der Oberfläche 3 wieder entfernt werden, so daß es nur im Graben 4 verbleibt.

In der Peripherie können Transistoren wie in der Patent­ schrift DE 44 37 581 beschrieben hergestellt werden.

Die Programmiermaske und das Verfahren können auch bei ande­ ren Festwertspeichern angewandt werden, beispielsweise bei einem Speicher mit einer am Grabenboden verlaufenden und durch eine Implantation erzeugten Bit-Leitung, wie sie in der Patentschrift DE 195 14 834 beschrieben ist.

Claims (5)

1. Festwert-Speicherzellenanordnung mit einem Zellenfeld in einem Halbleitersubstrat mit ersten Speicherzellen, die einen zur Substratoberfläche (3) vertikalen MOS-Transistor aufwei­ sen, und zweiten Speicherzellen, die keinen MOS-Transistor aufweisen,

• - bei der im Zellenfeld mehrere, im wesentlichen parallel verlaufende streifenförmige Gräben (4) vorgesehen sind,
• - bei der die Speicherzellen an vorbestimmten Abschnitten der Grabenwände angeordnet sind,
• - bei der im Bereich einer ersten Speicherzelle (S1) die Gra­ benwand mit einem Gatedielektrikum (8) und mit einer Ga­ teelektrode (9) bedeckt ist und der vertikale MOS- Transistor an der Grabenwand angeordnet ist,
• - bei der im Bereich einer zweiten Speicherzelle (S2) die Grabenwand mit einem ersten Isolationsmaterial (5) bedeckt ist,
• - bei der der Graben zwischen einer ersten und einer in Gra­ benrichtung benachbarten ersten oder zweiten Speicherzelle mit dem Gatedielektrikum (8) und einem zweiten Isolations­ material (10) gefüllt ist,
• - bei der quer zu den Gräben (4) verlaufende Wortleitungen (9) vorgesehen sind, die mit den jeweils unter ihr liegen­ den Gateelektroden (9) verbunden sind.

2. Speicherzellenanordnung nach Anspruch 1, bei der das erste Isolationsmaterial (5) aus TEOS und das zweite Isolationsma­ terial (10) aus TEOS oder BPSG besteht.

3. Speicherzellenanordnung nach einem der Ansprüche 1 bis 2, bei der die Breite der Wortleitungen (9) gleich dem Abstand der Wortleitungen ist.

4. Maske für die Programmierung einer Festwert- Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, die im Zellenfeld die Bereiche von zweiten Speicherzellen (S2) abdeckt und die Bereiche zwischen zwei in Grabenrichtung be­ nachbarten ersten Speicherzellen (S1) offen läßt.

5. Herstellverfahren für eine Festwert-Speicherzellenanord­ nung, die ein in einem Halbleitersubstrat angeordnetes Zel­ lenfeld mit ersten Speicherzellen, die einem MOS-Transistor umfassen, und zweiten Speicherzellen, die keinen MOS- Transistor umfassen, aufweist,

• - bei dem im Halbleitersubstrat (1) mehrere, im wesentlichen parallel verlaufende streifenförmige Gräben (4) hergestellt werden,
• - bei dem zur Substratoberfläche im wesentlichen vertikale MOS-Transistoren an vorbestimmten Stellen der Grabenwände hergestellt werden,
• - bei dem die Gräben mit einem ersten Isolationsmaterial (5) gefüllt werden,
• - bei dem zur Bildung der Transistoren das erste Isolations­ material (5) im Zellenfeld an allen Stellen mit Hilfe einer Programmiermaske (P) aus den Gräben entfernt wird, die die Bereiche der zweiten Speicherzellen überdeckt,
• - bei dem an den freigelegten Grabenwänden ein Gatedielektri­ kum (8) und eine leitende Schicht (9) abgeschieden werden
• - bei dem die leitende Schicht (9) zu streifenförmigen Wort­ leitungen (9) strukturiert wird, die quer zu den Gräben (4) verlaufen
• - bei dem die zwischen den Wortleitungen (9) verbleibenden nicht aufgefüllten Grabenabschnitte mit einem zweiten Iso­ lationsmaterial (10) aufgefüllt werden.