DE19712796A1 - Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet - Google Patents

Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet

Info

Publication number
DE19712796A1
DE19712796A1 DE19712796A DE19712796A DE19712796A1 DE 19712796 A1 DE19712796 A1 DE 19712796A1 DE 19712796 A DE19712796 A DE 19712796A DE 19712796 A DE19712796 A DE 19712796A DE 19712796 A1 DE19712796 A1 DE 19712796A1
Authority
DE
Germany
Prior art keywords
substrate
silicon carbide
layer
conductivity
correction layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19712796A
Other languages
English (en)
Other versions
DE19712796B4 (de
Inventor
Ryuichi Asai
Tatsuo Urusidani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE19712796A1 publication Critical patent/DE19712796A1/de
Application granted granted Critical
Publication of DE19712796B4 publication Critical patent/DE19712796B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

Gebiet der Erfindung
Die Erfindung betrifft einen Siliciumcarbid (hiernach kurz "SiC")-Wafer, auf dem eine Halbleiter-Vorrichtung gebildet wird, ein Verfahren zur Behandlung der Oberfläche des SiC-Wafers und eine Halbleiter-Vorrichtung, welche den SiC-Wafer verwendet.
Stand der Technik
Für die Verwendung von Silicium-Leistungsvorrichtungen zur Steuerung von elektrischen Hochfrequenz-Leistungen sind verschiedene Untersuchungen unter­ nommen worden, die Eigenschaften von Silicium-Leistungsvorrichtungen zu ver­ bessern. Die üblichen Silicium-Leistungsvorrichtungen können jedoch nicht bei hoher Temperatur oder bei Vorhandensein von Strahlung verwendet werden. Verschiedene Materialien wurden untersucht, um Leistungsvorrichtungen zu entwickeln, die bessere Eigenschaften als die der Silicium-Leistungsvorrichtun­ gen zeigen. So zeigt beispielsweise SiC, da es ein breites verbotenes Band hat (z. B. 2,93 V für 6H-SiC) gut steuerbare elektrische Leitfähigkeit bei hoher Tem­ peratur und ausgezeichneter Beständigkeit gegen Strahlung. Da die Isolations-Durchschlagsspannung von SiC um etwa eine Größenordnung höher ist als die von Silicium, hat man erwartet, daß SiC für Vorrichtungen mit hoher Durch­ bruchsspannung verwendbar ist. Da SiC eine gesättigte Elektronen-Drift-Geschwindigkeit etwa 2mal so hoch wie die von Silicium, zeigt, hat man ver­ mutet, daß SiC zum Steuern von elektrischer Hochfrequenzleistung verwendbar ist. Neuerdings wurden Einkristalle von 6H-SiC und 4H-SiC mit hoher Qualität gewachsen. Diese 6H-SiC und 4H-SiC-Materialien gehören zu α-Siliciumcarbid (Siliciumcarbid mit α-Phase), das einen Stapel von Zinkblende und Wurzit-Strukturen aufweist.
Um diese ausgezeichneten Materialeigenschaften von SiC für Leistungsvorrich­ tungen zu verwenden, sind verschiedene Herstellungsstufen, wie Feinbearbei­ tung der SiC-Substratoberfläche bis zu einer Spiegelebene, epitaktisches Wach­ sen der SiC-Schicht, Dotieren von Donor- und Akzeptorverunreinigungen und Abscheidung von Metall- und Oxidfilmen in der gleichen Weise wie bei den Sili­ ciumvorrichtungen erforderlich.
Probleme, welche durch die Erfindung gelöst werden sollen
Im Gegensatz zum Siliciumsubstrat ist es schwierig, im SiC-Substrat eine tiefe Diffusionszone zu bilden, da die Verunreinigungen nur schwer in das SiC-Substrat diffundieren. Infolgedessen wurde vor allem das epitaktische Wachsen verwendet, um Halbleiterschichten auf dem SiC-Substrat zu bilden.
Im allgemeinen wurden 6H-SiC und 4H-SiC als Substrat der für Hochleistungs­ zwecke untersuchten SiC-Vorrichtungen verwendet. Einige Versuchs-Schottky-Dioden wurden experimentell hergestellt. Die Versuchs-Schottky-Dioden weisen einen Chip aus 6H-SiC Einkristallen, eine auf dem Einkristall epitaktisch gewach­ sene SiC-Schicht und auf der SiC-Schicht eine Schottky-Elektrode auf. Der 6H-SiC-Chip zeigt hohe elektrische Leitfähigkeit, d. h. die Verunreinigungskonzentra­ tion im 6H-SiC-Chip ist hoch. Die SiC-Schicht zeigt geringe elektrische Leitfähig­ keit, d. h. die Verunreinigungskonzentration in der SiC-Schicht ist gering. Die Ei­ genschaften, einschließlich der Durchschlagsspannung, Leckstrom und Ein-Spannung der Versuchs-Schottky-Dioden sind instabil und schwanken weit von Diode zu Diode.
Die Veränderung der elektrischen Leitfähigkeit der Versuchs-Schottky-Dioden wurden gemessen nach der Punktkontakt-Strom-Spannungs-Methode (point­ contact current voltage method = PCIV-Methode). Die Meßanordnung ist schematisch in Fig. 7 gezeigt.
Der SiC-Wafer mit den epitaktischen Schichten wird schräg geschliffen (Fläche F); auf diese Ebene werden in einem Abstand (d) voneinander zwei Punkt­ kontakte P1 und P2 gesetzt, zwischen denen man einen konstanten Strom I von z. B. 5 × 10-8 A fließen läßt. Die Spannung V zwischen P1 und P2 wird gemessen. Die Punkte P1 und P2 werden bei gleichbleibendem Abstand d auf der Fläche F senkrecht zur Schnittlinie der epitaktischen Ebenen verschoben und die jeweils zwischen P1 und P2 gemessene Spannung V wird in elektrische Leitfähigkeit umgerechnet. Die Ergebnisse sind in Fig. 1 und 2 in einer willkürlich angenommenen Einheit (a.u. = arbitrary unit) dargestellt. Die elektrische Leitfähigkeit verändert sich in Richtung der Dicke der epitaktischen Schicht. Im oben erwähnten Fall der Versuchs-Schottky-Diode sinkt die elektrische Leitfähigkeit allmählich von der Grenzschicht des SiC-Substrats 1 zur epitak­ tischen Schicht 10, wie in Fig. 2 gezeigt. Diese Veränderung der elektrischen Leitfähigkeit kann auf folgenden Ursachen beruhen.
Bisher liegt SiC bei seiner Verwendung als Substrat, auf dem epitaktische Schichten aufgewachsen werden, hinsichtlich der Kristallvollkommenheit weit hinter Silicium. Der SiC-Kristall enthält viele Kristalldefekte, wie Stapelfehler und unvollkommene Oberflächenschichten. Es wurde auch gefunden, daß solche Kristalldefekte erhebliche große planare (seitliche) Abweichungen aufweisen. Die Kristalldefekte im SiC-Substrat erstrecken sich zu der auf dem SiC-Substrat auf­ gewachsenen epitaktischen Schicht und beeinflussen diese, was vermutlich die Ursache der Veränderung der elektrischen Leitfähigkeit ist. Es ist zu erwarten, daß die elektrische Leitfähigkeit gering ist in der vorangehenden Zone, welche der Grenzzone des SiC-Substrats und der epitaktischen Schicht benachbart ist, da die Grenzzone gering dotiert ist. Die zahlreichen in der Grenzzone vorkom­ menden Kristalldefekte erhöhen jedoch die elektrische Leitfähigkeit. Es wird angenommen, daß die Veränderungen der elektrischen Leitfähigkeit in Richtung der Dicke der epitaktischen Schicht die Veränderungen der Vorrichtungseigen­ schaften der Schottky-Diode verursachen. Obgleich große Bemühungen unter­ nommen wurden, die Perfektion des SiC-Kristalls und die Verfahren der Film­ bildung auf dem SiC-Kristall zu verbessern, wurde das oben beschriebene Pro­ blem der Veränderung der elektrischen Leitfähigkeit bisher noch nicht gelöst.
Im Hinblick darauf ist es ein Zweck der Erfindung, einen SiC-Wafer zu schaffen, welcher die Veränderung der elektrischen Leitfähigkeit in der Dickenrichtung vermeidet. Ein weiterer Zweck der Erfindung ist es, ein Verfahren zur Herstel­ lung des SiC-Wafers zu schaffen. Noch ein weiterer Zweck der Erfindung ist es, eine Halbleitervorrichtung zu schaffen, welche den SiC-Wafer verwendet und stabile Eigenschaften zeigt.
Lösung der Aufgabe
Gemäß einem Aspekt der Erfindung wird ein epitaktischer Siliciumcarbid-Wafer geschaffen, der folgende Einzelheiten aufweist:
ein Siliciumcarbid-Substrat von einem Leitfähigkeitstyp;
eine auf dem Substrat epitaktisch aufgewachsene Siliciumcarbid-Leitfähigkeits-Korrekturschicht desselben Leitfähigkeitstyps, wobei die Leitfähigkeits-Korrek­ turschicht hoch genug dotiert ist, um nachteilige Effekte von Kristalldefekten des Substrats zu maskieren
und eine auf der Leitfähigkeits-Korrekturschicht epitaktisch aufgewachsene ge­ ring dotierte Schicht, deren elektrische Leitfähigkeit geringer ist als die des Substrats.
Der Beitrag der Verunreinigungen in der hochdotierten Leitfähigkeits-Korrektur­ schicht zur elektrischen Leitfähigkeit liegt über dem Anteil der Kristalldefekte im Substratkristall und die Veränderung der elektrischen Leitfähigkeit über dem SiC-Wafer wird vermieden.
Vorteilhafterweise ist das Siliciumcarbid-Substrat ein a-Siliciumcarbid. Ein aus­ gezeichneter α-Siliciumcarbid-Einkristall wird leicht gewachsen. Die Ladungs­ trägerbeweglichkeit ist groß in der (0001) Richtung des α-Siliciumcarbid-Einkri­ stalls. Vorteilhafterweise weist das Siliciumcarbidsubstrat eine mit einem Ab­ weichungswinkel von 30 oder mehr von der (0001) Siliciumebene zur <11, -2,0< Richtung des α-Siliciumcarbids oder eine mit einem Abweichungswinkel von 3° oder mehr von einer (000, -1) Kohlenstoffebene zu einer <11, -2,0< Richtung des α-Siliciumcarbids geneigte Ebene auf.
Die Leitfähigkeits-Korrekturschicht wird einfach auf eine der beiden schräg ge­ neigten Ebenen aufgewachsen, da viele Stufen zwischen den (0001) Ebenen oder (000, -1) Ebenen eines α-Siliciumcarbids existieren.
Vorteilhafterweise beträgt die Verunreinigungskonzentration der Leitfähigkeits-Korrekturschicht 1×10¹⁸ cm-3 oder mehr.
Vorteilhafterweise ist die elektrische Leitfähigkeit der Leitfähigkeits-Korrektur­ schicht fast die gleiche wie die elektrische Leitfähigkeit des Substrats.
Wenn die Leitfähigkeitskorrekturschicht 1×10¹⁸ cm-3 oder mehr Verunreinigun­ gen enthält und fast die gleich elektrische Leitfähigkeit wie die des Substrats zeigt, maskieren die Verunreinigungen der Leitfähigkeitskorrekturschicht die nachteiligen Effekte von Kristalldefekten im Substrat.
Vorteilhafterweise beträgt die Dicke der Leitfähigkeitskorrekturschicht 3 µm oder mehr.
Ausgezeichnete SiC-Kristallfilme werden auf der Leitfähigkeits-Korrekturschicht aufgewachsen, da die Kristalldefekte des Substrats, sich nicht weiter in die dicke Leitfähigkeits-Korrekturschicht erstrecken.
Gemäß einem anderen Aspekt der Erfindung wird ein Verfahren zur Herstellung des epitaktischen Siliciumcarbid-Wafers geschaffen, der ein Siliciumcarbid-Substrat von einem Leitfähigkeitstyp, eine Siliciumcarbid-Leitfähigkeits-Korrek­ turschicht desselben Leitfähigkeitstyps, die hoch genug dotiert ist, um nachtei­ lige Effekte von Kristalldefekten des Substrats zu maskieren, und eine auf der Leitfähigkeits-Korrekturschicht epitaktisch gewachsene gering dotierte Schicht aufweist, deren elektrische Leitfähigkeit kleiner ist als die des Substrats, wobei das Verfahren folgende Stufen umfaßt: Abtragen einer 0,5 bis 10 µm dicken Oberflächenschicht des Substrats; epitaktisches Aufwachsen der Leitfähigkeits-Korrekturschicht auf dem Substrat und epitaktisches Aufwachsen der gering dotierten Schicht auf der Leitfähigkeits-Korrekturschicht. Es ist wichtig, zu­ nächst 0,5 bis 10 µm der Oberflächenschicht des Substrats abzutragen, bevor die Leitfähigkeitskorrekturschicht aufgewachsen wird.
Da das im Handel verfügbare SiC-Substrat Polierschäden in der Größenordnung von µm aufweist, muß zunächst die Oberflächenschicht in einer Dicke von 0,5 bis 10 µm abgetragen werden, um die Politurschäden zu entfernen. Es genügt nicht, die Oberflächenschicht weniger als 0,5 µm abzutragen, andererseits ist es zu viel, mehr als 10 µm der Oberflächenschicht abzutragen.
Vorzugsweise wird ein Diamantschleifmittel von höchstens 1 µm Korndurchmes­ ser verwendet, um die Substratoberfläche zu einer Spiegelfläche zu polieren. Wenn der Korndurchmesser der Diamantpaste mehr als 1 µm beträgt, wird der Polierschaden nicht beseitigt.
Statt dessen können 0,5 bis 10 µm der Oberflächenschicht durch Ätzen mit re­ aktiven Ionen in einer Gasmischung entfernt werden, die ein Fluor und Sauer­ stoff oder Argon enthaltendes reaktives Gas einschließt, wobei das Ätzen wäh­ rend 5 bis 30 Minuten unter einem Gesamtgasdruck des Gemisches von 1 bis 100 Pa und mit einer zugeführten elektrischen Leistung von 1 bis 10 W × 10-2 durchgeführt wird.
Weiter alternativ kann die Oberflächenschicht entfernt werden, indem man einen Siliciumoxidfilm von 1 µm oder mehr Dicke auf der Substratoberfläche durch thermische Oxidation derselben bei 1000 bis 1300°C in einer trockenen oder nassen oxidierenden Atmosphäre erzeugt und den Siliciumoxidfilm abätzt.
Durch Oxidieren von Siliciumcarbid unter Bildung eines Siliciumoxidfilms einer bestimmten Dicke wird Siliciumcarbid mit der Hälfte der bestimmten Dicke ver­ braucht. Daher wird der Oberflächenanteil von 0,5 µm oder mehr Dicke entfernt, indem man einen Siliciumoxidfilm von 1 µm oder mehr Dicke wegätzt. Es ist un­ praktisch, Siliciumcarbid unter 1000°C zu oxidieren, da die Oxidations­ geschwindigkeit unter 1000°C zu gering ist. Oberhalb 1300°C erweicht der für die Reaktionsgefäße und Halter verwendete Quarz.
Schließlich wird die Substratoberfläche, auf der die Leitfähigkeits-Korrektur­ schicht epitaktisch aufgewachsen wird, vorzugsweise um 0,1 µm oder mehr poliert durch Dampfphasenpolieren der nahezu (000, -1) Kohlenstoffebene des Substrats, indem man das Substrat 1 bis 30 Minuten auf eine Temperatur von 1200 und 1500°C in einer Atmosphäre, die 0,1 bis 5% HCl verdünnt mit Was­ serstoffgas enthält, erhitzt.
Da die (0001) Siliciumebene und die (000, -1) Kohlenstoffebene auf das gleiche Ätzmittel verschieden reagieren, sollten bei der (0001) Siliciumebene und der (000, -1) Kohlenstoffebene verschiedene Polierbedingungen angewandt werden. Die Poliermethode, die man bereits als wirksam für die Vorbehandlung der (0001) Siliciumebene des SiC-Kristalls vor dem Aufwachsen der epitaktischen Schicht als wirksam angenommen hat (vergleiche Japanische ungeprüfte offen­ gelegte Patentanmeldung (KOKAI) JP-OS Nr. H07-6971) wurde von den Erfin­ dern als recht effektiv für die Vorbehandlung der (000, -1) Kohlenstoffebene des SiC-Kristalls gefunden. Die oben beschriebene Poliermethode für die (000, -1) Kohlenstoffebene erleichtert das Entfernen der unvollkommenen Oberflächen­ schicht auf dem SiC-Substrat und das Erreichen einer Flachheit in atomarem Maßstab. Eine HCl-Konzentration von unter 0,1% und eine Ätztemperatur von unter 1200°C sind ungenügend für erfolgreiches Polieren. Eine HCl-Konzentra­ tion von mehr als 5% und eine Ätztemperatur von höher als 1500°C bewirken ein ungleichmäßiges Ätzen, welches wiederum eine rauhe Oberfläche erzeugt.
Die nahezu (0001) Siliciumebene des Substrats, auf der die Leitfähigkeits-Korrekturschicht epitaktisch aufgewachsen wird, wird um 0,1 µm oder mehr poliert (geätzt), indem man das Substrat 5 bis 90 Minuten bei einer Temperatur zwischen 1500 und 1700°C in einer Wasserstoffatmosphäre erhitzt. Diese Po­ liermethode wurde als besonders effektiv angegeben für die Vorbehandlung der (0001) Siliciumebene, bevor auf dieser eine epitaktische Schicht aufgewachsen wird (vergleiche C. Hallin et al., Inst. Phys. Conf. Ser. No. 142 (1996), S.613).
ln dem erfindungsgemäßen epitaktischen SiC-Wafer ist die Veränderung der elektrischen Leitfähigkeit, die durch Erstreckung der Kristalldefekte vom Substrat verursacht wird, vermieden. Die Leitfähigkeits-Korrekturschicht zeigt bessere Kristallperfektion als das Substrat, das der Oberflächenbehandlung unterworfen wird. Die auf der Leitfähigkeits-Korrekturschicht aufgewachsene gering dotierte Schicht zeigt eine stabilere Verteilung der elektrischen Leitfähigkeit. Außerdem zeigen die auf dem gleichen erfindungsgemäßen epitaktischen SiC-Wafer gebildeten Vorrichtungen eine geringere Streuung der Vorrichtungseigenschaften unter den Vorrichtungen.
Gemäß einem weiteren Aspekt der Erfindung wird eine Siliciumcarbid-Halbleiter­ vorrichtung mit einem epitaktischen Siliciumcarbid-Wafer geschaffen, wobei der epitaktische Siliciumcarbid-Wafer ein Siliciumcarbid-Substrat von einem Leit­ fähigkeitstyp, eine Siliciumcarbid-Leitfähigkeits-Korrekturschicht des einen Leit­ fähigkeitstyps, die auf dem Substrat epitaktisch aufgewachsen ist und hoch ge­ nug dotiert ist, um nachteilige Effekte von Kristalldefekten des Substrats zu maskieren, und eine auf der Leitfähigkeitsschicht epitaktisch aufgewachsene gering dotierte Schicht auf, deren elektrische Leitfähigkeit kleiner ist als die des Substrats.
Vorteilhafterweise weist die Siliciumcarbid-Halbleitervorrichtung außerdem eine auf einer Hauptfläche derselben angeordnete Hauptelektrode und eine auf einer anderen Hauptfläche derselben angeordnete Hauptelektrode auf, wobei die Hauptflächen zueinander entgegengesetzt gerichtet sind.
Vorteilhafterweise ist der Siliciumcarbid-Halbleiter eine Schottky-Diode, indem die eine Elektrode eine Schottky-Elektrode auf der gering dotierten Schicht und die andere Elektrode eine Ohm′sche Elektrode auf der Rückseite des Substrats ist.
Vorteilhafterweise ist die Siliciumcarbid-Halbleitervorrichtung eine Flächendiode (junction diode), welche eine Diffusionszone des zum Leitfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyps umfaßt, die im Oberflächen­ bereich der gering dotierten Schicht gebildet ist. In der Flächendiode ist die eine Elektrode eine Ohm′sche Elektrode auf der Diffusionszone und die andere Elek­ trode eine Ohm′sche Elektrode auf der Rückseite des Substrats.
In den oben angegebenen vertikalen SiC-Vorrichtungen erstreckt sich die Ver­ armungsschicht in der Richtung der Dicke des Substrats und der Strom fließt senkrecht zu den Hauptflächen des SiC-Wafers und durchläuft die Grenze zwi­ schen dem Substrat und der darauf gebildeten epitaktischen Schicht. Daher stabilisieren die erfindungsgemäßen SiC-Vorrichtungen, die auf dem SiC-Wafer gebildet sind, der Streuung der elektrischen Leitfähigkeit vermeidet, deren Ei­ genschaften.
Ausführungsformen der Erfindung
Der erfindungsgemäße SiC-Wafer weist ein SiC-Substrat, eine auf dem SiC-Substrat epitaktisch aufgewachsene SiC-Leitfähigkeits-Korrekturschicht und eine auf der Leitfähigkeits-Korrekturschicht epitaktisch aufgewachsene weitere SiC-Schicht auf. Der SiC-Substrat-Kristall wird einer Oberflächenbehandlung unter­ worfen. Die SiC-Leitfähigkeits-Korrekturschicht weist den gleichen Leitfähig­ keitstyp wie das SiC-Kristallsubstrat auf und enthält Verunreinigungen in genü­ gender Höhe, z. B. 1 × 10¹⁸ cm-3, um die nachteiligen Effekte von Kristalldefek­ ten des SiC-Substrats zu maskieren. Die andere SiC-Schicht enthält weniger Verunreinigungen als das SiC-Kristallsubstrat und zeigt eine geringere elektrische Leitfähigkeit als das SiC-Kristallsubstrat.
Die Erfindung wird mit weiteren Einzelheiten erläutert durch die folgende Be­ schreibung mit Bezug auf die beigefügten Zeichnungen, welche bevorzugte Ausführungsformen zeigen:
Erste Ausführungsform
Fig. 3 ist ein Querschnitt einer erfindungsgemäßen Schottky-Diode. Eine stark dotierte n-leitende Schicht 2 (hiernach als "Leitfähigkeits-Korrekturschicht" be­ zeichnet) mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3 und einer Dicke von 5 µm befindet sich auf einem n-leitenden 6H-SiC-Substrat 1 mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3. Eine gering dotierte Schicht 3 mit einer Verunreinigungskonzentration von 1 × 10¹⁶ cm-3 und einer Dicke von 5 µm befindet sich auf der Leitfähigkeits-Korrekturschicht 2. Das Substrat 1, die Leitfähigkeits-Korrekturschicht 2 und die gering dotierte Schicht 3 bilden einen epitaktischen SiC-Wafer. Eine Ohm′sche Elektrode 4 ist durch Dampfabschei­ dung auf der Rückseite des Substrats 1 gebildet. Eine Gold-Schottky-Elektrode ist durch Dampfabscheidung auf der gering dotierten Schicht 3 gebildet.
Das Herstellungsverfahren der Schottky-Diode wird im folgenden erläutert: Die Leitfähigkeits-Korrekturschicht 2 und die gering dotierte Schicht 3 werden durch thermisches Dampfphasenaufwachsen aufgebracht.
Zuerst wird ein 6H-SiC-Kristall poliert, um das Substrat 1 zu bilden. Der polierte 6H-SiC-Kristall wird mittels eines Substrat-Zerteilers in Chips von 5 mm × 5 mm zerteilt. In der ersten Ausführungsform wird der 6H-SiC-Kristall poliert, um eine um 3,5° von der (0001) Silicium-Ebene zur <11, -2,0< Richtung geneigte Schräg­ fläche zu erhalten. Nachdem die Schrägfläche durch Schwabbeln mit Diamant­ paste von 1 µm Korndurchmesser bis zu einer Spiegelebene fertiggestellt ist, wird die Oberfläche des Substrats 1 mit organischem Lösungsmittel und Säure gereinigt.
Das Substrat 1 wird auf einem mit Siliciumcarbid beschichteten Graphit-Suszep­ tor montiert, so daß seine Schrägfläche nach oben zeigt. Der Graphit-Suszeptor mit der darauf montierten Substrat 1 wird in einem Reaktionsrohr einer Dampf­ phasen-Aufwachsvorrichtung angeordnet, die dann auf 1 Pa Vakuum evakuiert wird. Die Oberfläche des Substrats 1 wird bei 1300°C 5 Minuten in einem ge­ mischten Gasstrom geätzt, der aus Wasserstoffgas, das mit 1 l/min strömt und Chlorwasserstoffgas, das mit 3 ml/min strömt, besteht, wobei der Suszeptor durch Hochfrequenz-Induktionsheizung erhitzt wird.
Dann wird die 6H-SiC-Leitfähigkeits-Korrekurschicht 2 auf dem Substrat 1 bis auf eine Dicke von 5 µm aufgewachsen, indem man das Substrat 12 Stunden bei 1500°C in einem Gasgemisch-Strom erhitzt, der aus Wasserstoffgas (3 l/min), Monosilangas (0,3 ml/min), Propangas (0,25 ml/min) und Stickstoffgas (0,2 ml/min) besteht.
Das soweit hergestellte Halbleiterwerkstück wird aus dem Reaktionsrohr ent­ nommen, um die Halter auszutauschen. Das Halbleiterwerkstück wird in ähnli­ cher Weise wie das Substrat 1 gereinigt und geätzt. Die gering dotierte 6H-SiC-Schicht 3 wird bis auf eine Dicke von 2,5 µm durch thermisches Dampfphasen-Aufwachsen bei 1500°C während einer Stunde in einem Gasgemisch-Strom be­ stehend aus Wasserstoffgas (3 l/min),. Monosilangas (0,3 ml/min), Propangas (0,25 ml/min) und Stickstoffgas (0,002 ml/min) aufgebracht.
Dann werden die Elektroden auf dem so hergestellten SiC-Wafer abgeschieden. Auf der Rückseite des Substrats 1, d. h. der (000, -1) Kohlenstoffebene des SiC-Kristalls wird ein Nickelfilm bis auf eine Dicke von 200 mm durch Vakuum-Abscheidung abgeschieden. Die Ohm′sche Kathode 4 wird gebildet, indem man den SiC-Wafer mit dem darauf abgeschiedenen Nickelfilm 10 Minuten in einer Argon-Atmosphäre bei 1200°C behandelt. Dann wird die Gold-Schottky-Elek­ trode 5 mit 200 nm Dicke und 200 µm Durchmesser auf der (0001) Silicium­ ebene des SiC-Kristalls durch Dampfabscheidung gebildet.
Fig. 1 zeigt die Ergebnisse der PCIV-Messung am SiC-Wafer, der wie oben her­ gestellten Schottky-Diode. Die elektrische Leitfähigkeit der Leitfähigkeits-Korrek­ turschicht 2 ist fast die gleiche wie die des Substrats 1. Das heißt, es tritt we­ gen der stark dotierten Stickstoffatome kein Abfall der elektrischen Leitfähigkeit in Richtung der Dicke über das Substrat 1 und die Leitfähigkeits-Korrektur­ schicht 2 auf. Die bei etwa 1 × 10¹⁸ cm-3 liegende Stickstoffkonzentration ist groß genug, um die nachteiligen Effekte von Kristalldefekten zu maskieren. Im allgemeinen kann man die gleiche Verunreinigungskonzentration wie die des Substrats als Standard nehmen.
Die elektrische Leitfähigkeit ändert sich abrupt an der Grenze zwischen der Leitfähigkeits-Korrekturschicht 2 und der gering dotierten Schicht 3, vermutlich deshalb, weil die Kristalldefekte sich nicht weiter in die 5 µm dicke Leitfähig­ keits-Korrekturschicht 2 erstrecken. Zusätzliche Untersuchungen haben gezeigt, daß die gering dotierte Schicht 3 nicht beeinflußt wird durch Kristalldefekte des Substrats 1 bei Abscheidung von mehr als 4 µm der stark dotierten Leitfähig­ keits-Korrekturschicht 2.
Die in der oben beschriebenen Weise hergestellte Schottky-Diode zeigt eine Rückwärts-Sperrspannung von 500 V oder mehr bei Raumtemperatur und einen Leckstrom von ca. 0,1 mA cm² bei Anlegen von 500 V. Das heißt, die Schottky-Diode gemäß der ersten Ausführungsform der Erfindung zeigt eine Durchbruchsspannung von fast gleich der theoretischen Durchbruchsspannung berechnet aus der Dicke und der Ladungsträgerkonzentration der gering dotier­ ten Schicht 3.
Einige Schottky-Dioden, die auf die oben beschriebene Weise auf SiC-Chips (5 mm × 5 mm) hergestellt wurden, die aus der gleichen SiC-Kristallplatte von 30 mm Durchmesser ausgeschnitten waren, zeigten Abweichungen ihrer Eigen­ schaften, vermutlich wegen Ungleichmäßigkeit der Substratoberfläche wie Ab­ weichungen von Oberflächenflachheit und Kristallperfektion.
Zweite Ausführungsform
Eine zweite Ausführungsform löst das beschriebene Problem.
In der ersten Ausführungsform wird die Oberfläche des Substrats 1 mit Dia­ mantpaste von 1 µm Korndurchmesser geschwabbelt, mit organischem Lö­ sungsmittel und Säure gereinigt und durch Dampfphasen-Ätzung geätzt. In der zweiten Ausführungsform wird die Oberfläche des Substrats 1 poliert und dann die unvollkommene Oberflächenschicht auf dem Substrat 1 durch Ätzen mit re­ aktiven Ionen und thermische Oxidation entfernt. Das Ätzen mit reaktiven Ionen wird 20 Minuten in einem Gasgemisch durchgeführt, das z. B. 83% Kohlenstoff­ tetrafluorid (CF₄) und 17% Sauerstoff (O₂) enthält, bei einem Druck von etwa 5 Pa und mit einer elektrischen Energie von 2 Wcm-2. Vorzugsweise wird die Oberfläche des Substrats 1 durch reaktive Ionen vor der thermischen Oxidation geätzt, da die (0001) Siliciumebene durch thermische Oxidation aufgerauht wird, wenn nicht das Ätzen mit reaktiven Ionen vorgeschaltet ist. Durch die thermische Oxidation, d. h. eine feuchte Oxidation bei 1200°C während 25 Stunden ,wird ein Siliciumoxidfilm von etwa 1 µm Dicke gebildet. Anschließend zur feuchten Oxidation wird die Oberfläche des Substrats 1 gereinigt mit organi­ schem Lösungsmittel und Säure. Der gebildete Oxidfilm wird bei dem Reinigen mit Säure, das eine Behandlung mit Fluorwasserstoffsäure einschließt, wegge­ ätzt.
Dann wird das Substrat 1 auf einem mit Siliciumcarbid beschichteten Graphit-Suszeptor so montiert, daß die (0001) Siliciumebene nach oben gerichtet ist und die Schrägfläche genau mit einem 3,50 Winkel von der (0001) Siliciumebene in die (11, -2,0) Richtung geneigt ist. Der Graphit-Suszeptor mit dem darauf mon­ tierten Substrat 1 wird in einem Reaktionsrohr eines Dampfphasen-Aufwachs­ geräts positioniert, das dann auf 1 Pa Vakuum oder darunter evakuiert wird. Die Oberfläche des Substrats 1 wird 30 Minuten bei 1600°C in einem mit 1 l/min strömenden Wasserstoffgas geätzt, um den auf der Oberfläche des Substrats 1 natürlich gebildeten Oxidfilm zu entfernen. Der Suszeptor wird durch Hoch­ frequenz-Induktionsheizung erhitzt. Die mit 3,50 von der (0001) Siliciumebene zur (11, -2,0) Richtung geneigte Schrägfläche wird nur mit Wasserstoff geätzt, um die Substratoberfläche nicht aufzurauhen. Im Gegensatz zum Ätzen der (000, -1) Kohlenstoffebene wird die (0001) Siliciumebene aufgerauht, wenn dem Ätzgas Chlorwasserstoff zugesetzt wird.
Dann werden eine Leitfähigkeits-Korrekturschicht 2 und eine gering dotierte Schicht 3 in der gleichen Weise wie in der ersten Ausführungsform gebildet. Schließlich wird eine Kathode 4 auf der Rückseite, das heißt der (000, -1) Koh­ lenstoffebene und eine Gold-Schottky-Elektrode 5 mit 200 nm Dicke und 200 µm Durchmesser auf der (0001) Siliciumebene gebildet.
Die wie oben beschriebene Schottky-Diode zeigt eine Rückwärts-Sperrspannung von 500 V oder mehr bei Raumtemperatur und einen Leckstrom von ca. 0,1 mA cm² bei Anlegen von 500 V. Viele Schottky-Dioden wurden nach der oben beschriebenen Methode auf fünf SiC-Chips (5 mm × 5 mm) hergestellt, die aus einer SiC-Kristallplatte von 30 mm Durchmesser ausgeschnitten waren. Es wur­ den fast keine Abweichungen der Rückwärts-Sperrspannung bei jedem Probe­ stück der Vorrichtung und unter diesen Probestücken beobachtet. Die Vorbe­ handlung gemäß der zweiten Ausführungsform ist also recht wirksam, um Ab­ weichungen der Vorrichtungseigenschaften zu verhindern.
Die PCIV-Messungen an dem SiC-Wafer der zweiten Ausführungsform lieferten fast die gleichen Ergebnisse wie die der Fig. 1, das heißt die elektrische Leit­ fähigkeit zeigt fast den gleichen Wert und bleibt unverändert über die Dicke von Substrat 1 und Leitfähigkeits-Korrekturschicht 2. Die elektrische Leitfähigkeit verändert sich stark an der Grenze zwischen der Leitfähigkeits-Korrekturschicht 2 und der gering dotierten Schicht 3 und verändert sich dann nicht über die Dicke der gering dotierten Schicht 3. Offensichtlich erstrecken sich die Kristall­ defekte nicht über die 5 µm dicke Leitfähigkeits-Korrekturschicht 2 hinaus.
In der ersten Ausführungsform, in der die Oberfläche des Substrats 1 poliert, aber nicht vorbehandelt wird, sollte die Leitfähigkeits-Korrekturschicht minde­ stens 4 µm dick sein, um zu verhindern, daß sich Kristalldefekte des Substrats 1 in die gering dotierte Schicht 3 erstrecken. In der zweiten Ausführungsform, in der die polierte Oberfläche des Substrats 1 einer Vorbehandlung unterworfen wird, kann die Leitfähigkeits-Korrekturschicht 2 3 µm oder mehr dick sein, um zu verhindern, daß Kristalldefekte des Substrats 1 die gering dotierte Schicht 3 beeinflussen.
Dritte Ausführungsform
Die Vorrichtungen der ersten und zweiten Ausführungsform enthalten die Leit­ fähigkeits-Korrekturschicht 2 und gering dotierte Schicht 3, die epitaktisch auf der (0001) Siliciumebene aufgewachsen sind, die exakt den Schrägflächen-Win­ kel von 3,50 von der (0001) Siliciumebene in die (11, -2,0) Richtung des Substrats 1 beschreibt, und eine Kathode 4 auf der (000, -1) Kohlenstoffebene des Substrats 1. Andererseits kann eine Schottky-Diode, welche die epitakti­ schen Schichten auf der (000, -1) Kohlenstoffebene und eine Kathode auf der (0001) Siliciumebene aufweist, durch geeignete Schichtaufwachsstufen erhalten werden.
Die Schottky-Diode einer dritten Ausführungsform wird wie folgt hergestellt. Zuerst wird ein 6H-SiC-Kristall poliert, um das Substrat 1 zu bilden. Der polierte 6H-SiC-Kristall wird mittels eines Substrat-Zerteilers in Chips von 5 mm × 5 mm zerteilt. In der dritten Ausführungsform wird der 6H-SiC-Kristall poliert, um einen Schrägflächenwinkel von 3,5° von der (000, -1) Kohlenstoffebene in die <11, -2,0< Richtung zu erhalten. Die Schrägfläche wird mit Diamantpaste von 1 µm Korndurchmesser geschwabbelt. Dann wird die Oberfläche des Substrats 1 zur Entfernung der darauf vorhandenen unvollkommenen Oberflächenschicht durch feuchte Oxidation bei 1200°C während 4 Stunden thermisch oxidiert. Es wird ein Siliciumoxidfilm von 0,2 µm Dicke gebildet. Da die Oxidation auf der (000, -1) Kohlenstoffebene rascher fortschreitet als auf der (0001) Siliciumebene wird ein dickerer Oxidfilm in einer kürzeren Zeit gebildet. Anschließend an die feuchte Oxidation wird die Oberfläche des Substrats 1 mit organischem Lösungsmittel und Säure gereinigt. Der Oxidfilm wird durch die Säurereinigung, welche eine Behandlung mit Fluorwasserstoffsäure umfaßt, weggeätzt.
Das Substrat 1 wird auf einem mit Siliciumcarbid beschichteten Graphit-Suszep­ tor montiert, wobei die (000, -1) Kohlenstoffebenen, die genau die Schrägfläche mit 3,5° Winkel von der (000, -1) Kohlenstoffebene in Richtung auf die <11 , -2,0< Richtung beschreibt, nach oben zeigt. Der Graphit-Suszeptor mit dem darauf montierten Substrat 1 wird in einem Reaktionsrohr einer Dampfphasen-Auf­ wachsvorrichtung angeordnet, die dann auf ein Vakuum von etwa 1 Pa evaku­ iert wird. Die Oberfläche des Substrats 1 wird bei 1400°C 5 Minuten in einem Mischgasstrom, bestehend aus Wasserstoffgas mit 1 l/min und Chlorwasser­ stoffgas mit 3 ml/min geätzt, um den natürlich entstandenen Oxidfilm zu entfer­ nen. Der Suszeptor wird durch Hochfrequenz-Induktionsheizung erhitzt.
Dann wird die 6H-SiC-Leitfähigkeits-Korrekurschicht 2 auf dem Substrat 1 bis auf eine Dicke von 5 µm durch thermisches Dampfphasen-Aufwachsen bei 1500°C während 2 Stunden in einem Mischgasstrom bestehend aus Wasser­ stoffgas (3 l/min), Monosilangas (0,3 ml/min), Propangas (0,25 ml/min) und Stickstoffgas (0,2 ml/min) aufgewachsen.
Das soweit hergestellte Halbleiterwerkstück wird aus dem Reaktionsrohr ent­ nommen, um die Halter auszutauschen. Das Halbleiterwerkstück wird gereinigt und geätzt durch Dampfphasenätzung in ähnlicher Weise wie bei der Bildung der Leitfähigkeits-Korrekturschicht 2. Die gering dotierte 6H-SiC-Schicht 3 wird epi­ taktisch auf eine Dicke von 2,5 µm durch thermisches Dampfphasen-Aufwach­ sen bei 1500°C während einer Stunde in einem Gasgemischstrom bestehend aus Wasserstoffgas (3 l/min),. Monosilangas (0,3 ml/min), Propangas (0,25 ml/min) und Stickstoffgas (0,002 ml/min) aufgewachsen.
Dann werden die Elektroden auf dem so hergestellten SiC-Wafer abgeschieden. Ein Nickelfilm wird bis auf eine Dicke von 200 mm auf der Rückseite des Substrats 1, d. h. der (0001) Siliciumebene des SiC-Kristalls durch Vakuum-Abscheidung abgeschieden. Die Ohm′sche Kathode 4 wird gebildet durch Wär­ mebehandlung des SiC-Wafers mit dem darauf abgeschiedenen Nickelfilm in ei­ ner Argon-Atmosphäre bei 1200°C während 10 Minuten. Dann wird die Gold-Schottky-Elektrode 5 mit 200 nm Dicke und 200 µm Durchmesser auf der (000, -1) Kohlenstoffebene des SiC-Kristalls durch Dampfabscheidung gebildet.
Die wie oben hergestellte Schottky-Diode zeigt eine Rückwärts-Sperrspannung von 500 V oder mehr bei Raumtemperatur und einen Leckstrom von ca. 0,1 mA cm² bei Anlegen von 500 V. Viele Schottky-Dioden wurden auf die oben be­ schriebene Weise auf 5 SiC-Chips (5 mm × 5 mm) hergestellt, die aus einer SiC-Kristallplatte von 30 mm Durchmesser ausgeschnitten waren. Es wurden fast keine Abweichungen der Rückwärts-Sperrspannung in jeder dieser Vorrichtun­ gen und zwischen diesen Vorrichtungen beobachtet. Die Vorbehandlung der dritten Ausführungsform ist also recht wirksam zur Unterdrückung von Abwei­ chungen von Eigenschaften der Vorrichtung.
Fast die gleichen Ergebnisse wie diejenigen der Fig. 1 wurden bei der PCIV-Mes­ sung am SiC-Wafer der dritten Ausführungsform erhalten. Offensichtlich wird dadurch, daß die stark dotierte Leitfähigkeits-Korrekturschicht 2 bis auf eine Dicke von 3 µm oder mehr aufgewachsen wird, verhindert, daß die Kristallde­ fekte im Substrat 1 die gering dotierte Zone 3 nachteilig beeinflussen.
Vierte Ausführungsform
Fig. 4 ist ein Querschnitt einer erfindungsgemäßen planaren pn-Diode.
In dieser Figur weist die planare pn-Diode ein 6H-SiC-Einkristallsubstrat 1 mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3, eine n-leitende Leitfähig­ keits-Korrekturschicht 2 mit 5 µm Dicke mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3 auf der Schrägfläche des Substrats 1, die einen Nei­ gungswinkel von 3,5° von der (0001) Siliciumebene hat, eine gering dotierte n-leitende Schicht 3 mit 2,5 µm Dicke mit einer Verunreinigungskonzentration von 1 × 10¹⁶ cm-3 auf der Leitfähigkeits-Korrekturschicht 2, eine p-leitende Anoden­ zone 6 im Oberflächenbereich der gering dotierten Schicht 3, eine Ohm′sche Elektrode 4 auf der Rückseite des Substrats 1 und eine Aluminiumanode 7 in Kontakt mit der Anodenzone 6 auf. Diese pn-Diode wird wie folgt hergestellt:
Die Leitfähigkeits-Korrekturschicht 2 und die gering dotierte Schicht 3 werden epitaktisch in der gleichen Weise aufgewachsen wie die Schottky-Diode der zweiten Ausführungsform. Dann wird ein Siliciumoxidfilm 8 von 50 nm Dicke auf der gering dotierten Schicht 3 in einer feuchten sauren Atmosphäre bei 1200°C während 60 Minuten gebildet. Ein Fenster von 200 µm Durchmesser wird durch den Siliciumoxidfilm mittels fotolithografischer Methoden gebohrt. Aluminiumionen werden bei Raumtemperatur durch das Fenster unter einer Be­ schleunigungsspannung von 30, 90 und 180 keV implantiert. Die Aluminium­ dosis ist 6,11 × 10¹³ cm-2 für die Beschleunigungsspannung von 30 keV, 1,57 × 10¹⁴ cm-2 für 90 keV und 2,80 x 10¹⁴ cm-2 für 180 keV Beschleunigungsspan­ nung. Die Anodenzone 6 wird gebildet, indem man das soweit hergestellte Pro­ bestück in einer Argonatmosphäre bei 1700°C 10 Minuten tempert. Dann wird eine Anode 7 gebildet, indem man in dem Fenster unter Verwendung des Sili­ ciumoxidfilms 8 als Maske selektiv Aluminium abscheidet. Die Kathode 4 wird auf der Rückseite des Substrats 1 durch Vakuumabscheidung von Nickel gebil­ det.
Die wie oben hergestellte pn-Diode zeigt eine Rückwärts-Sperrspannung von 500 V oder mehr bei Raumtemperatur äquivalent zum theoretischen Wert und einen Leckstrom von ca. 0,1 mA cm² bei Anlegen von 500 V.
Fünfte Ausführungsform
Man kann auch in der gleichen Weise wie in der vierten Ausführungsform eine planare pn-Diode bilden, welche epitaktische Schichten auf der (000, -1) Koh­ lenstoffebene des SiC-Substrats und eine Kathode auf der (0001) Siliciumebene des Substrats aufweist.
Die planare pn-Diode einer fünften Ausführungsform weist ein 6H-SiC-Ein­ kristallsubstrat mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3, eine n-leitende Leitfähigkeits-Korrekturschicht mit 5 µm Dicke mit einer Verunreini­ gungskonzentration von 1 × 10¹⁸ cm-3 auf der Schrägfläche, die einen Winkel von 3,5° mit der (000, -1) Kohlenstoffebene des Substrats bildet, und eine ge­ ring dotierte n-leitende Schicht mit 2,5 µm Dicke mit einer Verunreinigungskon­ zentration von 1 × 10¹⁶ cm-3 auf der Leitfähigkeits-Korrekturschicht auf. Die Leitfähigkeits-Korrekturschicht und die gering dotierte Schicht werden epitaktisch in der gleichen Weise aufgewachsen wie die der Schottky-Diode der dritten Ausführungsform. Dann wird ein Siliciumoxidfilm von 300 nm Dicke auf der gering dotierten Schicht in einer feuchten sauren Atmosphäre bei 1200°C wäh­ rend 60 Minuten gebildet. Ein Fenster von 200 µm Durchmesser wird durch den Siliciumoxidfilm mittels fotolithografischer Methoden gebohrt. Aluminiumionen werden bei Raumtemperatur durch das Fenster unter einer Beschleunigungs­ spannung von 30, 90 und 1 80 keV implantiert. Die Aluminiumdosis beträgt 6 × 10¹³ cm-2 für 30 keV, 2 × 10¹⁴ cm-2 für 90 keV und 3 × 10¹⁴ cm-2 für 180 keV Beschleunigungsspannung. Ein Anodenbereich wird gebildet durch Tempern des soweit hergestellten Werkstücks in einer Argonatmosphäre bei 1800°C während 10 Minuten. Dann wird eine Anode gebildet, indem in dem Fenster unter Ver­ wendung des Siliciumoxidfilms als Maske selektiv Aluminium deponiert wird. Eine Kathode 4 wird auf der Rückseite des Substrats durch Vakuumabscheidung von Nickel gebildet.
Die wie oben beschrieben hergestellte pn-Diode der fünften Ausführungsform zeigt eine Rückwärts-Sperrspannung von 500 V oder mehr bei Raumtemperatur, äquivalent zum theoretischen Wert, und einen Leckstrom von ca. 0,1 mA cm² beim Anlegen von 500 V. Zahlreiche pn-Dioden-Werkstücke wurden in der glei­ einer SiC-Kristallplatte von 30 mm Durchmesser ausgeschnitten waren. Es wur­ den fast keine Abweichungen der Rückwärts-Sperrspannungseigenschaften bei jedem Probestück der Vorrichtungen und zwischen den Vorrichtungs-Probe­ stücken beobachtet.
Sechste Ausführungsform
Fig. 5 ist ein Querschnitt eines erfindungsgemäßen Graben-MOSFET.
Der gezeigte Graben-MOSFET weist ein 6H-SiC-Einkristallsubstrat 1 mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3, einer n-leitenden Leitfähig­ keits-Korrekturschicht 2 von 5 µm Dicke mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3 auf der Schrägfläche des Substrats 1, die einen Winkel von 3,5° mit der (0001) Siliciumebene des Substrats 1 bildet, eine gering dotierte n-leitende Schicht 3 von 2,5 µm Dicke mit einer Verunreinigungskonzentration von 1 × 10¹⁶ cm-3 auf der Leitfähigkeits-Korrekturschicht 2 und eine p-leitende Basis-Schicht 9 von 1 µm Dicke mit einer Verunreinigungskonzentration von 4 × 10¹⁷ cm-3 auf der gering dotierten Schicht 3 auf. Das Dotierungsmittel in der p-leitenden Basis-Schicht 9 ist Aluminium. Eine n-leitende Quellzone (Source) 11 wird im Oberflächenteil der p-leitenden Basis-Schicht 9 durch Implantieren von Stickstoffionen und anschließender Wärmebehandlung gebildet. Ein Graben (trench) 12 wird von der Oberfläche der n-leitenden Quellzone 11 nach unten in die gering dotierte Schicht 3 gebildet. Die Oberfläche des Grabens 12 wird mit einem Siliciumoxid-Gate-Isolationsfilm 13 beschichtet und gefüllt mit einer poly­ kristallinen Silicium-Gate-Elektrodenschicht 14. Eine Nickel-Drain-Elektrode 15 wird auf der Rückseite des Substrats 1 durch Vakuum-Abscheidung gebildet. Eine Quell-Elektrode (source) 16 ist in Kontakt mit der n-leitenden Quellzone 11. Obgleich in Fig. 5 nicht gezeigt, ist eine Metallfilm-Gate-Elektrode in Kontakt mit der Gate-Elektrodenschicht 14.
Siebente Ausführungsform
Man kann auch einen Graben-MOSFET, der epitaktische Schichten auf der (000, -) Kohlenstoffebene des SiC-Substrats und eine Drain-Elektrode auf der (0001) Siliciumebene des Substrats aufweist, in der gleichen Weise wie in der sechsten Ausführungsform bilden. Der Graben-MOSFET der siebten Ausfüh­ rungsform hat im Querschnitt einen ähnlichen Aufbau wie die sechste Ausfüh­ rungsform. Abgesehen von den Stufen der Bildung des epitaktischen SiC-Wafers wird der Graben-MOSFET der siebenten Ausführungsform mit den gleichen Stufen hergestellt wie die sechste Ausführungsform.
Wird der Graben-MOSFET der siebenten Ausführungsform mit den gleichen Stufen hergestellt wie die sechste Ausführungsform.
Die Graben-MOSFET der sechsten und siebten Ausführungsform zeigen be­ stimmte Charakteristika ohne irgendeine Abweichung der Durchbruchsspannung und des Leckstroms in einem Chip und zwischen verschiedenen Chips.
Achte Ausführungsform
Fig. 6 ist ein Querschnitt eines erfindungsgemäßen Siliciumcarbid-Thyristors.
Der gezeigte Siliciumcarbid-Thyristor weist ein 6H-SiC-Einkristallsubstrat 1 mit einer Verunreinigungskonzentration von 1 × 10¹⁸ cm-3, einer p-leitenden Leitfä­ higkeits-Korrekturschicht 2 von 5 µm Dicke mit einer Verunreinigungskonzentra­ tion von 1 × 10¹⁸ cm-3 auf der Schrägfläche des Substrats 1, die in einem Winkel von 3,5° von der (0001) Siliciumebene des Substrats 1 verläuft, eine gering dotierte n-leitende Schicht 3 von 2,5 µm Dicke mit einer Verunreinigungskon­ zentration von 1 × 10¹⁶ cm-3 auf der Leitfähigkeits-Korrekturschicht 2 und eine p-leitende Basis-Schicht 9 von 1 µm Dicke mit 4 × 10¹⁷ cm-3 Verunreinigungen auf der gering dotierten Schicht 3 auf. Eine n-leitende Kathodenzone 17 wird im Oberflächenbereich der p-leitenden Basisschicht 9 durch selektive Implantation von Stickstoffionen und anschließende Wärmebehandlung gebildet. Eine Alumi­ nium-Gate-Elektrode 18 wird auf der p-leitenden Basisschicht 9 abgeschieden. Eine Anode 19 wird auf der Rückseite des Substrats 1 abgeschieden. Eine Ka­ thode 20 ist in Kontakt mit der n-leitenden Kathodenzone 17.
Neunte Ausführungsform
Man kann auch in gleicher Weise wie in der achten Ausführungsform einen Sili­ ciumcarbid-Thyristor bilden, der epitaktische Schichten auf der (000, -1) Koh­ lenstoffebene des SiC-Substrats und eine Anode auf der (0001) Siliciumebene des Substrats aufweist.
Ausgenommen die Stufen der Bildung des epitaktischen SiC-Wafers wird der Siliciumcarbid-Thyristor der neunten Ausführungsform nach den gleichen Stufen wie der der achten Ausführungsform hergestellt.
Die Thyristoren der achten und neunten Ausführungsform zeigen bestimmte Charakteristika, ohne daß irgendeine Abweichung der Durchbruchsspannung und des Leckstroms innerhalb eines Chips und zwischen verschiedenen Chips beobachtet wird.
Wirkung der Erfindung
Wie oben erläutert, weist der erfindungsgemäße Siliciumcarbid-Wafer auf: ein Einkristall-SiC-Substrat; eine SiC-Leitfähigkeits-Korrekturschicht, die den glei­ chen Leitfähigkeitstyp wie das Substrat hat, epitaktisch auf dem Substrat auf­ gewachsen ist und stark genug dotiert ist, um die nachteiligen Effekte von Kri­ stalldefekten im Einkristall-SiC-Substrat zu maskieren, und eine gering dotierte SiC-Schicht, die epitaktisch auf der Leitfähigkeits-Korrekturschicht aufgewach­ sen ist, wobei die elektrische Leitfähigkeit der gering dotierten Schicht geringer ist als die des Substrats und der Leitfähigkeits-Korrekturschicht. Halbleiter­ vorrichtungen, wie Schottky-Diode, pn-Diode, MOSFET und Thyristor lassen sich erfolgreich auf dem erfindungsgemäßen SiC-Wafer herstellen.
Durch Entfernen der unvollkommenen Oberflächenschicht vom SiC-Substrat durch geeignete Oberflächenbehandlung und indem man die SiC-Schichten epi­ taktisch auf der behandelten Oberfläche des Substrats aufwächst, werden die nachteiligen Effekte der Kristallfehler des Substrats vermieden, die Eigenschaf­ ten der auf dem SiC-Substrat gebildeten Halbleitervorrichtungen werden stabili­ siert und die Reproduzierbarkeit der SiC-Vorrichtungen wird stark verbessert.
Figurenbeschreibung
Fig. 1 ist ein Diagramm der Veränderung der elektrischen Leitfähigkeit im Querschnitt des erfindungsgemäßen SiC-Wafers;
Fig. 2 ist ein Diagramm der Veränderung der elektrischen Leitfähigkeit im Querschnitt einer üblichen Schottky-Diode;
Fig. 3 ist ein Querschnitt einer erfindungsgemäßen Schottky-Diode;
Fig. 4 ist ein Querschnitt einer erfindungsgemäßen planaren pn-Diode;
Fig. 5 ist ein Querschnitt eines erfindungsgemäßen Graben-MOSFET;
Fig. 6 ist ein Querschnitt eines erfindungsgemäßen Siliciumcarbid-Thyri­ stors.
Fig. 7 ist eine schematische Darstellung der PCIV-Methode zur Bestimmung der Leitfähigkeit.
Bezugszeichenliste
1 Substrat
2 Leitfähigkeits-Korrekturschicht
3 gering dotierte Schicht
4 Kathode
5 Schottky-Elektrode
6 p-leitende Anodenzone
7 Anode
8 Siliciumoxidfilm
9 p-leitende Basiszone
10 epitaktische Schicht
11 n-leitende Source-Zone
12 Graben
13 Gate-Isolationsfilm
14 Gate-Elektrodenschicht
15 Drain-Elektrode
16 Source-Elektrode
17 n-leitende Kathodenzone
18 Gate-Elektrode
19 Anode
20 Kathode

Claims (26)

1. Epitaktischer Siliciumcarbid-Wafer mit
  • - einem Siliciumcarbid-Substrat von einem Leitfähigkeitstyp;
  • - einer Siliciumcarbid-Leitfähigkeits-Korrekturschicht des einen Leitfähig­ keitstyps, die auf dem Substrat epitaktisch gewachsen und hoch genug dotiert ist, um nachteilige Effekte von Kristalldefekten des Substrats zu maskieren; und
  • - einer gering dotierten Schicht, die auf der Leitfähigkeits-Korrekturschicht epi­ taktisch gewachsen ist und deren elektrische Leitfähigkeit kleiner ist als die des Substrats.
2. Epitaktischer Siliciumcarbid-Wafer nach Anspruch 1, worin das Silicium­ carbid-Substrat α-Siliciumcarbid enthält oder daraus besteht.
3. Epitaktischer Siliciumcarbid-Wafer nach Anspruch 2, dadurch gekennzeich­ net, daß das Siliciumcarbid-Substrat eine mit einem Abweichungswinkel von 3° oder mehr von einer (0001) Silicium-Ebene des α-Siliciumcarbids zu einer <11, -2,0< Richtung des α-Siliciumcarbids geneigte ebene Fläche aufweist, die von der auf ihr epitaktisch gewachsenen Leitfähigkeits-Korrekturschicht bedeckt ist.
4. Epitaktischer Siliciumcarbid-Wafer nach Anspruch 2, dadurch gekennzeich­ net, daß das Siliciumcarbid-Substrat eine mit einem Abweichungswinkel von 3° oder mehr von einer (000, -1) Kohlenstoffebene des α-Siliciumcarbids zu einer <11, -2,0< Richtung des α-Siliciumcarbids geneigte ebene Fläche aufweist, die von der auf ihr epitaktisch gewachsenen Leitfähigkeits-Korrekturschicht bedeckt ist.
5. Epitaktischer Siliciumcarbid-Wafer nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß die Leitfähigkeits-Korrekturschicht eine Verunreini­ gungskonzentration von 1 × 10¹⁸ cm-3 oder mehr aufweist.
6. Epitaktischer Siliciumcarbid-Wafer nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die elektrische Leitfähigkeit der Leitfähigkeits-Korrek­ turschicht fast die gleiche ist wie die des Substrats.
7. Epitaktischer Siliciumcarbid-Wafer nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß die Leitfähigkeits-Korrekturschicht eine Dicke von 3 µm oder mehr hat.
8. Verfahren zur Herstellung eines epitaktischen Siliciumcarbid-Wafers mit einem Siliciumcarbid-Substrat eines Leitfähigkeitstyps, einer Siliciumcarbid-Leitfähig­ keits-Korrekturschicht des einen Leitfähigkeitstyps, welche hoch genug dotiert ist, um nachteilige Effekte von Kristalldefekten des Substrats zu maskieren und mit einer auf der Leitfähigkeits-Korrekturschicht epitaktisch gewachsenen schwach dotierten Schicht, deren elektrische Leitfähigkeit kleiner ist als die des Substrats, welches folgende Verfahrensstufen aufweist:
  • - Abtragen einer 0,5-10 µm dicken Oberflächenschicht des Substrats;
  • - epitaktisches Wachsen der Leitfähigkeits-Korrekturschicht auf dem Substrat und
  • - epitaktisches Wachsen der schwach dotierten Schicht auf der Leitfähigkeits-Korrekturschicht.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Abtragen die Stufe des Polierens der Oberfläche des Substrats zu einer Spiegelfläche mit Hilfe eines Diamant-Schleifmittels umfaßt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Diamant-Schleifmittel eine Korngröße von höchstens 1 µm aufweist.
11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Abtragen die Stufe eines Polierens mittels reaktiver Ionen zum Abtragen der Oberflächen­ schicht umfaßt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Polieren mittels reaktiver Ionen in einem Gasgemisch durchgeführt wird, das ein reakti­ ves Gas enthält, welches Fluor und Sauerstoff oder Argon enthält.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Polieren mittels reaktiver Ionen während 5 bis 30 Minuten unter einem Gesamtdruck des Gasgemisches von 1 bis 100 Pa und mit einer zugeführten elektrischen Leistung von 1 bis 10 W × cm-2 durchgeführt wird.
14. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Verfahrens­ stufe des Abtragens folgende Stufen umfaßt:
  • - Ausbilden eines Siliciumoxidfilms auf der Oberfläche des Substrats durch ther­ mische Oxidation und
  • - Wegätzen des Siliciumoxidfilms.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Silicium­ oxidfilm gebildet wird, indem die Oberfläche des Substrats bei zwischen 1000 und 1300°C in einer trockenen oder nassen oxidierenden Atmosphäre gebildet wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Silicium­ oxidfilm mit einer Dicke von 1 µm oder mehr gebildet wird.
17. Verfahren nach Anspruch 8, gekennzeichnet durch die zusätzliche Stufe des Dampfphasenpolierens der nahezu (0001) Siliciumebene des Substrats, auf der die Leitfähigkeits-Korrekturschicht epitaktisch wachsen soll, wobei das Dampf­ phasenpolieren das Erhitzen der nahezu (0001) Siliciumebene auf zwischen 1500 und 1700°C in einer Wasserstoff-Atmosphäre umfaßt und die Stufe des Dampfphasenpolierens eingeschaltet ist zwischen der Stufe des Abtragens einer Oberflächenschicht des Substrats und der Stufe des epitaktischen Wachsens der Leitfähigkeits-Korrekturschicht auf dem Substrat.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das Dampf­ phasenpolieren während 5 bis 90 Minuten durchgeführt wird.
19. Verfahren nach Anspruch 8, gekennzeichnet durch die weitere Stufe des Dampfphasenpolierens der nahezu (000, -1) Kohlenstoffebene des Substrats, auf der die Leitfähigkeits-Korrekturschicht epitaktisch wachsen soll, wobei das Dampfphasenpolieren das Erhitzen der nahezu (000, -1) Kohlenstoffebene auf zwischen 1200 und 1500°C in einer Atmosphäre umfaßt, die HCl verdünnt mit Wasserstoffgas enthält, und die Stufe des Dampfphasenpolierens zwischen die Stufe des Abtragens der Oberflächenschicht des Substrats und die Stufe des epitaktischen Wachsens der Leitfähigkeits-Korrekturschicht auf dem Substrat eingeschaltet ist.
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß das Dampf­ phasenpolieren während 1 bis 30 Minuten durchgeführt wird und die HCl-Kon­ zentration 0,1 bis 5% beträgt.
21. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß 0,1 µm oder mehr der nahezu (0001) Siliciumebene abgetragen wird.
22. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß 0,1 µm oder mehr der nahezu (000, -1) Kohlenstoffebene abgetragen wird.
23. Siliciumcarbid-Halbleiter-Vorrichtung mit einem epitaktischen Siliciumcarbid-Wafer, welches folgende Merkmale aufweist:
  • - ein Siliciumcarbid-Substrat von einem Leitfähigkeitstyp;
  • - eine Siliciumcarbid-Leitfähigkeits-Korrekturschicht des einen Leitfähigkeitstyps, welche epitaktisch auf dem Substrat gewachsen und stark genug dotiert ist, um nachteilige Effekte von Kristalldefekten des Substrats zu maskieren; und
  • - eine schwach dotierte Schicht, die auf der Leitfähigkeits-Korrekturschicht epi­ taktisch gewachsen ist und deren elektrische Leitfähigkeit kleiner ist als die des Substrats.
24. Siliciumcarbid-Halbleiter-Vorrichtung nach Anspruch 23, die außerdem eine auf einer Hauptfläche der Halbleitervorrichtung angeordnete Hauptelektrode und eine auf einer anderen Hauptfläche der Halbleitervorrichtung angeordnete andere Hauptelektrode aufweist, wobei die eine Hauptfläche und die andere Haupt­ fläche einander gegenüberliegen.
25. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 24, wobei die eine Elek­ trode eine Schottky-Elektrode auf der schwach dotierten Schicht umfaßt und die andere Elektrode eine Ohm′sche Elektrode auf der Rückseite des Substrats um­ faßt.
26. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 24, die außerdem eine Diffusionszone vom entgegengesetzten Leitfähigkeitstyp wie der Leitfähig­ keitstyp des Substrats aufweist, wobei die Diffusionszone im Oberflächenteil der gering dotierten Schicht gebildet ist und die eine Elektrode eine Ohm′sche Elek­ trode auf dem Diffusionsbereich umfaßt und die andere Elektrode eine Ohm′sche Elektrode auf der Rückseite des Substrats umfaßt.
DE19712796A 1996-03-27 1997-03-26 Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet Expired - Fee Related DE19712796B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP7160896 1996-03-27
JPP8-071608 1996-03-27
JP33651196A JP3230650B2 (ja) 1996-03-27 1996-12-17 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子
JPP8-336511 1996-12-17

Publications (2)

Publication Number Publication Date
DE19712796A1 true DE19712796A1 (de) 1997-10-30
DE19712796B4 DE19712796B4 (de) 2008-11-06

Family

ID=26412720

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19712796A Expired - Fee Related DE19712796B4 (de) 1996-03-27 1997-03-26 Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet

Country Status (2)

Country Link
JP (1) JP3230650B2 (de)
DE (1) DE19712796B4 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2728609A1 (de) * 2012-10-31 2014-05-07 LG Innotek Co., Ltd. Epitaxialwafer und Halbleitervorrichtung damit
DE102007047231B4 (de) * 2006-10-03 2017-08-10 Fuji Electric Co., Ltd. Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228720B1 (en) * 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
US6537921B2 (en) * 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
JP3960837B2 (ja) * 2002-03-22 2007-08-15 三菱電機株式会社 半導体装置およびその製法
JP4856350B2 (ja) * 2002-12-16 2012-01-18 Ｈｏｙａ株式会社 ダイオード
JP4786223B2 (ja) * 2005-05-24 2011-10-05 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5078314B2 (ja) * 2006-10-18 2012-11-21 ローム株式会社 ショットキーバリアダイオードおよびその製造方法
JP2008226997A (ja) * 2007-03-09 2008-09-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2010182762A (ja) * 2009-02-04 2010-08-19 Oki Semiconductor Co Ltd 半導体素子及びこの製造方法
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5110445B2 (ja) * 2009-09-16 2012-12-26 独立行政法人産業技術総合研究所 半導体装置
JP6248532B2 (ja) 2013-10-17 2017-12-20 セイコーエプソン株式会社 ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
JP7392526B2 (ja) * 2020-03-10 2023-12-06 住友金属鉱山株式会社 炭化ケイ素単結晶基板の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2113336C (en) * 1993-01-25 2001-10-23 David J. Larkin Compound semi-conductors and controlled doping thereof
US5539217A (en) * 1993-08-09 1996-07-23 Cree Research, Inc. Silicon carbide thyristor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007047231B4 (de) * 2006-10-03 2017-08-10 Fuji Electric Co., Ltd. Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
EP2728609A1 (de) * 2012-10-31 2014-05-07 LG Innotek Co., Ltd. Epitaxialwafer und Halbleitervorrichtung damit

Also Published As

Publication number Publication date
DE19712796B4 (de) 2008-11-06
JP3230650B2 (ja) 2001-11-19
JPH09321323A (ja) 1997-12-12

Similar Documents

Publication Publication Date Title
DE4202154C2 (de) Elektronikbauelemente mit halbleitendem polykristallinem Diamanten, bei denen eine isolierende Diamantschicht verwendet wird und Verfahren zu deren Herstellung
DE19712796B4 (de) Epitaktischer SiC-Wafer, Verfahren zu seiner Herstellung und Halbleiter-Vorrichtung, die diesen verwendet
JP3380313B2 (ja) ダイヤモンド電界効果トランジスタ
DE102016120771B3 (de) Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
DE102007047231B4 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
US6214107B1 (en) Method for manufacturing a SiC device
DE69635299T2 (de) Herstellungsverfahren von Schottky Elektroden auf Halbleitervorrichtungen
DE102006016327A1 (de) Verfahren zur Herstellung von Siliciumcarbid-Halbleitervorrichtungen
DE2354523C3 (de) Verfahren zur Erzeugung von elektrisch isolierenden Sperrbereichen in Halbleitermaterial
DE4226888A1 (de) Diamant-feldeffekt-transistor und verfahren zu dessen herstellung
DE2023936A1 (de) Halbleitereinrichtung und Verfahren zu seiner Herstellung
DE4310444A1 (de) Schnelle Leistungsdiode
DE69823450T2 (de) Vorrichtung mit einer Oxidschicht auf GaN und Verfahren zur Herstellung
DE4313625C2 (de) Gleichrichterkontakt zwischen einer halbleitenden Diamantschicht und einer amorphen Siliciumschicht und Verfahren zu seiner Herstellung
DE2153862A1 (de) Verfahren zur Herstellung einer monokristallinen Halbleiter-Auf-Isolator (SOI)-Anordnung
EP0005744B1 (de) Verfahren zum Aufwachsen von Epitaxieschichten auf selektiv hochdotierten Siliciumsubstraten
DE102021113253A1 (de) Verfahren zur Herstellung eines Siliziumkarbid-Epitaxie-Wafers
DE2832153C2 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE2512951A1 (de) Verfahren zur herstellung eines halbleiterbauelementes
DE102009051317B4 (de) Verfahren zur Herstellung eines Halbleiterbauelement
DE2430687B2 (de) Kaltemissionshalbleitervorrichtung
DE3115596A1 (de) Kurzkanal-feldeffekttransistor
DE4406769C2 (de) Verfahren zur Herstellung ohmscher Kontakte auf einem SiC-Halbleiterkörper
DE10153241B4 (de) Transmissionsdetektor nebst Herstellungsverfahren
DE3033457C2 (de) Verfahren zur Herstellung einer einen PN-Übergang aufweisenden Infrarot-Detektoranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

R082 Change of representative
R084 Declaration of willingness to licence
R081 Change of applicant/patentee

Owner name: FUJI ELECTRIC CO., LTD., KAWASAKI-SHI, JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110826

Owner name: FUJI ELECTRIC CO., LTD., JP

Free format text: FORMER OWNER: FUJI ELECTRIC SYSTEMS CO., LTD., TOKYO/TOKIO, JP

Effective date: 20110826

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee