DE19708207A1

DE19708207A1 - Monolithisches Stufendämpfungsglied mit interner Frequenzkompensation

Info

Publication number: DE19708207A1
Application number: DE19708207A
Authority: DE
Inventors: Eric R Ehlers
Original assignee: Hewlett Packard Co
Current assignee: Keysight Technologies Inc
Priority date: 1996-04-12
Filing date: 1997-02-28
Publication date: 1997-10-16
Anticipated expiration: 2017-03-01
Also published as: GB2312111B; JPH1041774A; US5666089A; GB9705616D0; GB2312111A; DE19708207C2

Description

Die vorliegende Erfindung bezieht sich auf Signaldämpfungs glieder im Mikrowellenfrequenzbereich und insbesondere auf ein monolithisches Stufendämpfungsglied mit interner Fre quenzkompensation, um die Auswirkungen von parasitären Schaltungsimpedanzen auf die Frequenzantwort des Dämpfungs glieds zu reduzieren.

Festkörperstufendämpfungsglieder werden verwendet, um die Amplitude von hochfrequenten elektrischen Signalen in einer Vielzahl von Mikrowellensystemen zu dämpfen, und zwar auf grund ihrer hohen Zuverlässigkeit und ihrer niedrigen Ko sten. Wenn sie in einem Gerät, wie z. B. einer Signalquelle, enthalten sind, schaffen Festkörperstufendämpfungsglieder eine Amplitudensteuerung an dem Ausgang der Signalquelle. Das Festkörperstufendämpfungsglied weist einen Zustand mit niedriger Dämpfung und einen Zustand mit hoher Dämpfung auf, welche durch Steuersignale aktiviert werden. In dem Zustand mit niedriger Dämpfung breiten sich elektrische Signale, die an das Dämpfungsglied angelegt werden, durch das Dämp fungsglied relativ ungehindert aus, während elektrische Signale in dem Zustand hoher Dämpfung, die an das Dämpfungs glied angelegt werden, um einen voreingestellten Dämp fungswert bezüglich ihrer Amplitude reduziert werden. Fest körperstufendämpfungsglieder weisen niedrige Herstellungs kosten auf, da sie monolithisch hergestellt werden, in Wa ferform getestet werden und günstig gehäust werden.

Ungünstigerweise besitzen Festkörperschalter und andere Schaltungselemente in dem Festkörperstufendämpfungsglied in härente parasitäre Impedanzen, die eine Variation der Fre quenzantwort des Dämpfungsglieds bewirken. Eine Kompensation der Variation der Frequenzantwort kann extern bezüglich des Dämpfungsglieds durch Einstellen der Amplitude des angeleg ten elektrischen Signals gemäß der Signalfrequenz erreicht werden. Eine externe Frequenzkompensation erhöht jedoch die Kosten und die Komplexität des Mikrowellensystems, in dem das Festkörperstufendämpfungsglied verwendet wird.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein monolithisches Stufendämpfungsglied mit interner Frequenz kompensation zu schaffen.

Diese Aufgabe wird durch ein monolithisches Stufendämpfungs glied gemäß Anspruch 1, durch ein monolithisches Stufendämp fungsglied gemäß Anspruch 4 und durch ein monolithisches Stufendämpfungsglied gemäß Anspruch 12 gelöst.

Bei der vorliegenden Erfindung beseitigt ein monolithisches Stufendämpfungsglied mit interner Frequenzkompensation den Bedarf nach einer externen Frequenzkompensation, wodurch die Kosten und die Komplexität von Mikrowellensystemen verrin gert werden. Die interne Frequenzkompensation wird durch ei nen Feldeffekttransistor oder FET geschaffen, der herge stellt ist, um eine genau definierte Drain-zu-Source-Kapazi tät zu haben. Die Drain-zu-Source-Kapazität des FET hebt die Auswirkung von parasitären Impedanzen auf, wodurch eine kon stante Frequenzantwort für das monolithische Stufendämp fungsglied innerhalb eines definierten Frequenzbereichs ge schaffen wird. Gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung wird die interne Frequenzkompensation durch einen FET geschaffen, der in einem parallelarm eines T-Widerstandsnetzwerks geschaltet ist, das das monolithische Stufendämpfungsglied bildet. Gemäß einem zweiten Ausfüh rungsbeispiel der vorliegenden Erfindung wird die interne Frequenzkompensation durch ein Paar von FETs geschaffen, wobei jeder FET in einem von zwei parallelarmen eines Pi-Widerstandsnetzwerks geschaltet ist, das das monolithische Stufendämpfungsglied bildet. Gemäß einem dritten Ausfüh rungsbeispiel der vorliegenden Erfindung wird ein Mul tizellen-Stufendämpfungsglied gebildet, bei dem mehrere monolithische Stufendämpfungsglieder mit interner Frequenz kompensation seriell geschaltet sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen detaillierter erläutert. Es zeigen:

Fig. 1A, 1B und 1C ein bekanntes Festkörperstufendämpfungsglied;

Fig. 2A, 2B und 2C ein monolithisches Stufendämpfungsglied, das ge mäß einem ersten Ausführungsbeispiel der vorlie genden Erfindung aufgebaut ist;

Fig. 3 die Frequenzantwort sowohl des Festkörperstufen dämpfungsglieds der Fig. 1A, 1B und 1C als auch des monolithischen Stufendämpfungsglieds der Fig. 2A, 2B und 2C;

Fig. 4A, 4B und 4C ein monolithisches Stufendämpfungsglied, das ge mäß einem zweiten Ausführungsbeispiel der vor liegenden Erfindung aufgebaut ist; und

Fig. 5 ein Multizellen-Stufendämpfungsglied, das gemäß einem dritten Ausführungsbeispiel der vorliegen den Erfindung aufgebaut ist.

Die Amplitude von hochfrequenten elektrischen Signalen in nerhalb von Mikrowellensystemen wird unter Verwendung ver schiedener Typen von Signaldämpfungsgliedern gesteuert. Fe ste Dämpfungsglieder, welche einen festen Dämpfungswert ha ben, werden allgemein unter Verwendung von Pi- oder T-Wider standsnetzwerken implementiert. Wenn diese festen Dämpfungs glieder in einem elektrischen Signalweg plaziert werden, wird das Signal an dem Ausgang des Dämpfungsglieds bezüglich des Signals an dem Eingang des Dämpfungsglieds gedämpft oder bezüglich der Amplitude reduziert, und zwar um einen festen Betrag, welcher von den Widerstandswerten in dem Wider standsnetzwerk abhängt.

Stufendämpfungsglieder, welche einen schaltbaren Dämpfungs wert haben, werden ebenfalls unter Verwendung von Pi- oder T-Widerstandsnetzwerken implementiert, dieselben enthalten jedoch Festkörperschalter, um Widerstände in und aus den Widerstandsnetzwerken auf elektronische Art und Weise zu schalten. Die Schalter, die durch Steuersignale geöffnet und geschlossen werden, verändern oder schalten den Dämpfungs wert des Stufendämpfungsglieds zwischen einem Zustand mit niedriger Dämpfung und einem Zustand mit hoher Dämpfung "stufenmäßig" um. Festkörperstufendämpfungsglieder integrie ren Festkörperschalter - und Widerstandsnetzwerke in einer einzigen integrierten Schaltung (IC; IC = Integrated Cir cuit). Festkörperstufendämpfungsglieder haben eine hohe Zu verlässigkeit im Gegensatz zu mechanischen Stufendämpfungs gliedern, welche mechanische Schalter verwenden, die sich bewegende mechanische Teile aufweisen, um Dämpfungszustände zu schalten.

Fig. 1A zeigt ein bekanntes Festkörperstufendämpfungsglied 10. Typischerweise wird das Festkörperstufendämpfungsglied 10 auf einem Gallium-Arsenid- (GaAs-) IC unter Verwendung von integrierten Widerständen hergestellt, um ein T-Wider standsnetzwerk und Feldeffekttransistoren (FETs) zu bilden, um die Schalter zu bilden. Serienwiderstände R1 und R2 bil den den Serienarm 13 des T-Widerstandsnetzwerks. Ein Paral lelwiderstand R3 bildet den Parallelarm 15 des T-Wider standsnetzwerks. Ein FET-Schalter S1 in dem Serienarm 13 wird durch eine Steuerleitung C1 gesteuert, welche eine Spannung zu einem Gate G1 eines FET-Schalters S1 über einen Gatewiderstand Rg1 liefert. Ein FET-Schalter S2 in dem Pa rallelarm 15 wird durch eine Steuerleitung C2 gesteuert, welche eine Spannung zu einem Gate G2 eines FET-Schalters S2 über einen Gatewiderstand Rg2 liefert.

Fig. 1B zeigt die Ersatzschaltung für das Festkörperstufen dämpfungsglied 10 in seinem Zustand mit niedriger Dämpfung.

Wenn eine positive Spannung an die Steuerleitung C1 angelegt wird, wird der FET-Schalter S1 geschlossen, und es existiert ein niedriger Widerstand zwischen dem Drain und der Source des FET-Schalters S1. Der niedrige Widerstand wird durch ei nen Kurzschluß 11 zwischen dem Eingang 1 und dem Ausgang 2 des Dämpfungsglieds 10 modelliert. Wenn eine negative Span nung an die Steuerleitung C2 angelegt wird, wird der FET-Schalter S2 geöffnet, und es ist eine hohe Impedanz zwischen dem Drain und der Source des FET-Schalters S2 vorhanden, die durch eine Kapazität Cap2 modelliert ist. Wenn somit die Steuerleitung C1 positiv ist, und die Steuerleitung C2 nega tiv ist, existiert eine niedrige Impedanz in dem Serienarm 13 des T-Widerstandsnetzwerks, und es existiert eine hohe Impedanz in dem Parallelarm 15, wodurch eine minimale Dämp fung für elektrische Signale zwischen dem Eingang 1 und dem Ausgang 2 des Dämpfungsglieds 10 geschaffen ist.

Fig. 1C zeigt die Ersatzschaltung für das Festkörperdämp fungsglied 10 in seinem Zustand mit hoher Dämpfung. Wenn ei ne negative Spannung an die Steuerleitung C1 angelegt wird, wird der FET-Schalter S1 geöffnet, und es existiert eine ho he Impedanz zwischen dem Drain und der Source des FET-Schal ters S1, die durch einen Kondensator Cap1 modelliert ist, und zwar zwischen dem Eingang 1 und dem Ausgang 2 des Dämp fungsglieds 10. Wenn eine positive Spannung an die Steuer leitung C2 angelegt wird, wird der FET-Schalter S2 geschlos sen, und es existiert eine niedrige Impedanz zwischen dem Drain und der Source des FET-Schalters S2, die durch einen Kurzschluß 12 zwischen den Serienwiderständen R1 und R2 und dem Parallelwiderstand R3 modelliert ist. Wenn somit die Steuerleitung C1 negativ ist, und die Steuerleitung C2 posi tiv ist, existieren eine hohe Impedanz in dem Serienarm 13 des T-Widerstandsnetzwerks und eine niedrige Impedanz in dem Parallelarm 15, wodurch eine Dämpfung für elektrische Signa le zwischen dem Eingang 1 und dem Ausgang 2 geschaffen ist. Der Wert dieser Dämpfung wird durch die Serienwiderstände R1 und R2 und den Parallelwiderstand R3 bestimmt. Der Dämp fungswert ist oft in Dezibel (dB) spezifiziert, wobei 1 dB gleich dem 20-fachen des Logarithmus des Verhältnisses der Signalamplitude an dem Eingang 1 zu der Signalamplitude an dem Ausgang 2 ist.

Das Dämpfungsglied 10 ist entworfen, um eine Dämpfungsstufe zu haben, die durch die Differenz des Dämpfungswerts in dB zwischen seinem Zustand mit hoher (maximaler) Dämpfung und seinem Zustand mit niedriger (minimaler) Dämpfung definiert ist. Um eine gleichmäßige Signalamplitude innerhalb eines definierten Frequenzbereichs in einem Mikrowellensystem zu haben, ohne die Systemkosten und die Systemkomplexität zu beeinflussen, ist es wünschenswert, daß die Dämpfungsstufe als Funktion der Frequenz oder die Frequenzantwort des Dämp fungsglieds 10 konstant und unabhängig von der Frequenz des Signals ist, die an das Dämpfungsglied angelegt wird, und zwar innerhalb des Frequenzbereichs. Wenn die Frequenzant wort nicht flach oder konstant ist, wird oft von außen eine Frequenzkompensation an das Dämpfungsglied 10 angelegt, wo durch die Kosten und die Komplexität von Mikrowellensystemen erhöht werden, in denen das Dämpfungsglied 10 verwendet wird. Die Synthesizer-Mikrowellensignalquelle HP8360, die von der Hewlett-Packard Company kommerziell erhältlich ist, verwendet einen Kalibrationsalgorithmus, um eine frequenzab hängige Korrekturtabelle zu erzeugen, die verwendet wird, um die Variationen der Amplitude des Signals an dem Ausgang des Geräts, die teilweise durch die nicht-flache Frequenzantwort des Dämpfungsglieds des Geräts bewirkt werden, zu kompensie ren.

Aufgrund der Auswirkungen der parasitären Impedanzen in dem Dämpfungsglied 10 ist ungünstigerweise die Frequenzantwort 7 nicht konstant, wodurch der Dämpfungswert in dem Zustand mit hoher Dämpfung mit der Frequenz variiert, wie es in Fig. 3 gezeigt ist. Typischerweise nimmt der Dämpfungswert in dem Zustand hoher Dämpfung ab, während die Frequenz des Signals, die an das Dämpfungsglied 10 angelegt wird, ansteigt, wo durch eine nach oben gerichtete Neigung der Frequenzantwort 7 des bekannten Festkörperstufendämpfungsglieds 10 erzeugt wird. Diese nach oben gerichtete Neigung in der Frequenzant wort wird zwei parasitären Impedanzen zugeschrieben, die in Fig. 1 gezeigt sind, nämlich der parasitären Induktivität L1 und der parasitären Kapazität Cap1. Die parasitäre Kapazität Cap1 ist aufgrund der Drain-zu-Source-Kapazität des FET-Schalters S1 vorhanden. Sobald die Frequenz des Signals, das an den Eingang 1 angelegt wird, zunimmt, nimmt der Strom in der Kapazität Cap1 zu, wodurch die Impedanz verringert wird, die durch die Serienwiderstände R1 und R2 in dem Serienarm 13 des T-Netzwerks, das zwischen dem Eingang 1 und dem Ein gang 2 positioniert ist, geschaffen wird. Die parasitäre In duktivität L1 ist aufgrund der inhärenten Induktivität des leitfähigen Wegs zwischen dem Parallelwiderstand R3 und der Masseebene GND1 des GaAs-ICs vorhanden. Sobald die Frequenz des Signals, das an den Eingang 1 angelegt wird, zunimmt, nimmt die Impedanz in dem Parallelarm 15 des T-Widerstands netzwerks aufgrund der Induktivität L1 zu. Diese Abnahme der Impedanz in dem Serienarm 13 kombiniert mit der Zunahme der Impedanz in dem Parallelarm 15 erzeugt eine nach oben ge richtete Neigung der Frequenzantwort 7 des Festkörperstufen dämpfungsglieds 10, wie es in Fig. 3 gezeigt ist.

Die Auswirkung der Neigung in der Frequenzantwort wird in Mikrowellensystemen verschlimmert, in denen mehrere Dämp fungsglieder 10 seriell kaskadiert sind, um Dämpfungsglieder mit mehreren Dämpfungsstufen zu bilden. Die Neigungen jedes Dämpfungsglieds 10 in der Kaskade addieren sich (in dB), um eine Gesamtneigung zu bilden, die gleich der Summe der ein zelnen Neigungen ist. Wenn zwei Dämpfungsglieder 10, von de nen jedes eine 10-dB-Dämpfungsstufe hat, kaskadiert werden, wird ein Stufendämpfungsglied mit Dämpfungsstufen von 0 dB, 10 dB und 20 dB gebildet. Wenn jedes Dämpfungsglied 10 eine Neigung von 1 dB in dem Frequenzbereich zwischen 1 und 5 GHz hat, ist die gesamte Frequenzneigung des kaskadierten Paars die Summe der Neigungen oder 2 dB in dem Frequenzbereich zwischen 1 und 5 GHz.

Fig. 2A zeigt ein monolithisches Stufendämpfungsglied 20 mit interner Frequenzkompensation, das gemäß einem ersten bevor zugten Ausführungsbeispiel der vorliegenden Erfindung aufge baut ist. Die interne Frequenzkompensation wird durch einen FET-Schalter S5 geschaffen und erzeugt eine flache Frequenz antwort über einem definierten Frequenzbereich. Das mono lithische Stufendämpfungsglied 20, das als ein GaAs-IC her gestellt ist, umfaßt ein T-Widerstandsnetzwerk, das Serien widerstände R4 und R5, die einen Serienarm 23 bilden, und einen Parallelwiderstand R6 aufweist, der einen Parallelarm 25 des T-Widerstandsnetzwerks bildet. Der FET-Schalter S3 ist parallel zu den Serienwiderständen R4 und R5 zwischen einem Eingang 3 und einem Ausgang 4 geschaltet, während der FET-Schalter S4 seriell zu dem Parallelwiderstand R6 ge schaltet ist. Der FET-Schalter S5 ist parallel zu dem Paral lelwiderstand R6 geschaltet. Die FET-Schalter S3 und S5 wer den durch eine Steuerleitung C3 gesteuert, die eine Spannung zu den Gates G3 und G5 durch Gatewiderstände Rg3 bzw. Rg5 liefert. Der FET-Schalter S4 wird durch eine Steuerleitung C4 gesteuert, welche eine Spannung zu dem Gate G4 durch den Gatewiderstand Rg4 liefert.

Fig. 2B zeigt die Ersatzschaltung für das monolithische Stu fendämpfungsglied 20 in seinem Zustand mit niedriger Dämp fung. Wenn eine positive Spannung an die Steuerleitung C3 angelegt wird, wird der FET-Schalter S3 eingeschaltet, und es existiert ein niedriger Widerstand zwischen dem Drain und der Source des FET-Schalters S3, die durch einen Kurzschluß 21 zwischen dem Eingang 3 und dem Ausgang 4 des monolithi schen Stufendämpfungsglieds 20 modelliert ist. Der FET-Schalter S5 ist ebenfalls durch die positive Spannung, die an die Steuerleitung C3 angelegt ist, geschlossen, wodurch eine niedrige Impedanz zwischen dem Drain und der Source des FET-Schalters S5 geschaffen ist. Diese niedrige Impedanz wird ebenfalls als ein Kurzschluß 22 modelliert, der paral lel zu dem Parallelwiderstand R6 verläuft. Wenn eine negati ve Spannung an die Steuerleitung C4 angelegt wird, wird der FET-Schalter S4 geöffnet, und es existiert eine hohe Impe danz zwischen dem Drain und der Source des FET-Schalters S4, die durch die Kapazität Cap4 modelliert ist. Wenn somit die Steuerleitung C3 positiv und die Steuerleitung C4 negativ sind, existieren eine niedrige Impedanz in dem Serienarm 23 des T-Widerstandsnetzwerks und eine hohe Impedanz in dem Parallelarm 25, wodurch eine minimale Dämpfung für elektri sche Signale zwischen dem Eingang 3 und dem Ausgang 4 ge schaffen ist. Die Auswirkung des FET-Schalters S5 in dem Zu stand mit niedriger Dämpfung wird minimiert, da die Impedanz in dem Parallelarm 25 des T-Widerstandsnetzwerks durch die hohe Impedanz dominiert ist, die durch die Kapazität Cap4 geschaffen ist.

Der Gatewiderstand Rg5 ist mit der Steuerleitung C3 verbun den gezeigt, um die Anzahl von Steuerleitungen zu dem mono lithischen Stufendämpfungsglied 20 zu reduzieren. Alternativ wird die Spannung, die dem Gate G5 des FET-Schalters S5 zu geführt wird, unabhängig über eine Steuerleitung (nicht ge zeigt) gesteuert, die von der Steuerleitung C3 getrennt ist. Die interne Frequenzkompensation wird geschaffen, solange der FET-Schalter S5 in dem Zustand mit hoher Dämpfung des monolithischen Stufendämpfungsglieds 20 offen ist, unabhän gig davon, ob der FET-Schalter S5 in dem Zustand mit niedri ger Dämpfung offen oder geschlossen ist.

Fig. 2C zeigt die Ersatzschaltung für das monolithische Stu fendämpfungsglied 20 in seinem Zustand mit hoher Dämpfung. Wenn eine positive Spannung an die Steuerleitung C1 angelegt ist, wird der FET-Schalter S4 geschlossen und es existiert eine niedrige Impedanz zwischen dem Drain und der Source des FET-Schalters S4, die durch einen Kurzschluß 24 zwischen den Serienwiderständen R4 und R5 und dem Parallelwiderstand R6 modelliert ist. Wenn eine negative Spannung an die Steuer leitung C3 angelegt wird, wird der FET-Schalter S3 geöffnet, und es existiert eine hohe Impedanz zwischen dem Drain und der Source des FET-Schalters S3, die durch einen Kondensator Cap3 zwischen dem Eingang 3 und dem Ausgang 4 modelliert ist. Der Kondensator Cap3 stellt die parasitäre Drain-zu- Source-Kapazität des FET-Schalters S3 dar. Die negative Spannung, die an die Steuerleitung C3 angelegt ist, bewirkt ferner, daß der FET-Schalter S5 geöffnet wird. Dies liefert eine hohe Impedanz zwischen dem Drain und der Source des FET-Schalters S5, die durch eine Kapazität C_comp modelliert ist, die parallel zu dem Parallelwiderstand R6 geschaltet ist. Somit existiert, wenn die Steuerleitung C3 negativ ist, und wenn die Steuerleitung C4 positiv ist, eine Dämpfung für elektrische Signale zwischen dem Eingang 3 und dem Ausgang 4. Der Dämpfungswert wird durch die Serienwiderstände R4 und R5 und durch den Parallelwiderstand R6 bestimmt.

Die Kapazität C_comp ist ausgewählt, um eine konstante Fre quenzantwort für das monolithische Stufendämpfungsglied in seinem Zustand mit hoher Dämpfung zu schaffen. Die Kapazität C_comp erniedrigt die Impedanz des Parallelarms 25 des T-Wi derstandsnetzwerks, wenn die Frequenz eines elektrischen Si gnals, das an das monolithische Stufendämpfungsglied 20 an gelegt wird, zunimmt. Dies wirkt der Zunahme der Impedanz des Parallelarms 25 aufgrund einer parasitären Induktivität L2, die in dem leitfähigen Weg zwischen dem Parallelwider stand R6 und einer Masseebene GND2 des GaAs-ICs vorhanden ist, entgegen. Die Kapazität C_comp wirkt ferner der Abnahme der Impedanz in dem Serienarm 23 entgegen, sobald die Fre quenz aufgrund der Kapazität Cap3 des FET-Schalters S3 zu nimmt. Somit kompensiert die Kapazität C_comp die nach oben gerichtete Neigung der Frequenzantwort, die die Kapazität Cap3 und die parasitäre Induktivität L2 in der Abwesenheit der Kapazität C_comp bewirken würden. Der Wert der Kapazität C_comp hängt von der Gatebreite des Gates G5 ab, die verwen det wird, um den FET-Schalter S5 zu bilden. Die Gatebreite des Gatters G5 des FET-Schalters S5 wird basierend auf dem Wert der parasitären Induktivität L2 und der parasitären Kapazität Cap3 ausgewählt, um die Zunahme der Impedanz des Parallelarms 25 und die Abnahme der Impedanz des Serienarms 23 zu kompensieren, sobald die Frequenz des elektrischen Signals, das an das monolithische Stufendämpfungsglied 20 angelegt wird, zunimmt. Die resultierende Frequenzantwort ist flach oder konstant, und zwar in dem definierten in teressierenden Frequenzbereich.

Fig. 3 zeigt die Frequenzantwort des monolithischen Stufen dämpfungsglieds 20 mit interner Frequenzkompensation. Die Frequenzantwort 9 des monolithischen Stufendämpfungsglied ist innerhalb von 0,3 dB für Frequenzen kleiner als 7 GHz flach. Im Vergleich dazu weist die Frequenzantwort 7 eines bekannten Festfrequenzstufendämpfungsglieds 10 eine Fre quenzneigung über 1,7 dB in dem gleichen Frequenzbereich auf.

Fig. 4A zeigt ein monolithisches Stufendämpfungsglied 40 mit interner Frequenzkompensation, das gemäß einem zweiten Aus führungsbeispiel der vorliegenden Erfindung aufgebaut ist. Die interne Frequenzkompensation wird durch einen FET-Schal ter S8 und durch einen FET-Schalter S9 geschaffen, welche eine flache Frequenzantwort über einem definierten Frequenz bereich erzeugen. Das monolithische Stufendämpfungsglied 40, das als ein GaAs-IC hergestellt ist, umfaßt ein Pi-Wider standsnetzwerk, das einen Serienwiderstand R7, der einen Serienarm 33 bildet, und Parallelwiderstände R8 und R9 auf weist, die Parallelarme 35 des Pi-Widerstandsnetzwerks bil den. Der FET-Schalter S7 ist parallel zu dem Serienwider stand R7 zwischen einem Eingang 5 und einem Ausgang 6 ge schaltet, während FET-Schalter S10 und S11 seriell zu den Parallelwiderständen R8 bzw. R9 geschaltet sind. Die FET-Schalter S8 und S9 sind parallel zu den Parallelwiderständen R8 bzw. R9 geschaltet. Die FET-Schalter S7, S8 und S9 werden durch eine Steuerleitung C7 gesteuert, die eine Spannung an Gates G7, G8 bzw. G9 über Gatewiderstände Rg7, Rg8 bzw. Rg9 anlegt. Die FET-Schalter S10 und S11 werden durch eine Steu erleitung C8 gesteuert, welche eine Spannung zu den Gates G10 und G11 über Gatewiderstände Rg10 bzw. Rg11 liefert.

Fig. 4B zeigt die Ersatzschaltung für das monolithische Stu fendämpfungsglied 40 in seinem Zustand mit niedriger Dämp fung. Wenn eine positive Spannung an die Steuerleitung C7 angelegt wird, wird der FET-Schalter 57 geschlossen, und es existiert ein kleiner Widerstand zwischen dem Drain und der Source des FET-Schalters S7, die durch einen Kurzschluß 31 zwischen dem Eingang 5 und dem Ausgang 6 des monolithischen Stufendämpfungsglieds 40 modelliert ist. Die FET-Schalter S8 und S9 werden ebenfalls durch die positive Spannung ge schlossen, die an die Steuerleitung C7 angelegt wird, wo durch niedrige Impedanzen zwischen dem Drain und der Source der FET-Schalter S8 und S9 geliefert werden. Diese niedrigen Impedanzen werden ebenfalls als Kurzschlüsse 32 und 34, die parallel zu den Parallelwiderständen R8 bzw. R9 angeordnet sind, modelliert. Wenn eine negative Spannung an die Steuer leitung C8 angelegt ist, werden die FET-Schalter S10 und S11 geöffnet, und es existiert eine hohe Impedanz zwischen dem Drains und den Source-Anschlüssen der FET-Schalter S10 und S11, die durch Kapazitäten Cap10 bzw. Cap11 modelliert wer den. Somit existieren eine niedrige Impedanz in dem Serien arm 33 des Pi-Widerstandsnetzwerks und hohe Impedanzen in den Parallelarmen 35, wenn die Steuerleitung C7 positiv ist, und wenn die Steuerleitung C8 negativ ist, wodurch eine minimale Dämpfung für elektrische Signale zwischen dem Eingang 5 und dem Ausgang 6 geschaffen ist. Die Auswirkung der FET-Schalter S8 und S9 in dem Zustand mit niedriger Impedanz ist minimiert, da die Impedanz in jedem Parallelarm 35 des Pi-Widerstandsnetzwerks durch die hohe Impedanz dominiert wird, die durch die Kapazitäten Cap10 und Cap11 geschaffen wird.

Fig. 4C zeigt die Ersatzschaltung für das monolithische Stu fendämpfungsglied 40 in seinem Zustand mit hoher Dämpfung. Wenn eine positive Spannung an die Steuerleitung C8 angelegt wird, werden die FET-Schalter S10 und S11 geschlossen und es existiert niedrige Impedanzen zwischen den Drains und den Source-Anschlüssen der FET-Schalter S10 und S11, die durch Kurzschlüsse 36 und 38 zwischen dem Serienwiderstand R7 und den Parallelwiderständen R8 bzw. R9 modelliert wird. Wenn eine negative Spannung an die Steuerleitung C7 angelegt wird, wird der FET-Schalter S7 geöffnet, und es existiert eine hohe Impedanz zwischen dem Drain und der Source des FET-Schalters S7, die durch einen Kondensator Cap7 zwischen dem Eingang 5 und dem Ausgang 6 modelliert wird. Die negati ve Spannung, die an die Steuerleitung C7 angelegt wird, be wirkt ferner, daß die FET-Schalter S8 und S9 geöffnet wer den. Dies liefert eine hohe Impedanz zwischen dem Drain und der Source der FET-Schalter S8 und S9, die durch die Kapazi tät C_comp8 bzw. C_comp9 modelliert werden, die zu den Pa rallelwiderständen R8 bzw. R9 parallel geschaltet sind. Wenn die Steuerleitung C7 somit negativ ist, und wenn die Steuer leitung C8 positiv ist, existiert eine Dämpfung für elektri sche Signale zwischen dem Eingang 5 und dem Ausgang 6.

Die Kapazitäten C_comp8 und C_comp9 können ausgewählt werden, um eine konstante Frequenzantwort für das monolithische Stu fendämpfungsglied 40 in diesem Zustand mit hoher Dämpfung zu schaffen. Die Kapazitäten C_comp8 und C_comp9 verringern die Impedanzen der Parallelarme 35 des Pi-Widerstandsnetzwerks, sobald die Frequenz des elektrischen Signals, das an das mo nolithische Stufendämpfungsglied 40 angelegt wird, zunimmt. Dies wirkt der Zunahme der Impedanz in dem Parallelarmen 35 aufgrund von parasitären Induktivitäten L3 und L4, die den leitfähigen Wegen zwischen jedem Parallelwiderstand R8 und R9 und einer Masseebene GND3 des GaAs-ICs inhärent sind, entgegen. Die Kapazitäten C_comp8 und C_comp9 wirken ferner der Abnahme der Impedanz in dem Serienarm 33 mit einer Zu nahme der Frequenz aufgrund der Kapazität Cap7 des FET-Schalters S7 entgegen. Somit kompensieren die Kapazitäten C_comp8 und C_comp9 die nach oben gerichtete Neigung der Fre quenzantwort, die die Kapazität Cap7 und die parasitären In duktivitäten L3 und L4 in der Abwesenheit der Kapazitäten C_comp8 und C_comp9 bewirken würde. Die Werte der Kapazitäten C_comp8 und C_comp9 hängen von den Gatebreiten der Gates G8 und G9 ab, die verwendet werden, um die FET-Schalter S8 bzw. S9 zu bilden. Die Gatebreiten jedes Gates G8 und G9 werden basierend auf dem Wert der parasitären Induktivitäten L3 und L4 und der parasitären Kapazität Cap7 ausgewählt, um die Zu nahme der Impedanz jedes Parallelarms 35 und die Abnahme der Impedanz des Serienarms 33 zu kompensieren, während die Fre quenz des elektrischen Signals, das an das monolithische Stufendämpfungsglied 40 angelegt wird, zunimmt. Die resul tierende Frequenzantwort ist über dem definierten interes sierenden Frequenzbereich flach oder konstant.

Fig. 5 zeigt ein Multizellen-Dämpfungsglied 30, das gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegen den Erfindung aufgebaut ist. Das Multizellen-Dämpfungsglied 30 umfaßt drei monolithische Stufendämpfungsglieder 20, von denen jedes eine interne Frequenzkompensation besitzt, und die seriell gekoppelt sind. Die drei monolithischen Stufen dämpfungsglieder 20 sind als eine einzige GaAs-IC herge stellt und liefern mehrere Dämpfungszustände, um die Ampli tude von angelegten elektrischen Signalen in mehreren Dämp fungsstufen zu steuern. Jedes monolithische Stufendämpfungs glied 20 weist einen Stufendämpfungswert von 5 dB auf, wo durch eine Auswahl von Dämpfungsstufen von 0 dB, 5 dB, 10 dB und 15 dB zwischen dem Eingang 3 und dem Ausgang 4 des Mul tizellen-Dämpfungsglieds 30 abhängig von den Spannungen, die an die Steuerleitungen C3, C4 und C5 angelegt werden, ge schaffen ist. Die Steuersignalleitungen C3, C4 und C5 der verschiedenen monolithischen Stufendämpfungsglieder 20 kön nen gekoppelt werden, um die Anzahl der Steuersignalverbin dungen mit der GaAs-IC zu reduzieren. Obwohl die monolithi schen Stufendämpfungsglieder 20, die T-Widerstandsnetzwerke verwenden, gezeigt sind, kann das Multizellen-Stufendämp fungsglied 30 ebenfalls durch Koppeln von monolithischen Stufendämpfungsgliedern 40 mit Pi-Widerstandsnetzwerken auf gebaut sein.

Bei jedem Ausführungsbeispiel der vorliegenden Erfindung kann ein fester Kondensator mit dem geeigneten Wert in die monolithischen Stufendämpfungsglieder 20, 40 aufgenommen werden, um die Frequenzkompensation zu liefern. Aufgrund der Toleranzen der dielektrischen Konstanten und der dielektri schen Dicken der GaAs-IC-Herstellung kann jedoch der exakte Wert eines Kondensators schwierig zu steuern sein. Variatio nen der Werte von festen Kondensatoren reduzieren die Chip erträge und erhöhen die Kosten der GaAs-ICs. Bei der vorlie genden Erfindung wird die interne Frequenzkompensation durch die Drain-zu-Source-Kapazität eines FET-Schalters geschaf fen, die durch Abstimmen der Gatebreite des Gates des FET-Schalters präzise gesteuert wird. Die Herstellung von mono lithischen Stufendämpfungsgliedern 20, 40 unter Verwendung der Drain-zu-Source-Kapazität eines FET-Schalters verein facht die GaAs-IC-Herstellungsverfahren, verbessert die Chiperträge und reduziert die Herstellungskosten von mono lithischen Stufendämpfungsgliedern.

Bei der vorliegenden Erfindung reduzieren monolithische Stu fendämpfungsglieder mit interner Frequenzkompensation die Kosten und die Komplexität von Mikrowellensystemen. Die mo nolithischen Stufendämpfungsglieder mit interner Frequenz kompensation können unter Verwendung von T- oder Pi-Wider standsnetzwerken gebildet werden. Die monolithischen Stufen dämpfungsglieder können ebenfalls seriell gekoppelt werden, um Multizellen-Stufendämpfungsglieder zu bilden, welche meh rere Dämpfungszustände haben.

Claims

1. Monolithisches Stufendämpfungsglied (20) mit einem Ein gang (3), mit einem Ausgang (4), mit einer Masse (GND2) und mit einem definierten Frequenzbereich, wobei das monolithische Stufendämpfungsglied (20) die Amplitude eines elektrischen Signals, das an den Eingang (3) an gelegt wird, gemäß einem ersten Dämpfungszustand und gemäß einem zweiten Dämpfungszustand innerhalb des de finierten Frequenzbereichs steuert, wobei das mono lithische Stufendämpfungsglied folgende Merkmale auf weist:
ein Paar von Widerständen (R4, R5), die seriell zwi schen dem Eingang (3) und dem Ausgang (4) gekoppelt sind;
einen ersten elektronischen Schalter (S3), der zwischen dem Eingang (3) und dem Ausgang (4) gekoppelt ist;
einen zweiten elektronischen Schalter (S4) mit einem ersten Anschluß und mit einem zweiten Anschluß, wobei der erste Anschluß mit dem Paar von Widerständen (R4, R5) gekoppelt ist;
einen dritten Widerstand (R6), der zwischen dem zweiten Anschluß des zweiten elektronischen Schalters (S4) und einem leitfähigen Weg zu der Masse (GND2) gekoppelt ist, wobei der leitfähige Weg eine parasitäre Indukti vität (L2) aufweist;
einen FET-Schalter (S5) mit einem leitenden Zustand und mit einem nicht-leitenden Zustand und mit einer Drain zu-Source-Kapazität (C_comp), der parallel zu dem drit ten Widerstand (R6) gekoppelt ist; und
wobei der zweite Dämpfungszustand aktiviert ist, wenn der erste elektronische Schalter (S3) geschlossen ist und der zweite elektronische Schalter (S4) offen ist, und wobei der erste Dämpfungszustand aktiviert ist, wenn der erste elektronische Schalter (S3) offen ist und wenn der zweite elektronische Schalter (S4) ge schlossen ist, und wenn sich der FET-Schalter (S5) in dem nicht-leitenden Zustand befindet.

2. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 1, bei dem die Drain-zu-Source-Kapazität (C_comp) durch die Gatelänge des FET-Schalters eingestellt ist.

3. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 2, bei dem die Gatebreite eingestellt ist, um eine kon stante Dämpfung für die elektrischen Signale zu lie fern, die an den Eingang angelegt werden, wenn der er ste Dämpfungszustand aktiviert ist.

4. Monolithisches Stufendämpfungsglied (20) mit einem Ein gang (3), mit einem Ausgang (4), mit einer Masse (GND2) und mit einem definierten Frequenzbereich, wobei das monolithische Stufendämpfungsglied (20) die Amplitude eines elektrischen Signals innerhalb des Frequenzbe reichs gemäß einem ersten Dämpfungszustand und gemäß einem zweiten Dämpfungszustand steuert, wobei das mono lithische Stufendämpfungsglied (20) folgende Merkmale aufweist:
eine Serienimpedanz mit folgenden Merkmalen:
einem ersten Widerstand (R4) und einem zweiten Widerstand (R5), die seriell zwischen dem Eingang (3) und dem Ausgang (4) gekoppelt sind; und
einem ersten Schalter (S3), der zwischen dem Ein gang und dem Ausgang gekoppelt ist;
eine Parallelimpedanz, die einen zweiten Schalter (S4) und einen dritten Widerstand (R6), die seriell gekop pelt sind, aufweist, wobei die Parallelimpedanz zwi schen dem ersten Widerstand (R4) und dem zweiten Wider stand (R5) und zu einem leitfähigen Weg zu der Masse (GND2) gekoppelt ist, wobei der erste Dämpfungszustand durch Öffnen des ersten Schalters (S3) und durch Schließen des zweiten Schalters (S4) aktiviert ist; und
ein Frequenzkompensationselement (S5), das einen Strom durch den dritten Widerstand (R6) proportional zu der Frequenz des angelegten elektrischen Signals reduziert, wenn der erste Dämpfungszustand aktiviert ist.

5. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 4, bei dem der zweite Dämpfungszustand aktiviert ist, wenn der erste Schalter (S3) geschlossen ist, und wenn der zweite Schalter (S4) offen ist.

6. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 5, bei dem das Frequenzkompensationselement (S5) eine Ka pazität aufweist, die parallel zu dem dritten Wider stand (R6) geschaltet ist.

7. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 6, bei dem die Kapazität (C_comp) durch eine Drain-zu- Source-Kapazität eines FET-Schalters (S5) geschaffen ist.

8. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 7, bei dem der FET-Schalter (S5) offen ist, wenn der erste Dämpfungszustand aktiviert ist.

9. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 8, bei dem die Drain-zu-Source-Kapazität durch eine Gate breite des FET-Schalters (S5) gesteuert ist.

10. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 9, bei dem der erste Schalter (S3) ferner eine parasitäre Kapazität (C_comp) aufweist, während die Gatebreite des Feldeffekttransistors gemäß einer parasitären Indukti vität (L2) des leitfähigen Wegs und gemäß der parasitä ren Kapazität (C_comp) ausgewählt ist.

11. Monolithisches Stufendämpfungsglied (20) gemäß Anspruch 9, bei dem eine Mehrzahl von identischen monolithischen Stufenbaugliedern (20) seriell gekoppelt ist, um ein Multizellen-Stufendämpfungsglied (30) zu bilden.

12. Monolithisches Stufendämpfungsglied (40) mit einem de finierten Frequenzbereich, mit einem Eingang (5), mit einem Ausgang (6) und mit einer Masse (GND3), wobei das monolithische Stufendämpfungsglied (30) die Amplitude eines elektrischen Signals innerhalb des definierten Frequenzbereichs gemäß einem ersten Dämpfungszustand und gemäß einem zweiten Dämpfungszustand steuert, wobei das monolithische Stufendämpfungsglied folgende Merkma le aufweist:
einen Serienwiderstand (R7), der zwischen dem Eingang (5) und dem Ausgang (6) gekoppelt ist;
einen Serienschalter (S7), der zwischen dem Eingang (5) und dem Ausgang (6) gekoppelt ist;
einen ersten Parallelschalter (S10) mit einem ersten Anschluß und mit einem zweiten Anschluß, wobei der er ste Anschluß mit dem Eingang (5) gekoppelt ist;
einen ersten Parallelwiderstand (R8), der zwischen dem zweiten Anschluß des ersten Parallelschalters (S10) und einem ersten leitfähigen Weg zu der Masse (GND3) gekop pelt ist, wobei der erste leitfähige Weg eine erste pa rasitäre Induktivität (L3) hat;
einen zweiten Parallelschalter (S11) mit einem ersten Anschluß und mit einem zweiten Anschluß, wobei der er ste Anschluß mit dem Ausgang (6) gekoppelt ist;
einen zweiten Parallelwiderstand (R9), der zwischen dem zweiten Anschluß des zweiten Parallelschalters (S11) und einem zweiten leitfähigen Weg zu der Masse gekop pelt ist, wobei der zweite leitfähige Weg eine zweite parasitäre Induktivität (L4) aufweist;
einen ersten FET-Schalter (S8) mit einem leitenden Zu stand und mit einem nicht-leitenden Zustand und mit ei ner Drain-zu-Source-Kapazität, die parallel zu dem er sten Parallelwiderstand (R8) gekoppelt ist;
einen zweiten FET-Schalter (S9) mit einem leitenden Zu stand und mit einem nicht-leitenden Zustand und mit ei ner Drain-zu-Source-Kapazität, die zu dem zweiten Pa rallelwiderstand (R9) parallel gekoppelt ist; und
wobei der zweite Dämpfungszustand aktiviert ist, wenn der Serienschalter (S7) geschlossen ist und wenn der erste und der zweite Parallelschalter (S10, S11) offen sind, und wobei der erste Dämpfungszustand aktiviert ist, wenn der Serienschalter (S7) offen ist und wenn der erste und der zweite Parallelschalter (S10, S11) geschlossen sind, und wenn der erste und der zweite FET-Schalter (S8, S9) offen sind.

13. Monolithisches Stufendämpfungsglied (40) gemäß Anspruch 12, bei dem die Drain-zu-Source-Kapazität des ersten FET-Schalters (S8) durch die Gatebreite des ersten FET-Schalters (S8) eingestellt ist, und bei dem die Drain zu-Source-Kapazität des zweiten FET-Schalters (S9) durch die Gatebreite des zweiten FET-Schalters (S9) eingestellt ist.

14. Monolithisches Stufendämpfungsglied (40) gemäß Anspruch 13, bei dem die Gatebreite des ersten FET-Schalters (S8) und die Gatebreite des zweiten FET-Schalters (S9) ein gestellt sind, um eine konstante Dämpfung für die elek trischen Signale zu liefern, die an den Eingang (5) an gelegt werden, wenn der erste Dämpfungszustand freige geben ist.