DE19503389A1 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung einer HalbleitervorrichtungInfo
- Publication number
- DE19503389A1 DE19503389A1 DE19503389A DE19503389A DE19503389A1 DE 19503389 A1 DE19503389 A1 DE 19503389A1 DE 19503389 A DE19503389 A DE 19503389A DE 19503389 A DE19503389 A DE 19503389A DE 19503389 A1 DE19503389 A1 DE 19503389A1
- Authority
- DE
- Germany
- Prior art keywords
- oxide layer
- layer pattern
- silicon substrate
- area
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000001681 protective effect Effects 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 2
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
Die vorliegende Erfindung betrifft allgemein ein Verfahren
zur Herstellung einer Halbleitervorrichtung, wobei insbesonde
re ein Kurzschluß zwischen einem Siliziumsubstrat und einer
Metallverdrahtung verhindert werden soll, welcher auftreten
kann, wenn die Metallverdrahtung in Kontakt mit einer leit
fähigen Verdrahtung gelangt.
Die Hochintegration einer DRAM-Zelle macht es erforderlich,
daß Muster so fein wie möglich ausgebildet werden, und daher
verringern sich die Herstellungstoleranzen beim Layout auf
ein minimales Ausmaß. Es bestehen daher große Schwierigkeiten,
unter anderem feine Kontakte auszurichten.
Zum besseren Verständnis des technischen Hintergrunds der vor
liegenden Erfindung wird allgemein eine konventionelle Halb
leiterspeichervorrichtung zusammen mit deren Herstellungsvor
gang im Zusammenhang mit einigen Figuren beschrieben.
In Fig. 4 ist ein Layout dargestellt, bei welchem ein Kontakt
von Metallverdrahtungen mit einer Gate-Elektrode vorgesehen
ist. Wie aus dieser Figur hervorgeht, gelangt ein vergrößer
ter Gate-Elektrodenbereich 4, welcher einen MOSFET ausbildet,
zusammen mit einem Source-Bereich 5 und einem Drain-Bereich
6, in Kontakt mit einer Metallverdrahtung 10 an einem Kontakt
bereich 20, der an einem Kantenbereich des vergrößerten Gate-
Elektrodenbereiches 4 vorgesehen ist. Bei diesem Layout ist
eine Fehlausrichtung dargestellt, bei welcher der Kontakt
bereich 10 die Gate-Elektrode 4 überlappt, wenn die Kontakt
masken ausgerichtet sind.
In Fig. 5 ist eine Querschnittsdarstellung eines Verfahrens
nach dem Stand der Technik zur Ausbildung eines Kontakts ei
ner Metallverdrahtung dargestellt, wobei der Querschnitt all
gemein entlang der Linie I-I von Fig. 4 verläuft. Für den
Kontakt gemäß dem Verfahren nach dem Stand der Technik wird
zuerst eine Feldoxidschicht 2 auf einem Bereich eines Sili
ziumsubstrats 1 ausgebildet, und dann läßt man eine Gate-Oxid
schicht 3 auf einem aktiven Bereich des Siliziumsubstrats auf
wachsen. Daraufhin wird eine Gate-Elektrode 4 auf der Gate-
Oxidschicht 3 auf solche Weise ausgebildet, daß sie sich über
die Feldoxidschicht 2 erstreckt und diese überlappt. Darauf
hin wird ein Isolierfilm 7 als Schutz-Zwischenschicht über
der sich ergebenden Anordnung abgelagert. Daraufhin wird der
Zwischenschicht-Isolierfilm 7 selektiv geätzt, mit Hilfe ei
ner Kontaktmaske, um ein Kontaktloch auszubilden, und dann
wird eine Metallverdrahtung 10 hergestellt.
Es wird darauf hingewiesen, daß das Feldoxid infolge einer
Fehlausrichtung der Kontaktmaske freigelegt wird, und daher
′bei der selektiven Ätzung geätzt wird. Dies führt dazu, daß
das gebildete Kontaktloch das Siliziumsubstrat freilegt, was
dazu führt, daß die Metallverdrahtung in einen ungewünschten
Kontakt mit dem Siliziumsubstrat gelangt. Daher fällt die
sich ergebende Halbleitervorrichtung aus, die nach dem Ver
fahren nach dem Stand der Technik hergestellt wurde.
Ein Vorteil der vorliegenden Erfindung besteht daher in der
Überwindung der beim Stand der Technik auftretenden Schwierig
keiten, und in der Bereitstellung eines Verfahrens zur Her
stellung einer Halbleitervorrichtung, bei welchem ein Kontakt
von Metallverdrahtungen mit einem Siliziumsubstrat verhindert
wird.
Gemäß der vorliegenden Erfindung werden die voranstehend
geschilderten Vorteile durch ein Verfahren zur Herstellung
einer Halbleitervorrichtung mit folgenden Schritten erzielt:
Ausbildung einer Feldoxidschicht auf einem vorbestimmten
Bereich eines Siliziumsubstrats; Ausbildung eines leitfähi
gen Schichtmusters auf solche Weise, daß es mit der Feldoxid
schicht überlappt, wobei das leitfähige Schichtmuster gegen
über dem Siliziumsubstrat isoliert ist; Ausbildung eines
Schutz-Zwischenschicht-Isolierfilms über der sich ergebenden
Anordnung; Ätzen eines Kontaktbereichs des Zwischenschicht-
Isolierfilms zur Ausbildung eines Kontaktloches, welches ei
nen Bereich des leitfähigen Schichtmusters freilegt, wobei
ein Bereich der Feldoxidschicht infolge einer Fehlausrichtung
der Kontaktmaske geätzt wird, und ein Bereich des Silizium
substrats durch das Kontaktloch freigelegt wird; selektives
Ablagern von Epitaxie-Einkristallsilizium auf dem freigeleg
ten Bereich des Siliziumsubstrats; Oxidieren des Epitaxie-
Einkristallsiliziums zu einer vorbestimmten Dicke, zur Aus
bildung einer Oxidschicht; und Herstellung einer Metallver
drahtung, die elektrisch mit dem leitfähigen Schichtmuster
verbunden ist, und elektrisch gegenüber dem Siliziumsubstrat
isoliert ist.
Die Erfindung wird nachstehend anhand zeichnerisch dargestell
ter Ausführungsbeispiele näher erläutert, aus welchen weitere
Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 4 ein schematisches Layout, welches einen Kontakt von
Metallverdrahtungen mit einer Gate-Elektrode in einer
Halbleitervorrichtung zeigt;
Fig. 5 eine schematische Querschnittsansicht zur Erläuterung
eines konventionellen Verfahrens zur Herstellung einer
Halbleitervorrichtung, entlang der Linie I-I von Fig.
4; und
Fig. 1 bis 3 schematische Querschnittsansichten, welche ein
Verfahren zur Herstellung einer Halbleitervorrichtung
gemäß der vorliegenden Erfindung zeigen, wobei der
Querschnitt entlang der Linie I-I von Fig. 4 verläuft.
Der Einsatz der bevorzugten Ausführungsformen der vorliegen
den Erfindung läßt sich am besten unter Bezugnahme auf die
beigefügten Zeichnungen verstehen, in welchen gleiche Bezugs
ziffern für die Bezeichnung gleicher oder entsprechender Tei
le verwendet werden.
In den Fig. 1 bis 3 ist ein Verfahren gemäß der vorliegenden
Erfindung zur Ausbildung einer Metallverdrahtung in einem
Kontaktloch in einem solchen Zustand gezeigt, in welchem eine
Fehlausrichtung hervorgerufen wird.
Fig. 1 ist ein Querschnitt, der allgemein entlang der Linie
I-I von Fig. 4 verläuft, nachdem ein Kontaktloch mit einer
Fehlausrichtung erzeugt wurde. Für das Kontaktloch wird zu
erst eine Feldoxidschicht 2 auf einem vorbestimmten Bereich
eines Siliziumsubstrats 1 ausgebildet, und dann läßt man eine
Gate-Oxidschicht 3 auf einem aktiven Bereich des Silizium
substrats 1 aufwachsen. Daraufhin wird eine Gate-Elektrode 4,
die durch eine Silizidschicht 12 abgedeckt ist, auf der Gate-
Elektrode 4 ausgebildet, abgedeckt durch eine Silizidschicht
12, die sich über die Feldoxidschicht 2 erstreckt und diese
überlappt. Daraufhin wird ein Schutz-Zwischenschicht-Isolier
film 7 über der sich ergebenden Anordnung abgelagert, worauf
ein Nitridfilm 8 mit einer Dicke von etwa 100 bis 1000 A auf
dem Zwischenschicht-Isolierfilm 7 ausgebildet wird, wobei sich
diese beiden Filme bezüglich der Selektivität in bezug auf
eine Ätzung unterscheiden. Daraufhin wird mit dem Nitridfilm
8 und dem Zwischenschicht-Isolierfilm 7 eine selektive Ätzung
durchgeführt, mit Hilfe einer Kontaktmaske, zur Ausbildung
eines Kontaktloches 30. Die Feldoxidschicht 2 wird durch eine
Fehlausrichtung der Kontaktmaske freigelegt, und daher bei
der selektiven Ätzung geätzt. Dies führt dazu, daß ein Ab
schnitt des Siliziumsubstrats 2 durch das Kontaktloch 30 frei
gelegt wird. In diesem Zusammenhang wird darauf hingewiesen,
daß die Silizidschicht 12 zur Verringerung des elektrischen
Widerstands der Gate-Elektrode 4 dient, und ihr Fehlen keine
Bedeutung hat.
Fig. 2 ist ein Querschnitt nach dem Zeitpunkt, an welchem
Epitaxie-Einkristallsilizium 9 selektiv auf dem Bereich des
Siliziumsubstrats 1 abgelagert wurde, der durch das Kontakt
loch 30 freigelegt wird, gefolgt vom Füllen durch eine Oxid
schicht 9′ bis hinauf zur Oberfläche der Feldoxidschicht 2.
Die Oxidschicht 9′ wird dadurch ausgebildet, daß Sauerstoff
atome, wie durch die Pfeile angedeutet, in das Epitaxie-Ein
kristallsilizium 9 hinein implantiert werden.
Fig. 3 ist ein Querschnitt, nachdem eine Metallschicht, bei
spielsweise Aluminium, auf solche Weise abgelagert wurde,
daß das Kontaktloch 30 gefüllt wird, gefolgt von einer Ätzung
der Metallschicht unter Verwendung einer Maske, zur Ausbil
dung einer Metallverdrahtung 10.
In Übereinstimmung mit der vorliegenden Erfindung kann die
Ausbildung des Nitridfilms 8 auf dem Zwischenschicht-Isolier
film 7 weggelassen werden.
Wie voranstehend geschildert kann das Problem eines Kurz
schlusses, bei welchem eine Metallverdrahtung in Kontakt mit
einem Bereich eines Siliziumsubstrats gelangt, wobei der Be
reich dann, wenn ein Kontaktloch ausgebildet wird, infolge
einer Fehlausrichtung der Maske für die Metallverdrahtung
freigelegt wird, durch Ausbildung einer Oxidschicht in einem
unteren Bereich des Kontaktloches verhindert werden.
Andere Merkmale, Vorteile und Ausführungsformen der Erfin
dung, die hier beschrieben wurde, werden Fachleuten auf die
sem Gebiet nach dem Lesen der voranstehenden Beschreibung
sofort deutlich werden. In diesem Zusammenhang wird darauf
hingewiesen, daß zwar spezifische Ausführungsformen der Er
findung mit beträchtlichen Einzelheiten beschrieben wurden,
jedoch Variationen und Abänderungen dieser Ausführungsformen
vorgenommen werden können, ohne vom Wesen und Umfang der vor
liegenden Erfindung abzuweichen, die sich aus der Gesamtheit
der vorliegenden Anmeldeunterlagen ergeben und von den bei
gefügten Patentansprüchen umfaßt sein sollen.
Claims (5)
1. Verfahren zur Herstellung einer Halbleitervorrichtung mit
folgenden Schritten:
Ausbildung einer Feldoxidschicht auf einem vorbestimmten Bereich eines Siliziumsubstrats;
Ausbildung eines leitfähigen Schichtmusters auf solche Weise, daß es die Feldoxidschicht überlappt, wobei das leitfähige Schichtmuster gegenüber dem Siliziumsubstrat isoliert ist
Ausbildung eines Schutz-Zwischenschicht-Isolierfilms über der sich ergebenden Anordnung;
Ätzen eines Kontaktbereichs des Zwischenschicht-Isolier films zur Ausbildung eines Kontaktloches, welches einen Bereich des leitfähigen Schichtmusters freilegt, wobei ein Bereich der Feldoxidschicht infolge einer Fehlausrichtung der Kontaktmaske geätzt wird, und ein Bereich des Silizium substrats durch das Kontaktloch freigelegt wird;
selektives Ablagern von Epitaxie-Einkristallsilizium auf dem freigelegten Bereich des Siliziumsubstrats Oxidieren des Epitaxis-Einkristallsiliziums zu vorbestimm ter Dicke, zur Ausbildung einer Oxidschicht; und
Ausbildung einer Metallverdrahtung, welche elektrisch mit dem leitfähigen Schichtmuster verbunden ist, und welche elektrisch gegenüber dem Siliziumsubstrat isoliert ist.
Ausbildung einer Feldoxidschicht auf einem vorbestimmten Bereich eines Siliziumsubstrats;
Ausbildung eines leitfähigen Schichtmusters auf solche Weise, daß es die Feldoxidschicht überlappt, wobei das leitfähige Schichtmuster gegenüber dem Siliziumsubstrat isoliert ist
Ausbildung eines Schutz-Zwischenschicht-Isolierfilms über der sich ergebenden Anordnung;
Ätzen eines Kontaktbereichs des Zwischenschicht-Isolier films zur Ausbildung eines Kontaktloches, welches einen Bereich des leitfähigen Schichtmusters freilegt, wobei ein Bereich der Feldoxidschicht infolge einer Fehlausrichtung der Kontaktmaske geätzt wird, und ein Bereich des Silizium substrats durch das Kontaktloch freigelegt wird;
selektives Ablagern von Epitaxie-Einkristallsilizium auf dem freigelegten Bereich des Siliziumsubstrats Oxidieren des Epitaxis-Einkristallsiliziums zu vorbestimm ter Dicke, zur Ausbildung einer Oxidschicht; und
Ausbildung einer Metallverdrahtung, welche elektrisch mit dem leitfähigen Schichtmuster verbunden ist, und welche elektrisch gegenüber dem Siliziumsubstrat isoliert ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
leitfähige Schichtmuster eine Gate-Elektrode ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
Kontaktloch hergestellt wird, nachdem ein Film abgelagert
wurde, dessen Selektivität bezüglich einer Ätzung sich von
jener eines Zwischenschicht-Isolierfilms unterscheidet.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
Epitaxie-Einkristallsilizium durch eine Ionenimplantierung
von Sauerstoffatomen oxidiert wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
leitfähige Schichtmuster mit einer Silizidschicht abgedeckt
wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940001957A KR950025908A (ko) | 1994-02-03 | 1994-02-03 | 반도체소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19503389A1 true DE19503389A1 (de) | 1995-08-24 |
DE19503389C2 DE19503389C2 (de) | 1997-09-11 |
Family
ID=19376706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19503389A Expired - Fee Related DE19503389C2 (de) | 1994-02-03 | 1995-02-02 | Verfahren zur Herstellung eines Kontaktes in einer Halbleitervorrichtung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5536679A (de) |
JP (1) | JP2633815B2 (de) |
KR (1) | KR950025908A (de) |
DE (1) | DE19503389C2 (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5759911A (en) * | 1995-08-22 | 1998-06-02 | International Business Machines Corporation | Self-aligned metallurgy |
JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US6025260A (en) * | 1998-02-05 | 2000-02-15 | Integrated Device Technology, Inc. | Method for fabricating air gap with borderless contact |
US6355580B1 (en) * | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
KR100560293B1 (ko) * | 1998-12-28 | 2006-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100673101B1 (ko) * | 2000-12-29 | 2007-01-22 | 주식회사 하이닉스반도체 | Bc pmosfet 및 그 제조방법 |
US7119444B2 (en) * | 2004-08-13 | 2006-10-10 | Texas Instruments Incorporated | Versatile system for charge dissipation in the formation of semiconductor device structures |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5014109A (en) * | 1988-08-05 | 1991-05-07 | Kabushiki Kaisha Toshiba | Miniaturization of a contact hole in a semiconductor device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5685840A (en) * | 1979-12-15 | 1981-07-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
JPH03200318A (ja) * | 1989-12-27 | 1991-09-02 | Nec Corp | シリコン単結晶膜の改善方法 |
-
1994
- 1994-02-03 KR KR1019940001957A patent/KR950025908A/ko not_active Application Discontinuation
-
1995
- 1995-02-02 DE DE19503389A patent/DE19503389C2/de not_active Expired - Fee Related
- 1995-02-03 JP JP7016994A patent/JP2633815B2/ja not_active Expired - Fee Related
- 1995-02-03 US US08/383,189 patent/US5536679A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5014109A (en) * | 1988-08-05 | 1991-05-07 | Kabushiki Kaisha Toshiba | Miniaturization of a contact hole in a semiconductor device |
Non-Patent Citations (1)
Title |
---|
JP 61-281537 A2. In: Patent Abstracts of Japan, E-504, 9.5.1987, Vol. 11, No. 143 Low-Dose SIMOX with a Thin Buried Oxide. In: IBM TDB, Vol. 36, No. 11, Nov. 1993, p. 227 * |
Also Published As
Publication number | Publication date |
---|---|
US5536679A (en) | 1996-07-16 |
KR950025908A (ko) | 1995-09-18 |
JPH07297284A (ja) | 1995-11-10 |
JP2633815B2 (ja) | 1997-07-23 |
DE19503389C2 (de) | 1997-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3834241C2 (de) | Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung | |
DE19727232C2 (de) | Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE112012002603B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE19535140A1 (de) | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung | |
DE2916364A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE1614872A1 (de) | Vielschichtiges Leitungssystem mit ohmischen Kontakten fuer integrierte Schaltkreise | |
DE2824419C2 (de) | Feldeffekttransistor und Verfahren zu dessen Herstellung | |
DE69214339T2 (de) | Struktur und Verfahren für die Bildung selbstjustierender Kontakte | |
DE19501557A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE3131746A1 (de) | "verfahren zur herstellung einer halbleitereinheit" | |
DE1589687C3 (de) | Festkörperschaltung mit isolierten Feldeffekttransistoren und Verfahren zu ihrer Herstellung | |
DE2922016A1 (de) | Vlsi-schaltungen | |
DE2033532B2 (de) | Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid | |
DE2249832C3 (de) | Verfahren zum Herstellen einer Verdrahtungsschicht und Anwendung des Verfahrens zum Herstellen von Mehrschichtenverdrahtungen | |
DE2225374B2 (de) | Verfahren zum herstellen eines mos-feldeffekttransistors | |
DE3931127C2 (de) | Verfahren zum Herstellen einer Halbleitereinrichtung | |
DE69030433T2 (de) | Herstellungsmethode für Halbleiterspeicher | |
DE3109074A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE19503389C2 (de) | Verfahren zur Herstellung eines Kontaktes in einer Halbleitervorrichtung | |
DE19618866B4 (de) | Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement | |
DE4437761B4 (de) | Verfahren zum Bilden eines Kontakts in einer Halbleitervorrichtung | |
DE19531602A1 (de) | Verbindungsstruktur einer Halbleitereinrichtung und ein Herstellungsverfahren derselben | |
DE19853432A1 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben | |
DE4411851C2 (de) | Halbleitervorrichtungen mit Grabenisolierstruktur, die einen Kanal-dotierten Bereich aufweist, und Herstellungsverfahren dafür | |
DE2703618C2 (de) | Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: H01L 21/283 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |