DE1937646B2 - Schaltungsanordnung zur uebertragung von binaeren informa tionsworten bei der in einer empfangseinrichtung taktsignale mit den ankommenden binaeren signalen synchronisiert werden - Google Patents
Schaltungsanordnung zur uebertragung von binaeren informa tionsworten bei der in einer empfangseinrichtung taktsignale mit den ankommenden binaeren signalen synchronisiert werdenInfo
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Übertragung von aus binären Signalen gebildeten
Informationsworten. In gewissen Signalübertragungssystemen muß die Arbeitsweise der Empfangseinrichtung
auf die empfangenen Informationen in der
Weise abgestimmt werden, daß in ihr Taktsignale mit den ankommenden Binärsignalen synchronisiert werden.
Diese Synchronisierung kann durch besondere Synchronisierungssignale bewirkt werden, die zusätzlich
zu den Signalen, welche die zu übermittelnde Information beinhalten, übertragen werden. Hierdurch
wird jedoch die je Zeiteinheit übermittelbare Informationsmenge herabgesetzt.
Dieser Nachteil kann dadurch vermieden werden, daß die Taktsignale, die den Arbeitsablauf in der
Empfangseinrichtung mit den Informationssignalen synchronisieren, mit Hilfe der empfangenen Informationssignale
selbst erzeugt werden. Die Lage der Taktimpulse muß dabei fortwährend überwacht werden,
wobei gleichzeitig Änderungen im zeitlichen Auftreten der übertragenen Signale selbsttätig kompensiert
werden.
Die binären Signale können jeweils einen von zwei festgelegten Zuständen annehmen. Diese Zustände
werden in der Regel durch zwei verschiedene Potentiale bestimmt. Als Bezugspunkt bei der Erzeugung
von Taktsignalen bietet sich der Potentialsprung zwischen zwei empfangenen Signalen verschiedener Wertigkeit
an. Um den Aufwand gering zu halten, vird dabei gewöhnlich nur eine Sprungart, z. B. der
Sprung von niedrigem auf höheres Potential, ausgewertet, während die andere Sprungart, z. B. der
Sprung von höherem auf niedriges Potential, bei der Taktsignalerzeugung unberücksichtigt bleibt.
Bei der Synchronisierung der Taktimpulse durch die empfangenen Informationssignale ergeben sich
jedoch Schwierigkeiten, wenn ein oder mehrere aufeinanderfolgende Informationsworte ausschließlich
aus Binärsignalen gleicher Wertigkeit bestehen. Dann tritt nämlich über eine längere Zeit kein Potentialsprung auf, der bei einer Änderung des zeitlichen
Auftretens der empfangenen Signale die Taktimpulse entsprechend synchronisieren könnte, und es besteht
daher die Gefahr, daß der Synchronismus verlorengeht.
Die Erfindung hat sich die Aufgabe gestellt, bei einer Schaltungsanordnung zur Übertragung von binären
Informationsworten, bei der in der Empfangseinrichtung Taktsignale durch die ankommenden Informationssignale
synchronisiert werden, die geschilderte Ursache für ein mögliches Versagen der Synchronisierung
zu beseitigen. Die Erfindung setzt voraus, daß die Wortzeichen durch Prüfbits ergänzt werden.
Die Zeichenergänzung durch Prüfbits ist ein bekanntes und häufig angewendetes Mittel, um das
Zeichen gegen Übertragungsfehler zu sichern, d. h. fehlerhaft übertragene Zeichen als solche erkennbar
zu machen. So ist es z. B. bekannt, jedes Zeichen gegebener Stellenzahl durch ein zusätzliches Prüfbit
auf gerade oder ungerade Parität zu ergänzen.
Solche Prüfbits werden gemäß der Erfindung in der Weise benutzt, daß jedes Informationswort zwei
Prüfbits enthält, von denen das eine Prüfbit einen Teil des Informationswortes auf ungerade Anzahl
der L-Bits und das andere Prüfbit den anderen Teil des Informationswortes auf gerade Anzahl der L-Bits
ergänzen, derart, daß bei irgendeiner Code-Kombination im Informationswort mindestens einer der
beiden möglichen Übergänge 0 — L und L-O entsteht.
Auf diese Weise wird ohne Verminderung der je Zeiteinheit übertragbaren Informationsmenge sichergestellt,
daß auch im ungünstigsten Fall in jedem Wort mindestens einmal ein Synchronisationssignal
verfügbar und somit eine einwandfreie Synchronisation der Taktimpulse mit den ankommenden
Binärsignalen gewährleistet ist.
ίο Die Erfindung wird im folgenden an Hand von
in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigt
F i g. 1 drei Impulsdiagramme, F i g. 2 eine Prüfschaltung für die empfangenen
Informationsworte und
Fig. 3 eine Synchronisiereinrichtung. Die Fig. la stellt ein Impulsdiagramm dar, bei
dem alle Informationsbits eines Wortes höheres Potential besitzen; diese werden im folgenden als
L-Bits bezeichnet. Jedes Wort besteht aus 10 Bits, davon sind die Bits 1 bis 4 und 6 bis 9 Informationsbits und die Bits 5 und 10 Prüfbits.
Das Prüfbit 5 ergänzt die L-Bits der vorangehenden Bits 1 bis 4 auf eine ungerade Anzahl, es ist also
nach Fig. la selbst ein L-Bit, während das Prüfbit 10
die L-Bits der vorangehenden Bits 6 bis 9 auf eine gerade Anzahl ergänzt. Dieses Bit ist daher gemäß
F i g. 1 a ein Signal mit niedrigem Potential, im folgenden O-Bit genannt.
In Fig. Ib sind alle Informationsbits O-Bits; infolgedessen
ist nur das Prüfbit 5 ein L-Bit.
Nach Fig. Ic bestehen die Informationsbits des
ersten Wortes aus L-Bits und die des folgenden Wortes aus O-Bits. Wenn nur eine Potentialsprungart
für die Synchronisierung benutzt wird, z. B. nur der Übergang von einem O-Bit auf ein L-Bit, dann stellt
das Diagramm nach Fig. Ic den ungünstigsten Fall dar. Der Abstand zwischen zwei Synchronisierungsflanken
beträgt hier 14 Bits. Wenn die letzten vier Bits des vorhergehenden, nicht mehr dargestellten
Wortes ebenfalls L-Bits sind, dann erhält man den maximal möglichen Abstand von 18 Bits.
Durch die beschriebene Kodierung ist sichergestellt, daß in jedem Informationswort Bits mit beiden
Binärwerten vorhanden sind und so die benötigten Synchronisierflanken einen bestimmten maximalen
Abstand voneinander nicht überschreiten.
Die Prüfschaltung für die Informationsworte besteht gemäß F i g. 2 aus drei Flip-Flops 11, 12 und
13. Den Flip-Flops 11 und 12 werden über eine Klemme 14 die Informations- und Prüfbits zugeleitet.
Bei jedem empfangenen L-Bit schalten die beiden Flip-Flops um. Über eine Klemme 15 erhalten die
drei Flip-Flops 11, 12 und 13 vor jedem Informationswort einen Rückstellimpuls, durch den sie in
einen bestimmten Zustand geschaltet werden. In diesem Zustand befinden sich Ausgänge 16, 17 und 18
der drei Flip-Flops auf niedrigem Potential. Mit jedem L-Bit des folgenden Informationswortes werden
die Flip-Flops 11 und 12 umgeschaltet, ihre Ausgänge befinden sich also abwechselnd auf hohem
und niedrigem Potential. Nach fünf Bits muß bei einem richtig empfangenen Wort ihr Potential hoch
sein, da durch das Prüfbit 5 die Anzahl der empfangenen
L-Bits ungerade ist. Zu diesem Zeitpunkt wird über eine Klemme 19 ein Taktimpuls auf das Flip-Flop
13 gegeben, das umschaltet und seinen Ausgang 18 auf hohes Potential bringt. Dieses Potential sperrt
das Flip-Flop 11, das nun bei weiteren eintreffenden L-Bits nicht mehr umschalten kann und in dem
Zustand mit hohem Potential am Ausgang 16 verharrt.
Das Flip-Flop 12 schaltet bei folgenden L-Bits
weiterhin um. Da sein Ausgang 17 nach dem fünften Bit des Wortes auf hohem Potential lag, muß, da die
Anzahl der folgenden L-Bits des Wortes durch das Prüfbit 10 gerade sein soll, sich der Ausgang 17
am Ende des Wortes wieder auf hohem Potential befinden. Ein zu diesem Zeitpunkt an einer Klemme
20 auftretender Taktimpuls hat daher bei einem richtig empfangenen Wort ein Ausgangssignal eines
an die Ausgänge 16 und 17 angeschlossenen Und-Gatters 21 zur Folge.
Die Synchronisiereinrichtung in der F i g. 3 enthält zwei hintereinandergeschaltete Frequenzteilerstufen,
die aus Flip-Flops 22 bis 27 und 28 bis 32 bestehen. Die Frequenzteilerstufen untersetzen eine
an einer Klemme 33 auftretende Impulsfolge eines nicht dargestellten Oszillators im Verhältnis von
jeweils 10:1. Die Oszillatorimpulse werden über einen Inverter 34 den Kippstufen 22 bis 26 zugeleitet.
Die an einer Klemme 35 auftretenden Bits des empfangenen Informationswortes werden ebenso wie die
Oszillatorimpulse einer Differenziereinrichtung 36 zugeführt. Die Frequenz der Oszillatorimpulse entspricht
der lOOfachen Frequenz der Informationsübertragung. Die Differenziereinrichtung 36 erzeugt
auf einer Ausgangsleitung 37 einen Impuls, der mit dem auf einen O-L-Übergang in einem Informationswort folgenden Oszillatorimpuls zusammenfällt.
Dieser Impuls wird einer Zählschaltung 38 und bistabilen Speichergliedern 39 und 40 sowie über ein
von einer Klemme 56 her geöffnetes Und-Gatter 57 den Flip-Flops 22, 23, 24, 27, 28, 29, 30, 31 und 32
zugeführt. Hierdurch wird die Zählschaltung 38 zählbereit gemacht und die Flip-Flops 22, 23, 28, 29,
30, 31 und 32 werden zurückgestellt, so daß ihr mit dem folgenden Flip-Flop verbundener Ausgang auf
niedrigem Potential liegt. Die Flip-Flops 24 und 27 werden so eingestellt, daß sich ihr entsprechender
Ausgang auf hohem Potential befindet. Die Speicherglieder 39 und 40 werden ebenfalls zurückgestellt.
Das an der Klemme 56 anstehende Signal wird von einer nicht gezeichneten Einrichtung gebildet, die
bewirkt, daß jeweils nur der erste 0-L-Ubergang, zu Beginn eines Impulstelegrammes, die Flip-Flops 22,
23, 24, 27 und 28 bis 32 sowie die Speicherglieder 39 und 40 in die Ausgangslage bringt. Dem Speicherglied
39 ist ein Und-Nicht-Glied 41 und dem Speicherglied 40 ein Und-Glied 42 nachgeschaltet, deren
zweite Eingänge mit dem Ausgang der Zählschaltung 38 verbunden sind. Der Ausgang des Und-Nicht-Gliedes
41 ist an den Rückstelleingang des Flip-Flops
25 angeschlossen und befindet sich im Normalfall auf höherem, d. h. L-Potential, wodurch kein Eingriff
auf den Schaltzustand des Flip-Flops 25 erfolgt. Der Ausgang des Und-Gliedes 42, der mit dem Rückstelleingang
des Flip-Flops 26 verbunden ist, befindet sich dagegen auf niedrigerem, d. h. O-Potential, weshalb
der Schaltzustand des Flip-Flops 26 dem der Flip-Flops 22 und 23 entspricht und dieser außerdem
nicht verändert werden kann. Die Flip-Flops 22 bis
26 sind als Schieberegister geschaltet. Durch die folgenden Oszillatorimpulse wird dieses weitergeschaltet.
Das Flip-Flop 24 wurde als einziges von den zum Schieberegister gehörenden Flip-Flops in den Schaltzustand
gebracht, bei dem der mit dem folgenden Flip-Flop verbundene Ausgang L-Potential besitzt.
Dieser Zustand wird im folgenden als L-Zustand bezeichnet, während der zweite stabile Zustand
0-Zustand genannt wird.
Der L-Zustand des Flip-Flops 24 wird über das Flip-Flop 25 zum Flip-Flop 26 geschoben. Dieses
Flip-Flop kann jedoch seinen Schaltzustand nicht ändern, so daß nach zwei Schiebeimpulsen sich
ίο sämtliche Flip-Flops 22 bis 26 im 0-Zustand befinden.
In diesem Zustand liegen jedoch die mit einem Und-Glied 43 verbundenen Ausgänge dieser Flip-Flops
und damit auch der Eingang 44 des Flip-Flops 22 auf L-Potential, wodurch mit dem nächsten
Schiebeimpuls der L-Zustand auf dieses Flip-Flop übergeht. Durch das Schieberegister selbst sind fünf
verschiedene Zustände unterscheidbar; diese werden verdoppelt durch das Flip-Flop 27, das während des
Schieberegisterumlaufes durch das am Ausgang des Flip-Flops 22 auftretende L-Potential umgeschaltet
wird. Nach jeweils zehn Schiebeimpulsen wird über ein Und-Glied 45 ein Impuls auf die aus den Flip-Flops
28 bis 32 bestehende Frequenzteilerstufe gegeben. Dieses wird in der Weise fortgeschaltet, daß
der Reihe nach die einzelnen Flip-Flops in den L-Zustand gebracht werden, d. h. daß nach fünf
Impulsen sich alle Flip-Flops im L-Zustand befinden und daß diese anschließend in der gleichen Reihenfolge wieder in den 0-Zustand zurückgeschaltet wer-
den, bis nach zehn Impulsen der Ausgangszustand wieder erreicht ist.
Die Synchronisierung des Umlaufs der einzelnen Frequenzteilerstufen mit den Informationssignalen
erfolgt über Und-Nicht-Glieder 46, 47 und 48. Die Eingänge dieser Und-Nicht-Glieder sind mit verschiedenen
Ausgängen der Flip-Flops der Frequenzteilerstuf en verbunden und bei einem bestimmten
Stand der beiden Stufen, wenn sich alle Eingänge eines Und-Nicht-Gliedes 46, 47 oder 48 auf L-Potential
befinden, wird an dessen Ausgang ein Impuls erzeugt. Die Ausgangsimpulse dieser drei Und-Nicht-Glieder
steuern zwei bistabile, ebenfalls aus Und-Nicht-Gliedern 49, 50 bzw. 51, 52 aufgebaute Kippstufen.
Auf einen Informationsimpuls entfallen einhundert Oszillatorimpulse. Nach einhundert Oszillatorimpulsen
haben beide Frequenzteilerstufen ihren Ausgangszustand
wieder erreicht. Die Eingänge der Und-Nicht-Glieder 46 und 47 werden so geschaltet, daß
das Und-Nicht-Glied 47 bei jedem Frequenzteilerstand, der z. B. dem 95. Oszillatorimpuls und das
Und-Nicht-Glied 46 bei jedem Frequenzteilerstand, der z. B. dem 105. bzw. 5. Oszillatorimpuls entspricht,
einen Impuls abgeben. Sind der Frequenzteilerumlauf und das Informationswort synchron, dann entsteht
bei einem 0-L-Übergang im Informationswort gerade dann auf der Leitung 37 ein Impuls, wenn der Frequenzteilerumlauf
durch den 100. Oszillatorimpuls beendet wird. Dieser Impuls liegt dann zeitlich zwisehen
den Ausgangsimpulsen der Und-Nicht-Glieder 47 und 46. Der Ausgangsimpuls des Und-Nicht-Gliedes
47 schaltet die bistabile Kippschaltung 49,50 um und das Ausgangspotential dieser Schaltung
sperrt das Speicherglied 39, so daß es durch einen nachfolgenden Impuls auf der Leitung 37 nicht umgeschaltet
werden kann. Durch den Ausgangsimpuls des Und-Nicht-Gliedes 46 wird die bistabile Kippschaltung
51, 52 umgeschaltet. Vor dieser Umschal-
tung war das Speicherglied 40 durch das Ausgangspotential der Kippschaltung 51, 52 gesperrt, nach der
Umschaltung ist es freigegeben für Umschaltungen durch Impulse auf der Leitung 37. Der Ausgangsimpuls
des Und-Nicht-Gliedes 48 schaltet beide Kippschaltungen 49, 50 bzw. 51, 52 wieder zurück.
Dies erfolgt zweckmäßig bei jedem 50. Oszillatorimpuls.
Tritt der O-L-Übergang im Informationswort vor dem 95. Oszülatorimpuls auf, so werden das Speicherglied
39 umgeschaltet und der Rückstelleingang des Flip-Flops 25 auf O-Potential gebracht. Dieses Flip-Flop
befindet sich dann ebenso wie das Flip-Flop 26 im O-Zustand, aus dem es nicht herausgebracht
werden kann. Somit besitzen bereits nach dem ersten folgenden Oszülatorimpuls alle Flip-Flops 22 bis 26
den O-Zustand. Beim nächsten Oszillatorimpuls geht das Flip-Flop 22 in den L-Zustand über. Ein
Schieberegisterumlauf erfolgt dadurch bereits mit vier Oszillatorimpulsen; die Frequenzteilerstufe
untersetzt also nur im Verhältnis 8:1. Die Zählschaltung 38 wird nach jedem Schieberegisterumlauf
weitergeschaltet; nach fünf Umläufen gibt sie ein Signal auf das Und-Glied 42 und über ein NichtGlied
53 auf das Und-Nicht-Glied 41. Hierdurch werden diese gesperrt und der Ausgang des Und-Gliedes
42 erhält O-Potential und der des Und-Nicht-Gliedes 41 L-Potential. Dadurch wird die normale
Frequenzteilung im Verhältnis 10:1 wiederhergestellt.
Insgesamt wurden also bei fünf Umläufen jeweils zwei Oszillatorimpulse unterdrückt, wodurch
in der Regel der Synchronismus zwischen den Informationsimpulsen und den an beliebigen Stellen der
Frequenzteilerstufen abgenommenen Taktimpulsen wiederhergestellt ist.
Tritt der O-L-Ubergang im Informationswort nach dem 105. Oszülatorimpuls auf, so werden das Speicherglied
40 umgeschaltet und der Rückstelleingang des Flip-Flops 26 auf L-Potential gebracht. Dieses
Flip-Flop wird dann über den Rückstelleingang nicht beeinflußt und kann somit in den Schieberegisterumlauf
eingefügt werden, wodurch dieser jetzt sechs Oszillatorimpulse benötigt. Die Frequenzteilung
erfolgt daher im Verhältnis 12:1, und zwar unter Berücksichtigung der Zählschaltung 38 ebenfalls für
fünf Umläufe.
Für eine selbsttätige Korrektur von bestimmten Fehlern im Stand des aus den Flip-Flops 28 bis 32
bestehenden Frequenzteilers dienen Und-Nicht-Glieder 54 und 55, die eine Zwangslaufsteuerung im
Frequenzteilerumlauf bewirken.
Claims (3)
1. Schaltungsanordnung zur Übertragung von aus binären Signalen gebildeten, mit Prüfbits
versehenen Informationsworten, bei der in einer Empfangseinrichtung Taktsignale mit den ankommenden
binären Signalen synchronisiert werden, dadurch gekennzeichnet, daß jedes Informationswort zwei Prüfbits enthält, von
denen das eine Prüfbit einen Teil des Informationswortes auf ungerade Anzahl der L-Bits und
das andere Prüfbit den anderen Teil des Informationswortes auf gerade Anzahl der L-Bits
ergänzen, derart, daß bei irgendeiner Code-Kombination im Informationswort mindestens
einer der beiden möglichen Übergänge 0—L und L-0 entsteht.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Prüfung der
Informationsworte bistabile, von dem bestimmten der beiden Binärwerte umgeschaltete Kippstufen,
von denen eine (11) den einen Teil eines Informationswortes und eine zweite (12) das ganze
Informationswort auf das Vorhandensein einer ungeraden Anzahl von Bits mit dem bestimmten
Binärwert prüft, vorgesehen sind.
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Synchronisierung
der Taktsignale mit den ankommenden binären Signalen von diesen gesteuerte Frequenzteilerstufen
(22 bis 32) für eine Impulsfolge mit einer gegenüber der Frequenz der Informationssignale
hohen Frequenz vorgesehen sind.
Hierzu 1 Blatt Zeichnungen
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH811969A CH482363A (de) | 1969-05-29 | 1969-05-29 | Anordnung zur Übertragung von Informationen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE1937646A1 DE1937646A1 (de) | 1970-12-10 |
DE1937646B2 true DE1937646B2 (de) | 1971-05-13 |
Family
ID=4335474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19691937646 Pending DE1937646B2 (de) | 1969-05-29 | 1969-07-21 | Schaltungsanordnung zur uebertragung von binaeren informa tionsworten bei der in einer empfangseinrichtung taktsignale mit den ankommenden binaeren signalen synchronisiert werden |
Country Status (3)
Country | Link |
---|---|
CH (1) | CH482363A (de) |
DE (1) | DE1937646B2 (de) |
NL (1) | NL6912640A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2902540A1 (de) * | 1979-01-24 | 1980-08-07 | Telefonbau & Normalzeit Gmbh | Verfahren und schaltungsanordnung zur bildung und auswertung von synchronisationszeichen fuer die bit-serielle uebertragung von datenbloecken |
-
1969
- 1969-05-29 CH CH811969A patent/CH482363A/de not_active IP Right Cessation
- 1969-07-21 DE DE19691937646 patent/DE1937646B2/de active Pending
- 1969-08-20 NL NL6912640A patent/NL6912640A/xx unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2902540A1 (de) * | 1979-01-24 | 1980-08-07 | Telefonbau & Normalzeit Gmbh | Verfahren und schaltungsanordnung zur bildung und auswertung von synchronisationszeichen fuer die bit-serielle uebertragung von datenbloecken |
Also Published As
Publication number | Publication date |
---|---|
DE1937646A1 (de) | 1970-12-10 |
NL6912640A (de) | 1970-12-01 |
CH482363A (de) | 1969-11-30 |
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