DE1564136B2 - Verfahren zum Herstellen von Halbleiterbauelementen - Google Patents

Verfahren zum Herstellen von Halbleiterbauelementen

Info

Publication number
DE1564136B2
DE1564136B2 DE1564136A DE1564136A DE1564136B2 DE 1564136 B2 DE1564136 B2 DE 1564136B2 DE 1564136 A DE1564136 A DE 1564136A DE 1564136 A DE1564136 A DE 1564136A DE 1564136 B2 DE1564136 B2 DE 1564136B2
Authority
DE
Germany
Prior art keywords
layer
semiconductor
emitter
insulating layer
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE1564136A
Other languages
English (en)
Other versions
DE1564136C3 (de
DE1564136A1 (de
Inventor
Frederick Hayes Putnam Valley N.Y. Dill Jun. (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US446780A external-priority patent/US3398335A/en
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE1564136A1 publication Critical patent/DE1564136A1/de
Publication of DE1564136B2 publication Critical patent/DE1564136B2/de
Application granted granted Critical
Publication of DE1564136C3 publication Critical patent/DE1564136C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Description

Herstellen von mindestens einem punkt- oder streifenförmigen Durchbruch (27) innerhalb desjenigen Bereiches der Metallschicht (7, 26), der sich oberhalb der diffundierten Zone (4, 24) befindet;
Aufbringen einer zweiten isolierenden Schicht (8, 28) auf die gesamte Oberfläche der Metallschicht (7, 26);
Einbringen einer epitaktischen Schicht (6,29) aus Halbleitermaterial vom Leitungstyp des Halbleiterplättchens (21) innerhalb der punkt- oder streifenförmigen Durchbrüche (27);
Aufbringen einer zweiten kontaktierenden Metallschicht (9) auf die epitaktische Halbleiterschicht (6, 29);
Anbringen von elektrischen Zuführungen an die Metallschicht (9) sowie durch in die isolierende Schicht (8) eingebrachte Durchbrüche (11) hindurch an die Metallschicht (7,26).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleiterplättchen aus η-leitendem Germanium besteht.
3. Verfahren nach Anspruch 1, dadurch ge-, kennzeichnet, daß die auf dem Halbleiterplätt-'■ chen (21) aufgebrachte isolierende, maskierende Schicht (5, 22) aus Siliziumoxyd, die kontaktierenden Metallschichten (7, 9, 26) aus Aluminium und die auf .diese aufgebrachte isolierende Schicht (8, 28) aus Aluminiumoxyd besteht.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Aufbringen der zweiten isolierenden Schicht (8 j 28) auf die zweite Metall-, schicht (9) unmittelbar nach deren Herstellung erfolgt.
Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterbauelementen mit sehr kleinen Abmessungen, bei dem in einem Halbleiterplättchen eine Zone des entgegengesetzten Leitungstyps durch Eindiffusion von Dotierungsmaterial mit Hilfe einer isolierenden Schicht als Diffusionsmaske erzeugt wird und danach eine zur Kontaktierung dienende Metallschicht auf der gesamten Oberfläche des Halbleiterplättchens und der isolierenden Schicht aufgebracht wird.
Derartige Verfahren sind in der Planartechnik bereits bekannt, haben jedoch das gemeinsame Merkmal, daß die eigentliche Kontaktierung erst nach dem . Einbringen sämtlicher das Halbleiterbauelement bildenden Zonen, und zwar durch selektives Abtragen einer Metallschicht oder aber durch selektives Aufbringen einer Metallschicht erfolgt. Die nachteiligen Auswirkungen dieser bekannten Verfahren zeigen sich insbesondere dann, wenn man die Herstellung von mikrominiaturisierten ' Halbleitervorrichtungen und von Hochfrequenztransistoren mit ihren charakteristisch winzigen Abmessungen in Betracht zieht.
ίο Bei derartigen Transistorstrukturen bleibt lediglich ein sehr begrenzter Flächenanteil der Basiszone Zugänglich, so daß die Kontaktierung außerordentlich schwierig zu bewerkstelligen ist.
In der Planartechnik werden die für die Arbeitsweise wesentlichen Übergänge durch wechselweise Verfahrensschritte, wie Diffusion verschiedener Dotierungsmaterialien durch eine oder mehrere Masken hindurch hergestellt und die so erstellten Übergänge werden an den Stellen, an denen sie an die Oberfläche des Halbleiterkörpers treten, mittels der genannten Masken geschützt. Diese Technik besitzt die unerwünschte Einschränkung, daß der Basiskontakt zwischen verschiedenen Maskenteilen angebracht werden muß, welche oberhalb der jeweiligen Emitter- bzw. Kollektor-Übergänge an der Oberfläche des Halbleiterkörpers gelegen sind.
Es ist die der Erfindung zugrunde liegende Aufgabe, ein verbessertes Herstellungsverfahren für Halbleiterbauelemente mit sehr kleinen Abmessungen aufzuzeigen, wobei insbesondere die obengenannten Kontaktierungsschwierigkeiten vermieden werden.
Gemäß der Erfindung wird diese Aufgabe für ein Verfahren, bei dem in einem Halbleiterplättchen eine Zone des entgegengesetzten Leitungstyps durch Eindiffusion von Dotierungsmaterial mit Hilfe einer isolierenden Schicht als Diffusionsmaske erzeugt wird und danach eine zur Kontaktierung dienende Metallschicht auf der gesamten Oberfläche des Halbleiterplättchens und der isolierenden Schicht aufgebracht wird, durch die folgenden, nacheinander auszuführenden Verfahrensschritte gelöst: .
Herstellen von mindestens einem punkt- oder streifenförmigen Durchbruch innerhalb desjeni- : ■>. gen Bereiches der Metallschicht, der sich oberhalb der diffundierten Zone befindet;
Aufbringen einer zweiten isolierenden Schicht auf die gesamte Oberfläche der Metallschicht;
■: -■- -Einbringen einer epitaktischen Schicht aus HaIbleitermaterial vom Leitungstyp des Halbleiterplättchens innerhalb der punkt- oder streifenförmigen Durchbrüche;
■Aufbringen einer zweiten kontaktierenden Me-. ....... ;.. tallschicht auf die epitaktische Halbleiterschicht;
ää:':j: Anbringen von elektrischen Zuführungen an die Metallschicht. sowie durchs in die isolierende Schicht eingebrachte? Durchbräche hindurch an die Metallschicht.
Die wesentlichen Eigenschaften und Vorteile der erfindungsgemäß gefertigten Halbleiterbauelemente hängen mit der Tatsache zusammen, daß der Basiskontakt von dem Emitter getrennt ist durch einen Abstand, welcher gegeben ist durch die Dicke der verwendeten isolierenden dünnen Schicht. Sie sind viel weniger als bisher an die Erfordernisse geknüpft, die an die Präzision der Maske bzw. deren Justierung gestellt werden. Es ergibt sich somit die Möglichkeit,
den Abstand zwischen Emitter- und Basiskontakt um eine Größenordnung zu reduzieren, und zwar von einer Größe von etwa 5 μΐη (was bisher in den besten Fällen erreicht werden konnte) bis auf 0,2 μΐη oder weniger. Hieraus resultiert eine sehr starke Reduzierung des sogenannten äußeren Basiswiderstandes. Außerdem wird die Größe des Emitterübergangs festgelegt durch die Größe eines Durchbruches, welcher in einen Film unmittelbar nach dessen Erstellung geätzt wird, wobei die Notwendigkeit später durchzuführender Erstellung von Durchbrüchen oder Löchern in der schützenden Abdeckschicht entfällt. Dies bietet die Möglichkeit, die Emitter-Öffnungen in Form einer Reihe von kleinen Punkten oder schmalen Linien zu erstellen und dies wiederum erniedrigt den Basiswiderstand zusätzlich und ermöglicht schmale Emitter-Öffnungen (2,5 · 10~s mm), so daß Spannungsabf alle infolge einer Konzentration des Emitterstromes an den Ecken des Emitter-Übergangs in unmittelbarer Nähe des Basiskontaktes nicht ins Gewicht fallen. Weitere Einzelheiten des Verfahrens nach der Erfindung gehen aus der folgenden Be-Schreibung sowie aus den Figuren hervor. In den Figuren bedeutet .
Fi g. 1 einen Seitenschnitt einer Transistorstruktur entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 2A bis 2D Seitenschnitte der gleichen Transistorstruktur nach jeweils verschiedenen Verfahrensschritten.
Die in Fig. 1 gezeigte Transistorstruktur kann als ein z. B. von einem großen Germaniumplättchen ab- ■■ getrenntes Segment bzw. im Fall einer aus einer Mehrzahl von gleichartigen Strukturen zusammengesetzten monolithischen Halbleitervorrichtung als eine elementare Einheit der Gesamtanordnung angesehen werden. Für das Äusgahgssübstrat 2 wird stark η-leitendes Material gewählt, was symbolisch durch n+ angedeutet ist. Unmittelbar hieran : an-,.; schließend befindet sich die Zone 3, welche aus einer dünnen Schicht besteht. Diese wird durch epitaktisches Niederschlagen auf das Substrat 2 aufgebracht und ist ebenfalls η-leitend, besitzt jedoch eine geringere Dotierungskonzentration.
Teile der bisher beschriebenen Struktur sind den Halbleitertechnikern als Epitaxialtransistor bekannt. Die Zone 3 wurde teilweise zum entgegengesetzten Leitungstyp, in diesem Fall zum p-Leitungstyp umdotiert. Diese Zone 4 bildet in einem Ausführungsbeispiel die Basiselektrode des Transistors. Die erste isolierende Schicht 5 besteht aus einem geeigneten Isolator, vorzugsweise aus einer aufzubringenden Oxydschicht, z. B. aus Siliziumoxyd, welche gleichzeitig auch als Masken- und Schutzmaterial wirkt. Die Emitter-Elektrode 6 der Transistorstruktur 1 steht mit der Basiszone 4 in Verbindung und ist von der Basiskontaktschicht 7 durch eine zweite isolierende dünne Schicht 8 getrennt, welche nach einem später beschriebenen Verfahren erzeugt wird. Eine metallische Schicht 9 wird auf die Gesamtstruktur aufgebracht und dient zur Kontaktierung des Emitters 6. Sie erstreckt sich oberhalb der isolierenden Schicht 8 und 5. Ein ohmscher Kontakt 10 ist auf dem Substrat 2 als Kollektorzuführung aufgebracht. Ein Durchbruch 11 durch die Schicht 8 ist als Zuführung zur Basiskontaktschicht 7 vorgesehen. Nach den Fig. 2A bis 2D entsprechen die verschiedenen Fertigungszustände weitgehend der in Fig. 1 dargestellten Struktur. In den genannten Figuren wurde die Struktur vereinfacht dargestellt und lediglich ein η-leitendes Substrat ohne eine zusätzliche epitaktische Schicht berücksichtigt.
Die in der Fig. 2A gezeigte Struktur weist eine Oxydschicht 22 auf, welche mittels einer Maske auf dem Halbleiterplättchen 21 aufgebracht wurde, wobei diese Oxydschicht mit einem Durchbruch 23 versehen ist. Die Oxydschicht besteht vorzugsweise aus ίο Siliziumoxyd und man kennt in der Halbleitertechnik viele Verfahren zur Fertigung einer solchen Schicht; beispielsweise kann die Beschichtung durch Aufdampfen auf das Halbleiterplättchen oder durch pyrolytische Zersetzung von Äthyl-Silikat-Dampf auf die Oberfläche einer kristallinen Unterlage erzeugt werden. Die Entfernung der Oxydschicht im Gebiet des Durchbruches 23 kann mittels eines Fotoresistverfahrens durchgeführt werden, welches den Halbleiter-Fachleuten wohlbekannt ist. Die den p-Leitungstyp aufweisende Zone 24 wird auf dem Plättchen 21 beispielsweise durch Diffusion eines Akzeptordotierungsmaterials durch die öffnung 23 hindurch gebildet, wobei eine hinreichende Aufheizung des Plättchens auf eine geeignete Temperatur durchgeführt werden muß. Ein Übergang 25 ist festgelegt durch die Zonen entgegengesetzten Leitungstyps 21 und 24. Es sei angemerkt, daß in dem bevorzugten Fall, in dem lediglich der Emitter epitaktisch hergestellt wird, die Dicke des Basisgebietes. 24 der endgültigen Dicke dieses Gebietes entspricht.
In F i g. 2B ist die Hinzufügung einer Basiskontaktschicht 26 gezeigt, welche auf die Oxydschicht 22 sowie am äußeren Rand der ursprünglichen Öffnung 23 aufgebracht wird.- Diese Kontaktschicht wird typischerweise auf das Halbleiterplättchen aufgedampft. Sie besteht aus einem- Material, welches zwei, Err fordernissen' genügt: Das Material muß' in der Läge sein, mit der Basis eine gute ohmsche Kontaktierung. ■: abzugeben; das Material muß so beschaffen sein, daß ein durch anodische Oxydation gebildeter Film oder irgendeine andere stabile isolierende dünne Schicht auf der Oberfläche gebildet werden kann. Aluminium ist ein für den genannten Zweck geeignetes Material. Andere geeignete Materialien sind Tantal, Nickel und Zinn.
Die Basiskontaktschicht 26 wird dann mittels eines Fotoresistverfahrens geätzt, um die Basiskontaktfläche äußerlich einschließlich des sich auf der Silizium-Öxydschicht ausdehnenden Zuführungsweges abzugrenzen, und kleine punktförmige oder streifenförmige Durchbrüche herzustellen, durch die hindurch das Emittergebiet gebildet wird. In der Fig. 2B sind die so durch Ätzung erzeugten Durchbrüche 27 zur Aufbringung des Emittermaterials gezeigt.
Obwohl eine Mehrzahl von Emitter-Durchbrüchen 27 gezeigt wurde, ist es doch klar, daß auch ein einziger Durchbruch zur Niederschlagung des Emitters ausreicht.
Nach Herstellung des Emitter-Durchbruches 27 innerhalb der Aluminiumschicht für den Basiskontakt 26 besitzt die Aluminiumschicht eine weitere isolierende dünne Schicht 28 auf ihrer Oberfläche. Diese dünne Schicht 29 ist auf der Aluminiumoberfiäche durch eine spezielle Behandlung herstellbar, z. B. durch anodische Oxydation oder durch eine Wärmebehandlung innerhalb einer Wasserstoffgas und Wasserdampf enthaltenden Atmosphäre.
5 6
Durch die genannten Maßnahmen wird eine stabile müßte. Ein weiteres Verfahren zur Herstellung einer
isolierende Aluminiumoxydschicht auf dem Alu- solchen Struktur geht von einem mit Siliziumoxyd be-
minium abgelagert, was in Fig. 2C gezeigt ist. deckten Basiskontakt aus (In diesem Fall ist das
Nach Herstellung der dünnen isolierenden Schicht diffundierte Basisgebiet schmaler als die endgültige 28 wird eine dünne epitaktische, η-leitende Schicht 5 Basisdicke). Nach Offenlegung der Emitterdurchaufgebracht, wobei das Siliziumoxyd sowie das an- bräche im Basiskontakt und nach Aufbringung des odisch oxydierte Aluminium als Markierungsmaterial Oxyds wird ein epitaktischer Niederschlag erzeugt, verwendet wird. Diese epitaktische dünne Schicht wobei die Erstreckung des Basisgebietes durch die wird vorzugsweise mittels einer der bekannten Dampf- Durchbräche hindurch erfolgt und die nicht isolierten Züchtungsmethoden erzeugt, beispielsweise mittels io. Ecken des Basiskontaktes abgeschlossen werden. Die einer Halogen-Aufdampftechnik. Diese epitaktische Emitterzone wird dann wie in dem vorgehenden Ausdünne Schicht ist in Fig. 2D mit 29 bezeichnet. Sie führungsbeispiel epitaktisch niedergeschlagen. Dieses durchsetzt die Durchbräche innerhalb der Aluminium- Herstellungsverfahren erlaubt die Anwendung einer schicht und die Aufdampfung wird, sofern gewünscht, größeren Zahl von Materialien zur Herstellung des so lange fortgesetzt, bis der Raum zwischen den 15 Basiskontaktes, als dies in dem bevorzugten Ausfüh-Emitteröffnungen 27 ausgefüllt ist. Dieser Verfahrens- rungsbeispiel der Fall ist, da die Notwendigkeit der schritt erzeugt eine Emitterzone, welche von dem Erstellung einer isolierenden Schicht oberhalb des Basiskontakt durch eine dünne isolierende Schicht Metalls entfällt. Es ist außerdem leichter, eine etwa aus Aluminiumoxyd von einigen 100 AE bis einigen erforderliche Legierung des Basiskontaktes durch-1000 AE; isoliert ist. ao zuführen, wodurch dessen elektrische Eigenschaften
Bei einer anders gearteten Anordnung wird die verbessert werden.
Aluminium-Basiskontaktschicht 26 zuerst mit einer zu- Zur Vereinfachung wurde die im vorstehenden besätzlichen Siliziumoxydschicht bedeckt, und zwar be- schriebene Erfindung, insbesondere in Verbindung vor der im Vorstehenden geschilderte Verfahrensschritt mit einer einzelnen Transistorstruktur beschrieben, des Ätzens durchgeführt wird. Die mittels eines Foto- 25 Es wird darauf hingewiesen, daß die Grundgedanken resistverf ahrens durchgeführte Ätzung wird dann aus- der vorliegenden Erfindung leicht auch auf die Hergeführt, wobei die Ätzung durch beide Filme hindurch stellung von integrierten Anordnungen von Tranerfolgt und die zweite Siliziumoxydschicht oberhalb sistorvorrichtungen geringen Raumbedarfs angeder Aluminiumschicht verbleibt, wodurch eine bessere wendet werden können, so daß z. B. auch unter Zu-Isolation, eine bessere Maskierung bezüglich der 30 grundelegung des Erfindungsgedankens vollständige Aufdampfung, sowie eine niedrigere Kapazität sicher- logische Transistorschaltungen erstellt werden köngestellt wird. Bei dieser Anordnung benötigen ledig- nen. Das einzige zusätzliche Erfordernis besteht in lieh die exponierten Ecken der Aluminiumschicht 26 diesem Fall darin, daß geeignete Schaltverbindungen einen Überzug mittels einer isolierenden Schicht. auf der Matrix oder auf dem Substrat zwischen den Diese kann sehr dünn ausgeführt werden, ohne daß 35 verschiedenen Kontaktläufen der einzelnen oben beeine extreme Kapazitätserhöhung befürchtet werden schriebenen Einheiten hergestellt werden müssen.
Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Verfahren zum Herstellen von Halbleiterbauelementen mit sehr kleinen Abmessungen, bei dem in einem Halbleiterplättchen eine Zone des entgegengesetzten Leitungstyps durch Eindiffusion von Dotierungsmaterial mit Hilfe einer isolierenden Schicht als Diffusionsmaske erzeugt wird und danach eine zur Kontaktierung dienende Metallschicht auf der gesamten Oberfläche des HaIbleiterplättchens und der isolierenden Schicht aufgebracht wird, gekennzeichnet durch die folgenden, nacheinander auszuführenden Verfahrensschritte:
DE1564136A 1965-03-31 1966-03-24 Verfahren zum Herstellen von Halbleiterbauelementen Expired DE1564136C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US446780A US3398335A (en) 1965-03-31 1965-03-31 Transistor structure with an emitter region epitaxially grown over the base region
US73418568A 1968-03-18 1968-03-18

Publications (3)

Publication Number Publication Date
DE1564136A1 DE1564136A1 (de) 1969-09-25
DE1564136B2 true DE1564136B2 (de) 1974-04-04
DE1564136C3 DE1564136C3 (de) 1974-10-31

Family

ID=27034741

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1564136A Expired DE1564136C3 (de) 1965-03-31 1966-03-24 Verfahren zum Herstellen von Halbleiterbauelementen

Country Status (6)

Country Link
US (1) US3579814A (de)
CH (1) CH446537A (de)
DE (1) DE1564136C3 (de)
GB (1) GB1061506A (de)
NL (1) NL6602298A (de)
SE (1) SE319836B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3742490A (en) * 1970-10-12 1973-06-26 H Henderson Display system having flexible gear
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US5059544A (en) * 1988-07-14 1991-10-22 International Business Machines Corp. Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy
US5688474A (en) * 1993-06-01 1997-11-18 Eduardo E. Wolf Device for treating gases using microfabricated matrix of catalyst
CN108155098B (zh) * 2017-12-21 2020-08-18 安徽安芯电子科技股份有限公司 双极晶体管的制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3189973A (en) * 1961-11-27 1965-06-22 Bell Telephone Labor Inc Method of fabricating a semiconductor device
NL302804A (de) * 1962-08-23 1900-01-01
US3237271A (en) * 1963-08-07 1966-03-01 Bell Telephone Labor Inc Method of fabricating semiconductor devices

Also Published As

Publication number Publication date
SE319836B (de) 1970-01-26
NL6602298A (de) 1966-10-03
GB1061506A (en) 1967-03-15
DE1564136C3 (de) 1974-10-31
CH446537A (de) 1967-11-15
US3579814A (en) 1971-05-25
DE1564136A1 (de) 1969-09-25

Similar Documents

Publication Publication Date Title
DE1903961C3 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE2945533C2 (de) Verfahren zur Herstellung eines Verdrahtungssystems
DE2640525C2 (de) Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE2462644C2 (de) Verfahren zur Herstellung eines Transistors
EP0123309B1 (de) Verfahren zum Herstellen von stabilen, niederohmigen Kontakten in integrierten Halbleiterschaltungen
DE2312413B2 (de) Verfahren zur herstellung eines matrixschaltkreises
DE2732184A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2036139A1 (de) Dunnfümmetallisierungsverfahren fur Mikroschaltungen
DE3043289C2 (de)
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2422120C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE1564191A1 (de) Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefasster Schaltelemente gegeneinander und gegen das gemeinsame Substrat
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE19853684A1 (de) Verfahren zur Herstellung eines Lastwiderstands
DE1589952A1 (de) Verfahren zur Messung und UEberwachung von Grenzflaechenwiderstaenden bei der Herstellung integrierter Halbleiteranordnungen
DE1564136C3 (de) Verfahren zum Herstellen von Halbleiterbauelementen
DE19501558A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
EP0103653A1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor
DE2245368A1 (de) Halbleitertechnisches herstellungsverfahren
DE2532608A1 (de) Monolithisch integrierte schaltung und planardiffusionsverfahren zur herstellung
DE1803025B2 (de) Elektrisches bauelement und verfahren zu seiner herstellung
DE1564860A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE2711657C2 (de) Planardiffusionsverfahren mit mindestens zwei aufeinanderfolgenden Diffusionsprozessen
DE1614286C3 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977
EHJ Ceased/non-payment of the annual fee