DE1524884B2 - Verfahren und Schaltungsanordnung zur Übertragung digitaler Nachrichten unter Bildung und Einfügung von Prüfbits - Google Patents
Verfahren und Schaltungsanordnung zur Übertragung digitaler Nachrichten unter Bildung und Einfügung von PrüfbitsInfo
- Publication number
- DE1524884B2 DE1524884B2 DE1524884A DE1524884A DE1524884B2 DE 1524884 B2 DE1524884 B2 DE 1524884B2 DE 1524884 A DE1524884 A DE 1524884A DE 1524884 A DE1524884 A DE 1524884A DE 1524884 B2 DE1524884 B2 DE 1524884B2
- Authority
- DE
- Germany
- Prior art keywords
- data
- bits
- polynomial
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Übertragung digitaler
Nachrichten unter sendeseitiger Bildung und Einfügung von Prüfbits, wobei die Folge der zu übertragenden
Datenbits und Datenblöcke bei der Einfügung der Prüfbits weder unterbrochen noch verzögert
oder verlängert wird und die abgeleiteten Prüfbits zwischengespeichert und multiplex mit Datenbits
ohne zusätzlichen Übertragungszeitbedarf übermittelt werden.
In digitalen Rechnern und Datenübertragungsanlagen werden üblicherweise Binärverschlüsselungen
angewandt. Diese binären Verschlüsselungen treten gewöhnlich in der Form von Zügen positiver und/
oder negativer elektrischer Impulse auf, die die Da-
5 6
tenbits 1 und O darstellen. Für Datenübertragungs- prüf- und/oder Korrektursignale im Anschluß an die
anlagen, bei denen mit Störsignalen zu rechnen ist, Datensignale übertragen werden, muß die Datensind
entsprechende Fehlerprüf- und Korrekturschlüs- übertragung unterbrochen oder zumindest verzögert
sei entwickelt worden, um Möglichkeiten zur Auf- werden, solange die Fehlerprüf- und Korrektursideckung
und auch zur Korrektur von Fehlern vorse- 5 gnale übertragen werden. Dies erfordert, wenn die
hen zu können. Die breiteste und vielseitigste Art abgeleiteten Prüfbits nicht entsprechend der genanneines
solchen Prüf- und Korrekturschlüssels, die zur ten österreichischen Patentschrift sofort und konti-Zeit
verwendet wird, ist die sogenannte Polynomver- nuierlich eingeschoben werden, einen beträchtlichen
schlüsselung. Sie wird unter Verwendung der Grund- Speicheraufwand. Wertvolle Übertragungszeit wird
regeln der Division von Polynomen verwirklicht. io aber in jedem der vorgenannten Fälle für die Über-
In älteren Einrichtungen, die Polynomschlüssel mittlung der Fehlerprüf- und Korrektursignale ververwenden,
werden die Datenbitfolgen dadurch ver- schwendet.
schlüsselt, daß eine Polynomdarstellung D der ein- Der vorliegenden Erfindung liegt die Aufgabe zu-
zelnen Datenbitfolgen durch ein Schlüsselpolynom P gründe, in gegeüber dem vorgenannten Stande der
geteilt wird, wobei sich ein Rest R ergibt. Dieser Rest 15 Technik vorteilhafterer Weise Datenbits und Prüfwird
als Fehlerprüfbitfolge betrachtet und im An- bits so zu übertragen, daß die Datenübertragung weschluß
an die Datensignale übertragen, wobei der ins- der unterbrochen noch verzögert werden muß. Vor
gesamt übermittelte Nachrichtenzug außerdem Rah- allem soll die während der Aussendung der zugeführmen-
und Gruppensignale enthalten kann. Jeder ten Datenblöcke blockweise gebildeten Prüfbits je-Einzelnachricht
vorangehend, kann z. B. ein Rah- ao weils erst nach vollständiger Durchgabe des Datenmensignal
den Beginn der Nachricht kennzeichnen. blocks, dem sie zugehören, und nach abgeschlossener
Im Empfänger sorgt das Rahmensignal dafür, daß Erstellung jeweils eines vollständigen Prüfbitsblocks
die Entschlüsselungseinrichtung gelöscht werden und übertragbar sein. ' '
eine neue Nachricht aufnehmen können. Der Ent- Das letztere ist insbesondere dann von erheblicher
schlüßler teilt jede ankommende Nachricht ebenfalls 25 Bedeutung, wenn mit der an sich bereits bekannten
durch das Schlüsselpolynom P. Der sich ergebende Polynomdivision zur Prüfblockerzeugung gearbeitet
Rest dieser Teilung ist gleich Null, wenn keine Über- werden soll. Dies ist nach dem genannten österreitragungsfehler
aufgetreten sind. Nicht-Null-Stellen chischen Patent nicht möglich,
des sich ergebenden Restpolynoms kennzeichnen Die Lösung der gestellten Aufgabe ist im Patentfehlerhaft übertragene Stellen der empfangenen 30 anspruch 1 gekennzeichnet. Vorteilhafte Ausgestal-Nachricht, tungen sowie Schaltungsanordnungen zur Durchfüh-
des sich ergebenden Restpolynoms kennzeichnen Die Lösung der gestellten Aufgabe ist im Patentfehlerhaft übertragene Stellen der empfangenen 30 anspruch 1 gekennzeichnet. Vorteilhafte Ausgestal-Nachricht, tungen sowie Schaltungsanordnungen zur Durchfüh-
Zur Nennung des Standes der Technik wird auf rung sind in den Unteransprüchen beschrieben,
die DT-PS 1 223 414 sowie auf das Buch von W.W. Zwei Ausführungsbeispiele der Erfindung sowie
die DT-PS 1 223 414 sowie auf das Buch von W.W. Zwei Ausführungsbeispiele der Erfindung sowie
Peterson, »Error Correcting Codes«, New York auch die verwendete Grund-Schaltungsanordnung
und London, 1961, sowie die USA.-Patentschriften 35 gemäß dem genannten Stande der Technik und ein
2 689 950, 2 956 124, 2 975 404 und 2 984 706 hin- Blockschaltbild einer Empfangsanordnung gemäß
gewiesen. Ferner seien genannt: Hagelbarger, Anspruch 4 sind in den Zeichnungen dargestellt
»Recurrent Codes — Easily Mechanized, Burst-Cor- und werden im folgenden näher beschrieben. Es
recting Binary Codes«, Bell System Technical Jour- zeigt:
nal, Juli 1959, und Goldberg »Digital Error Con- 40 Fig. 1 einen Polynom-Verschlüßler entsprechend
trol Through Coding«, Tenth National Communica- dem genannten Stande der Technik,
tion Symposium, 5. bis 7. Oktober 1964, Utica, New F i g. 2 das Blockschaltbild einer verschlüsselnden
tion Symposium, 5. bis 7. Oktober 1964, Utica, New F i g. 2 das Blockschaltbild einer verschlüsselnden
York. Übertragungsanordnung mit zwei Polynom-Ver-
Die entgegengehaltene österreichische Patent- schlüßlern,
schrift 206 206 befaßt sich mit der Erstellung von 45 F i g. 3 die ins einzelne gehende Darstellung der
Prüfbits zur Feststellung oder Korrektur von Fehlern verschlüsselnden Übertragungseinrichtung gemäß
in binärcodierten Signalen. Die Prüfbits werden lau- F i g. 2,
fend mittels eines Umschalters mit den übertragenen F i g. 4 eine verschlüsselnde Übertragungseinrich-
Informationsbits verschachtelt, wobei während jedes tung, die nur einen Polynom-Verschlüßler, entspreeinzelnen
Ubertragungsintervalls sowohl ein Prüfbit 50 chend dem Stande der Technik, und dazu ein Hilfsais
auch ein Informationsbit übertragen wird. Diese Schieberegister enthält und
kontinuierliche Übertragung zusätzlicher Prüfbits in- F i g. 5 das Blockschaltbild einer besonders vor-
nerhalb des anstehenden Informationsstromes erfor- teilhaften Einrichtung für die empfangsseitige Verdert
naturgemäß entweder eine dauernde Erhöhung arbeitung der gemäß der Erfindung übertragenen
der Übertragungsgeschwindigkeit gegenüber der Zu- 55 Signale.
führungsgeschwindigkeit der zu übertragenden Daten Um die vorliegende Erfindung besser zu erklären,
oder aber fortwährende Unterbrechungen oder Ver- wird ein kurzer Überblick über die Polynomverzögerungen.
Schlüsselungstechnik der ins einzelne gehenden Er-
Die US-PS 3 037 697 beschreibt die Übertragung findungsbeschreibung vorangestellt,
einzelner Datenwörter von Datenbits und erst an- 60 Eine Folge von Datenbits, binären Nullen und schließend nach dem Ende eines längeren Blockes Einsen, können als Polynom dargestellt werden, das die Übertragung von Längsprüfwörtern. Diese Prüf- aus einer Reihe der Varianten X mit fallenden Powörter werden übertragen, bevor ein neuer Daten- tenzen besteht. Jedem einzelnen Glied wird dabei block beginnt. Die Informationsfolge wird somit je- der Koeffizient Null oder Eins entsprechend derWerweils zugunsten der einzuschiebenden Prüfwörter 65 tigkeit der einzelnen Datenbits zugeordnet,
unterbrochen. Eine Folge von K Bits AK_V AK_2,..., A1, A0
einzelner Datenwörter von Datenbits und erst an- 60 Eine Folge von Datenbits, binären Nullen und schließend nach dem Ende eines längeren Blockes Einsen, können als Polynom dargestellt werden, das die Übertragung von Längsprüfwörtern. Diese Prüf- aus einer Reihe der Varianten X mit fallenden Powörter werden übertragen, bevor ein neuer Daten- tenzen besteht. Jedem einzelnen Glied wird dabei block beginnt. Die Informationsfolge wird somit je- der Koeffizient Null oder Eins entsprechend derWerweils zugunsten der einzuschiebenden Prüfwörter 65 tigkeit der einzelnen Datenbits zugeordnet,
unterbrochen. Eine Folge von K Bits AK_V AK_2,..., A1, A0
Da bei den dem genannten Stande der Technik kann somit durch das Polynom D(X) dargestellt
entsprechenden Geräten und Verfahren die Fehler- werden:
D(X) =
AK_2X^+
A1X +A0.
P(X) stellt eine zweite Bitfolge dar, nämlich die rensschritt gemäß einem bekannten Verschlüsselungseines
gewählten Verschlüsselungspolynoms. Der Grad 5 schema ist die Multiplikation von D (Z) mit Xr. Davon
P(X) wird mit r bezeichnet. Der erste Verfah- mit wird gewonnen:
Xr-D(X) =
Zum Beispiel entspricht die Bitfolge 101011 dem Polvnom
wobei die Glieder mit fallender Potenz von links nach
rechts in der Bitreihenfolge angeordnet werden. Mit
15
Xr-D(X) =
4- 1 ye
+ 1 Ze
OZ10+ IZ9+OZ8+ IZ7
nr + ny + n
OZ- + OZ + 0 .
OZ- + OZ + 0 .
In binärer Form geschrieben wird dies 101011000000. Dies entspricht einer Verschiebung
der ursprünglichen Bitfolge um 6 Stellen nach links.
Der nächste Schritt ist die Division Zr · D (Z)
durch das Verschlüsselungspolynom P (Z). Es werden hierzu Additionen und Subtraktionen in Modulo-2-Weise
durchgeführt. Dies sei durch das Symbol0 ^dargestellt. Das Divisionsergebnis ist ein
Quotient Q (X) und ein Rest R(X). Der Grad von R(X) ist kleiner als r, d. h. kleiner als der Grad des
Verschlüsselungspolynoms P (Z) selbst.
Gleichung (3) kann umgeschrieben werden:
X'-D(X) = P (X) -Q(X)QR (X). (4)
M (X) möge das übertragene Nachnchtenpolynom
darstellen, welches die ursprünglichen Daten plus den Rest R (X) als Fehlerprüfbits enthält:
M(X) = X'-D(X)QR(X) = P(X) -Q(X) . (5)
JP-D(Z) _Q R(X)
P(X)
ist ™ beachten, daß Addition und Subtraktion nach
Modulo-2 identisch sind und dasselbe Ergebnis haben.)
Die einzelnen Glieder von M(X) sind die Bits, die über den Kanal übertragen werden und welche die
Datenbits darstellen, an die sich üblicherweise die Restbits anschließen.
Es möge im oben gegebenen Beispiel sein:
p(y\ = 1 ve 4- 1 ys 4. 1 Yi 4- 1 ya _l λ Y2
p(y\ = 1 ve 4- 1 ys 4. 1 Yi 4- 1 ya _l λ Y2
4. η y 4-1
*
Dann ergibt sich bei der Division von Xe-D(X)
durch P(X) als Quotient
nach der folgenden Rechnung:
= Z" + 0Z1« + Z9 +
χι + X6 + 0Z5 + OZ4+
+ Xs (=1)
+ Xs (=1)
X*-P(X) =
ZS-P(Z)==
Ζ2· P(X) =
P(X) =
ZiOH | + Z4 | (=1) |
0 H | f5 + Z* | + ZS (= 1) |
^s+ Z4 |
+ Zs
+ Z2 |
|
hü +
hZ9 + |
||
hZ9 +
Z9 + |
||
0 4 | ||
■ Z8-1 Z8 4, |
||
0 H ■ Z8- |
||
■ Z8- Z8H |
||
HZ7- | ||
- o ^ l·X7- |
||
HZ7- hZ7- |
||
hZ6+ ; | ||
-z«+ ; !-Ζ« |
||
ho+; |
Z6 + 0 + Z* + ZS + Z2
Z«+ Z5 + Z4 + ZS
Z«+ Z5 + Z4 + ZS
+ OZ + 0
= 0+ Z5+0+ 0+Z2+0
R(X) ist der sich ergebende Divisionsrest, der wiederum in Binärform geschrieben lautet: 100101.
Da Z6 · D (X) dem Binärwert 101011000000 gleicht, ist
X^-D(X)QR(X)= 101011000000 0100101
= 101011100101 =M.
' Die durch M dargestellte Bitfolge wird über den sei der Fall. M'(X) = M(X) wird dann ebenfalls di-
Nachrichtenkanal zur Empfangsstation übertragen, 65 vidiert durch P(Z). Bei einer angenommenen fehler-
die Bitglieder höherer Ordnung voran. Die empfan- freien Übertragung ist der Rest dieser Division gleich
genen Bits seien bezeichnet mit M'. Bei einer fehler- Null. Dies sei bewiesen durch eine Betrachtung der
freien Übertragung ist M' = M. Angenommen, dies Division M (X) durch P(X):
409 543/261
M(X) Xr-D(X) ^ R(X)
P(X) P(X)
Nach der Gleichung (3) ist
Xr-D(X)
P(X)
P(X)
R(X)
Daher ist
M(X)
M(X)
P(X)
= 2(1)
R(X) Q .
P(X) P(X)
Somit ist, wenn keine Übertragungsfehler auftreten, der Rest dieser Division gleich Null. Wenn jedoch
ein Fehler auftritt, ergibt die Division einen Rest, der ungleich Null ist. Damit wird angezeigt,
daß ein Fehler vorliegt.
Eine dem Stande der Technik entsprechende Anordnung, welche das beschriebene Verschlüsselungsverfahren
verwendet, ist in F i g. 1 gezeigt. Das Verschlüsselungspolynom, das in diesem Beispiel benutzt
wird, ist
P(X) = Χ^ + Χ^ + Χ* + Χ3+1.
Aus Gründen der Vereinfachung sind Einzelheiten wie z. B. die Zeittaktangabe, Verschiebungsleitungen
usw. weggelassen worden. Zusätzliche Beispiele können in der bereits zitierten Arbeit von W. W. Peterson,
»Error Correcting Codes«, gefunden werden.
' Die Eingangsleitung 10 für die zu übertragenden Daten führt auf den ersten Eingang einer Und-Schaltung 12, deren Ausgang mit dem ersten Eingang einer Oder-Schaltung 14 verbunden ist, deren Ausgang wiederum direkt die Ausgangsleitung 16 bildet. Die Eingangsleitung 10 ist ebenfalls mit dem ersten Eingang eines Modulo-2-Addierwerkes 18 verbunden. Der Ausgang 20 dieses Modulo-2-Addierwerks 18 führt auf den Haupteingang eines Schieberegisters 22, dessen einzelne Stufen mit den Ziffern 1 bis 6 bezeichnet sind. Die kleinen Zahlen geben die niederen Stufen des Schieberegisters an. Die Verschiebung erfolgt von links nach rechts. Der Ausgang der höchsten Stufe 6 ist nur auf die Eingänge zweier weiterer Und-Schaltungen 24 und 26 geführt. Der Ausgang der Und-Schaltung 24 führt auf den zweiten Eingang des Modulo-2-Addierwerks 18. Der Ausgang der Und-Schaltung 26 führt zu einem zweiten Eingang der Oder-Schaltung 14. Da die höchste Stufe des Schieberegisters 22 über das Modulo-2-Addierwerk 18 zur Addition auf niedrigere Stufen des Schieberegisters zurückgeführt ist, wird eine solche Anordnung üblicherweise rückgekoppeltes Schieberegister genannt.
' Die Eingangsleitung 10 für die zu übertragenden Daten führt auf den ersten Eingang einer Und-Schaltung 12, deren Ausgang mit dem ersten Eingang einer Oder-Schaltung 14 verbunden ist, deren Ausgang wiederum direkt die Ausgangsleitung 16 bildet. Die Eingangsleitung 10 ist ebenfalls mit dem ersten Eingang eines Modulo-2-Addierwerkes 18 verbunden. Der Ausgang 20 dieses Modulo-2-Addierwerks 18 führt auf den Haupteingang eines Schieberegisters 22, dessen einzelne Stufen mit den Ziffern 1 bis 6 bezeichnet sind. Die kleinen Zahlen geben die niederen Stufen des Schieberegisters an. Die Verschiebung erfolgt von links nach rechts. Der Ausgang der höchsten Stufe 6 ist nur auf die Eingänge zweier weiterer Und-Schaltungen 24 und 26 geführt. Der Ausgang der Und-Schaltung 24 führt auf den zweiten Eingang des Modulo-2-Addierwerks 18. Der Ausgang der Und-Schaltung 26 führt zu einem zweiten Eingang der Oder-Schaltung 14. Da die höchste Stufe des Schieberegisters 22 über das Modulo-2-Addierwerk 18 zur Addition auf niedrigere Stufen des Schieberegisters zurückgeführt ist, wird eine solche Anordnung üblicherweise rückgekoppeltes Schieberegister genannt.
Zur Verschlüsselung von Datenbits wird das Schieberegister 22 zuerst durch einen nicht dargestellten
Zeitgeberimpuls von allen eventuell enthaltenen Informationen gelöscht. Dann wird die Und-Schaltung
12 durch ein Zeitgebersignal über die Leitung 28 eingeschaltet. Von nun ab gehen über die
Leitung 10 einlaufende Daten durch die Und-Schaltung 12 und die Oder-Schaltung 14 auf die Ausgangsleitung
16 hindurch. Die Und-Schaltung 24 wird gleichzeitig über die Leitung 30 ein- und die
Und-Schaltung 26 über die Leitung 32 ausgeschaltet. Somit wird das Ausgangssignal der letzten Stufe 6
des Schieberegisters 22 über die Und-Schaltung 24 und die Leitung 34 auf das Modulo-2-Addierwerk
18 zurückgeführt und modulo-2 zu den über die Leitung 10 eingehenden Daten addiert. Somit treten je
ίο
weils die über die Leitung 10 eingehenden Daten. mcdulo-2 verknüpft mit den 6 Verschiebeschritte
vorher eingelaufenen Daten, in die Stufe 1 des Schieberegisters ein. Dies entspricht einer Multiplikation
der Eingangssignale mit Xs. Die Leitung 20 gibt somit in das Schieberegister Signale ein, die dem
sechsten Grade des als Beispiel gewählten Verschlüsselungspolynoms entsprechen. Ein weiteres Modolu-2-Addierwerk
36 verknüpft den Ausgang der ίο Stelle 3 des Schieberegisters 22 entsprechend dem
Gliede X3 von P(X). So erfolgt unter Mitwirkung der beiden weiteren dargestellten Modulo-2-Addierwerke
38 und 40 die Division der eingehenden Daten durch das Verschlüsselungspolynom, wobei nur die Restbits
R (X) im Schieberegister 22 übrigbleiben, wenn alle durchzugebenden Datenbits den Eingang 10 erreicht
haben.
Wenn alle Informationsbits eines Datenblocks eingegeben worden sind, werden vermittels Zeitgebersiao
gnalen die Leitungen 28 und 30 ausgeschaltet, womit die Und-Schaltungen 12 und 24 gesperrt werden.
Gleichzeitig wird die Leitung 32 eingeschaltet und der Inhalt des Schieberegisters 22 über die Und-Schaltung
26 und die Oder-Schaltung 14 auf die Ausgangsleitung 16 herausgeschoben. Somit wird anschließend
an die Datenbits der Divisionsrest abgegeben und an das Ende des eigentlichen Datenblocks
angefügt. ^-
Die nachfolgende Tabelle zeigt den Inhalt des Schieberegisters 22 während der Verschlüsselung
der Datenbitfolge 101011.
Eingabe | 1 | Schieberegister-Stufen 2 3 4 5 |
0 | 0 | 0 | 6 | |
35 | 0 | 1 | 1 | ||||
Löschung | 0 | 0 | 0 | 1 | 0 | 0 | |
1 | 1 | 0 | 1 | 1 | 0 | 1 | |
40 | 0 | 1 | 1 | 1 | 0 | 0 | 0 |
1 | 1 | 1 | 1 | 1 | 0 | 1 | |
0 | 1 | 1 | 1 | 0 | 0 | 1 | |
1 | 0 | 1 | 0; | ||||
45 | 1 | 1 | 0 | 1 | |||
Der Rest ist
IZ5 + OZ4 + OX3 + IX2 + OX+ 1,
wobei das Glied der höchsten Potenz in der sechsten Stufe des Schieberegisters steht.
Wenn diese Restbits an das Ende der Datenbits angefügt werden, wird die übertragene Nachricht
101011100101. Die höchste Stelle wird dabei als erste übertragen.
Ein Entschlüßler, der die Richtigkeit der übertragenen Nachrichten prüft, ist im wesentlichen dem
vorbeschriebenen Verschlüßler sehr ähnlich und wird hier nicht besonders beschrieben. Zur Beschreibung
eines solchen empfangsseitigen Entschlüßlers mit zugeordneten Fehlerprüfstromkreisen und zur Beschreibung
eines weiter entwickelten Verschlüßlers sei auf die Patentanmeldung J 26972 VIII a/21 al (DT-AS
1 223 414) hingewiesen.
Aus der vorstehenden Erklärung eines dem Stande der Technik des dort beschriebenen Entschlüßlers
entsprechenden Verschlüßlers ist zu erkennen, daß bei diesem Verfahren keine ununterbrochene Daten-
übertragung stattfinden kann. Das heißt, nach einem Block von sechs Datenbits (in obigem Beispiel
101011) muß die weitere Datenübertragung unterbrochen werden, bis die sechs Restbits (im Beispiel
100101) ebenfalls übertragen worden sind. Verschiedene frühere Bemühungen, Verschlüßler zu bauen,
die ununterbrochen Daten durchgeben, haben zu komplexen und aufwendigen Einrichtungen geführt,
die beträchtliche Pufferspeicher und zusätzliche Einrichtungen neben den eigentlichen Verschlüßlerkreisen
enthalten.
In F i g. 2 ist das Blochschaltbild einer erfindungsgemäßen Verschlüßleranordnung dargestellt, mit der
Daten kontinuierlich verarbeitet werden können.
Die zu übertragenden Datenbits gehen auf der Leitung 100 in den Verschlüßler ein. Um durch die
beschriebene Division zusätzliche Prüfbits zu errechnen und gleichzeitig zu speichern, sind zwei PoIynom-Verschlüßler
102 und 103 vorgesehen. Die Eingangssteuerung 101 dient als Weiche, aufeinanderfolgende
Datenblocks jeweils einem der beiden Polynom-Verschlüßler 102 und 103 zuzuführen. Jeder
dieser beiden Polynom-Verschlüßler hat zwei Ausgänge, einen Ausgang für Datenbits und einen Ausgang
für gewonnene Prüfbits. Die Datenausgänge 104 und 105 der Polynom-Verschlüßler 102 und 103
sind mit den Eingängen einer ersten Oder-Schaltung 106 verbunden. Die Prüfbitausgänge 107 und 108
der Polynom-Verschlüßler 102 und 103 sind mit den Eingängen einer zweiten Oder-Schaltung 109 verbunden.
Um Daten- und Prüfbits zu verschachtelt sind die Ausgänge der Oder-Schaltungen 106 und
109 mit den Eingängen einer dritten Oder-Schaltung
110 verbunden, deren Ausgang direkt die Ausgangsleitung 111 der Gesamtanordnung bildet.
Die Arbeitsweise der in F i g. 2 gezeigten Verschlüßleranordnung
wird durch das folgende Beispiel erklärt. Angenommen, 101011, 011101 und 111001 seien drei aufeinanderfolgende Datenblöcke, die verarbeitet
werden sollen. Wenn das Verschlüsselungspolynom
P(X) = X* + X» + X* + Afs + 1
ist, dann ergeben sich als Reste R (X) für die einzelnen Blöcke 100101, 100010 und Ö01111. Wenn der 4s
erste Datenblock 101011 über die Leitung 100 in die Anordnung eingeht, wird er über die Eingangssteuerung
101 auf den Polynom-Verschlüßler 102 geleitet. Nachdem alle seine Datenbits übertragen worden
sind, ist der Rest 100101 im Schieberegister des Polynom-Verschlüßlers
102 enthalten. Der nächste Datenblock 011101 wird dann durch die Eingangssteuerung
101 auf den zweiten Polynom-Verschlüßler 103 geleitet. Währenddem die Datenbits 011101 die
Gesamtanordnung passieren, werden die Restbits 100101, die beim vorangehenden ersten Datenblock
errechnet wurden, zwischen die nun durchzugebenden Datenbits wechselweise eingefügt. Dabei ergibt
sich die Bitfolge 011010110011 auf der Ausgangsleitung 111. Das erste, dritte, fünfte, siebente, neunte
und elfte Bit im abgegebenen Nachrichtenblock M(X) sind Datenbits D(X). Das zweite, vierte,
sechste, achte, zehnte und zwölfte Bit sind die errechneten Restbits R (X) vom vorangehenden Datenblock.
Die Bitfrequenz auf der Ausgangsleitung 111 ist dabei doppelt so hoch wie die Bitfrequenz auf der
Eingangsleitung 100.
Nachdem der zweite Datenblock 011101 die Gesamtanordnung passiert hat, sind die Restbits 100010
im Schieberegister des Polynom-Verschlüßlers 103 enthalten. Der nächste Datenblock 111001 wird
dann durch die Eingangssteuerung 101 wieder auf den ersten Polynom-Verschlüßler 102 geleitet. Währenddem
die Datenbits 111001 die Gesamtanordnung passieren, werden die Restbits 100010, die aus dem
vorangehenden Datenblock im zweiten Polynom-Verschlüßler 103 errechnet wurden, dazwischengefügt.
Damit hat der Nachrichtenblock, der auf der Ausgangsleitung 111 erscheint, die Bitfolge
111010000110. Das erste, dritte, fünfte, siebente, neunte und elfte Bit sind die des Datenblocks 111001,
währenddem das zweite, vierte, sechste, achte, zehnte und zwölfte Bit die des Restblocks 100010 sind, welche
aus dem vorangehenden Datenblock errechnet wurden.
Um Zeitprobleme zu vermeiden, ist es vorteilhaft, beide Polynom-Verschlüßler 102 und 103 mit Zeitgebersignalen
von einer gemeinsamen Taktsteuerung 99 zu versorgen. Die Taktsteuerung 99 muß mit der
Ausgangsbitfrequenz der Gesamtanordnung arbeiten, d. h. mit der doppelten Eingangsbitfrequenz.
In F i g. 3 ist die Gesamtanordnung in Einzelheiten gezeigt. Zeitgebersignale laufen auf der Leitung
113 von der Datenquelle ein. Die Zeitgebersignal-Impulse über die Leitung 113 entsprechen der Ausgangsbitfrequenz
der Gesamtanordnung und somit der doppelten Eingangsbitfrequenz. Um die Zeitsteuerung
der Ausgangsdaten und der Prüfbits sicherzustellen, werden die Zeitgebersignal-Impulse, die
auf Leitung 113 einlaufen, durch einen Frequenzteiler 115 in Impulse mit der halben Impulsfrequenz
umgesetzt. Der Frequenzteiler 115 kann z. B. eine einfache bistabile Kippschaltung sein, deren Ausgang
bei jedem Ein-Signal auf den Eingang einmal umschaltet. Um ein Zeitgebersignal zu gewinnen, welches
die wechselnde Durchschaltung aufeinanderfolgender Blöcke auf den einen oder den anderen Polynom-Verschlüßler
bewirkt, kann die Ausgangsleitung 117 des Frequenzteilers 115 auf einen Impulszähler
119 geleitet werden. Der Pegel der Ausgangsleitung 121 des Impulszählers 119 wechselt nach
jedem aufgenommenen Datenblock von niedrig nach hoch, oder umgekehrt. Die Ausgangsleitung 117 des
Frequenzteilers 115 ist direkt mit Toreingängen der Und-Schaltungen 123 und 125 verbunden, um die
zeitliche Steuerung für die passierenden Datenbits und für die Rückkopplung des Schieberegisters 127
sicherzustellen, welches jeweils einen neuen Rest berechnet, währenddem Datenbits zur Oder-Schaltung
106 durchgeführt werden. Die Signale der Ausgangsleitung 117 des Frequenzteilers 115 werden
durch einen Inverter 129 umgekehrt, bevor sie auf einen Toreingang der Und-Schaltung 131 geführt
werden, um die Ausgangssteuerung der Restbits im Wechseltakt zu bewerkstelligen. Die Ausgangsleitung
121 des Impulszählers 119 führt direkt auf eine erste Und-Schaltung 133 der Eingangsschaltung 101,
womit der Hoch-Ausgangspegel des Impulszählers 119 die Datenbits auf den ersten Polynom-Verschlüßler
102 steuert. Der Ausgangspegel des Impulszählers 119 wird durch einen Inverter 135 umgekehrt, bevor
er auf die zweite Und-Schaltung 137 der Eingangssteuerung 101 gelangt, womit der Niedrig-Ausgangspegel
des Impulszählers 119 einen Datenblock auf den zweiten Polynom-Verschlüßler 103 gelangen läßt.
Die Ausgangsleitung 121 des Impulszählers 119
13 14
speist einen zweiten Toreingang der Und-Schaltung im Schieberegister 127 des ersten Polynom-Ver-
125 und steuert damit die Rückkopplung des Schie- schlüßlers 102 enthaltenen Restbits über die Undberegisters
127, wenn Datenbits auf den ersten Poly- Schaltung 131 hinausgeschoben werden, und zwar
nom-Verschlüßler 102 gelangen. Ein Inverter 139 zwischen die Datenbits, die vom zweiten Polynomkehrt
den Ausgangspegel des Impulszählers 119 um 5 Verschlüßler 103 kommen. Zeitgebersignale für die
und speist damit einen zweiten Toreingang der Und- Ausgabe der Restbits im Wechseltakt mit den Daten-Schaltung
131, so daß, währenddem Datenbits ge- bits werden von den Zeitgebersignalen auf der Leirade
über den zweiten Polynom-Verschlüßler 103 ge- tung 117 abgeleitet und durch den Inverter 129 geführt
werden, Restbits aus dem ersten Polynom- wonnen, bevor sie auf die Und-Schaltung 131 ge-Verschlüßler
102 entnommen werden können. Da die io langen.
Polynom-Verschlüßler 102 und 103 gleicher Bau- Obwohl im obigen Beispiel der Impulszähler 119
weise sind, sind nur die Einzelheiten des Polynom- dazu benutzt wird, die Umschaltung aufeinanderfol-Verschlüßlers
102 in F i g. 2 gezeigt. gender Datenblöcke zwischen den Polynom-Ver-Die
Funktionsweise der Gesamtanordnung ist wie schlüßlern 102 und 103 zu steuern, ist es dem Fachfolgt:
Wenn die Ausgangsleitung 121 des Impulszäh- 15 mann verständlich, daß auch andere Methoden verlers
119 einen hohen Pegel aufweist, gelangen Daten- wendet werden können, die Datenblöcke hin- und
signale, die über die Eingangsleitung 100 einlaufen, herzuschalten. Zum Beispiel kann der Beginn eines
über die Und-Schaltung 133 auf den ersten Polynom- neuen Datenblocks auch so erkannt werden, wie es
Verschlüßler 102. Der Pegel auf der Leitung 121 in der bereits genannten Patentanmeldung J 26972
wird durch den Inverter 135 umgekehrt, um zu ver- 20 VIII a/21 al (DT-AS 1223 414) gezeigt ist. Jedes
hüten, daß Daten durch die zweite Und-Schaltung Mal, wenn der Beginn eines neuen Datenblockes er-
137 auf den zweiten Polynom-Verschlüßler 103 ge- kennbar ist, wird dieser Datenblock auf den Polylangen
können. Der Pegel auf Leitung 121 wird eben- nom-Verschlüßler geleitet, der gerade nicht zur Befalls
auf den einen Toreingang der Und-Schaltung rechnung des Restes für den vorangehenden Daten-
125 geführt, um die Rückkopplung des Schiebe- 25 block benutzt wurde.
registers 127 im ersten Polynom-Verschlüßler 102 Durch die F i g. 4 wird eine andere Ausbildung der
zu öffnen. Im zweiten Polynom-Verschlüßler 103 vorliegenden Erfindung gezeigt, bei der nur ein PoIywird
der Pegel, der auf der Leitung 121 ankommt, nom-Verschlüßler benötigt wird. Die Verschlüssedurch
einen nicht dargestellten Inverter umgekehrt, lung gemäß Fig. 4 arbeitet nach dem gleichen"angebevor
er auf den entsprechenden Toreingang der 30 nommenen Schlüsselpolynombeispiel
Und-Schaltung 125 in der Schieberegister-Rückkopplungsschleife geführt wird. Damit werden die Rück- P(Z) = Z6 + Z5 + Z4 + Xs + 1 .
kopplungsfunktionen innerhalb des Schieberegisters
des zweiten Polynom-Verschlüßlers 103 gesperrt, Wie in den bereits erläuterten Polynom-Verschlüßwährenddem
Daten durch den ersten Polynom-Ver- 35 lern 102 und 103 ist ebenfalls ein Schieberegister 122
schlüßler 102 verarbeitet werden. Der Pegel, der auf vorgesehen, das wiederum eine Zahl von Stufen entder
Leitung 121 erscheint, wird durch den Inverter hält, die dem Grade des Schlüsselpolynoms ent-
139 einem Toreingang der Und-Schaltung 131 im spricht. Entsprechende Rückkopplungsverbindungen
ersten Polynom-Verschlüßler 102 zugeführt, um zu sind vorgesehen, die die Folgen von Datenbits moverhüten,
daß jetzt Restbits aus dem ersten Polynom- 40 dulo-2 des Schlüsselpolynoms verarbeitet. Entspre-Verschlüßler
102 abgegeben werden können. Im zwei- chend dieser Erfindung ist, um die errechneten Prüften
Polynom-Verschlüßler 103 wird der Pegel auf bits zu speichern, ein HilfsSchieberegister 122' vorder
Leitung 121 direkt ohne Umkehrung (nicht dar- gesehen, welches die gleiche Stufenanzahl hat. Der
gestellt) auf den einen Toreingang der Und-Schaltung Ausgang der einzelnen Stufen 1 bis 6 des Schiebe-
131 gegeben, um dem aus dem vorangehenden Daten- 45 registers 122 ist jeweils über einen Eingang von Undblock
errechneten Rest zu ermöglichen, aus dem Schaltungen 141 bis 146 geführt, deren Ausgänge
zweiten Polynom-Verschlüßler 103 herauszugelan- wiederum zu den Eingängen entsprechender Stellen
gen, währenddem der Rest für den neuen Daten- im HilfsSchieberegister 122' führen. Dabei ist die
block gerade im Polynom-Verschlüßler 102 errech- Stelle 6, die höchste Stelle des Schieberegisters 122,
net wird. Das Zeitgebersignal auf Leitung 117, das 5° über die Und-Schaltung 146 mit der Stelle 6', der
die halbe Frequenz des Zeitgebersignals auf Leitung höchsten Stelle des HilfsSchieberegisters 122', ver-
113 hat, führt zu übersteuernden Toreingängen der bunden. Auf die gleiche Weise sind alle Ausgänge
Und-Schaltungen 123 und 125 beider Polynom-Ver- der übrigen Stufen des Schieberegisters 122 über je
schlüßler 102 und 103, um entsprechend den Da- eine Und-Schaltung mit dem Eingang der entspretenausgang
der Polynom-Verschlüßler und die Rück- 55 chenden Stelle des HilfsSchieberegisters 122' verbunkopplung
in ihren Schieberegistern 127 zu steuern. den. Die zweiten Eingänge, die Toreingänge aller
Nachdem alle Bits eines Datenblockes durch den dieser Und-Schaltungen 141 bis 146, sind über die
ersten Polynom-Verschlüßler 102 hindurchgegangen . Leitung 148 parallel geschaltet. Wenn ein Ein-Signal
sind, ist der Rest, der durch Division durch das auf dre Leitung 148 erscheint, übertragen die Und-Schlüsselpolynom
P (Z) errechnet wurde, im Schiebe- 60 auf der Leitung 148 erscheint, übertragen die Undregister
127 enthalten. Nun geht der Ausgangspegel Restbits R (Z), die in den Stufen 1 bis 6 des Schiebedes
Impulszählers 119 in seine Niedrig-Stellung, um registers 122 enthalten sind, auf die Stufen 1' bis 6'
den nächsten Datenblock auf den zweiten Polynom- des HilfsSchieberegisters 122'.
Verschlüßler 103 zu leiten. Die Rückkopplung des Die Zeitgebersignale werden für diese Version auf
Schieberegisters 127 im ersten Polynom-Verschluß- 65 eine ähnliche Art erzeugt wie die entsprechend der
ler 102 wird dann durch die Und-Schaltung 125 F i g. 3. Zeitgebersignal-Impulse mit der Ausgangsblockiert.
Der Pegel auf der Leitung 121 bewirkt bitfrequenz erreichen die Anordnung über die Leidurch
Umkehrung mittels des Inverters 139, daß die tung 113 am Eingang des Frequenzteilers 115. Die
15 16
Ausgangsleitung 117 des Frequenzteilers 115 dient naheliegend. Jede empfangene Nachricht wird in
dann als Zeitgebersignalquelle mit der Eingangsbit- einen Datenblock und einen Restblock aufgeteilt,
frequenz (d. h. mit der halben Ausgangsbitfrequenz), Jeder Restblock wird in Verbindung mit den Daten
was wiederum der Frequenz entspricht, mit der verarbeitet, aus denen er sendeseitig gebildet worden
Daten- oder Prüfbits am Ausgang der Gesamtanord- S ist. Alle eingehenden Daten werden dazu ein zweinung
abgegeben werden. Die Ausgangsleitung 117 tes Mal unter Verwendung der Grundanordnung gedes
Frequenzteilers 115 wird wiederum auf den Im- maß F i g. 1 dividiert. Sie können anschließend mit
pulszähler 119 geführt. Der Ausgang des Impuls- Fehlerprüf- und Korrektureinrichtungen auf Grund
Zählers 119 wird auf eine bistabile Kippschaltung 150 der in einem Prüfwortgenerator 206 gebildeten Prüfgeführt,
deren Ausgangsleitung 148 die Übertragung io worte weiterverarbeitet werden,
der Restbits aus dem Schieberegister 122 in das Hilfs- Da die Anordnung der Daten- und Prüfbits zueinschieberegister 122' steuert. Die Zeitgebersignale ander in jeder übertragenen Nachricht bekannt ist, auf der Leitung 117 vom Frequenzteiler 115 werden lassen sich vielfältige Möglichkeiten für die Unterteiauf die Und-Schaltung 114 und 124 geführt, um mit lung von Nachrichten in ihre Daten- und Restbitderen Hilfe die Datenausgabesteuerung der Gesamt- 15 bestandteile anwenden. Wie z.B. in Fig. 5 gezeigt anordnung über die Leitungen 116 und 158 und die ist, kann eine einlaufende Nachricht über die EinRückkopplung im Schieberegister 112 während der gangsleitung 200 zwei Und-Schaltungen 201 und 202 Berechnung der Prüfbits zu überwachen. Zeitgeber- zugeführt werden. Zeitgebersignale über die Leitung signale auf der Leitung 117 werden durch den In- 203 sorgen dafür, daß die Datenbits der Nachricht verter 152 umgekehrt, bevor sie der Und-Schaltung 20 über die Und-Schaltung 201 auf den Datenspeicher 126 zugeführt werden, welche der Ausgabe von Rest- 204 gelangen, mit dessen Hilfe sie gespeichert werbits aus der Gesamtanordnung über die Leitungen den, bis die für den entsprechenden Block gültigen 154 und 158 dient. Die Datenbit-Ausgangsleitung Restbits ebenfalls eingelaufen sind. Diese Restbits 116 und die Prüfbit-Ausgangsleitung 154 werden werden innerhalb der nächsten Nachricht empfangen, mittels der Oder-Schaltung 156 zusammengeführt, 25 Die Zeitgebersignale auf der Leitung 203 lassen nach um damit Ausgangssignale zu bilden, welche aus Umkehrung mittels des Inverters 205 die Restbits Daten- und Prüfbits abwechselnd zusammengesetzt über die Und-Schaltung 202 auf den Prüfwortgenesind. rator206 gelangen. Der Prüfwortgenerator 206 wird
der Restbits aus dem Schieberegister 122 in das Hilfs- Da die Anordnung der Daten- und Prüfbits zueinschieberegister 122' steuert. Die Zeitgebersignale ander in jeder übertragenen Nachricht bekannt ist, auf der Leitung 117 vom Frequenzteiler 115 werden lassen sich vielfältige Möglichkeiten für die Unterteiauf die Und-Schaltung 114 und 124 geführt, um mit lung von Nachrichten in ihre Daten- und Restbitderen Hilfe die Datenausgabesteuerung der Gesamt- 15 bestandteile anwenden. Wie z.B. in Fig. 5 gezeigt anordnung über die Leitungen 116 und 158 und die ist, kann eine einlaufende Nachricht über die EinRückkopplung im Schieberegister 112 während der gangsleitung 200 zwei Und-Schaltungen 201 und 202 Berechnung der Prüfbits zu überwachen. Zeitgeber- zugeführt werden. Zeitgebersignale über die Leitung signale auf der Leitung 117 werden durch den In- 203 sorgen dafür, daß die Datenbits der Nachricht verter 152 umgekehrt, bevor sie der Und-Schaltung 20 über die Und-Schaltung 201 auf den Datenspeicher 126 zugeführt werden, welche der Ausgabe von Rest- 204 gelangen, mit dessen Hilfe sie gespeichert werbits aus der Gesamtanordnung über die Leitungen den, bis die für den entsprechenden Block gültigen 154 und 158 dient. Die Datenbit-Ausgangsleitung Restbits ebenfalls eingelaufen sind. Diese Restbits 116 und die Prüfbit-Ausgangsleitung 154 werden werden innerhalb der nächsten Nachricht empfangen, mittels der Oder-Schaltung 156 zusammengeführt, 25 Die Zeitgebersignale auf der Leitung 203 lassen nach um damit Ausgangssignale zu bilden, welche aus Umkehrung mittels des Inverters 205 die Restbits Daten- und Prüfbits abwechselnd zusammengesetzt über die Und-Schaltung 202 auf den Prüfwortgenesind. rator206 gelangen. Der Prüfwortgenerator 206 wird
In'der vorstehenden Beschreibung ist eine Ver- andererseits auch durch den Datenspeicher 204 geschlüsselung
beschrieben worden, bei der die Zahl 30 speist. Prüfworte, welche für Fehlerprüfung und Korvon
Restbits gleich der Zahl von Datenbits in jedem rektur verwendet werden können, werden, wie beBlock
ist. Es ist jedoch einzusehen, daß diese Erfin- schrieben, durch eine zweite Division im Prüfwortduhg
ebenfalls mit anderem Daten-Restbit-Verhältnis generator 206 erzeugt. Anschließend werden jeweils
verwirklicht werden kann. Es sei z. B. ein Schlüssel die empfagenen Datenbits und das zugehörige Prüfangenommen,
bei dem die Zahl übertragener Prüf- 35 wort zur weiteren Verarbeitung den Einrichtungen
bits gleich der Hälfte der Zahl der Datenbits ist. zur Fehlerprüfung und Korrektur 207 zugeführt. Die
Wenn solch ein Schlüssel verwendet wird, umfassen übertragenen Prüfbits werden, nachdem sie im Prüfdie
Prüfbits nur ein Drittel der insgesamt übertrage- wortgenerator 206 für die zweite Division zur Benen
Nachricht, währenddem die übrigen zwei Drit- rechnung des Prüfwortes verwendet wurden, nicht
tel Datenbits, also echte Nachrichtenbits, umfassen. 40 mehr benötigt und nicht gespeichert.
Der wohl einfachste Weg, einen solchen Schlüssel Die mit der Erfindung erzielbaren Vorteile besteentsprechend der Erfindung zu verwirklichen, wäre hen insbesondere darin, daß die Daten, die nach die Verschachtelung von Restbits und Datenbits im dem erfindungsgemäßen Verfahren verschlüsselt wer-Verhältnis 1:1, jeweils, bis ein Block von Restbits den, zusammenhängend übertragen werden können, fertig übertragen worden ist, und dann einfach Null- 45 Weil die Prüfbits mit den zu übertragenden Datenbits in den nächsten Datenblock einzuschieben. Ob- bits verschachtelt abgegeben werden, ist es nicht notgleich eine solche Technik viele der erfindungsge- wendig, die Datenquelle zu stoppen oder zu verzömäßen Vorteile aufweist, wäre es eine Verschleude- gern, wenn Prüfbits übertragen werden,
rung von Nachrichtenübertragungszeit, weil ein Vier- Die Tatsache, daß jeder abgehende Nachrichtentel aller Nachrichten nur aus blinden Nullen beste- 50 block eine Verknüpfung eines Datenblocks und einer hen würde. Deshalb sollte, wenn ein Schlüssel ver- Folge von Prüfbits darstellt, welche von einem früher wendet wird, welcher nur zu einem Drittel der ge- abgehenden Datenblock abgeleitet wurden, begrünsamten übertragenen Nachricht Restbits enthält, eine det einen weiteren wesentlichen Vorteil der Erfin-Verschlüsselung gewählt werden, bei der Restbits und dung. Auf Grund dieser Tatsache werden nämlich Datenbits im echten 1:2-Verhältnis verschachtelt 55 Fehler, die durch eine einzelne Störung hervorgeruwerden, d. h., daß z. B. ein Restbit auf jeweils zwei fen werden, auf verschiedene Nachrichtenblöcke auf-Datenbits folgt. Bei einer solchen Verschlüsselung geteilt übertragen. Erstens ist dadurch die Wahrwäre dann die Ausgangsfrequenz nur l,5mal der Ein- scheinlichkeit größer, eingeschlichene Fehler wirkgangsbitfrequenz. Ähnlich müßte bei einem Schlüs- lieh zu entdecken; zum anderen ist es in der Empsel, bei dem nur ein Viertel der übertragenen Nach- 60 fangssteile bei der Vorkehrung von Fehlerkorrekturrichten aus Prüfbits besteht, eine Technik verwendet einrichtungen einfacher, aufgetretene Fehler nicht nur werden, bei der jeweils ein Prüfbit auf drei Daten- zu entdecken, sondern auch zu korrigieren,
bits folgt. Die Ausgangsbitfrequenz wäre dann das Es sei darauf hingewiesen, daß nicht nur die Mög-I1Afache der Eingangsbitfrequenz. lichkeit besteht, Prüfbits in einem direkt auf den zu-
Der wohl einfachste Weg, einen solchen Schlüssel Die mit der Erfindung erzielbaren Vorteile besteentsprechend der Erfindung zu verwirklichen, wäre hen insbesondere darin, daß die Daten, die nach die Verschachtelung von Restbits und Datenbits im dem erfindungsgemäßen Verfahren verschlüsselt wer-Verhältnis 1:1, jeweils, bis ein Block von Restbits den, zusammenhängend übertragen werden können, fertig übertragen worden ist, und dann einfach Null- 45 Weil die Prüfbits mit den zu übertragenden Datenbits in den nächsten Datenblock einzuschieben. Ob- bits verschachtelt abgegeben werden, ist es nicht notgleich eine solche Technik viele der erfindungsge- wendig, die Datenquelle zu stoppen oder zu verzömäßen Vorteile aufweist, wäre es eine Verschleude- gern, wenn Prüfbits übertragen werden,
rung von Nachrichtenübertragungszeit, weil ein Vier- Die Tatsache, daß jeder abgehende Nachrichtentel aller Nachrichten nur aus blinden Nullen beste- 50 block eine Verknüpfung eines Datenblocks und einer hen würde. Deshalb sollte, wenn ein Schlüssel ver- Folge von Prüfbits darstellt, welche von einem früher wendet wird, welcher nur zu einem Drittel der ge- abgehenden Datenblock abgeleitet wurden, begrünsamten übertragenen Nachricht Restbits enthält, eine det einen weiteren wesentlichen Vorteil der Erfin-Verschlüsselung gewählt werden, bei der Restbits und dung. Auf Grund dieser Tatsache werden nämlich Datenbits im echten 1:2-Verhältnis verschachtelt 55 Fehler, die durch eine einzelne Störung hervorgeruwerden, d. h., daß z. B. ein Restbit auf jeweils zwei fen werden, auf verschiedene Nachrichtenblöcke auf-Datenbits folgt. Bei einer solchen Verschlüsselung geteilt übertragen. Erstens ist dadurch die Wahrwäre dann die Ausgangsfrequenz nur l,5mal der Ein- scheinlichkeit größer, eingeschlichene Fehler wirkgangsbitfrequenz. Ähnlich müßte bei einem Schlüs- lieh zu entdecken; zum anderen ist es in der Empsel, bei dem nur ein Viertel der übertragenen Nach- 60 fangssteile bei der Vorkehrung von Fehlerkorrekturrichten aus Prüfbits besteht, eine Technik verwendet einrichtungen einfacher, aufgetretene Fehler nicht nur werden, bei der jeweils ein Prüfbit auf drei Daten- zu entdecken, sondern auch zu korrigieren,
bits folgt. Die Ausgangsbitfrequenz wäre dann das Es sei darauf hingewiesen, daß nicht nur die Mög-I1Afache der Eingangsbitfrequenz. lichkeit besteht, Prüfbits in einem direkt auf den zu-
Die Ausführung eines Empfängers, welcher im- 65 gehörigen Datenblock folgenden Block zu übertra-
stande ist, die von einem der vorbeschriebenen Ver- gen, sondern es können auch die Prüfbits in später
Schlüsselungsanordnungen übertragenen Nachrichten folgende Datenblöcke eingeschaltet werden, oder,
zu empfangen und zu entschlüsseln, ist nun sehr was einen noch größeren Vorteil bringt, könnten die
erzeugten Prüfbits auf mehrere nachfolgende Datenblöcke verteilt übertragen werden. Naturgemäß wird
der erforderliche Aufwand, solche Vorteile zu verwirklichen, größer. Es ist aber leicht einzusehen, daß
an Stelle der Vorkehrung von zwei Polynom-Verschlüßlern wie im Beispiel 102 und 103 auch mehr
als zwei Polynom-Verschlüßler vorgesehen werden
können. Zur Beschränkung des erforderlichen Aufwandes erscheint gerade dazu eine erweiterte Schaltungsanordnung
gemäß F i g. 4 geeignet. Ein voll ausgebildetes, verschlüsselndes Schieberegister mit seinen
Modul-2-Addierwerken ist dann nur einmal neben mehreren einfachen Hilfs-Schieberegistern erforderlich.
Hierzu 2 Blatt Zeichnungen
Claims (10)
1. Verfahren zur Übertragung digitaler Nachrichten unter sendeseitiger Bildung und Einfügung
von Prüfbits, wobei die Folge der zu übertragenden Datenbits und Datenblöcke bei der
Einfügung der Prüfbits weder unterbrochen noch verzögert oder verlängert wird und die abgeleiteten
Prüfbits zwischengespeichert und multiplex mit Datenbits ohne zusätzlichen Übertragungszeitbedarf
übermittelt werden, dadurch gekennzeichnet, daß die während der Aussendung der zugeführten Datenblöcke blockweise
gebildeten Prüfbits jeweils erst nach vollständiger Durchgabe des Datenblocks, dem sie zugehören,
und nach abgeschlossener Erstellung jeweils eines vollständigen Prüfbitblocks mit den Datenbits
eines nachfolgenden Datenblocks übertragen werden und daß die Bitfolgefrequenz der multiplexierten
Daten- und Prüfbits gegenüber der Bitfolgefrequenz der den Sendeeinrichtungen zugeführten
Datenbits im Verhältnis zu übertragender Datenbits plus Prüfbits zu zugeführten Datenbits
erhöht ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Reduktion der insgesamt
zu übertragenden Nachrichtenbits, welche die ursprünglichen Datenbits und die zugefügten Prüf-"
bits umfassen, nur ein festgelegter Teil der insgesamt abgeleiteten Prüfbits in bestimmter Folge
in mindestens einen nachfolgenden Datenblock eingefügt und übertragen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Prüfbits durch Division
der zu übertragenden Datenbitblöcke durch ein festgelegtes Prüfpolynom abgeleitet werden und
jeweils der sich ergebende Divisionsrest nach der Übermittlung des Ursprungs-Datenbitblocks gesendet
wird, wobei empfangsseitig die aufgenommenen Bitfolgen durch dasselbe Prüfpolynom
dividiert werden und bei Gleichheit des sich ergebenden Divisionsrestes mit Null auf Fehlerfreiheit
erkannt wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß im Empfänger die in
ununterbrochener Folge einlaufenden Nachrichtenbits nach Daten- und Prüfbits aufgeteilt werden,
daß die abgesonderten Datenbits blockweise in einem Datenspeicher (204) festgehalten werden
und die zugehörigen, in einem später folgenden Datenblock eingeschachtelt empfangenen
Prüfbits einem Prüfwortgenerator (206) zugeführt werden, welchem über einen zweiten Eingang die
bereits früher eingelaufenen, zugehörigen Datenbits vom Datenspeicher (204) zugeführt werden
und daß der Prüfwortgenerator (206) aus den zueinandergehörigen Daten- und Prüfbits Prüf- ·
signale ableitet, welche zusammen mit den gespeicherten, zugehörigen Datenbits aus dem Datenspeicher
(204) der empfangsseitigen Schaltungsanordnung zur Fehlerprüfung und gegebenenfalls
-korrektur (207) zugeführt werden.
5. Schaltungsanordnung zur Durchführung eines Ubertragungsverfahrens nach einem der
vorgenannten Ansprüche, dadurch gekennzeichnet, daß die zu übertragenden Daten einer Eingangssteuerung
(101) zugeführt werden, welche die in Blöcke eingeteilten Daten abwechselnd über einen ihrer beiden Ausgänge abgibt, daß der
erste Ausgang der Eingangssteuerung (101) mit dem Eingang eines ersten Polynom-Verschlüßlers
(102) und der zweite Ausgang der Eingangssteuerung (101) mit dem Eingang eines zweiten
Polynom-Verschlüßler (103) verbunden ist, daß jeder dieser beiden Polynom-Verschlüßler (102,
103) je zwei Ausgänge besitzt, deren erster über eine Leitung (104, 105) jeweils die der Eingangssteuerung (101) zugeführten, zu übertragenden
Daten (D) in unveränderter Form und Folge abgibt und deren zweiter über eine Leitung (107,
108) den durch Division mit dem Prüfpolynom (P) jeweils gebildeten Divisionsrest (R) als
Prüfbits abgibt und daß die nach Maßgabe einer Taktsteuerung (99) in festgelegter Folge von den
beiden Polynom-Verschlüßlern (102, 103) abgegebenen Daten- und Prüfbits verschachtelt den
vier Eingängen eines Netzwerkes von Oder-Schaltungen (106, 109, 110) zugeführt werden, dessen
Ausgangsleitung (111) den Ausgang der sende-, seitigen Gesamt-Schaltungsanordnung bildet.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Taktsteuerung (99)
aus einem Frequenzteiler (115) und einem dessen Ausgang nachgeschalteten Impulszähler (119)
besteht, daß dem Frequenzteiler (115) über eine Eingangsleitung (113) Zeitgebersignale zugeführt
werden, deren Folgefrequenz gleich der doppelten Folgefrequenz der über die Leitung (100) der
Eingangssteuerung (101) zugeführten zu übertragenden Datenbits ist, daß der Frequenzteiler
(115) an seinem Ausgang Signale mit der halben Zeitgebersignalfrequenz abgibt, daß der Impulszähler
(119) an seinem Ausgang je nach Zählerstand einen hohen oder niedrigen Signalpegel abgibt
und daß dessen Signalpegelwechsel jeweils am Ende eines zu übertragenden Datenblocks erfolgt.
7. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Eingangssteuerung (101) aus zwei Und-Schaltungen
(133, 137) besteht, deren parallelgeschalteten ersten Eingängen die zu übertragenden Datenbits
zugeführt werden, daß dem zweiten Eingang der ersten (133) dieser beiden Und-Schaltungen (133,
137) der Ausgangspegel des Impulszählers (119) zugeführt wird, daß die Ausgangssignale dieser
ersten (133) der beiden Und-Schaltungen (133, 137) dem Dateneingang des ersten Polynom-Verschlüßlers
(102) zugeführt werden, daß dem zweiten Eingang der zweiten Und-Schaltung (137)
der Eingangssteuerung (101) der Ausgangspegel des Impulszählers (119) über einen Inverter (135)
zugeführt wird und daß die Ausgangssignale dieser zweiten Und-Schaltung (137) dem Dateneingang
des zweiten Polynom-Verschlüßlers (103) zugeführt werden, so daß die zu übertragenden
Datenbits blockweise abwechselnd dem ersten oder dem zweiten der beiden Polynom-Verschlüßler
(102,103) zugeführt werden.
8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, bei welcher die beiden Polynom-Verschlüßler
je eine bekannte Grund-Schaltungsanordnung zur Polynom-Division, bestehend
aus einem Schieberegister, mindestens einem Modulo-2-Addierwerk und drei den Aus-
gang der Daten- und Prüfbits und die interne Rückkopplung zur Verschlüsselung steuernden
Und-Schaltungen, enthalten, dadurch gekennzeichnet, daß der Toreingang der ersten (123)
der drei Und-Schaltungen (123, 131, 125) zur an sich bekannten Durchgabe der über ihren Dateneingang
zugeführten, zu übertragenden Datenbits mit dem Ausgang des Frequenzteilers (115) verbunden
ist, so daß die erste Und-Schaltung (123) des betrachteten Polynom-Verschlüßlers (102,
103) nur bei jedem zweiten Zeitgebersignal auf den Eingang des Frequenzteilers (115) geöffnet
wird, daß die zweite (131) der drei Und-Schaltungen (123, 131, 125) zur an sich bekannten
Durchgabe von im Schieberegister (127) gebildeten Prüfbits mit ihrem ersten Toreingang über
einen Inverter (129) mit dem Ausgang des Frequenzteilers (115) verbunden ist, so daß nur zu
den Zeitgebersignal-Takten Prüfbits eingeschaltet werden, zu denen keine Datenbits die erste ao
(123) der drei Und-Schaltungen (123, 131, 125) des gleichen Polynom-Verschlüßlers (102, 103)
passieren, daß ein übersteuernder zweiter Toreingang dieser zweiten Und-Schaltung (131) im
zweiten Polynom-Verschlüßler (103) direkt mit dem Ausgang des Impulszählers (119) verbunden
ist, so daß bei hohem Ausgangspegel des Impulszählers (119), welcher vermittels der geöffneten
ersten Und-Schaltung (133) in der Eingangssteuerung (101) die zu übertragenden Datenbits über
den ersten Polynom-Verschlüßler (102) leitet, die während der Durchgabe des vorangehenden
Datenblocks gebildeten Prüfbits aus dem Schieberegister (127) des zweiten Polynom-Verschlüßlers
(103) über das Netzwerk von Oder-Schaltungen (106, 109, 110) eingeschachtelt werden,
daß der übersteuernde zweite Toreingang der zweiten Und-Schaltung (131) im ersten Polynom-Verschlüßler
(102) über einen Inverter (139) mit dem Ausgang des Impulszählers (119) verbunden
ist, so daß bei niedrigem Ausgangspegel des Impulszählers (119), welcher vermittels der durch
den Inverter (135) geöffneten zweiten Und-Schaltung (137) in der Eingangssteuerung (101) die
zu übertragenden Datenbits über den zweiten Polynom-Verschlüßler (103) leitet, die vorangehend
gebildeten Prüfbits aus dem ersten Polynom-Verschlüßler (102) eingeschachtelt werden,
daß ein erster Toreingang der dritten (125) der drei Und-Schaltungen (123, 131, 125) der beiden
Polynom-Verschlüßler (102, 103) zur an sich bekannten Rückkopplung der im Schieberegister
(127) umlaufenden Serie von Prüfbits auf den zweiten Modulo-2-Eingang des Schieberegisters
(127) mit dem Ausgang des Frequenzteilers (115) verbunden ist, so daß bei jedem zweiten Zeitgebersignal-Takt
eine Rückkopplung erfolgt, daß ein zweiter Toreingang der dritten Und-Schaltung (125) des ersten Polynom-Verschlüßlers (102)
direkt mit dem Ausgang des Impulszählers (119) verbunden ist und daß der zweite Toreingang der
dritten Und-Schaltung (125) des zweiten Polynom-Verschlüßlers (103) über einen Inverter mit
dem Ausgang des Impulszählers (119) verbunden ist, so daß die zweite und dritte Und-Schaltung
(131, 125) der beiden Polynom-Verschlüßler (102, 103) abwechselnd wirksam werden und somit
in einem Polynom-Verschlüßler (102, 103) jeweils zu sendende Datenbits durchlaufen und
gleichzeitig unter Modulo-2-Addition Prüfbits gebildet werden, dagegen aber aus dem anderen
Polynom-Verschlüßler (103, 102) dem abgehenden Datenstrom Prüfbits zugesetzt werden.
9. Schaltungsanordnung zur Durchführung des Ubertragungsverfahrens nach einem der Ansprüche
1 bis 4, dadurch gekennzeichnet, daß nur ein Prüfbits bildendes Schieberegister (122) mit zugeordnetem
Modulo-2-Addierwerk (118) und nur eine erste, zweite und dritte Und-Schaltung (114,
126, 124) an sich bekannten Aufbaues vorgesehen sind, daß am Ende der Durchgabe jedes einzelnen
Datenblocks über die erste Und-Schaltung (114) eine Übertragung der gebildeten Prüfbits
aus dem Schieberegister (122) über eine Anordnung von zusätzlichen Und-Schaltungen (141 bis
146) in ein Hilfs-Schieberegister (122') erfolgt, daß während der Durchgabe des nächstfolgenden
Datenblocks, wiederum über die erste Und-Schaltung (114), vermittels der zweiten Und-Schaltung
(126) im Wechseltakt über eine Oder-Schaltung (156) dem abgehenden Datenstrom die Prüfbits des vorhergehenden Datenblocks aus
dem Hilfs-Schieberegister (122') zugeschaltet werden und im Gleichtakt mit der ersten Und-Schaltung
(114) über die dritte Und-Schaltung (124) der Rückkopplungskreis vom höchstrangigsten
Ausgang des Schieberegisters (122) auf sein * Eingangs-Modulo-2-Addierwerk (118) zur Bildung
der neuen Prüfbits gegeben ist.
10. Schaltungsanordnung nach Anspruch 9 mit einer Taktsteuerung nach einer Grundanordnung
gemäß Anspruch 6, die einen Frequenzteiler und einen Impulszähler enthält, bei der der Ausgang
des Frequenzteilers ebenfalls direkt auf je einen Toreingang der ersten und dritten Und-Schaltung
(114, 124) zur Datendurchgabe und zur Modulo-2-Rückkopplung geführt ist und bei der ein Toreingang
der zweiten Und-Schaltung (126) wiederum über einen Inverter (152) mit dem Ausgang
des Frequenzteilers (115) verbunden ist, dadurch gekennzeichnet, daß an den Pegelausgang
des Impulszählers (119) eine bistabile Kippschaltung (150) angeschlossen ist, deren Ausgang
über eine Leitung (148) mit den Toreingängen der zusätzlichen Und-Schaltungen (141 bis 146)
verbunden ist, welche die Übertragung der gebildeten Prüfbits aus dem Schieberegister (122) in
das Hilfs-Schieberegister (122') steuern.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US59946766A | 1966-12-06 | 1966-12-06 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1524884A1 DE1524884A1 (de) | 1970-12-17 |
DE1524884B2 true DE1524884B2 (de) | 1974-10-24 |
DE1524884C3 DE1524884C3 (de) | 1975-06-12 |
Family
ID=24399728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1524884A Expired DE1524884C3 (de) | 1966-12-06 | 1967-11-15 | VerfahFen und Schaltungsanordnung zur Übertragung digitaler Nachrichten unter Bildung und Einfügung von Prüfbits |
Country Status (4)
Country | Link |
---|---|
US (1) | US3475725A (de) |
DE (1) | DE1524884C3 (de) |
FR (1) | FR1540843A (de) |
GB (1) | GB1172747A (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3678469A (en) * | 1970-12-01 | 1972-07-18 | Ibm | Universal cyclic division circuit |
US4276646A (en) * | 1979-11-05 | 1981-06-30 | Texas Instruments Incorporated | Method and apparatus for detecting errors in a data set |
US4312069A (en) * | 1980-02-07 | 1982-01-19 | Bell Telephone Laboratories, Incorporated | Serial encoding-decoding for cyclic block codes |
US20070019805A1 (en) * | 2005-06-28 | 2007-01-25 | Trustees Of Boston University | System employing systematic robust error detection coding to protect system element against errors with unknown probability distributions |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3273119A (en) * | 1961-08-21 | 1966-09-13 | Bell Telephone Labor Inc | Digital error correcting systems |
DE1250163B (de) * | 1961-11-22 | 1967-09-14 | Western Electric Company, Incorporated, New York, NY (V St A) | Einrichtung zur Paritätsprüfung von Speicherworten |
DE1192239B (de) * | 1963-05-22 | 1965-05-06 | Telefunken Patent | Verfahren und Schaltungsanordnung zur UEbertragung digitaler Daten ueber einen UEber-tragungsweg, welcher Sicherungsmassnahmen erfordert |
US3335409A (en) * | 1964-06-25 | 1967-08-08 | Westinghouse Electric Corp | Permutation apparatus |
-
1966
- 1966-12-06 US US599467A patent/US3475725A/en not_active Expired - Lifetime
-
1967
- 1967-10-12 FR FR8737A patent/FR1540843A/fr not_active Expired
- 1967-11-15 DE DE1524884A patent/DE1524884C3/de not_active Expired
- 1967-11-29 GB GB54252/67A patent/GB1172747A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US3475725A (en) | 1969-10-28 |
DE1524884C3 (de) | 1975-06-12 |
GB1172747A (en) | 1969-12-03 |
FR1540843A (fr) | 1968-09-27 |
DE1524884A1 (de) | 1970-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2715631C2 (de) | Verschlüsselung und Absicherung von Daten | |
DE2510278C2 (de) | Pseudozufalls-Wortgenerator | |
DE2341627C2 (de) | Datenverschlüsselungs- und -entschlüsselungsvorrichtung | |
DE2649355C2 (de) | Verfahren und Anordnung zur Übertragung einer Bitfolge | |
DE1223414B (de) | Schaltungsanordnung fuer Codeuebersetzer in Empfangseinrichtungen fuer Nachrichten in fehlerkorrigierendem Code | |
DE2320422A1 (de) | Verfahren zur fehlererkennung | |
DE2221171A1 (de) | Fehlerkorrigierendes Datenuebertragungssystem | |
DE1300144B (de) | Gegen Synchronisations- und Informationsfehler gesicherte Daten-uebertragungseinrichtng | |
DE2154019C3 (de) | Zufallskodegenerator | |
DE1923805B2 (de) | Einrichtung zur Feststellung und Korrektur von Fehlern in einem übertragungssystem für codierte Daten | |
DE2840552A1 (de) | Digitales uebertragungssystem | |
DE1437367B2 (de) | Schaltungsanordnung zum umwandeln binaerer impulssignale in solche mit zumindest dreimoeglichen pegeln derart dass der gleichstrompegel des resultierenden signales null ist | |
DE2533050B2 (de) | Numerisches zeitmultiplex-uebertragungssystem | |
DE69221451T2 (de) | Scrambler, Descrambler und Synchronisierer für ein Datenübertragungssystem | |
DE1524884C3 (de) | VerfahFen und Schaltungsanordnung zur Übertragung digitaler Nachrichten unter Bildung und Einfügung von Prüfbits | |
DE19607710A1 (de) | Verfahren und Vorrichtung zur Korrektur von Fehlern unter Verwendung mehrfacher Schätzungen | |
DE1948533C3 (de) | Einrichtung zur Übertragung einer synchronen, binären Impulsfolge | |
DE1449334A1 (de) | Datenverarbeitungsanlage | |
DE1934869B2 (de) | Verfahren uns schaltungsanordnung zur kodierung asynchroner binaerer digitalsignale | |
DE1917842C3 (de) | ||
DE1934675A1 (de) | Fehlererkennungsverfahren fuer Datenuebertragungssysteme | |
DE2057256A1 (de) | Verfahren und Schaltungsanordnung zur Datensicherung bei der UEbertragung binaerer Daten | |
DE69008896T2 (de) | Fehlerkorrekturkodierer/-dekodierer für numerische Übertragungsanlage. | |
DE2163105A1 (de) | Verfahren und schaltungsanordnung zum dekodieren und korrigieren eines sogenannten convolutional-code | |
DE2455477C3 (de) | Verfahren zur Sprachverschleierung durch zeitliches Vertauschen der Sprachabschnitte |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
EHJ | Ceased/non-payment of the annual fee |