DE1917842C3

DE1917842C3 -

Info

Publication number: DE1917842C3
Application number: DE1917842A
Authority: DE
Inventors: Jean Pierre Paris Vasseur
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1968-04-10
Filing date: 1969-04-08
Publication date: 1978-03-16
Also published as: DE1917842A1; DE1917842B2; NL6905571A; FR1576416A; US4181816A; GB1246905A

Description

Ausgänge sämtlicher Umschalter jeweils mit einem von q Eingängen einer aus modulo-2-Addierstufen und Verzögerungsstufen gebildeten Addier- und Verzögerungsschaltung verbunden sind, daß die Addier- und Verzögerungsschaltung R Hauptausgänge aufweist, welche die Ausgänge der Anordnung zur Bildung der quasizufälligen Ziffernfolgen darstellen, und daß die Addier- und Verzögerungsanordnung Hilfsausgänge aufweist, welche die Eingänge von Decodern steuern, deren Ausgänge jeweils mit den Steuerein gangen der Umschalter verbunden sind.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Addier- und Verzögerungsschaltung ein komplexer Umsetzer ist.

Die Erfindung betrifft eine Anordnung zur Bildung von quasizufälligen Folgen von binären oder anderen Ziffern. Ein wichtiges Anwendungsgebiet solcher Anordnungen sind die Schlüsselgeneratoren von Geheimschriftverbindungen.

Bekanntlich ist es möglich, eine solche Verbindung mit Hilfe von zwei völlig gleichen und synchronisierten Schlüsselgeneratoren aufzubauen, von denen der eine im Sender und der andere im Empfänger angeordnet sind, wobei der erste Schlüsselgenerator für jede einen Klarbuchstaben ausdrückende Zahl eine »Schlüssel« genannte andere Zahl erzeugt, die mit der ersten Zahl zur Bildung der den chiffrierten Buchstaben darstellenden Zahl kombiniert wird, während der zweite Schlüsselgenerator die gleiche Schlüsselzahl bildet, die mit der den chiffrierten Buchstaben darstellenden Zahl zur Bildung der den Klarbuchstaben darstellenden Zahl kombiniert wird.

Die wesentliche Forderung, die an einen solchen Schlüsselgenerator gestellt wird, besteht also darin, daß dieser eine Schlüsselzahlenfolge von quasizufälligem Charakter liefert, d. h. eine Schlüsselzahlenfolge, die zwar genau vorbestimmten Gesetzen gehorcht (was für die Identität der von den beiden Schlüsselgeneratoren gelieferten Schlüsselzahlenfolgen notwendig ist), die aber dennoch für einen Dritten einen möglichst unerwarteten Charakter hat (was für die Entzifferfestigkeit der Verbindung wichtig ist).

Dieses Ergebnis wird dadurch erreicht, daß man in mehreren Stufen vorgeht, d. h., daß der quasizufällige Charakter der nacheinander gebildeten Zahlenfolgen mehrmals nacheinander verbessert wird.

Da eine Zahl aus Ziffern gebildet ist, läßt sich das Problem darauf zurückführen, quasizufällige Ziffernfolgen zu bilden, die eine möglichst geringe Korrelation untereinander aufweisen.

Es sollen zunächst einige später verwendete Ausdrücke und Symbole erläutert werden.

Eine Ziffer einer Folge soll durch einen Buchstaben bezeichnet werden, der mit einem die Folge kennzeichnenden hochgestellten Index und mit einem die Rangfolge der Ziffer in der Folge kennzeichnenden tiefgestellten Index versehen ist.

Zwei Ziffernfolgen a) und α? werden simultan genannt, wenn a) und af für jedes beliebige i gleichzeitig an zwei Klemmen einer Schaltung erscheinen.

Eine bekannte Maßnahme, mit welcher aus JV simultauen, quasizufälligen Eingangsziffernfolgen JV' simultane Ausgangsfolgen mit verbessertem quasizufälligem Charakter erhalten werden können (wobei JV' im allgemeinen kleiner als JV ist), besteht darin, daß ein Umschalter verwendet wird, der JV Signaleingänge aufweist, denen die JV Eingangsfolgen zugeführt werden, sowie N' Ausgänge und Steuereingänge, an welche Steuersignale angelegt werden, die in quasizufälliger Weise jeden der JV' Ausgänge mit einem der JV Eingänge verbinden.

Eine Anordnung zur Bildung von JV' quasizufälligen Ziffernfolgen mit wenigstens einem Umschalter mit JV Signaleingängen, C Steuereingängen und JV' Ausgängen, einer Einrichtung, welche an die N Signaleingänge die aufeinanderfolgenden Ziffern von JV Ziffernfolgen anlegt, die jeweils einem der JV Signaleingänge zugeordnet sind, einer Steueranordnung, welche den C Steuereingängen für jede Gruppe von gleichzeitig an die JV Signaleingänge des Umschalters angelegten JV Ziffern C quasizufällige Steuersignale zuführt, und mit wenigstens einem Ausgang zur Lieferung einer quasizufälligen Ziffernfolge ist nach der Erfindung dadurch gekennzeichnet, daß die Steueranordnung wenigstens einen Eingang aufweist, der mit einem der JV' Ausgänge des Umschalters so verbunden ist, daß er von diesem Eingangsziffern empfängt, und daß eine Einrichtung zur Verzögerung der Einwirkung dieser Eingangsziffern auf die Steuersignale vorgesehen ist.

Wie leicht zu erkennen ist, ermöglicht eine solche Anordnung eine Verbesserung der Kompliziertheit der Ausgangssignale für eine gegebene Anzahl von ursprünglich verfügbaren quasizufälligen Ziffernfolgen.

Die Erfindung wird nachfolgend an Hand der

Zeichnung beispielshalber beschrieben. Darin zeigt

F i g. 1 das Schema einer Anordnung, welche in sehr einfacher Weise das der Erfindung zugrunde liegende Prinzip erkennen läßt, und
F i g. 2 das Blockschaltbild einer Leitungsverminde-

rungsschaltung, bei welcher die Erfindung in sehr viel komplizierterer Weise angewendet wird.

Die Erfindung wird für den häufigsten Fall der Anwendung des Binärsystems beschrieben.

Ferner ist als Beispiel angenommen, daß die Ziffern »0« und »1« durch zwei Spann ungswerte bestimmter Dauer dargestellt sind, die auf der gleichen Leitung erscheinen, wobei zwei aufeinanderfolgende Signale sich jeweils aneinanderschließen.

F i g. 1 zeigt eine Anordnung, die wegen ihrer großen Einfachheit von geringerem Interesse ist, doch besonders leicht das der Erfindung zugrunde liegende Prinzip erkennen läßt.

Fig. 1 zeigt eine Generatoranordnung 1, die zwei quasizufällige Ziffernfolgen erzeugt, die an ihren Ausgängen 10 und 11 abgegeben werden. Diese Ausgänge sind jeweils mit einem der beiden Eingänge 20 und 21 eines Umschalters 13 verbunden, der ferner einen Steuereingang 22 und einen einzigen Ausgang 23 aufweist.

Der Umschalter 13 ist so ausgeführt, daß er seinen Ausgang 23 mit seinem Eingang 20 oder mit seinem Eingang 21 verbindet, je nachdem, ob das Signal »0« oder das Signal »1« an seinen Steuereingang 22 angelegt wird.

Es soll zunächst die zwischen dem Ausgang 23 und dem Steuereingang 22 des Umschalters dargestellte Verbindung außer Betracht gelassen werden, und es sei angenommen, daß der Steuereingang als Steuersignal in üblicher Weise die Ziffer einer Hilfsziffernfolge c_n empfängt, während die Eingangssignale des Umschalters mit e°_n und e[ bezeichnet werden.

Unter diesen Bedingungen kann das Ausgangssignal des Umschalters für die n-te Ziffer folgendermaßen beschrieben werden:

s„ = e°(l -cj + eic..

Man erhält also eine verhältnismäßig einfache Funktion für die Kombination der drei verfügbaren Ziffernfolgen e°„, e\,, C_n.

Gemäß dem Prinzip der Erfindung ist der Ausgang 23 mit dem Steuereingang des Umschalters über eine Verzögerungsanordnung 30 verbunden, weiche ihr Eingangssignal um die Dauer eines Moments verzögert.

Der Ausdruck Tür das Ausgangssignal wird dann

Fehlt die Übereinstimmung für j < /ι, so gilt

was modulo 2 folgendermaßen geschrieben werden kann:

s„ = e°„

ei)s„_,.

Dies ergibt durch Rekursion, wenn mit S_n die Summe modulo 2 der beiden Eingangsziffern mit der Rangfolge η bezeichnet werden:

+ ·■· + S_nS_n^₁... S₂S₁.

Wenn die letzte Übereinstimmung (zwei Ziffern 0 oder zwei Ziffern 1) zwischen den beiden Eingangsziffernfolgen bei der Rangfolgey(/ < n) aufgetreten ist. gilt

Darin ist S₁ entweder gleich e" oder t\, je nach der Anfangsstellung des Umschalters.

Der Ausdruck für s„ ändert sich vollständig beim Auftreten einer neuen Übereinstimmung, für welche a priori die Wahrscheinlichkeit 1 : 2 besteht.

Es ist also zu erkennen, daß die beiden Eingangs-Ziffernfolgen selbst bei diesem äußerst einfachen Fall in sehr interessanter Weise kombiniert werden, wobei die eine der beiden Eingangsfolgen die Rolle eines Wählers für die andere Folge spielt.

Die Anwendung der Erfindung ist jedoch im Rahmen komplizierterer Schaltungen noch sehr viel interessanter. Insbesondere ergibt sich hinsichtlich der Einsparung an Schaltungsmitteln der Vorteil, daß die gleiche Verzögerungsanordnung ~/w Vereinigung der Ausgangssignale des Umschalters (oder mehrerer Umschalter) verwendet werden kann, dami! einerseits noch stärker verbesserte neue Folgen und andererseits die Steuersignale für den bzw. die Umschalter geliefert werden.

Fig. 2 zeigt das Blockschema einer Leitungs-Verminderungsschaltung, bei der diese Verbesserung angewendet wird. Unter einer Leitungsvermind rjngsschaltung ist eine Anordnung zu verstehen, welche R zufällige Folgen aus E Eingangsfolgen liefert, wobei R < E.

Wie zuvor wird ein Binärsystem angewendet, und hinsichtlich der Signale werden die gleichen Voraussetzungen getroffen.

Bei der in der Zeichnung dargestellten Anordnung liefert eine komplexe Schaltungsgruppe 40 an 16 Ausgangen £=16 quasizufällige simultane Primärfolgen, aus denen schließlich Λ = 1 Folge großer Kompliziertheit gewonnen wird.

Die 8 ersten Folgen werden den 8 Signaleingängen 50 bis 57 eines Umschalters 58 zugeführt, der einen einzigen Ausgang 59 aufweist.

Der Umschalter 58 besitzt 8 Steuereingänge 150 bis 157 und verbindet seinen Ausgang mit dem Signaleingang 50 + /, wenn sein Steuereingang 150 + 1 selektiv eine bestimmte Spannung empfängt.

Die 8 anderen Ausgänge der Schaltungsgruppe 40 speisen eine gleichartige Anordnung, bei welcher die der ersten Anordnung entsprechenden Teile mit den gleichen, jedoch um 10 Einheiten vergrößerten Bezugszahlen versehen sind.

Die Anordnung von F i g. 2 enthält ferner eine Einrichtung, die »komplexer Umsetzer« genannt werden soll. Dieser besteht aus einer Kombination von m Verschieberegistern, von denen jedes an seiner Eingangsstufe außer einem von außen zugeführten Signal ein Rückkopplungssignal empfängt, wobei aber die Rückkopplungssignale zyklisch vertauscht sind; diese bedeutet, daß das mit Hilfe der Ausgangssignale des w-ten Registers gebildete Rückkopplungssignal dem Eingang des (/' + ' )-ten Registers zugeführt wird usw. Im vorliegenden Fall gilt m = 2.

Der komplexe Umsetzer 100 enthält in Kettenschaltung (wobei unter Kettenschaltung für die Addierstufen eine Einfügung zwischen dem ersten Eingang und 'lern Ausgang zu verstehen ist): eine Addierstufe

6s 71, ein fünfstufiges Verschieberegister 81, eine Addierstufe 72, eine Addierstufe 73, ein sech^iunges Verschieberegister 82 und eine Addierstufe 74. Alle Addierstufen sind modulo-2-Addierstufen.

Die Stufen der Verschieberegister sind schematisch durch Unterteilungen der Blöcke 81 und 82 dargestellt.

Es sei daran erinnert, daß ein Verschieberegister die Information bei jedem zugcfülirten Fortschalteimpuls von einer Stufe auf die nächste Stufe überträgt.

Die übliche Synchronisieranordnung, welche zu den Registern 81 und 82 die Fortschalteimpulse synchron mit den aufeinanderfolgenden Ziffern der vom Generator 40 abgegebenen Ziffernfolgen liefert, ist zur Vereinfachung der Zeichnung nicht dargestellt.

Der komplexe Umsetzer 100 enthält zwei Eingänge 169 und 159, von denen der eine mit einem Eingang der Addierstufe 71 und der andere mit dem zweiten Eingang der Addierstufe 73 zusammenfallen. Mit diesen Eingängen sind die Ausgänge 69 bzw. 59 der Umschalter 68 und 58 verbunden, die somit zwei äußere Signale zu dem Umsetzer liefern.

Ein Hilfsausgang der dritten Stufe des Verschieberegisters 82 ist mit dem zweiten Eingang der Addierstufe 74 verbunden, deren Ausgangssignal dem zweiten Eingang der Addierstufe 71 zugeführt wird, und ein Hilfsausgang der dritten Stufe des Registers 81 ist mit dem zweiten Eingang der Addierstufe 72 verbunden.

Es läßt sich zeigen, daß der komplexe Umsetzer 100 im autonomen Betrieb (d. h. ohne Zuführung von äußeren Eingangssignalen) eine Periode P von 2^U — 1 = 2047 aufweisen würde; diese bedeutet, daß die Gesamtheit der Registerstufen ihren Anfangszustand (der offensichtlich für alle Stufen verschieden von Null angenommen wird), erst beim 2048. Fortschalteimpuls wieder annehmen würde. Mit anderen Worten bedeutet dies, daß der komplexe Umsetzer so ausgeführt ist, daß er im autonomen Betrieb wie ein Verschieberegistergenerator mit maximaler Periode arbeitet (vgl. Peterson, Error Correcting Code, Wiley and Son).

Der komplexe Umsetzer 100 weist sieben Ausgänge auf. Der erste Ausgang 90, der an einen Hilfsausgang der letzten Stufe des Verschieberegisters 82 angeschlossen ist, ist der Ausgang des Geräts, welcher die Ziffern s„ der Ausgangsziffernfolge liefert, die beispielsweise für die Bildung einer der Ziffern der Schlüsselzahl in einem Schlüsselgenerator verwendet werden können.

Die nächsten drei Ausgänge, die an die erste Stufe des Registers 82 bzw. an die fünfte und vierte Stufe s des Registers 81 angeschlossen sind, sind mit den Eingängen eines binären Decoders 205 verbunden, der acht Ausgänge 280 bis 287 aufweist. Dieser Decoder läßt am Ausgang 280 + / eine vorgegebene Spannung erscheinen, wenn die dreistellige Binarzahl,

ίο die von dem den Eingängen 200, 201, 202 zugeführten Ziffern gebildet ist, den Wert ι hat (wobei die dem Eingang 200 zugeführte Ziffer den Stellenwert 1, die dem Eingang 201 zugeführte Ziffer den Stellenwert 2 und die dem Eingang 202 zugeführte Ziffern den Stellenwert 4 hat). Ein Permutator 220, dessen acht Eingänge mit jeweils einem der acht Ausgänge des Decoders verbunden sind, weist acht Ausgänge 250 bis 257 auf, die mit den Steuereingängen 150 bis 157 des Umschalters 58 verbunden sind.

Eine zweite Schaltung, die der soeben beschriebenen vollständig gleich ist, ist für die Steuerung des Umschalters 68 vorgesehen. Die Bestandteile dieser Schaltung sind mit den gleichen, jedoch um 10 Einheiten erhöhten Bezugszahlen wie die entsprechenden Bestandteile der ersten Schaltung bezeichnet. Ihre drei Eingänge 210, 211 und 21? sind mit den drei letzten Ausgängen des komplexen Umsetzers verbunden, die mit dem Ausgang der Addierstufe 72, einem Hilfsausgang an der ersten Stufe des Registers 81 bzw. dem Ausgang der Addierstufe 74 zusammenfallen.

Die soeben beschriebene Schaltung ergibt eine Ausgangsziffernfolge, die hinsichtlich ihres Bildungsgesetzes praktisch nicht entzifferbar ist. Dieses Bildungsgesetz kann übrigens auf Grund der auf die Steuerung der Umschalter einwirkenden Rückkopplung mit Hilfe der Permutatoren 220 und 230 grundlegend verändert werden oder auch dadurch, daß der Anfangszustand der Register 81 und 82 verändert wird. Dies kann mit einem bemerkenswert geringen Aufwand an Schaltungsmitteln erreicht werden, da die Speicherelemente auf 6 + 5 = 11 Registerstufen beschränkt sind.

Hierzu 2 Blatt Zeichnuneen

Claims

Patentansprüche:

1. Anordnung zur Bildung von quasizufälligen Ziffernfolgen mit wenigstens einem Umschalter mit JV Signaleingängen, C Steuereingängen und JV' Ausgängen, einer Einrichtung, welche an die JV Signaleingänge die aufeinanderfolgenden Ziffern von JV Ziffernfolgen anlegt, die jeweils einem der JV Signaleingänge zugeordnet sind, einer Steueranordnung, welche den C Steuereingängen für jede Gruppe von gleichzeitig an die JV Signaleingänge des Umschalters angelegten JV Ziffern C quasizufällige Steuersignale zuführt, und mit wenigstens einem Ausgang zur Lieferung einer quasizufälligen Ziffernfolge, dadurch gekennzeichnet, daß die Steueranordnung wenigstens einen Eingang aufweist, der mit einem der JV' Ausgänge des Umschalters so verbunden ist, daß er von diesem Eingangsziffern empfängt, und daß eine Einrichtung zur Verzögerung der Einwirkung dieser Eingangsziffern auf die Steuersignale vorgesehen ist

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß ρ Umschalter S₁- (i = 1, 2... p) vorhanden sind, von denen jeder JV₁- Signaleingänge, JV/ Ausgänge sowie Steuereingänge aufweist, daß die /

4 = Σ Ni