DE1192239B - Verfahren und Schaltungsanordnung zur UEbertragung digitaler Daten ueber einen UEber-tragungsweg, welcher Sicherungsmassnahmen erfordert - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

int. t-i"

Nummer;
Aktenzeichen;
Anmeldetag:
Auslegetag:

Deutsche KL: 21 al - 7/06

T 24041 Vm a/21 al
22. Mai 1963
ö.Mai 1965

Die Erfindung befaßt sich mit einem Verfahren und einer Schaltungsanordnung zur Übertragung digitaler Daten über einen Übertragungsweg, welcher Sicherungsmaßnahmen erfordert. Das Ausführungsbeispiel betrifft die Übertragung von Daten über Fernschreibleitungen. Es tritt neuerdings vielfach der Wunsch auf, Fernschreiber zur Übertragung von Daten zu verwenden, die an einer entfernten Stelle einer automatischen Verarbeitung, z. B. in einem Elektronenrechner unterworfen werden oder nach automatischer Verarbeitung an eine entfernte Stelle ausgegeben werden sollen. Ein solches Bedürfnis besteht beispielsweise für Flugsicherungsanlagen. Hier sind die Anforderungen an die Sicherheit der Übertragung besonders hoch.

Es ist bei Fernschreibübertragungsverfahren üblieh, die zu übertragenden Zeichen in eine Kombination von binären Bits (Telegrafierschritte) zu kodieren. Diese werden in Serie übertragen. Zur Sicherung gegen Fehler, die durch Verfälschungen von in Serie übertragenen Bits durch »Impulsrauschen« entstehen können, ist es bekannt, eine sogenannte Longitudinalprüfung durchzuführen, die im ausgedehnten Falle, insbesondere unter Verwendung eines Codes der von Fire entwickelten Art, Bitfolgen bestimmter Länge (»Blocks«) abgrenzt, und diesen jeweils eine Anzahl von Prüfbits beigibt. Die Prüfbits werden am Sender in einem Kodierwerk erzeugt, das die Form einer in besonderer Art organisierten Schiebekette hat; diese nimmt, zum Nachrichtenflußweg parallel geschaltet, die Informationsbits blockweise auf und bildet die an diese anzuhängenden Prüfbits, welche letztlich das Ergebnis einer größeren Anzahl von Parity-Prüfungen darstellen. Am Empfänger läuft ein Dekodierwerk mit einer ebenso organisierten Schiebekette, die Prüfbits erzeugt, sowie mit Vergleichsmitteln. Die Methode erlaubt es, Gruppenfehler, die sich bis zu einer gewissen Länge der Bitfolge erstrecken, automatisch zu korrigieren und Gruppenfehler einer größeren mittleren Länge mit sehr hoher Wahrscheinlichkeit zu entdecken, aber ohne die Möglichkeit der selbsttätigen Korrektur durch die Einrichtung.

Zur Behebung von Fehlern, die an einem Empfänger entdeckt, aber nicht an Ort und Stelle korrigiert werden können, ist es bekannt, eine Fehlerrückmeldung an den Sender zu geben, die zu Wiederholung auffordert. Bei vollem Duplexbetrieb über zwei Leitungen können die Fehlermeldungen über die rückführende Leitung gesendet werden.

Für die in Rede stehende Art der Übertragung von Daten ist es notwendig, Sender und Empfänger

Verfahren und Schaltungsanordnung zur
Übertragung digitaler Daten über einen Übertragungsweg, welcher Sicherungsmaßnahmen
erfordert

Anmelder:
Telefunken

Patentverwertungsgesellschaft m. b. H.,
Ulm/Donau, Elisabethenstr. 3

Als Erfinder benannt:

Dr. rer. nat. Rudolf Stark, Konstanz;

Dr.-Ing. Hans-Joachim Held, Litzelstetten

miteinander zu synchronisieren. Bei Fernschreibverbindungen geschieht die Synchronisierung üblicherweise durch Start- und Stopschritte. Jedoch können auch diese durch Störungen verfälscht werden.

Die Erfindung will eine Übertragung digital kodierter Daten über Übertragungswege, wie z. B.

Fernschreibleitungen, in denen Störeinflüsse auftreten, mit hoher Sicherheit erreichen. Diesem Zweck dient die Erfindung. Das Verfahren ist gemäß der Erfindung dadurch gekennzeichnet, daß in dem Übertragungsweg ein die Synchronisierung vermit-

telnder ständiger Fluß von aufeinanderfolgenden Bits erzeugt wird, indem Informationsbits und Prüfbits bei ihrem Auftreten an die Stelle der Bits von Füllzeichen gesetzt werden, und daß die Eingabegeschwindigkeit der Informationen derart geringer

ist als die Übertragungsgeschwindigkeit, daß nach Übertragung einer bestimmten Anzahl von Informations- und/oder Füllzeichen die für die Sicherung erforderliche Anzahl von Prüfbits einfügbar ist.
Gemäß einer Weiterbildung der Erfindung ist vorgesehen, das Geschwindigkeitsverhältnis so zu wählen, daß in Mindestabständen Füllzeichen auftreten. Diese Maßnahme ist vor allem dann interessant, wenn eine in gleichem Maße gesicherte Übertragung in beiden Richtungen stattfinden soll. Es ist dann vorgesehen, auf gesonderten Leitungen für Hin- und Rückverkehr mit dem ständigen Bitfluß zu arbeiten und die Abschnitte mit Füllzeichen zur Rückmeldung von Fehlern zu benutzen, indem fehlermeldende Zeichen an die Stelle von Füllzeichen treten, Bei der Schaltungsanordnung zur Durchführung dieses Verfahrens ist am Sender ein die Bereitstellung der Füllzeichen bewirkendes und die getaktete

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Bitausgabe regelndes Steuerwerk vorgesehen sowie, aus mehreren Telegrafiezeichen) gerade beendet ist, an dieses angeschlossen, ein Eingangsumsetzer für an deren Ende ein Klingelzeichen bei FSE eingedie Informationen, welcher gegebenenfalls Start- und geben wurde. Das Steuerwerk 55 erzeugt nun mit der Stopschritte eliminiert, ein diesem nachgeschalteter Geschwindigkeit von 100 Baud fortgesetzt weitere Pufferspeicher, der Informationsbits mit erhöhter 5 Klingelzeichen und gibt sie an den Ausgangs-Geschwindigkeit ausgibt, sowie ein Ausgangs- umsetzer SA, von wo aus sie in die Leitung L(I) umsetzer, welcher außerdem an den Pufferspeicher gehen. Parallel dazu werden die Klingelzeichen in und an ein Prüfbits erzeugendes Kodierwerk ange- das Kodierwerk SK gegeben. Es ist dabei ein Kodierschlossen ist. Am Empfänger werden die Bits ab- werk vorgesehen, das nach einem Fire-Code arbeitet, schnittsweise zwei mit Dekodierwerken zusammen- io und dessen Prinzip und Wirkungsweise beispielsweise arbeitenden Pufferspeichern abwechselnd zugeführt, aus dem Aufsatz »Binary Controls for Error Convon denen jeweils einer die Bits aufnimmt, während trol« von Peterson in »Communication and Elecder andere seine Informationen mit verminderter tronics«, Januar 1962, S. 648 ff, bekannt ist. Die Geschwindigkeit an einen Ausgangsumsetzer weiter- Bits oder Schritte werden hierbei in Blocks von begibt. i5 stimmter Länge abgeteilt, und es werden an jeden

Weiterhin ist vorgesehen, daß ein Empfänger- Block in dem Kodierwerk ermittelte Prüfschritte anpufferspeicher vor Ausgabe seiner Werte an einen gehängt. Ein Block sei hier mit zehn Zeichen, das Ausgang einen unter der Kontrolle eines Dekodier- sind fünfzig Bits, festgelegt, an diesen schließen sich werks stehenden Ausgabevorgang mit erhöhter Ge- dann, nach einem Füllschritt, zwölf Prüfschritte an. schwindigkeit durchführt unter Rückführung der 20 Es ist dann z. B. möglich, einen Gruppenfehler, der ausgegebenen Werte in den Eingang des Speichers, sich bis zu einer Länge von fünf Schlitten erstreckt, wobei die Fehlerprüfung stattfindet, und daß die automatisch zu korrigieren. Außerdem werden Wertausgabe an den Ausgang nur dann ausgelöst Gruppenfehler der Länge von sechs bis zwölf Schritwird, wenn Fehlerfreiheit festgestellt oder ein korri- ten mit einer Wahrscheinlichkeit von etwa 98% entgierbarer Fehler ermittelt und korrigiert wurde, 25 deckt, diese können jedoch nicht automatisch korriwährend bei Feststellung eines unkorrigierbaren giert werden. Es verbleibt eine Gruppe unentdeck-Fehlers statt dessen ein Fehlersignal ausgegeben barer Fehler, zu der in einem mit der Fehlerlänge wird. Auf diese Weise wird erreicht, daß fehlerhafte zunehmendem Maße die Fehler der Länge dreizehn Informationen gar nicht erst in die eigentliche End- bis dreiundsechzig Bits zählen, alles unter der Vorempfangseinrichtung gelangen. 30 aussetzung, daß innerhalb eines Blocks immer nur

An Hand der Zeichnungen, die ein Ausführungs- ein Fehlerereignnis, d. h. ein Einzel- oder ein Grup-

beispiel im Blockdiagramm zeigen, wird die Erfin- penfehler, auftritt. Die Länge eines Gruppenfehlers

dung nachfolgend mit weiteren Einzelheiten näher wird dabei bestimmt durch den Abstand zwischen

erläutert. dem ersten und dem letzte fehlerhaften Bit des

In Fig. 1 ist links von-4er. strichpunktierten Linie 35 Fehlerereignisses, unabhängig davon, ob die dazwi-

der Sen Jeteil, rechts davon der Empfängerteil eines schenliegenden Bits fehlerhaft sind oder nicht.

Systems nach der Erfindung darstellt; bei Voll- Die Übertragung der Bits in den Übertragungsweg

duplexbetrieb, der angenommen wisd, enthält jede geschieht immer so, daß zunächst die Bits des

Station diese beiden Teile. In den Eingang FSE des Blocks in den Übertragungsweg und in das Kodier-

Sendeteiles werden die eintreffenden Informationen, 40 werk eingegeben werden, worauf durch Torwirkung

die z. B. von einem Elektronenrechner stammen und der Ausgang des Kodierwerks an den Übertragungs-

über Fernschreibleitung einer entfernten Aaswerte- weg angeschlossen wird und in diesen die Prüfbits

stelle mitgeteilt oder von dieser Stelle in den entfern- einspeist. Dieser Vorgang findet ununterbrochen

ten Rechner eingegeben werden sollen, in Form von auch bei der soeben beschriebenen Einspeisung von

Fernschreibzeichen in der hierfür üblichen Kodie- 45 Klingelzeichen statt.

rung eingegeben. Die Eingabegeschwindigkeit möge Wenn eine neue Information in Gestalt von Fern-

75 Baud betragen. schreibzeichen bei FSE eingeht, so bewirkt das

Von einer später noch näher zu beschreibenden Steuerwerk SS, wie erwähnt, daß die reinen Informa-

Taktgebereinrichtung T wird eine Taktung entspre- tionsbits in den Pufferspeicher SP übertragen und

chend einer Schritt- oder Bitfolgefrequenz von 50 weiterhin, daß sie von dort aus· dann mit 100 Baud

100 Baud in ein Sendesteuerwerk SS eingegeben. ausgegeben werden. Sie werden nunmehr an Stelle

Dieses Sendesteuerwerk SS steht, wie durch die ein- der Klingelzeichen an den Ausgangsumsetzer SA und

getragenen Pfeile angegeben, in Wirkverbindung mit an das Kodierwerk SK weitergeleitet, wo sie in der

einem Eingangsumsetzer SE, ferner mit einem Puffer- gleichen Weise, wie vorher beschrieben, fehlerkodie-

speicherSP, des weiteren mit einem Kodierwerk SK 55 rend behandelt werden. Dadurch, daß durch die

und schließlich mit einem Ausgangsumsetzer SA. Weglassung der Start-Stop-Schritte und insbeson-

Das Steuerwerk SS bewirkt, daß die Fernschreib- dere den Übergang von 75 auf 100 Baud die Um-

schrittkombinationen aus dem Eingangsumsetzer SE Setzung in die höhere Übertragungsgeschwindigkeit

an den Pufferspeicher SP übergeben werden und daß stattfindet, wird die Zeit gewonnen, die es gestattet,

hierbei sämtliche Start- und Stopschritte unterdrückt 60 nach den jeweils zehn Zeichen jedes Blocks die

werden. Es werden also je Zeichen nur die eigent- durch das Kodierwerk ermittelten Prüfbits einzuspei-

lichen Informationsbits, insbesondere fünf Bits sen. Bei einer Eingabegeschwindigkeit von 75 Baud

(Schritte), an den Pufferspeicher SP weitergegeben. benötigt der Geber 1 Sekunde, um zehn Zeichen in

Ferner bewirkt das Steuerwerk, daß die Weitergabe den Eingangsumsetzer SE zu übertragen. Bei der

der Informationsbits aus dem Pufferspeicher SP mit 65 weiteren Übertragungsgeschwindigkeit von 100 Baud

100 Baud erfolgt. wird jedoch in 630 msec ein Block übertragen, der

Zur weiteren Erläuterung sei nun zunächst ange- aus zehn Fünfbitkombinationen, einem Füllschritt

nommen, daß eine Fernschreibnachricht (bestehend und zwölf Prüf schritten besteht, so daß eine ununter-

brochene Eingabe ohne Überlastung der Leitung durch die zusätzlich eingefügten Prüfschritte möglich ist. Vielmehr bleibt noch Zeit, um bis zu fünf Fernschreibzeichen pro Block zusätzlich in den Datenfluß einzuschleusen.

Der Eingang neuer Fernschreibinformationen kann irgendwann erfolgen. Im ungünstigsten Fall kann zu diesem Zeitpunkt mit der Übertragung des zehnten Klingelzeichens eines Blocks gerade begonnen sein.

den Fernschreibausgang FSA gelangen. Um dies zu erreichen, ist folgendes vorgesehen: Nach dem Einlesen eines Blocks mit Prüfzeichen mit 100 Baud bleibt einem Pufferspeicher bis zur Weitergabe an 5 EA noch eine Zeit von 10 msec. Während dieser Zeit wird auf Veranlassung des Steuerwerks ES mit erhöhter Geschwindigkeit der Inhalt des Pufferspeichers ausgespeichert, wobei er durch das zugehörige Dekodierwerk der Fehlerprüfung unterzogen wird,

Es müssen dann außer dem einundfünfzigsten Füll- io die ausgespeicherten Bits werden dabei aber nicht schritt noch die zwölf Prüfschritte des betreffenden auf EA gegeben, sondern in den Eingang des Puffer-Blocks auf die Leitung gegeben werden, bevor das Speichers zurückgeführt, wie durch die gestrichelten erste Informationszeichen in SA eingeführt werden Linien Rl und R2 angegeben ist. Wurde bei diesem kann. Aus diesem Grunde ist der Pufferspeicher SP Vorgang ein korrigierbarer Fehler entdeckt und korvorgesehen, für den im vorliegenden Fall ein 15 rigiert, so wird vom Dekodierwerk ein Signal abge-Fassungsvermögen von vier Fernschreibzeichen ge- leitet, das die anschließende Übertragung des Speinügt. Im übrigen kann mit der Ersetzung von Klin- cherinhalts auf EA freigibt, und ebenso natürlich, gelzeichen durch Informationszeichen bei jedem wenn sich kein Fehler ergab, hingegen wird die Über-Zeichen des gerade durchlaufenden Blocks begonnen tragung auf EA bei Entdeckung eines unkorrigierwerden, und das Steuerwerk 55 wirkt in diesem Sinne 20 baren Fehlers durch Torsperrung unterbunden und auf die Ausgabe durch den Pufferspeicher SP ein. statt dessen ein Fehlersignal ausgegeben.

Sobald durch die geringere Eingabegeschwindig- Bei Duplexbetrieb über zwei Leitungen führt die

keit bei FSE die erwähnte weitere Lücke entsteht, Leitung L(I) zu einem wie soeben beschrieben ausdie nicht durch Prüfzeichen ausgefüllt wird, gibt das gebildeten Empfängerteil der entfernten Station, Steuerwerk SS an den Ausgangsumsetzer 5^4 und das 25 während der Sendeteil der entfernten Station mit Kodierwerk SK weitere Füllzeichen aus, Vorzugs- dem dargestellten Empfängerteil über die zweite Leiweise Zeichen Bu oder Zi, je nachdem, ob vorher tung L (2) verbunden ist. Auf beiden Leitungen Buchstaben oder Ziffern übertragen wurden, und findet durch die dargestellten Einrichtungen der unzwar wiederum in ununterbrochener Folge. Diese unterbrochene Bitfluß statt, der nur während der Zeichen treten in den Blocks an die Stelle von In- 30 Betriebspausen der ganzen Anlage unterbrochen formationszeichen, solange solche nicht verfügbar wird.

sind. Wie bereits erwähnt, ist vorgesehen, daß bei der

Es ergibt sich mithin, daß auf die Leitung L(I) Entdeckung unkorrigierbarer Fehler in einem Empein ununterbrochener Strom von Bits gegeben wird, fängerteil fehlermeldende Zeichen erzeugt werden, wobei eine abwechselnde Folge von Blockbits und 35 diese werden unter Mitwirkung des Steuerwerks 55 Prüfbits stattfindet, und die Blockbits durch Füll- im Sendeteil, z. B. in Form der sonst nicht vorkomzeichen gebildet werden, an deren Stelle, je nach menden Zeichenkombination »ZiG« an die Stelle Anfall, Informationsbits treten. Der ständige Bitfluß der Füllzeichen »Bu« oder »Zi« gesetzt, die, wie erwird im weiteren zur Synchronisierung von Sender läutert, in Abständen immer wieder auftreten. Diese und Empfänger benutzt, wie weiter unten beschrie- 40 Fehlerzeichen werden mithin innerhalb des ständigen ben wird. Bitfiusses über die Rückleitung zur entfernten

Empfängerseitig wird der ständige Bitfluß in einen Eingangsumsetzer EE aufgenommen. Dieser steht unter der Steuerung eines Empfangssteuerwerks £5, ebenso wie ein erster Pufferspeicher EPl mit einem 45 Dekodierwerk ED1, ein zweiter Pufferspeicher EP 2 mit einem Dekodierwerk ED 2 und ein Ausgangsumsetzer EA, der seine Werte in den Fernschreibausgang FSA ausgibt.

Unter Steuerung durch das Steuerwerk ES, wel- 50
ches ebenfalls von T den 100-Baud-Takt empfängt,
werden die Informationen von EE aus abwechselnd
in den Pufferspeicher EPl und den Pufferspeicher
EP 2 aufgenommen und durch das zugehörige Dekodierwerk EDl bzw. ED2 einer Fehlerprüfung 55 aus eine Taktimpulsfolge mit 100Hz, die an das bzw. Korrektur unterzogen. Während des Einlesens Sendesteuerwerk gegeben wird. Dieses veranlaßt, eines Blocks mit Prüfzeichen in den einen Puffer- daß die ständige Folge von Bits mit diesem Takt speicher, und zwar mit 100 Baud, kann der andere ausgegeben wird.

Pufferspeicher seine Werte mit 75 Baud an den Aus- Für den Empfangsteil wird die von 3 ausgegebene

gangsumsetzer EA weitergeben, und zwar mit Kor- 60 Frequenz von 64,6 KHz auf einen Zähler Z gegeben, rektur der korrigierbaren Fehler durch das zugehö- der die Impulse zählt und normalerweise eine maxirige Dekodierwerk oder der Ausgabe eines Fehler- male Zählrate von 646 hat, wonach er einen Aussignals durch dieses. Das Funktionsprinzip und der gangsimpuls ausgibt und wieder bei Null beginnt. Aufbau eines dem Kodierwerk SK zugeordneten Die von der Leitung L (2) ständig einlaufenden Bits Dekodierwerks sind ebenfalls in dem früher genann- 65 werden einem Flankendetektor 5 zugeführt, der ten Aufsatz beschrieben. durch Differenzierung das Einlaufen der Stirnflanke

Es ist jedoch zweckmäßig, zu verhindern, daß feststellt und seinen dabei entstandenen Nadelimpuls fehlerhafte Nachrichten über den Umsetzer EA in einem Vergleicher 6 zuführt. Erscheint die durch den

Station übertragen und können dort die geeigneten Maßnahmen, insbesondere Sendewiederholungen, auslösen.

Die Einrichtung T versorgt, wie erwähnt, an einer Duplexstation sowohl das Sendesteuerwerk SS als auch das Empfängersteuerwerk ES mit einem Bittakt. Die Synchronisierung wird dabei in folgender Weise bewirkt:

Ein frequenzstabiler Oszillator, insbesondere Schwingquarz 1 (Fig. 2) erzeugt in zwei Rechteckimpulse mit einer Frequenz von z. B. 775 KHz, die in dem Untersetzer 3 (1:12) auf 64,6 KHz reduziert wird. Ein weiterer Umsetzer 4 (1: 646) erzeugt hier-

Nadelimpuls gegebene Zeitmarke früher als der Zählerstand 646, so bewirkt die Vergleichseinrichtung 6, daß der Zähler Z bereits bei seinem nächsten Durchlauf im Anschluß an den Zählerstand 645 auf die Ausgangsstellung zurückschaltet. Dadurch erhöht sich die Taktfrequenz auf 100,16Hz. Diese Taktfrequenz wird so lange beibehalten, bis die Vorderflanke später als 645 erscheint. Daraufhin wird die Rückstellung des Zählers wieder bei Zählerstand 646 vorgenommen. Sender und Empfänger arbeiten dann mit genau 100 Hz synchron. Erscheint der Nadelimpuls später als der Zählerstand 646, so schaltet der Zähler Z erst bei Zählerstand 647 zurück und erniedrigt somit die Taktfrequenz vorübergehend auf 98,84 Hz, Dieser Synchronisierungsvorgang dauert dann am längsten, wenn die Vorderflanke bei Zählerstand 323 eintrifft. Es sind dann dreihundertdreiundzwanzig Zählerdurchläufe notwendig, um die Phasengleichheit zu erzielen. Da ein Zählerdurchlauf 10 msec dauert, beträgt die maximale Einschwing- ao dauer mithin 3,23 see.

Die über die Leitung eingehenden Bits werden in der Einrichtung 7 entsprechend den Ausgangsimpulsen des Zählers Z getaktet, diese gehen außerdem als Taktimpulse auf das Empfangssteuerwerk ES.

In dem Empfangssteuerwerk sind Mittel vorgesehen, die dafür sorgen, daß zwar ein das Ende eines Telegrammes angebendes Klingelzeichen an das Endgerät weitergeleitet wird, hingegen die anschließend als Füllzeichen empfangenen weiteren Klingelzeichen von diesem ferngehalten werden. Das empfangende Endgerät erhält erst dann wieder Daten, wenn die Serie der Klingelzeichen unterbrochen wird.

Claims (7)

Patentansprüche:

1. Verfahren zur Übertragung digitaler Daten über einen Übertragungsweg, welcher Sicherungsmaßnahmen erfordert, wobei die Daten in Bits kodiert sind und zur Sicherung einer mit Anhängung von Prüfbits an eine Bitfolge be' stimmter Länge arbeitenden Longitudinalprüfung unterworfen werden, dadurch gekennzeichnet, daß in dem Übertragungsweg ein die Synchronisierung vermittelnder ständiger Fluß von aufeinanderfolgenden Bits erzeugt wird, indem Informationsbits und Prüfbits bei ihrem Auftreten an die Stelle der Bits von Füllzeichen gesetzt werden, und daß die Eingabegeschwindigkeit der Informationen derart geringer ist als die Übertragungsgeschwindigkeit, daß nach Übertragung einer bestimmten Anzahl von Informations- und/oder Füllzeichen die für die Sicherung erforderliche Anzahl von Prüfbits einfügbar ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Geschwindigkeitsverhältnis derart gewählt ist, daß in Mindestabständen Füllzeichen auftreten.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß bei Übertragung in beiden Richtungen über zwei Leitungen die Abschnitte mit Füllzeichen zur Rückmeldung von Fehlern benutzt werden, indem fehlermeldende Zeichen an die Stelle von Füllzeichen treten.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 oder den folgenden, dadurch gekennzeichnet, daß am Sender ein die Bereitstellung der Füllzeichen bewirkendes und die getaktete Bitausgabe regelndes Steuerwerk (SS) vorgesehen ist sowie, an dieses angeschlossen, ein Eingangsumsetzer (SE) für die Informationen, welcher gegebenenfalls Start- und Stopschritte eliminiert, ein diesem nachgeschalteter Pufferspeicher (SP), der Informationsbits mit erhöhter Geschwindigkeit ausgibt, sowie ein Ausgangsumsetzer (SA), welcher außerdem an den Pufferspeicher und ein Prüfbits erzeugendes Kodierwerk (SK) angeschlossen ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß am Empfänger die Bits abschnittsweise zwei mit Dekodierwerken (EDl, ED 2) zusammenarbeitenden Pufferspeichern (EPl, EP 2) abwechselnd zugeführt werden, von denen jeweils einer die Bits aufnimmt, während der andere seine Informationen mit verminderter Geschwindigkeit an einen Ausgangsumsetzer (AE) weitergibt.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß ein Empfängerpufferspeicher (EPl bzw. EP 2) vor Ausgabe seiner Werte an einen Ausgang (EA) einen unter der Kontrolle eines Dekodierwerks (EDl bzw. ED 2) stehenden Ausgabevorgang mit erhöhter Geschwindigkeit durchführt unter Rückführung der ausgegebenen Werte in den Eingang des Speichers, wobei die Fehlerprüfung stattfindet, und daß die Wertausgabe an den Ausgang nur dann ausgelöst wird, wenn Fehlerfreiheit festgestellt oder ein korrigierbarer Fehler ermittelt und korrigiert wurde, während bei Feststellung eines unkorrigierbaren Fehlers statt dessen ein Fehlersignal ausgegeben wird.

7. Schaltungsanordnung nach Anspruch 4 bis 6, dadurch gekennzeichnet, daß am Sender ein frequenzstabiler Oszillator (1) vorgesehen ist, aus dessen Frequenz durch Untersetzung der Bittakt gewonnen wird, und daß am Empfänger zur Herstellung des Gleichlaufes die maximale Zählrate eines von einem entsprechenden frequenzstabilen Oszillator gesteuerten Zählers (Z) in Abhängigkeit vom zeitlichen Eintreffen der Bits geregelt wird.

Hierzu 1 Blatt Zeichnungen

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