DE2455028C2 - Schaltungsanordnung zum automatischen Empfang von Daten - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum automatischen Empfang von Daten, die über einen Datenempfänger einem Fernschreiber zugeführt werden, wobei mit einem Vorwärts-Fehler-Korrektursystem Informationsbits und Paritätsbits der Daten über den Datenempfänger einem Fehlerdecodierer zugeführt werden, der ein Informationsbitregister, ein Paritätsregister, eine Paritätsstufe, ein Fehlerregister, ein Schwellwertregister und eine Fehlerkorrekturstufe besitzt und mit dem die vom Empfänger abgegebenen Informationsbits im Informationsbitregister und die Paritätsbits im Paritätsbitregister gespeichert werden. Außerdem wird mit der Paritätsstufe, dem Fehlerregister und einem Schwellwertgatter ein Korrektursignal abgeleitet, das der Fehlerkorrekturstufe zugeführt wird, wobei bei Vorliegen eines Korrektursignals oder eines Signals von einer der Stufen des Fehlerregisters ein Fehlersignal abgegeben wird, und wobei ein Sperrsignal einer Sperrstufe zugeführt wird, die die Verarbeitung der Daten im Fernschreiber unterbindet. Die DE-OS 23 20 526 bezieht sich auf eine Schaltungsanordnung zum Überwachen der empfangenen Datensignale auf aufgetretene Übertragungsfehler, bei der der Pegel und der Frequenz- bzw. Phasenhub des empfangenen Trägersignals auf unzulässige Abweichungen und die Signalform der Daten auf zeitliche Verzerrungen geprüft werden. Dabei int ein Zeitgeber, vorgesehen, der in der Sollzeit des Auftretens der Datenbits Fenstersignale erzeugt, mit deren Hilfe Fehlersignale gewonnen werden, für deren Erfassung Integratoren vorgesehen sind.

Beim automatischen Empfang von Daten kann infolge von Übertragungsstörungen ab einer bestimmten Fehlerrate ein sinnloser Text ausgegeben werden.

Auch wenn der Sender abgeschaltet wird und keine Nachricht mehr empfangen wird, werden im allgemeinen weiter beliebige Zufallskombinationen als Text ausgegeben. Wenn als Datensenke beispielsweise eine Fernschreibmaschine vorgesehen ist, dann kann es vorkommen, daß diese Fernschreibmaschine bei stark gestörter Nachricht oder bei nicht vorhandener Nachricht stundenlang Papier ausgibt, das mit sinnlosem Text beschrieben ist.

Die US-PS 35 34 403 bezieht sich auf einen Fehlerdetektor zur Erkennung gelegentlich auftretender Fehler unter Verwendung eines vorwärts und rückwärts zählenden Zählers, dessen Zählerstände mit Zählersignalen beeinflußt werden.

Der Aufsatz in der Zeitschrift »The Radio and Electronic Engineer«, Vol. 42, Nr. 12, Dezember 1972, Selten 523 bis 530 bezieht sich auf ein Vorwärts-Fehlerkorrektursystem. Bei diesem System vird einerseits ein Datenfluß innerhalb eines vorgegebenen Bitrasters vorausgesetzt und andererseits ist ein Zähler vorgesehen, dessen Zählerstand mit fehlerlosen Signalen erhöht und mit jedem Fehlersignal zurückgesetzt wird. Dadurch wird eine Integration nur in einer einzigen Richtung und nicht in zwei Richtungen vorgenommen, so daß dieses bekannte System den Nachteil hat, daß mit Hilfe des Zählers die Datenübertragung an die Datensenke durch einzeln auftretende Fehler unterbunden wird. Diese Maßnahme allein reicht aber nicht aus, um einen Fernschreiber stillzusetzen, denn es ist ja grundsätzlich denkbar, daß nach Unterbindung der Datenübertragung Dauerstartpolarität am Fernschreiber anliegt, so daß die Mechanik des Fernschreibers in Betrieb ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zum automatischen Empfang von Daten in Kombination mit einem Vorwärts-Fehlerkorrektursystem anzugeben, bei der die Ausgabe eines sinnlosen Textes einer Fernschreibmaschine bei stark gestörter Nachricht oder bei nicht vorhandener Nachricht verhindert wird.

Die der Erfindung zugrundeliegende Aufgabe wird dadurch gelöst, daß in an sich bekannter Weise ein digital arbeitender vorwärts und rückwärts zählender Zähler vorgesehen ist, dessen Zählerstand mit dem Fehlersignal innerhalb eines vorgegebenen Zählerbereiches erniedrigt bzw. erhöht wird und der über mehrere Ausgänge ein integriertes Fehlersignal in binärer Form abgibt, daß ein Decodierer vorgesehen ist, dessen Eingänge mit den Ausgängen des Zählers verbunden sind und der bei Erreichen eines vorgegebenen Zählerstandes das Sperrsignal abgibt, und daß die Sperrstufe bei Empfang des Sperrsignals Dauerstoppolarität an den Fernschreiber abgibt.

Die erfindungsgemäße Schaltungsanordnung zeichnet sich dadurch aus, daß bei automatischer Datenübermittlung sowohl Lei stark gestörter Übertragungsstrecke als auch bei fehlender Nachricht auf der Empfangsseite kein sinnloser Text ausgegeben wird.

Als Integrationsstufe kann ein analog oder digital arbeitendes Gerät vorgesehen sein. Da digital arbeitende Geräte preisgünstig im Handel erhältlich sind, ist es zweckmäßig, als Integrationsstufe einen digital arbeitenden, vorwärts und rückwärts zählenden Zähler vorzusehen, dem das Fehlersignal zugeführt wird, dessen so Zählerstand innerhalb eines vorgegebenen Zählbereiches erniedrigt bzw. erhöht wird und der das integrierte Fehlersignal in digitaler Form abgibt.

Falls ein Zähler verwendet wird, der über mehrere Ausgänge Binärsignale abgibt, die insgesamt den Zäh- !erstand und das integrierte Fehlersignal in binärer Form darstellen, dann ist es zweckmäßig an diese Ausgänge einen Decodierer anzuschließen, dar bei Erreichen oder Überschreiten eines vorgegebenen Zählerstandes das Sperrsignal abgibt. Falls ein Zähler verwendet wird, der bei Erreichen oder Überschreiten eines bestimmten Zählerstandes über eine einzige Leitung ein Signal abgibt, dann kann bereits dieses Signal als Sperrsignal verwendet werden.

Falls als Datensenke ein Fernschreiber vorgesehen ist, dann ist es zweckmäßig, daß die Sperrstufe bei Empfang des Sperrsignals Dauerstoppolarität an den Fernschreiber abgibt. Die weitere Ausgabe sinnlosen Textes wird damit mit Sicherheit verhindert.

Bei Datenübertragungssystemen mit Vorwärtskorrekturgeräten wird auf der Empfangsseite in vielen Fällen untar Verwendung eines Fehierregisters (Syndromregister) und eines Schwellwertgatters ein Korrektursignal abgeleitet, wenn mindestens in einer vorgegebenen Anzahl der Zellen des Fehlerregisters ein aufgetretener Fehler signalisiert wird. Es hat sich als vorteilhaft erwiesen nicht nur mit Hilfe dieses Korrektursignals das Fehlersignal abzuleiten, sondern auch immer dann, wenn in einer Zelle des Fehlerregisters ein Fehler angezeigt wird.

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der F i g. 1 bis 5 beschrieben, wobei in mehreren Figuren dargestellte gleiche Bauteile mit gleichen Bezugszeichen bezeichnet sind. Es zeigt

F i g. 1 ein Datenübertragungssystem zum automatischen Empfang von Daten, die blockweise übertragen werden,

F i g. 2 Signale, die bei den beschriebenen Datenübertragungssystemen auftreten,

F i g. 3 ein Datenübertragungssystem, das mit Vorwärtskorrekturgeräten arbeitet,

F i g. 4 eine ausführlichere Darstellung eines Decodierers der empfangsseitig bei dem in F i g. 3 dargestellten System verwendet wird,

F i g. 5 ein Ausführungsbeispiel der in den F i g. 1 und 3 schematisch dargestellten Integrationsstufe.

Das in F i g. 1 dargestellte Datenübertragungssystem besteht aus der Datenquelle DQ, aus dem einen Modulator enthaltenden Sender SM, aus dem einen Demodulator enthaltenden Empfänger ED, aus der Sperrstufe SP, der Datensenke DS, dem Fehlerdetektor FD, der Integrationsstufe IN und der Schwellwertstufe 55. Als Datenquelle DQ kann beispielsweise ein Fernschreiber vorgesehen sein, der die mit A bezeichneten Daten dem Sender SM zuleitet. Unter Verwendung des Modulators und des Senders 5Af kann dann eine frequenzmäßige Umsetzung vorgenommen werden, bevor die Daten auf die Empfangsseite übertragen werden. Es kann eine Kabelübertragungsstrecke aber auch eine drahtlose Übertragungsstrecke, wie dargestellt, vorgesehen sein. Diese Übertragungseinrichtungen werden als an sich bekannt vorausgesetzt und nicht näher beschrieben, weil sie nicht in direktem Zusammenhang mit dem vorliegenden Gegenstand sind.

F i g. 2 zeigt einige der Signale des gemäß F i g. 1 dargestellten Datenübertragungssystems. Das Signal A ist ein Binärsignal, dessen Binärwerte mit den Bezugszeichen 1 und 0 bezeichnet sind und das die zu übertragenden Daten darstellt. Es wird angenommen, daß das Signal A blockweise gegliedert ist, derart, daß aufeinanderfolgende Codewörter Wl, W2 je aus sechs Informationsbits /1 bis /6, Jl bis /12 und je einem Paritätbit PI, Pl bestehen. Im vorliegenden Fall besteht somit das Codewort Wl aus den Informationsbits 101 101 und aus dem Paritätbit 0. Dieses Signal A wird unter Verwendung des Senders SM und des Empfängers ED übertiagen, so daß am Ausgang des Empfängers ED wieder ein Signal zur Verfügung steht, das weitgehend dem Signal A gleicht. Da jedes Codewort Wl und W2 aus je sieben Bit besteht, gibt es 128 mögliche, verschiedene Codeworte, von denen nur 34 verwendet werden. Diesen 34 Codeworten ist entweder je ein alphanumerisches Zeichen oder ein Steuersignal zugeordnet. Im allgemeinen ist anzunehmen, daß von der Datenquelle DQ zeitlich nacheinander je eines der 34 richtigen Codeworte ausgegeben wird. Bei ungestörtem Empfang

werden vom Ausgang des Empfängers ED ebenfalls richtige Codeworte empfangen. Bei gestörtem Empfang kommt es dagegen häufig vor, daß vom Ausgang des Empfängers ED ein falsches Codewort abgegeben wird und somit ein Codewort, dem kein alphanumerisches Zeichen und kein Steuersignal zugeordnet ist. Im Fehlerdetektor FD wird festgestellt, ob es sich um ein richtiges oder um ein falsches Codewort handelt, was beispielsweise mit Hilfe der Paritätbits PB geschehen kann. Das vom Fehlerdiskriminator FD abgegebene Fehlersignal B signalisiert den Empfang eines richtigen bzw. falschen Codewortes. Im vorliegenden Fall wurde angenommen, daß beide Codeworte W\ und VV2 falsche Codeworte sind, so daß zu den Zeitpunkten /1 und (I Impulse des Fehlersignals B auftreten.

Das Fehlersignal B wird der Integrationsstufe IN zugeführt, die das integrierte Fehlersignal C abgibt. Bei einer analog arbeitenden Integrationsstufe IN ist das gestrichelt dargestellte integrierte Signal C und bei einer digital arbeitenden Integrationsstufe IN ist das voll eingezeichnete integrierte Fehlersignal C zu erwarten. Das integrierte Fehlersignal C wird der Schwellwertstufe 55 zugeführt, die bei Erreichen eines vorgegebenen Schwellwertes 5 das Sperrsignal D abgibt. Im allgemeinen ist eine größere Anzahl von Einzelimpulsen des Fehlersignals B erforderlich, um den Schwellwert 5 zu erreichen. Zwecks einfacherer Darstellung wurde der Schwellwert 5 bereits durch zwei Impulse des Fehlersignals B erreicht. Kurz nach dem Zeitpunkt Q. wird somit das Sperrsignal D an die Sperrstufe SP abgegeben, die die weitere Übertragung des Signals A zur Datensenke DS verhindert. Als Datensenke DS kann beispielsweise ein Fernschreiber vorgesehen sein. Bei Auftreten des Sperrsignals D kann dann an Stelle des Signals A ein Signal entsprechend der Dauerstoppolarität an die Datensenke DS gegeben werden, auf Grund der der Fernschreiber keine weiteren Texte ausschreibt. An Stelle des Signals A könnten auch die Kombinationen 29 oder 32 des CCITT-Codes Nr. 2 dem Fernschreiber zugeführt werden, da diese Kombinationen 29 und 32 ebenfalls keinen Abdruck von Zeichen bewirken.

F i g. 3 zeigt ein Datenübertragungssystem mit Vorwärtskorrekturgeräten. Zusätzlich zu den in F i g. 1 dargestellten Geräten sind auf der Sendeseite der Codierer CD, und auf der Empfangsseite der Decodierer ZXT dargestellt Von der Datenquelle DQ kann ein Signal abgegeben werden, das nur aus Informationsbits besteht. Der Codierer CD gibt dann das in F i g. 2 dargestellte Signal E ab, das die Informationsbits /13, /14, /15, /16 und die Paritätbits Pi, PA, PS, PB enthält Die Paritätbits sind im aligemeinen von einer wesentlich größeren Anzahl von Informationsbits abhängig, als in F i g. 2 dargestellt sind.

Auf der Empfangsseite wird das empfangene und demodulierte Signal dem Decodierer DC zugeführt, der einerseits eine Trennung der Informationsbits und der Paritätsbits vornimmt und der andererseits eine Fehlerkorrekturstufe enthält, mittels der Fehler korrigiert werden.

F i g. 4 zeigt ausführlicher den in F i g. 3 schematisch dargestellten Decodierer DC und den Fehlerdiskriminator FDi. Ober den Eingang a wird das Signal des Empfängers ED zugeführt, das bei ungestörter Übertragung dem Signal E gleicht Unter Verwendung des Coderahmenschalters werden während der Dauer der voll eingezeichneten Schaltstellung die Informationsbits /13, /14, /15, /16 in das Informationsregister JR ein gespeichert und während der Dauer der gestrichelt dargestellten Schaltstellung werden die Paritätbits Pi, PH, P5, Pö in das Paritätsregister PR eingespeichert.

Die Paritätsstufe PS gibt ein O-Signal bzw. 1-Signal ab, wenn die Summe der an ilr-en Eingängen anliegenden 1-Werte gerade bzw. ungerade ist. Der in Fig.3 dargestellte Codierer CD und der Decodierer DC sind derart aufeinander abgestimmt, daß bei fehlerfreier Übertragung von der Paritätsstufe PS laufend O-Signa- Ie abgegeben werden, wogegen auftretende Fehler durch je ein 1-Signal signalisiert und seriell in das Fehlerregister FR eingespeichert werden. Dieses Fehlerregister wird gelegentlich in der Literatur auch als Syndromregister bezeichnet.

An das Fehlerregister FR ist parallel das Schwellwertgatter SG angeschlossen, das bei vorliegendem Ausführungsbeispiel das Signal K — 1 abgibt, wenn an mehr als zwei Eingängen des Schwellwertgatters SG ein 1-Signal anliegt, wogegen das Schwellwertgatter SG das Signal K - α abgibt, wenn an keinem Eingang, oder nur an einem Eingang oder nur an zwei Eingängen des Schwellwertgatters SG ein 1-Signal anliegt Das Signal K wird als Korrektursignal der Fehlerkorrekturstufe FK zugeführt, die bei Vorliegen des Signals K = 1 eine Fehlerkorrektur der vom Informationsbitregister JR abgegebenen Daten bewirkt, so daß über den Ausgang b ein korrigiertes Signal abgegeben wird. Fast alle Ausgänge der Zellen des Fehierregisters FR sind mit Nicht-Äquivalenzgattern verbunden. Mit dem Signal K = 1 daher unter Verwendung dieser Nicht-Äquivalenzgatter die Speicherinhalte der Zellen des Fehlerregisters FR vor Übergabe in die nächste Zelle invertiert Der Fehlerdiskriminator FDi gemäß F i g. 4 ist ein Ausführungsbeispiel des in F i g. 3 dargestellten Fehlerdiskriminators FDi und besteht aus dem Impulsgenerator GE, aus den UND-Gattern Gl, GX Gi, G4, aus den Invertern INI, INZ, aus den ODER-Gattern GS, GS und aus dem Frequenzteiler FT. Wenn mit dem Korrektur signal K = 1 ein Fehler signalisiert wird, dann wird auch immer über die Gatter Gl und G5 ein Impuls des Fehlersignals B erzeugt Solange mit der Fehlerkorrekturstufe FK alle Fehler korrigiert werden können und somit der Code nicht überfordert ist, zeigt das Signal K = 1 an, daß eines der Informationsbits falsch war. Mit diesem Signal K = 1 wird somit das Signal B beeinflußt, obwohl über den Ausgang b ein korrigiertes, fehlerfreies Signal abgegeben wird.

Das Signal Fwird vom letzten Nicht-Äquivalenzgat-

ter abgenommen. Solange der Code nicht überfordert ist und über den Ausgang b ein fehlerfreies Signal abgegeben wird, zeigt das Signal F = i an, daß ein Paritätbit falsch war. Mit dem Signal F=I wird über die Gatter Gl und GS ebenfalls ein Impuls des Fehlersi gnals B erzeugt- Die Signale Ti und Tp sind in F i g. 2 unten dargestellt, sie dienen als Taktsignale und werden mit Hilfe des Generators GE erzeugt

Unter Verwendung der beiden Inverter INi, IN2, der Gatter Ci, GA, GS wird das Signal //erzeugt, das zum Signal B komplementär ist und als komplementäres Fehlersigna] bezeichnet werden kann. Mit den Impulsen des komplementären Fehlersignals //werden somit die fehlerlosen Daten signalisiert Wenn beispielsweise mit dem Signal K = O fehlerlose Daten signalisiert werden, dann wird über den Inverter IN2 ein 1-Signal über die Gatter GA und GS abgegeben und damit wird ' ein Impuls des komplementären Fehlersignals H erzeugt In ähnlicher Weise wird auch mit dem Signal

F= 0 ein Impuls des komplementären Fehlersignals H erzeugt.

Auch bei einer gestörten Nachricht mit fehlerhaften Informationsbits und Paritätbits entstehen innerhalb einer längeren Dauer relativ viele Impulse des Signals H im Vergleich zu den Impulsen des Signals B. Um die Impulse des Signals H zu dezimieren gegenüber den Impulsen des Signals B ist der Frequenzteiler FT vorgesehen, mit einem Teilungsverhältnis von 5:1. Dieses Teilungsverhältnis entspricht dem Verhältnis von ge- ι ο störten Nachrichtenbits zu ungestörten Nachrichtenbits, bei dem die Korrekturfähigkeit des verwendeten Codes gerade noch ausreicht, um sämtliche Fehler zu korrigieren und über den Ausgang b ein fehlerfreies Signal abzugeben, !n manchen Fällen kann es vorteilhaft sein, in Abhängigkeit von der Anzahl der Fehler und in Abhängigkeit von dem verwendeten Code an Stelle des Frequenzteilers FTmit dem Teilungsverhältnis 5 :1 andere Frequenzteiler mit anderen Teilungsverhältnissen einzuschalten, um verschieden gestörte Übertragungsverhältnisse zu berücksichtigen. Es wäre grundsätzlich auch denkbar an Stelle des Frequenzteilers FTeinen Frequenzvervielfacher zwischen den Ausgang des Gatters GS und den Ausgang c einzuschalten, um damit ebenfalls das Impulsverhältnis zu Gunsten der Impulse des Signals Bzu verbessern.

F i g. 5 zeigt ein Ausführungsbeispiel des in F i g. 3 schematisch dargestellten Integrators /N, bestehend aus dem Zähler ZL, aus dem Decodierer DCO und aus den Gattern GJ, GB. Die Impulse des Signals B zeigen an, daß fehlerhafte Daten übertragen wurden und werden über den Eingang «/dem Zähler ZL zugeführt, dessen Zählerstand dadurch erhöht wird. Im Gegensatz dazu zeigen die Impulse des Signals B an, daß die Daten ordnungsgemäß übertragen wurden und über den Eingang e wird der Zählerstand des Zählers ZL erniedrigt. Der jeweilige Zählerstand wird über die Ausgänge f,g,h,k in Form einer Binärzahl signalisiert Unter Verwendung des Decodierers DCO wird das Sperrsignal D immer dann abgegeben, wenn der über die Ausgänge f, g, h, k abgegebene Zählerstand gleich oder größer der im Decodierer DCO eingestellten Zahl ist. Mit dem Decodierer DCO wird somit ein Schwellwert eingestellt, bei dessen Erreichen oder Überschreiten das Sperrsignal D abgegeben wird. Bei vorliegendem Ausführungsbeispiel wird mit dem Decodierer DCO der Schwellwert 16 eingestellt Wenn Impulse des Fehlersignals B über den Eingang d zugeführt werden, dann zählt der Zähler ZL nach aufwärts und wenn er den Zählerstand 16 erreicht oder überschreitet, wird das Sperrsignal D abgegeben. Dieses Aufwärtszählen hält an, bis über den Ausgang η ein Q-Signal abgegeben wird, das den höchsten Zählerstand signalisiert und das Gatter GI sperrt, so daß keine weiteren Impulse des Signals B über den Eingang d zugeführt werden können.

Einzelne Impulse des Signals B werden über den Eingang e zugeführt und damit wird eine Abwärtszählung bewirkt. In aller Regel werden bei nicht allzu sehr gestörtem Empfang nach einigen Signalen K = 1 und eventuell auch F = 1 auch wieder einige Signale K = O und eventuell auch F=O auftreten und damit werden nach einigen Impulsen des Signals B wieder einige Impulse des Signals B dem Zähler ZL zugeführt, der dadurch zeitlich nacheinander nach aufwärts und nach abwärts zählt, ohne daß der mit dem Decodierer DCO eingestellte Schwellwert erreicht wird und das Sperrsignal D abgegeben wird. Wenn aber der Zähler ZL einen niedrigsten Zählerstand erreicht, dann gibt er über den Ausgang m ein 0-Signal ab, das das Gatter GS sperrt, so daß keine weiteren Impulse des Signals B über den Eingang e zugeführt werden und die Abwärtszählung gestoppt wird.

Wenn als Datensenke DS ein Fernschreiber vorgesehen ist, dann kann unter Verwendung der Sperrstufe SP an Stelle der vom Decodierer DC kommenden Nachricht ein Signal entsprechend der Dauerstoppolarität zugeführt werden, so daß der Fernschreiber das Schreiben einstellt

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zum automatischen Empfang von Daten, die Ober einen Datenempfänger einem Fernschreiber zugeführt werden, wobei mit einem Vorwärts-Fehler-Korrektursystem Informationsbits und Paritätsbits der Daten über den Datenempfänger einem Fehlerdecodierer zugeführt werden, der ein Informationsbitregister, ein Paritätsregister, eine Paritätsstufe, ein Fehlerregister, ein Schwellwertregister und eine Fehlei korrekturstufe besitzt und mit dem die vom Empfänger abgegebenen Informationsbits in das Informationsbitregister und die Paritätsbits in das Paritätsbitregister gespeichert und mit der Paritätsstufe dem Fehlerregister und einem Schwellwertgatter ein Korrektursignal abgeleitet wird, das der Fehlerkorrekturstufe zugeführt wird, wobei bei Vorliegen eines Korrektursignals oder eines Signals von einer der Stufen des Fehlerregisters ein Fehlersignal abgegeben wird, und wobei ein Sperrsignal einer Sperrstufe zugeführt wird, die die Verarbeitung der Daten im Fernschreiber unterbindet, dadurch gekennzeichnet, daß in an sich bekannter Weise ein digital arbeitender vorwärts und rückwärts zählender Zähler (ZL) vorgeseheri ist, dessen Zählerstand mit dem Fehlersigna! (B) innerhalb eines vorgegebenen Zählerbereiches erniedrigt bzw. erhöht wird und der über mehrere Ausgänge (f, g, h, k) ein integriertes Fehlersignal

(C) in binärer Form abgibt, daß ein Decodierer (DCO) vorgesehen ist, dessen Eingänge mit den Ausgängen (F, g, h, k) des Zählers (ZL) verbunden sind und der bei Erreichen eines vorgegebenen Zählerstandes das Sperrsignal (D) abgibt, und daß die Sperrstufe (SP) bei Empfang des Sperrsignals

(D) Dauerstoppolarität an den Fernschreiber abgibt (F i g. 1 bis 4).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ergebnisse der Datenprüfung unter Verwendung des Fehlerdiskriminators (FD) mit je einem Impuls des Fehlersignals (B) bei vorliegendem Fehlerund mit je einem Impuls eines komplementären Fehlersignals (B) bei richtigen Daten signalisiert werden und daß im Übertragungsweg zwischen dem Fehlerdiskriminator (FD) und der Integrationsstufe (IN) eine Impulsfolgeänderungsstufe (FT) eingeschaltet ist, die die Impulsfolgefrequenz des Fehlersignals (B) erhöht und/oder die Impulsfolgefrequenz des komplementären Fehlersignals (B)erniedrigt (Fig.4).

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Signal (F) von einer der Stufen des Fehlerregisters (FR) dem ersten Eingang eines ersten Gatters (G 1) zugeführt wird, an dessen zweitem Eingang ein Taktsignal (Tp) anliegt, dessen Impulse v/ährend der Dauer der Paritätsbits auftreten, daß das Korrektursignal (K) einem ersten Eingang eines zweiten Gatters (G 2) zugeführt wird, an dessen zweitem Eingang ein weiteres Taktsignal (Ti) anliegt, dessen Impulse während der Dauer der Informationsbits auftreten, daß die Ausgänge des ersten Gatters (G 1) und des zweiten Gatters (G 2) über ein erstes ODER-Gatter (G 5) vereinigt und vom Ausgang des ersten ODER-Gatters (G 5) das Fehlersignal (B) abgegeben wird (F ig.4).

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Signal (F) von einer der Stufen des Fehlerregisters (FR) über einen ersten Inverter (INi) einem ersten Eingang eines dritten Gatters (G 3) zugeführt wird, an desren zweitem Eingang das Taktsignal (Tp) anliegt, daß das Korrektursignal (K) über einen zweiten Inverter (IN2) einem ersten Eingang eines vierten Gatters (G 4) zugeführt wird, an dessen zweitem Eingang das weitere Taktsignal (Ti) anliegt, daß die Ausgänge des dritten Gatters (G 3) und des vierten Gatters (G 4) über ein zweites ODER-Gatter (G6) vereinigt sind und daß über den Ausgang dieses zweiten ODER-Gatters (G 6) das komplementäre Fehlersignal (H) abgegeben wird (F i g. 4).