DE1934675A1 - Fehlererkennungsverfahren fuer Datenuebertragungssysteme - Google Patents

Description

IBM Deutschland Internationale Büro-Maschinen Gesellschaft mbH

Böblingen, 11. Juni 1969 ni-gn

Anmelderin.:

International Business Machines Corporation, Armonk, N. Y. 10 504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelder in:

Docket RA 968 002

Fehlererkennung s verfahr en für Datenübertragungs systeme

Die Erfindung betrifft ein Fehlererkennungsverfahren für Datenübertragungssysteme bei dem in einem mehrstufigen Schieberegister die ankommenden Informations daten in aufeinanderfolgenden Zeitintervallen aufgezeichnet und einem Polynomansatz entsprechend modifiziert werden.

Es ist bekannt, bei Datenübertragungs systemen' eine Nachricht als Folge von Einzelinformationen von Station zu Station zu übertragen, wobei die Nachricht in der kodierten Form eines Polynoms D(X) = d X + . . . + d X + d verarbeitet wird. In der Sendestation wird das Polynom D(X), das die Nachricht darstellt, durch ein Generator-Polynom G(X) geteilt und der Rest R(X), der üblicherweise als Prüfzeichen bezeichnet wird, unmittelbar am Ende des Nachrichtpolynoms angeschlossen und mit diesem übertragen. In der Empfangsstation werden die einzelnen Bits des Nachrichtpolynoms nacheinander in ein Datenspeicherregister eingeschrieben, wo sie gespeichert bleiben bis die empfangene Nachricht auf Fehler geprüft und als korrekt befunden ist und nachfolgend von einem Verbraucher abgerufen werden kann. Gleichzeitig mit der Einspeicherung in das Speicherregister wird die empfangene Nachricht auch in eine Rechnerschaltung eingelesen, die das Nachricht,-

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polynom D(X) und den Rest R(X) durch das Generatorpolynom G(X) dividiert, während die Nachricht Bit für Bit empfangen wird, wobei sich für den Rest der Wert 0 ergibt, wenn die übertragene Nachricht ohne Fehler empfangen worden ist. Ist der Wert des Restes aLs Ergebnis des Divisionsprozesses in der Rechnerschaltung nicht gleich 0, so bedeutet dies, daß das empfangene Nachrichtspolynom nicht fehlerfrei ist. Daraufhin wird es aus dem Speicherregister entfernt und macht eine Rückübertragung der Nachricht an den Sender erforderlich.

Bei diesen Überlegungen wurde davon ausgegangen, daß bei der Datenübertragung ein Fehler sowohl in der Sendestation wie auch im Übertragung snetz seine Ursache haben kann. Wenn jedoch ein Fehler auf Grund einer Funktionsstörung in der Empfangsstation auftritt, der bewirkt, daß der Rest R(X) nach dem Teilungsprozeß nicht gleich wird, so wird die empfangene Nachricht trotzdem aus dem Speicherregister herausgenommen und z.urückübertragen, obwohl sie richtig ausgesandt und richtig empfangen worden war.

Es it. . r wünschenswert, den Nachrichtenverkehr in einem Übertragungssystem möglichst auf das Mindestmaß zu reduzieren und Rückübertragungen auf Grund von Störungen in der Empfangsstation zu vermeiden. Deshalb macht es sich die Erfindung zur Aufgabe, ein Fehlererkennungsverfahren anzugeben, das diese Bedingungen erfüllt und die beschriebenen Nachteile der bekannten Datenübertragungssysteme vermeidet.

Diese Aufgabe wird in einem Fehlererkennung sverfahr en eingangs beschriebener Art erfindungsgemäß dadurch gelöst, daß für jedes Zeitintervall ein reales Paritätssignal vom Inhalt des mehrstufigen Schieberegisters abgeleitet wird, daß für jedes Zeitintervall ein vorausbestimmtes Paritäts signal einerseits von dem ge-rade^ ankommenden Datensignal und dem realen Paritäts signal des vorhergehenden Zeitintervalls abgeleitet wird, wenn das Polynom einer, geraden Parität

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entspricht, und andererseits von dem Ausgangssignal der Stufe höchster Ordnung des mehrstufigen Schieberegisters und dem realen Paritätssignal des vorausgegangenen Zeitintervalls abgeleitet wird, wenn das Polynom einer ungeraden Parität entspricht, daß in jedem Zeitintervall das reale Paritätssignal mit dem vorherbestimmten Paritätssignal verglichen wird und daß nach dem Vergleich ein Felilersignal erzeugt wird, wenn die beiden Signale nicht übereinstimmen.

Es ergibt sich daraus die Möglichkeit, eine verbesserte und höchst zuverlässige Schaltungsanordnung zur Fehlererkennung zu verwirklichen, die mit einem relativ geringen Aufwand an Hardware billig hergestellt und unterhalten werden kann. Dabei erweist es sich nach dem erfindungsgemäßen Verfahren als besonders vorteilhaft, daß die Informationsdaten Bit für Bit in aufeinanderfolgenden Zeitintervallen in ein Schieberegister cingelcsen und in Abhängigkeit von dessen Inhalt verglichen mit den gerade ankommenden Datenbits auf Parität geprüft werden. Je nachdem ob das Teilerpolynom G(X) entsprechend einer geraden oder ungeraden Parität angesetzt wird, ergibt sich dann die besondere Schaltungsanordnung zur Ausführung des erfindungsgemäßen Verfahrens.

Eine eingehende Erläuterung und weitere Merkmale finden sich in der folgenden Beschreibung zweier erfindungsgemäßer Ausführungsbeispiele, die an Hand der beiliegenden Zeichnungen ausgeführt wird.

In den Zeichnungen zeigt:

Fig. 1 die mit mathematischen Symbolen bezeichneten, in

Serie geschalteten Stufen des Schieberegisters und des Polynom-Generators in der funktioneilen Zusammenschaltung nach der Erfindung zur Erklärung ihrer Wirkungsweise beim Prüfen von Datenübertragungen

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Fig. 2 ein Ausführungsbeispiel der erfindungsgemäßen

Fehlererkennungsschaltung in einer Datenempfangsstation

Fig. 3 ein weiteres Ausführungsbeispiel der erfindungs

gemäßen Fehler erkennungs schaltung in einer Datenempfang s station.

Nach Fig. 1 besteht das Schieberegister 10 aus den Stufen II", 12, 13 und 14, die mit R_n, R₁, R₁ und R₁ bezeichnet sind. Ein

0 1 k-2 k-1

mit diesem Schieberegister zusammengeschalteter Polynom-Generator 20 enthält die Stufen 21, 22', 23 und 24, die als g , g , g und g

bezeichnet sind. Das Schieberegister 10 stellt eine Additions schaltung dar und ist aus diesem Grunde mit den Modulo 2-Addierern 30, 31, 32, 33 und 34 ausgestattet. Jede Registerstufe 11 bis 14 besteht aus einer Eins-Bit-Speicher stelle R und jede Stufe 21 bis 24 des Polynom-Generators 20 besteht aus einem Multiplier, der um den Faktor g vervielfacht. Die Modulo 2-Addierer 30 bis 34 können einfache Exklusiv-Oder-Schaltglieder sein. Die auf der Leitung 15 ankommenden Daten sind mit dem Symbol I bezeichnet und werden dem Schieberegister 10 zugeführt. Die Ausgangssignale der Schaltung werden auä der Stufe 14 heraus über die Leitung 16 dem Exklusiv-Oder-Schaltglied 30 zugeleitet. Die Eingangs signale auf der Leitung 15 werden außerdem in einen Pufferspeicher 17 eingeschrieben, wovon sie nach vollendetem Fehlerprüfschritt an einen nicht dargestellten Verbraucher übertragen werden.

In Fig. 2 ist der Polynom-Generator 20 zusammen mit dem Schieberegister 10 in der Form eines Blockschaltbildes aufgezeichnet. Dabei sind entsprechende Teile der Schaltung mit denselben Bezugszeichen wie in den Fig. 1 und 3 versehen. Wie ersichtlich, werden Signale aus dem Polynom-Generator 20 über ein Kabel 18 dem Schieberegister 10 zugeführt. Ein Prüfschaltkreis 40 für vertikale

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Redundanz spricht auf die Ausgangs signale an, die über ein Kabel 19 aus jeder der Stufen 11 bis 14 des Schieberegisters abgeleitet werden, und erzeugt auf der Leitung 41 ein Ausgangs signal, das eine tatsächliche Parität des Inhalts des Schieberegisters anzeigt. Der Prüf Schaltkreis 40 für vertikale Redundanz kann irgendein konventioneller Schaltkreis sein, der für vor be stimmte Werte Paritätsbits erzeugt. Das Paritätsbit wird einer Verzögerungs schaltung 42 zugeleitet, die ein Flip-Flop, eine Verzögerungsleitung o. ä. darstellen kann. Das Paritätssignal auf der Leitung 41 wird außerdem einer Vergleichsschaltung 43 zugeführt. Am Summationspunkt 44, der einen Exklusiv-Oder-Schaltkreis darstellt, werden über die Leitung 15 die zu prüfenden Eingangsdaten und über die Leitung 45 die Aus gangs signale der Verzögerungsschaltung 42 zusammengeführt. Mit den Ausgangssignalen des Exklusiv-Oder-Schalt gliede s 44 wird über die Leitung 46 ebenfalls der Vergleichs schaltkreis 43 angesteuert. Die Ausgangs signale dieses Vergleichers 42 auf der Leitung 47 ergeben dann eine Anzeige, ob ein oder kein Fehler vorliegt. Die Anzeige eines Fehlers wird im folgenden noch näher beschrieben.

In der Fig. 3 ist ähnlich wie in Fig. 2 der Polynom-Generator 20 zusammen mit dem Schieberegister 10 in einem Blockschaltbild dargestellt. Der Prüfschaltkreis 40 für vertikale Redundanz kann identisch sein mit dem aus der Fig. 2. Die Aus gangs signale R der Stufe 14

lc— 1

des Schieberegisters 10 werden über die Leitung 16 dem Exklusiv-Oder-Schaltkreis 50 zugeleitet, der über eine Leitung 51 außerdem noch ParitätsSignale vom Vertikal-Redundanz-Schaltkreis 40 erhält. Die Ausgangs signale des Exklusiv-Oder Schaltkreises 50 werden über eine Leitung 52 in eine Verzögerungsschaltung 53 eingespeist, die wiederum ihre Ausgangssignale über eine Leitung 54 einer Vergleichsschaltung 55 zuführt. Diese Vergleichsschaltung 55 empfängt ebenfalls Paritätssignale vom Vertikal-Redundanz-Schaltkreis 40 und zwar über die Leitung 51. Die Aus gangs signale des Vergleichers 55 auf der Leitung 56 zeigen an, ob ein Fehler oder ob keiner vorliegt. Der Fall,

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-6-daß ein Fehler vorliegt, wird ebenfalls im folgenden näher erläutert.

Die erfindungsgemäße FehTererkennungsschaltung ist dazu bestimmt, Fehler in Schaltkreisen mit linearen Schaltvorgängen zu entdecken und anzuzeigen, die entweder Prüfbits zur polynomischen Prüfung abgeben oder auf einer anderen Technik linearer Schaltvorgänge beruhen. Im folgenden werden der Hintergrund und die theoretischen Grundlagen der Erfindung vom mathematischen Standpunkt aus betrachtet und erläutert. Dabei werden die mathematischen Symbole der Fig. 1 benutzt.

Gegeben sei eine Folge von Binärziffern

0 1 n-1 η

die übertragen werden soll, und ein Polynom k-ten Grades G(X) = X^k + g" ₁X^k"¹ +. ..+g X+l

wobei die Theorie der Polynomprüfung darauf beruht, daß es zwei Polynome

Q(X) = q_nxⁿ+·. · +q_Q

R(X) = r_k_₁X^k"¹+...+r₁X+r_Q gibt,

so daß gilt:

(d Xⁿ+. ..+djX + d_Q)X^k = Q(X)G(X) + R(X) (1)

Wenn nun die Koeffizienten der obigen Polynome aus dem Integerfeld von Modulo 2 ( Binärstellen) genommen und zu Modulo 2 hinzuaddiert werden, dann kann die Addition genauso behandelt werden wie die Subtraktion und die Gleichung (1) kann geschrieben werden:

(d X + ... +■ d.X +'d_n)X^k + R(X) = Q(X)G(X) (2)

η η IU

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-7-Wenn man also die Folge r , r , . . . , r d , ...,d übertragen will,

Ul lc — 1 _m U Ti.

so sollte die empfangene Nachricht ein Vielfaches der der Folge 1' gr. ι · Sv. -> >···■ g, 1 entsprechenden Binärstelle sein. Es ist üblich, G(X) als Generator-Polynom, R(X) (den Rest) als Prüfzeichen

und D(X) = d X + ... + d,X + d„ als Datenpolynom zu bezeichnen, η 1 0

Da die ganze Nachricht selten zu einem bestimmten Zeitpunkt greifbar ist, ist es wünschenswert, Schaltungen zu besitzen, die das Prüfzeichen R(X) in der Weise entwickeln, daß, wenn die Stellen wie

d , d ,... und schließlich die letzte Informationsstelle d„ auf der η n- 1 0

Leitung erschienen sind, das Prüfzeichen höchster Ordnung zuerst auf die Leitung gegeben wird. Die Schaltung nach Fig. 1 empfängt D(X) und teilt es durch G(X), um R(X) zu erhalten. Zu beachten ist dabei, daß das Register R. den Koeffizienten X im Rest enthält, was bedeutet, daß nach dem Empfang von d r. in R. enthalten ist. Eine Möglichkeit, die Schaltung nach Fig. 1 zu prüfen, besteht darin, eine Paritätsprüfung für das k-Bit-Zeichen im Register durchzuführen. Es ist klar, daß diese Parität (Modulo Z Summe) zwischen ungerade und gerade variiert und daß folglich ein Standardverfahren zur Ausführung dieser Paritätsprüfung unpraktisch ist. Es ist wünschenswert, die Parität für den Zeitpunkt t+1 dadurch unabhängig bestimmen zu können, daß man einfach die Parität zum Zeitpunkt t und den Dateneingang zum Zeitpunkt t+1 benutzt und daß man dann über den (t+1)-ten Eingang die wirkliche Parität des Ergebnisses errechnet und das Ergebnis mit der vorbestimmten Parität vergleicht. Das folgende Beispiel soll zeigen, wie dies mit einem minimalen Aufwand an Hardware erreicht werden kann.

Einleitend einige Ausdrücke aus der Terminologie, um das Verständnis für den Bildungsgang zu erleichtern:

R.(t) = Inhalt des Registers R. zur Zeit t, für χ = 0, 1, 2, . . . , k-1 I(t+1) = Dateneingang zur Zeit t+1, für t = 0,1,2,...

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P(t) = Parität zur Zeit t.

-8-

Nach Definition ist

krl

(Modulo 2)

t = 0

Weiterhin soll vereinbart sein, daß das Generator-Polynom

G(X) = X^k + g^X^¹ + ... + g_rX +1 von gerader (oder ungerader) Parität ist, wenn die Modulo 2-Summe

\ /to S· null (oder eins) ist

Die vorbestimmte Parität der Schaltung nach Fig. 1 soll außerdem ausgedrückt sein durch

P (t) φ I (t+1), wenn/von gerader Parität ist,

P (t) φ R .(t), wenn G(X) von ungerader Parität ist.

Folglich ist die Parität zur Zeit t+1 gleich der Molulo 2-Summe der Parität zur Zeit t und dem Inhalt der Register stufe R zur Zeit t, wenn das Generator-Polynom eine ungerade Anzahl von Gliedern besitzt; andernfalls ist sie gleich der Modulo 2-Summe der Parität zur Zeit t und dem Dateneingang zur Zeit t+1.

Die nächste Betrachtung gilt der mathematischen Beschreibung und der Analyse von Schaltkreisen ähnlich den in Fig. 1 dargestellten, was eine Verifizierung der Formel 3 einschließt. In der Tat dient eine logische Analyse der Schaltung nach Fig. 1 der Verifizierung der

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Formel 3.

Der Zustand der Schaltung nach Fig. 1 zur Zeit t sei ausgedrückt durch' den k-Vektor ^v

R(t) =|

Interessant ist R(t+1) als Funktion von R(t) und der Eingang I(t+1). Die Beziehung ergibt sich zu:

"R(t=l) = Ü(t) * T φΛ),Ο, ...,I(t+l)V T (4)

wobeiTdie k - k Matrix ist:

0-1 0 . . . 0

0 0 1 . , 0

0 0 0 . , . 0

T =

0 1

0 ^gl

k-1

Die Matrix-Multiplikation wird üblicherweise, die arithmetische aber nach modulo 2 ausgeführt.

Zur Verifizierung von Formel 3 ist nur zu betrachten, daß

i 1

Damit ergibt sich aus (4) und (5)

= [R(t> . T

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ist.

= [R(t)e(0,0,...,I(t+l))J . Τ .

J= R(t)

Ist nun G(X) von ungerader Parität, dann ist

Ζ>

= 1

g.

= 0

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	»(ο.« *$ .	1 1 •	-
		• • 1 Ö	(modulo 2)
	,«,....•.^ ·	1 1 •
		• ' · 1
=R0(t) + s	I1W + ... +Rk_2(t)	O
909884	/1500 <

Aber wenn

dann ist

P(t) = R₀(t) + R_L(t) + ... + R_k_₂(t) + R_x-1(I:) (modulo 2)

= P(t) -

und da hier die Addition wie die Subtraktion behandelt werden darf,

= p(t)® R_x-1Ct)

was das Ergebnis der Formel 3 darstellt. Ähnlich ist, wenn G(X) von gerader Parität ist.

k-1

ι φ y © g. = ι φ ο = ι

P (t+1) = R₀(t) + ... + R_x-^tJ + I(t+1)

Somit ist Formel 3 verifiziert.

Einige bedeutsame Eigenschaften dieser T-Matrizen seien noch herausgestellt: l.'T ist keine singuläre Matrix:

.-ι

^gl ^g2

1 0

0 1

0 0

0 0

2. T genügt auch der Matrix-Gleichung:

G(T) = T^{k +}-8_k-1T^k"¹ + ... + gjT + I = NuU-Matrix (7)

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3. G(X) ist ein einfaches Polynom (die kleinste Potenz von X, so daß G(X)/X + 1 ergibt M = 2 -1) dann und nur dann, wenn

2k-1 ■ k M

T =1 (Identitätsmatrix) und kein M-£2 - 1 T =1 ergibt.

Diese Eigenschaften der T-Matrix sind sehr nützlich bei der Analyse der Fehlererkennungsfähigkeiten verschiedener Generatoren.

Als nächstes wird die gerätetechnische Verwirklichung der Logik nach Formel (3) diskutiert. Dabei stellt die Fig. 2 den Teil der Formel 3 dar, in dem G(X) von gerader Parität ist. Die Parität zur Zeit t ergibt sich aus dem Signal auf der Leitung 41, die vom Vertikal-Redundanz-Schaltkreis 40 ausgeht. Dieses Signal wird in der Schaltung 42 bis zum Zeitpunkt t+1 verzögert, zu welchem das verzögerte Paritätsbit P(t) auf der Leitung 45 gleichzeitig mit dem Eingangsbit I (t+1) auf der Leitung 15 erscheint. Die beiden Signale werden dann als Eingangs signale' dem Exklusiv-Oder-Schaltglied 44 zugeführt, dessen Ausgangs signal auf der Leitung 46 die vorherbestimmte Parität P(t+1) darstellt und seinerseits gleichzeitig mit dem Signal P(t) auf der Leitung 41 dem Vergleicher 43 zugeführt wird. Das Signal auf der Leitung 41, das die wirkliche Parität für den Inhalt des Schieberegisters 10 darstellt, ist dasselbe wie das Signal auf der Leitung 46, das die vorherbestimmte Parität darstellt, unter der Voraussetzung, daß alle Schaltkreise in Fig. 2 fehlerfrei arbeiten. Sind diese beiden Signale dagegen ungleich, so wird dadurch eine Funktionsstörung in mindestens einem der Schaltkreise in Fig. 2 ange zeigt und am Ausgang des Vergleichers 43 ein entsprechendes Signal an die Leitung 47 abgegeben. Das Vorhandensein dieses Signals auf der Leitung 47 bedeutet, daß der Fehler in der Schaltung nach Fig. 2 und nicht innerhalb der" empfangenen Eingangsdaten liegen muß. Ein Fehler in den Eingangsdaten wird nämlich dadurch angezeigt, daß am Ende einer Datenübertragung der Inhalt des Schieberegisters 16 nach Fig. 1, einen anderen als den vorausbestimmten, dem Fall fehlerfreier Daten entsprechenden Wert besitzt.

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Die Schaltung nach Fig. 2 spricht auf Eingangsdaten an, die fehlerfrei oder auch nicht sind, um erstens entsprechend dem Inhalt des Schieberegisters 10 ein wirkliches Paritätssignal auf der Leitung 41 und zweitens ein vorherbestimmtes Paritätssignal auf der Leitung 46 entsprechend dem empfangenen Datenbit und dem verzögerten möglichen Paritäsbit des vorhergegangenen Zeitintervalls zu erzeugen. Wenn diese beiden Paritätsbits ungleich sind, dann wird unzweideutig ein fehlerhafter Betrieb in der Schaltung nach Fig. 2 durch ein Fehler signal auf der Leitung 44 angezeigt.

Die gerätetechnische Verwirklichung jenes Teils der Formel (3), der für den Fall gilt, daß G(X) von ungerader Parität ist, wird nun an Hand der Fig. 3 diskutiert. Die Parität zur Zeit t wird bestimmt durch das Ausgangssignal des Vertikal-Redundanz-Schaltkreises 40 , das auf der Leitung 51 dem Exklusiv- Oder-Schaltglied 50 zugeleitet wird, während gleichzeitig an derselben Stelle das Ausgangssignal R von der Stufe 14 des Schieberegisters 10 über die Leitung 16 ankommt. Das Ausgangs signal des Schaltgliedes 50 auf der Leitung zur Zeit t stellt das vorbestimmte Paritäsbit für die Zeit t+1 dar und wird im Schaltkreis 53 verzögert und zur Zeit t+1 auf der Leitung 54 dem Vergleicher 55 ,zugeführt. Das Signal auf der Leitung 51 zur Zeit t+1 stellt das wirkliche Paritätsbit entsprechend dem vom Vertikal Redundanz-Schaltkreis 40 aus dem Inhalt des Schieberegisters 10 zur gleichen Zeit abgeleiteten Wert dar und wird im Vergleicher 55 mit dem vorbestimmten Paritätsbit aus der Leitung 54 verglichen. Stimmen diese beiden Paritätssignale überein, so wird kein Fehler auf der Ausgangsleitung 56 angezeigt. Stimmen diese beiden Paritätssignale nicht überein, so erscheint auf der Ausgangsleitung 56 ein Fehlersignal, welches unzweideutig einen fehlerhaften Betrieb der Schaltung nach Fig. und nicht etwa einen Fehler innerhalb der empfangenen Daten -wsederspiegelt.

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Auf diese Weise steht eine Fehlererkennungsschaltung zur Verfügung, die mit relativ wenig Aufwand an Hardware die kontinuierliche und richtige Übertragung von Informationsdaten gewährleistet, indem sie Bitperiode für Bitperiode die ankommenden Daten mit den entsprechenden vorausbestimmten Sollwerten vergleicht.

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Claims (3)

1. -1 5-PATENTANSPRÜCHE

   1» Fehlererkennungsverfahren für Datenübertragungssysteme bei dem in einem mehrstufigen Schieberegister die ankommenden Informationsdaten in aufeinanderfolgenden Zeitintervallen aufgezeichnet und einem Polynomansatz entsprechend modifiziert werden, dadurch gekennzeichnet, daß für jedes Zeitintervall ein reales Paritätssignal vom Inhalt des mehrstufigen Schieberegisters abgeleitet wird, daß für jedes Zeitintervall ein vorausbestimmtes Paritätssignal einerseits von dem gerade ankommenden Datensignal und dem realen Paritätssignal des vorhergehenden Zeitintervalls abgeleitet wird, wenn das Polynom einer geraden Parität entspricht, und andererseits von dem Ausgangssignal der Stufe höchster Ordnung des mehrstufigen Schieberegisters und dem realen Paritäts signal des vorausgegangenen Zeitintervalls abgeleitet wird, wenn das Polynom einer ungeraden Parität entspricht, daß in jedem Zeitintervall das reale Paritäts signal mit dem vorherbestimmten Paritätssignal verglichen wird, und daß nach dem Vergleich ein Fehlersignal erzeugt wird, wenn die beiden Signale nicht übereinstimmen.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Ableitung des vorherbestimmten Paritäts signals ein Exklusiv-O der -Schaltkreis (44) verwendet wird, dessen zwei Eingänge für den Fall einer geraden Parität des Polynoms mit dem Datensignaleingang (15) bzw. dem Ausgang eines VerzögerungsSchaltkreises (42) verbunden sind, wobei der Verzögerungsschaltkreis das vom Inhalt des mehrstufigen Schieberegisters (10) empfangene und um ein Zeitintervall verzögerte reale Paritätssignal liefert, und dessen Ausgang das abgeleitete vorausbestimmte Paritätssignal dem Vergleicher (43) zuleitet, in dem es mit dem realen Paritäts signal zur Erzeugung einer Fehleranzeige verglichen wird.

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3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Ableitung eines vorausbestimmten Paritätssignals ein Exklusiv-O der -Schaltkreis (50) verwendet wird, dessen zwei Eingänge für den Fall einer ungeraden Parität des Polynoms mit der Stufe höchster Ordnung (14) des mehrstufigen Schieberegisters (10) bzw. dem Ausgang (19) dieses Schieberegisters verbunden sind und dessen Ausgang das abgeleitete vorausbestimmte Paritätssignal über einen Verzögerungs Schaltkreis (53) einem Vergleicher (55) zuführt, in dem es mit dem realen Paritäts signal zur Erzeugung einer Fehleranzeige verglichen wird«

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