DE1474015B2

DE1474015B2 - Adressiervorrichtung

Info

Publication number: DE1474015B2
Application number: DE19641474015
Authority: DE
Inventors: Edward Los Angeles Calif. Lindell (V.St.A.)
Original assignee: dmpex· Corp., Redwood City, Calif. (V.St.A.)
Priority date: 1963-02-28
Filing date: 1964-02-28
Publication date: 1970-11-05
Also published as: GB1002296A; US3284640A; NL6401566A; DE1474015A1

Description

Die Erfindung bezieht sich auf eine Adressiervorrichtung mit einem Adressenregister für die Aufnahme von aus einer externen Vorrichtung ausgesandten Adressensignalen und deren Zuführung an den Eingang eines einem Speicher vorgeschalteten Decodierers.

Bekannte datenverarbeitende Geräte einschließlich der Digitalrechner verwenden Speicher mit direktem Zugriff, die eine Vielzahl von zwischengeschalteten Speicherelementen enthalten, beispielsweise Magnetkerne mit einer einzigen oder mehreren Öffnungen, Tunnel-Dioden, Kryotrone usw. Unbeschadet der besonderen verwendeten Speicherelemente ist es bei allen bekannten Speichern mit direktem Zugriff erforderlich, daß die Adresse einer speziellen Speicherstelle in dem Speicher durch eine externe Vorrichtung, beispielsweise eine Digitalrechner-Steuerungseinheit, geliefert wird, damit eine Information an einem bestimmten Speicherplatz eingeschrieben oder abgelesen wird. Die von der externen Vorrichtung gelieferte Adresse wird im allgemeinen in einem Adressenregister, das mit dem Speicher verbunden ist, gespeichert. Das Register besteht im allgemeinen aus einer Gruppe von auslösbaren binären Flip-Flops, die in direkter Einstell- oder Rückstellschaltung angeordnet sind. Die Ausgänge der Register-Flip-Flops werden miteinander kombiniert und einem Decodierer zugeführt, der daraufhin einen Adressenspeicherplatz oder ein Wort in dem Speicher auswählt. Bei der Verwendung eines solchen Zugriffsystems tritt die Aufgabe auf, wie eine unzweideutige Auswahl in minimaler Zeit erhalten werden kann. Da die einzelnen Elemente des Adressenregisters (Flip-Flops) binärer Natur sind, tritt eine gewisse Hystereseerscheinung auf, wenn der Zustand eines Elementes gewechselt wird. Um einen eindeutigen Ausgangswert zu erhalten, ist ein bestimmtes Zeitintervall notwendig, damit die Elemente sich in ihre gewünschten Zustände einstellen können. Bei den meisten Vorrichtungen wird am Ende dieses Zeitintervalls, das im allgemeinen als Einstellzeit bezeichnet wird, ein Steuerimpuls ausgesandt, damit die in der bezeichneten Speicherstelle gespeicherte Information abgegriffen wird. Es ist naheliegend, daß die Notwendigkeit einer solchen Einstellzeit insofern unerwünscht ist, als sie die Zugriffszeit beträchtlich verlängert und auf diese Weise die Anzahl der in der Zeiteinheit verarbeitbaren Daten begrenzt.

Es ist daher eine Aufgabe der Erfindung, einen Speicher mit einer Adressiervorrichtung zu schaffen, die die Zugriffinformation in kürzerer Zeit als bisher liefert, und zwar soll eine Vorrichtung entwickelt werden, die in einem Digitalspeicher verwendbar ist, und bei der der Zugriff zum Speicher ohne die vorerwähnte Einstellverzögerung möglich ist.

Diese Aufgabe wird bei einer Adressiervorrichtung der eingangs genannten Art durch die Kombination folgender Merkmale gelöst:

bistabile Schaltungen, von denen jede nach Maßgabe eines ihr zugeführten Adressensignals in einen von zwei stabilen Zuständen zu überführen ist;

je eine jeder bistabilen Schaltung zugeordneten Schaltvorrichtung zum wahlweisen Öffnen oder Schließen einer Verbindung zwischen den bistabilen Schaltungen und dem Decodierer;
je eine jeder bistabilen Schaltung zugeordneten zweiten Schaltvorrichtung zum wahlweisen Öffnen oder Schließen einer Verbindung zwischen der externen Vorrichtung und dem Decodierer und damit zum wahlweisen Zuführen eines Adressensignals direkt zum Decodierer und zu den bistabilen Schaltungen, wobei ein mit dem

Adressensignal auftretendes erstes Steuersignal die zweite Schaltvorrichtung zum Schließen der durch sie beeinflußten Verbindung für einen Teil des Speicherzyklus beginnend mit dem Auftreten ίο des Adressensignals wirksam schaltet und ein

während des Speicherzyklus auftretendes zweites Steuersignal die erste Schaltvorrichtung zum Schließen der durch sie beeinflußten Verbindung für die Dauer des Speicherzyklus wirksam schaltet.

Erfindungsgemäß ergibt sich daraus der Vorteil, daß die Adressensignale unmittelbar decodiert werden können und dabei keine sich aus der Einstellung der Flip-Flops ergebende Verzögerungszeit vorhanden ist. Nachdem sich die bistabilen Schaltungen eingestellt haben, besteht keine Notwendigkeit mehr, die Signale unmittelbar dem Decodierkreis zuzuführen. Deshalb -können der Decodierer und die bistabilen Schaltungen von der externen Vorrichtung abgeschaltet werden. Dadurch wird erreicht, daß die bistabilen Schaltungen die gespeicherten Adressensignale während des ganzen Speicherzyklus halten. Nach Beendigung des Speicherzyklus gehen die bistabilen Schaltungen in den neutralen Zustand zurück, so daß die Adressiervorrichtung für nachfolgende Speicherzyklen bereit ist.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Obwohl im weiteren insbesondere von dem Zugriff einer Information aus einem Speicher die Rede ist, soll jedoch darauf hingewiesen werden, daß die Ausführungen entsprechend auch für das Einschreiben einer Information in den Speicher gelten. Die erfindungsgemäße Adressiervorrichtung ist für die Auswahl eines bestimmten Speicherplatzes sowohl beim Lesen als auch beim Einschreiben geeignet.

Die erfindungsgemäße Vorrichtung läßt sich bei . jedem Speicher mit willkürlichem Zugriff unabhängig von der speziellen Art der in diesem Speicher verwendeten Speicherelemente verwenden.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend an Hand der Figuren näher erläutert.

F i g. 1 zeigt ein Blockdiagramm eines Speichers unter Verwendung einer beispielsweisen Adressier-Vorrichtung;

F i g. 2 zeigt in schematischer Darstellung Einzelheiten einer Stufe eines im Ausführungsbeispiel verwendeten Adressenregisters;

F i g. 3 zeigt in schematischer Darstellung die Einzelheiten eines Decodierers, der insbesondere in Verbindung mit der beispielsweisen Adressiervorrichtung verwendbar ist;

F i g. 4 zeigt den Spannungsverlauf in Abhängigkeit von der Zeit an verschiedenen Punkten der Schaltungen nach F i g. 2 und 3.

Die Adressiervorrichtung nach F i g. 1 enthält ein Adressenregister 10, das in Verbindung mit einer externen Vorrichtung 12 verwendet wird, die eine Digitalrechner-Steuereinheit enthalten kann, und dazu geeignet ist, Adressensignale auszusenden, die die Speicherplätze in einem Speicher 14 mit willkürlichem Zugriff identifizieren. Ferner ist ein Decodierer 16 dargestellt, der die Adressensignale aus dem Adres-

senregister 10 empfängt und einen der Speicherplätze in dem Speicher 14 auswählt. Ein Eingangs- und Ausgangsregister 18 ist mit der Speichervorrichtung 14 verbunden und ist dazu geeignet, eine Information zu speichern, die an den von dem Ausgang des Decodierers 16 ausgewählten Speicherplatz eingeschrieben oder die von einem Speicherplatz, der von dem Ausgang des Decodierers 16 ausgewählt wurde, abgelesen werden soll.

Die bekannten Adressenregister verwendeten zur Einspeisung des Ausgangswertes der externen Vorrichtung 12 in den Eingang des Decodierers 16 im allgemeinen eine Vielzahl von Flip-Flops in direkter Einstell- und Rückstellschaltung. Das hier verwendete Adressenregister 10 enthält Vorrichtungen, mit Hilfe derer die Flip-Flops umgangen werden können, um die Adressensignale unmittelbar dem Decodierer 16 zuzuführen. Auf diese Weise entfällt die Notwendigkeit einer Verzögerungszeit zwischen dem Zeitpunkt, zu dem die Adressensignale dem Adressenregister zugeführt werden, und dem Zeitpunkt, zu dem die Information aus dem Speicherplatz in dem Speicher 14, der durch die Adressensignale bezeichnet wurde, in das Register 18 übernommen werden kann. Üblicherweise werden die Adressensignale in die Adressenregister-Flip-Flops ausgespeichert und am Ende der Verzögerungszeit, die erforderlich ist, damit sich die Flip-Flops einstellen können, wird ein Steuerimpuls ausgesandt, um die in den Flip-Flops gespeicherte Information, nämlich die Adressensignale an den Decodierkreis 16 durchzulassen. Die Information muß in den Flip-Flops gehalten und fortwährend an den Decodierkreis 16 während des Speicherzyklus geliefert werden.

Das Flip-Flop-Register 20 nach F i g. 1 in dem Adressenregister 10 hat die Aufgabe, die Adressensignale aus der externen Vorrichtung 12 zu speichern und sie während eines vollen Speicherzyklus an den Decodierer 16 zu liefern. Neben dem Flip-Flop-Register 20 sind noch entsprechende Umgehungsoder Parallelleitungen vorgesehen, um die unmittelbare Zuführung der Adressensignale aus der externen Vorrichtung 12 an den Decodierer 16 zu ermöglichen. Das heißt über die anfänglich geschlossenen Schalter 22 werden die Bits des digitalen Adressensignals aus der externen Vorrichtung 12 sowohl an die Eingänge der Flip-Flops des Flip-Flop-Registers 20 und zusätzlich unmittelbar an die Eingänge des Decodierers 16 gelegt. Sehr schnell danach werden die ! Schalter 24 geschlossen und eine kurze Zeit danach \ die Schalter 22 geöffnet. Infolge dieser Aufeinanderfolge werden die Adressensignale sofort an den j Decodierer 16 gebracht, während die Flip-Flops in ; dem Flip-Flop-Register 20 Zeit haben, um sich einzustellen. Haben sich die Flip-Flops in dem Flip-Flop-Register 20 eingestellt, dann können die Schalter 22 geöffnet werden, um das Flip-Flop-Register 20 von der externen Vorrichtung 12 elektrisch zu trennen. Als Folge davon wird erreicht, daß das Flip-Flop-Register 20 die entsprechenden Adressensignale an den Decodierer 16 während der vollen Dauer eines Speicherzyklus liefert, ohne daß die Möglichkeit bestände, daß Signale aus der externen Vorrichtung 12 den Inhalt des Flip-Flop-Registers 20 ändern. Am Ende des Speicherzyklus werden die Schalter 24 wieder geöffnet.

Einzelheiten des Ausführungsbeispiels sind aus den F i g. 2 bis 4 zu erkennen. In F i g. 2 ist eine Stufe des Adressenregisters 10 der F i g. 1 dargestellt. In F i g. 12 wurde angenommen, daß die Adressensignale aus der externen Vorrichtung 12 aus drei binären Bits bestehen. Folglich muß das Adressenregister 10 drei Stufen enthalten. Verwendet man eine binäre Adresse aus drei Bits, so wird die Auswahl eines beliebigen Speicherplatzes von acht möglichen Speicherplätzen in dem Speicher 14 möglich. F i g. 2 zeigt eine Stufe des Adressenregisters, d. h. die Schaltung des

ίο Adressenregisters, die dazu dient, ein Bit einer binären Adresse aus drei Bits zu verarbeiten. Das Ausführungsbeispiel ist selbstverständlich auch dazu geeignet, Adressen von beliebiger Bit-Anzahl zu verarbeiten. Der dreistufige Aufbau dient lediglich als

Beispiel.

Jede Stufe des Adressenregisters 10 kann man sich aus zwei Unterabteilungen aufgebaut denken, nämlich einer bistabilen Schaltung 30 und einer Stromsteuerschaltung 32. Jede Stufe kann so angesehen werden, als habe sie eine einzige Eingangsleitung 34, die mit der externen Vorrichtung 12 verbunden ist, und zwei Ausgangsleitungen 36 und 38, die mit dem Decodierer 16 verbunden sind.

Die bistabile Schaltung 30 enthält zwei Transistoreji 01 und Q 2, die hier als NPN-Transistoren dargestellt sind. Der Kollektor des Transistors Q 2 ist über die Spule 40 und den Widerstand 42 mit einer Spannungsquelle in Reihe geschaltet, die hier die positive Spannung von +26 Volt hat. Der Kollektor des Transistors Q 2 liegt in Reihe mit den Dioden 44 und 46 und ist mit einer positiven Spannungsquelle, hier mit -f 3 Volt, verbunden. Die Leitung 48 überbrückt die Verbindung zwischen den beiden Dioden 44 und 46 mit der Verbindung zwischen der Spule 40 und dem Widerstand 42. Der Kollektor des Transistors Q 2 ist ferner über die Dioden 50 und 52 mit einer Steuerleitung 54 verbunden, an die ein Steuersignal A, das in dem Diagramm von F i g. 4 dargestellt ist, angelegt wird. Ferner ist der Kollektor Q 2 mit der Ausgangsleitung 38 verbunden.

Insoweit als die Bauelemente, die mit dem Transistor Q1 verbunden sind, übereinstimmen mit denen, die mit dem Transistor Q 2 verbunden sind, werden sie durch gleiche Bezugszeichen bezeichnet, jedoch werden die mit dem Transistor Ql verbundenen Bauelemente mit einem Strich versehen.

Die Basis des Transistors Q 2 ist über die Diode 56 mit dem Verbindungspunkt zwischen den Dioden 50' und 52' verbunden. Die Basis des Transistors Q 2 liegt femer über den Widerstand 58 an einer negativen Spannungsquelle, hier an —3 Volt. Der Emitter des Transistors Q 2 ist geerdet.

Die Stromsteuerschaltung 32 enthält die Transistoren Q 3 und Q 4, die hier ebenfalls als NPN-Transistoren dargestellt sind. Die Basis des Transistors Q 4 ist mit einem negativen Bezugspotential, hier —3 Volt, verbunden. Der Kollektor des Transistors Q 4 ist über die Diode 60 mit der Ausgangsleitung 38 verbunden. Der Emitter des Transistors Q 4 liegt über dem Widerstand 62 an einer negativen Spannungsquelle, hieran —26 Volt.

Der Eingang 34, an dem die externe Vorrichtung 12 liegt, ist über die Diode 64 mit der Basis des Transistors Q3 verbunden. Ferner koppelt der Widerstand 66 die Basis des Transistors Q 3 mit einer negativen Spannungsquelle, hier mit — 26 Volt. Die Diode 68 verbindet die Emitter der beiden Transistoren Q 3 und Q 4 mit der Steuerleitung70, an die, wie weiter

unten noch beschrieben wird, ein Steuersignal B angelegt wird, wie es in F i g. 4 dargestellt ist.

Um die Wirkungsweise der Schaltung nach F i g. 2 zu verstehen, wird auf die F i g. 4 Bezug genommen, die in Zusammenhang mit dem Schaltdiagramm besprochen werden soll.

Das zunächst an die Steuerleitung 70 angelegte Zeitsteuerungssignal B beträgt 0 Volt. Folglich leitet die Diode 68, und in der Reihenschaltung Diode 68 und Widerstand 62 fließt ein Strom. Die Spannung fällt an dem Widerstand 62 ab und hebt das Emitterpotential der Transistoren Q 3 und Q 4 auf ungefähr 0 Volt an. Das ist hoch genug, um beide Transistoren zu sperren. Fällt der Wert des Zeitsteuerungssignals B auf — 6VoIt ab, dann fällt das Emitterpotential der Transistoren Q 3 und β4 ebenfalls ab, und einer der Transistoren leitet. Wird zunächst ein binäres Signal mit dem Wert von — 1 Volt an die Eingangsleitung 34 gelegt, dann leitet der Transistor Q 3, und es fließt ein Strom in der Reihenschaltung aus dem Widerstand 42', der Spule 40', der Diode 60', dem Transistor Q 3 und dem Widerstand 62. Folglich steigt das Potential des Emitters des Transistors Q 4 so hoch an, daß der Transistor Q 4 gesperrt bleibt. Gelangt ein binäres Signal von —4 Volt an die Eingangsleitung 34, dann fließt in der Reihenschaltung aus dem Transistor Q 4, dem Widerstand 42, der Spule 40, der Diode 60 und dem Widerstand 62 ein Strom. Als Folge davon steigt das Potential des Emitters des Transistors Q 3 so weit an, daß der Transistor Q 3 gesperrt bleibt. Solange das an die Steuerleitung 70 angelegte Potential 0 Volt beträgt, leitet weder der Transistor Q 3 noch der Transistor Q 4. Wird jedoch ein negatives Potential von — 6 Volt an die Steuerleitung 70 gelegt, dann leitet der Transistor Q 3, und der Transistor Q 4 wird gesperrt, wenn das Potential an der Eingangsleitung 34 positiver als — 3VoIt ist, d.h. positiver als das Bezugspotential an der Basis des Transistors Q 4. Der Transistor Q 4 leitet und der Transistor Q 3 wird gesperrt, wenn das Potential an der Eingangsleitung 34 negativer als — 3 Volt ist.

Leitet weder der Transistor Q 3 noch der Transistor Q4, dann wird das Potential an beiden Ausgangsleitungen 36 und 38 durch die entsprechenden Reihenschaltungen aus dem Widerstand 42, der Spule 40, der Diode 44 und der Diode 46 erhalten. Auf Grund des Spannungsabfalls an den Dioden 44 -und 46 betragen die Spannungen der Ausgangsleitungen 36 etwas weniger als 4-3VoIt. Leitet jedoch der Transistor Q 4, dann fällt die Spannung am Ausgang 38 auf ungefähr OVoIt: leitet der Transistor O 3, dann fällt die Spannung am Ausgang 36 auf ungefähr 0 Volt. Die Spannung der Ausgangsleitung, die jeweils nicht mit dem leitenden Transistor verbunden ist, bleibt etwas unter 3 Volt.

Solange das Steuersignal A an der Steuerleitung 54 0 Volt beträgt, kann das Potential der Verbindungsstelle zwischen den Dioden 50 und 52 nicht über 0 Volt ansteisen, folglich muß das Potential an den Basen der Transistoren Ql bzw. QI etwas unter 0 Volt liegen. Dies eraibt sich aus dem Spannungsabfall an der Diode 56 auf Grund des Stroms in der Reihenschaltung aus der Diode 56 und dem Widerstand 58. Wenn das Steuersignal A auf eine Spannung von +3VoIt steigt, dann steigt das Potential der Verbindungsstelle zwischen den Dioden 50 und 52 auf +3VoIt und reicht aus, um die beiden Transistoren Ql und Q2 in einen leitenden Zustand zu bringen. Hierzu ist zu bemerken, daß das Zeitsteuersignal A von 0 auf +3 Volt ansteigt, infolge des Abfalls des Zeitsteuerungssignals B von 0 auf -6VoIt. Folglich wird während der Zeit, in der das Zeitsignal A auf +3VoIt steigt, die Ausgangsleitung 36 und 38 und demgemäß die Kollektoren der Transistoren Q1 und Q 2 etwa auf einem Potential von OVoIt gehalten. Nimmt man beispielsweise einmal

ίο an, daß der Transistor Q 4 leitet und daß die Ausgangsleitung 38 auf ungefähr 0 Volt bleibt, während die Ausgangsleitung 36 ungefähr +3VoIt hat. Steigt das Steuersignal A von 0 auf 3 Volt, dann möchte auch die Spannung an der Verbindungsstelle zwisehen den Dioden 50 und 52 und an der Verbindungsstelle zwischen den Dioden 50' und 52' auf + 3 Volt steigen. Das Potential an der Verbindungsstelle zwischen den Dioden 50 und 52 kann jedoch nicht wesentlich über OVoIt ansteigen, wenn eine Spannung von 0 Volt an der Ausgangsleitung 38 liegt. Folglich bleibt die Basis des Transistors Q1 im wesentlichen auf OVoIt. und der Transistor Ql bleibt gesperrt. Die Spannung an der Basis des Transistors O 2 steigt dagegen auf ungefähr +1 Volt an, und entsprechend kommt der Transistor Q 2 in den leitenden Zustand. Da der Transistor Q 2 leitet, wenn das Zeitsteuerungssignal B von — 6 auf 0 Volt ansteigt, bleibt die Spannung an der Ausgangsleitung 38 wegen des leitenden Transistors Q 2 auf 0 Volt.

Kehrt das Steuersignals von —6 auf OVoIt zurück, dann werden beide Transistoren Q 3 und Q 4 gesperrt und schalten die bistabile Schaltung 30 von der externen Vorrichtung 12, die an der Eingangsleitung 34 liegt, ab. Folglich behält die bistabile Schaltung 30 ihren Zustand während des Speicherzyklus so lange, wie das Steuersignal Λ auf +3VoIt bleibt. Am Ende des Speicherzyklus sinkt die Spannung des Steuersignals A auf 0 Volt; demzufolge wird entweder der Transistor Ql oder der Transistör Q 2, der sich im leitenden Zustand befand, gesperrt. Aus der voranstehenden Erklärung der Arbeitsweise der Adressenregisterstufe nach F i g. 2 dürfte klar geworden sein, daß die Funktion der Zeitsignale A und B den Funktionen der Schalter 24 und 22 der F i g. 1 analog sind.

In F i g. 3 ist ein Blockdiagramm der externen Vorrichtung 12 und des Adressenregisters 10 dargestellt, und zwar in Verbindung mit einem Schaltdiagramm eines Decodierers, der insbesondere für eine Verwendun« mit dem Adressenregister nach F i g. 2 geeignet ist. Wie bereits betont wurde, wird angenommen, daß die Adressensignale aus drei binären Bits bestehen, durch die einer von acht möglichen Speicherplätzen adressiert werden kann.

Die Ausgangsleitungen 36 und 38 jeder Stufe des Adressenregisters sind jeweils über Dioden 72 und 74 mit Steuertransistoren Q 5 und Q 6 verbunden. Die Widerstände 76 und 78 verbinden die Basen der Transistoren Q 5 und Q 6 mit einer negativen Spannungsquelle, hier mit —26 Volt. Die Kollektoren der Transistoren Q 5 und Q 6 sind unmittelbar mit einer positiven Spannungsquelle, hier mit +3VoIt verbunden. Die Emitter der Transistoren O 6 und O 6 der Stufe 3 des Adressenre^istcrs sind mit den Basen der Transistoren Ol bzw. O 8 verbunden. Die Emitter von Q7 und 08 sind mit der Leitung 82 verbunden, an der ein positives Potential, hier + 1,5 Volt, liegt. Der Kollektor des Transistors Q 7 ist mit dem Emitter

der Transistoren β 9 und β10 verbunden und der Kollektor des Transistors Q 8 mit den Emittern der Transistoren β 11 und β12. Der Emitter des Transistors Q 5, der Stufe 2 des Adressenregisters ist mit den Basen der Transistoren Q 9 und β11 verbunden. Der Emitter des Transistors Q 6 der Stufe 2 des Adressenregisters ist mit den Basen der Transistoren QlO und 012 verbunden. Der Kollektor des Transistors β 9 ist mit den Emittern β13 und β14 verbunden, der Kollektor des Transistors β10 mit den Emittern der Transistoren β15 und β16, der Kollektor des Transistors β11 mit den Emittern der Transistoren β17 und β18 und der Kollektor des Transistors β12 mit den Emittern der Transistoren β 19 und β 20. Der Emitter des Transistors β 5 der Stufe 1 des Adressenregisters ist mit den Basen der Transistoren β 13, β 15, β 17 und β 19 verbunden und der Emitter des Transistors β 6 der Stufe 1 des Adressenregisters mit den Basen der Transistoren β 14, β 16, β 18 und β 20. _ao

Die Kollektoren jeder der acht Transistoren β 13 bis Q 20 liegen über einen Widerstand 80 an einer negativen Spannungsquelle, hier an — 26 Volt. Die Kollektoren der Transistoren β 13 bis β 20 bilden die Ausgangsleitungen des Decodierers 16, die mit dem Speicher 14 gekoppelt sind, um einen speziellen Speicherplatz für das Lesen und Schreiben auszuwählen. Bei dem Betrieb, vor der Zeit T₀, die in dem Diagramm nach F i g. 4 dargestellt ist, haben die Ausgangsleitungen 36 und 38 aller Stufen des Adressenregisters ungefähr + 3 Volt. Folglich leiten alle Steuertransistoren β 5 und β 6 aller Stufen des Adressenregisters. Dadurch wird jeder der Transistoren β 7 bis β 20 gesperrt, da ihre Basen gegenüber ihrem Emitter positiv sind. Folglich bleiben die KoI-lektoren der acht Ausganastransistoren β 13 bis Q 20 auf-26VoIt.

Zur Zeit t₀ gelangt eine Information aus der externen Vorrichtung 12 an das Adressenregister 10. Folglich sinkt eine der Ausgangsleitungen 36 oder 38 jeder Stufe des Adressenregisters von + 3 auf 0 Volt ab, und die Transistoren O 5 und β 6, an deren Basis 0 Volt liegen, sperren. Gewisse Transistoren der Transistoren β 7 bis β 12 beginnen nun zu leiten, da ihre Basen nicht mehr positiv gegenüber ihren Emittern sind. Wird beispielsweise einer der Transistoren β 7 und β 8 leitend, dann leiten auch zwei der Transistoren β 9 bis β 12 und vier der Transistoren β 13 -bis β 20. Auf diese Weise wird ein eindeutiger Stromweg von der Leitung 82, an der das positive Potential liegt, über einen Transistor jeder Stufe des Transistorcodiernetzwerkes definiert. Folglich fließt der Strom durch einen der Widerstände 80 und bringt so das Potential des damit verbundenen Kollektors auf eine Spannung etwas unter +1,5 Volt.

Die oben beschriebene Adressiervorrichtung für Speicher ist dazu geeignet, Adresseninformationen aus einer externen Vorrichtung 12 aufzunehmen und ein eindeutiges Signal an einem Ausgang eines Decodierers 16 hervorzubringen, das einer Speichervorrichtung 14 zugeführt werden kann. Dieses erfindungsgemäße Adressenregister ermöglicht die unmittelbare Zuführung der Adressensignale aus der externen Vorrichtung 12 an die Decodierschaltung 16 ohne Zeitverzögerung, während sich die Adressenregister-Flip-Flops einstellen können. Die üblicherweise erforderliche Zeitverzögerung wird dadurch vermieden, da neben den Flip-Flops des Adressenregisters Stromlenkschaltungen vorgesehen sind, die anfänglich die Information an den Decodierkreis 16 liefern, während sich die Flip-Flops einstellen und dann wieder von der externen Vorrichtung 12 abgeschaltet werden, um willkürlich oder unerwünschte Signale aus der externen Vorrichtung während des Speichervorganges zu hindern, die in dem Adressenregister-Flip-Flop gespeicherte Information zu beeinflussen. Es soll darauf hingewiesen werden, daß sich die Flip-Flops in einem neutralen Zustand befinden, wenn der Speicher nicht wirklich betätigt wird, folglich sind alle Ausgangsleitungen des Decodierkreises Blindleitungen. Als Folge davon wird der normalerweise notwendige Zeitsteuerungsimpuls, der den Decodierkreisausgang mit dem Speicher verbindet, vermieden.

Claims

Patentansprüche:

1. Adressiervorrichtung mit einem Adressenregister für die Aufnahme von aus einer externen Vorrichtung ausgesandten Adressensignalen und deren Zuführung an den Eingang eines einem Speicher vorgeschalteten Decodierers, gekennzeichnet durch die Kombination folgender Merkmale:

a) bistabile Schaltungen (2O]" 30), von denen jede nach Maßgabe eines ihr zugeführten Adressensignals in einen von zwei stabilen Zuständen zu überführen ist;

b) je eine jeder bistabilen Schaltung (20; 30) zugeordnete Schaltvorrichtung (24; 52, 52', 54) zum wahlweisen Öffnen oder Schließen einer Verbindung zwischen den bistabilen Schaltungen (20; 30) und dem Decodierer (16);

c) je eine jeder bistabilen Schaltung (20; 30) zugeordnete zweite Schaltvorrichtung (22; 70, 68, 62, β 3, β 4) zum wahlweisen öffnen oder Schließen einer Verbindung zwischen der externen Vorrichtung (12) und dem Decodierer (16) und damit zum wahlweisen Zuführen eines Adressensignals direkt zum Decodierer (16) und zu den bistabilen Schaltungen (20; 30), wobei ein mit dem Adressensignal auftretendes erstes Steuersignal (S) die zweite Schaltvorrichtung (22; 70, 68, 62, β 3, β 4) zum Schließen der durch sie beeinflußten Verbindung für einen Teil des Speicherzyklus beginnend mit dem Auftreten des Adressensignals wirksam schaltet und ein während des Speicherzyklus auftretendes zweites Steuersignal (A) die erste Schaltvorrichtung (24; 52, 52', 54) zum Schließen der durch sie beeinflußten Verbindung für die Dauer des Speicherzyklus wirksam schaltet.

2. Adressiervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltvorrichtung (22; 70, 68, 62, β 3, β 4) zwei jeweils mit einem Ausgang (36 bzw. 38) der bistabilen Schaltung (30) an den Eingang des Decodierers (16) angekoppelte Schalttransistoren (ß 3, β 4), einen Steuereingang (70) für das erste Steuersignal (B) sowie eine an die Schalttransistoren (ß3, β 4) angekoppelte, mit dem Steuereingang (70) und einer festen Vorspannung einen geschlossenen Kreis bildende, die Schalttransistoren bei fehlendem ersten Steuersignal (B) sperrende Reihenschaltung aus einer Diode und einem

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Widerstand aufweist, und daß bei Vorhandensein des ersten Steuersignals in Abhängigkeit vom Wert des Adressensignals einer der beiden Transistoren in den leitenden Zustand geschaltet ist.

3. Adressiervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeweils eine aus zwei Transistoren (Q 1, Q 2) gebildete bistabile Schaltung (30) vorgesehen ist, welche die erste

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Schaltvorrichtung (52, 52', 54) mit einem Steuereingang (54) für das zweite Steuersignal (A) enthält und bei Vorhandensein des zweiten Steuersignals (A) durch das an den ihren Ausgängen (36, 38) zugeordneten Eingängen des Decodierers (16) bereits anstehende Adressensignal in den diesem Adressensignal entsprechenden Zustand ihrer Ausgänge (36, 38) schaltbar ist.

Hierzu 1 Blatt Zeichnungen