DE1449428C2 - Anordnung zur Synchronisierung der von einem mit mehreren Spuren versehenen Magnetschichtspeicher hoher Informations dichte parallel gelesenen oder übertrage nen Bit - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zur Synchronisierung der von einem mit mehreren Spuren versehenen Magnetschichtspeicher hoher Informationsdichte parallel gelesenen oder übertragenen Bit, bei dem die zeitlich aufeinanderfolgenden Bit ein und derselben Spur oder ein und desselben Übertragungskanals durch einen aus den Bit dieser Spur abgeleiteten, einen Taktverteiler steuernden Taktimpuls in zyklischer Folge nacheinander in die Speicherelemente einer Spalte eines mehrere Zeilen und Spalten besitzenden Pufferspeichers eingegeben werden und aus dem die Bit durch einen aus einer einzigen Spur des Aufzeichnungsträgers abgeleiteten Taktimpuls gelesen werden.

Es ist z. B. bekannt, zur Synchronisierung von Signalen eine Pufferspeicheranordnung zu verwenden, bei der ein Eingangszähler je Spur, eine Vergleichsschaltung und allen Spuren des Aufzeichnungsträgers ein gemeinsamer Ausgangszähler vorhanden ist. Die Bit jeder Aufzeichnungsspur werden "in aufeinanderfolgende Speicherelemente übertragen, die belegten Speicherelemente werden dann von den Eingangszählern gezählt und mit der Stellung des gemeinsamen Ausgangszählers verglichen. Die einander parallel zugeordneten Bit aller'Spuren werden einem Ausgabespeicher erst dann zugeführt, wenn alle Eingangszähler eine Zählstellung erreicht haben, die der des Ausgangszählers entspricht.

Diese Methode der Synchronisierung ist jedoch sehr aufwendig, da zusätzlich zu jeder Spur ein Zähler benötigt wird.

Bei einer anderen Anordnung werden die Informationen jeder Spur zyklisch in die Speicherelemente eines aus in Zeilen und Spalten angeordneten Speicherelementen bestehenden Pufferspeichers eingegeben. Die Zahl der dazu notwendigen Speicherelemente einer Spalte ist von der Größe des unter ungünstigen Verhältnissen zu erwartenden zeitlichen Versatzes (»Skew«) abhängig, während die Anzahl der Spalten von der Zahl der vorhandenen Informationsspuren abhängt. Mit Hilfe von vielen Speicherzellen läßt sich damit ein beliebig großer Skew ausgleichen. Zur Funktion des Pufferspeichers sind zwei Laufzeitketten erforderlich. Die Festsetzung der Verzögerungszeit der ersten Laufzeitkette ist von dem maximalen Skew der Bit in den einzelnen Aufzeichnungskanälen gegenüber einem mittleren abhängig. Bedingt durch die Laufzeitkette erfolgt die Ausgabe der Information so stark verzögert, daß jeder Skew ausgeglichen wird. Die richtige Phasenlage des Ausgangstaktimpulses zur abgehenden Information bewirkt eine zweite Laufzeitkette. Die Schaltung hat den Nachteil, daß zusätzlich zu den Speicherelementen zwei Laufzeitketten benötigt werden. Dazu kommt, daß Geschwindigkeitsschwankungen von nur etwa ±20% ausgeglichen werden können. Bei Verwendung eines Informationsspeichers mit anderer Zeichendichte müssen die Laufzeitketten ausgewechselt werden. Wird dazuhin der statische Skew z. B. durch Erneuerung der Schreib- und Leseköpfe verändert, so muß man dem durch Einbau anderer Laufzeitketten Rechnung tragen.

Die Aufgabe der Erfindung besteht nun darin, die obengenannten Nachteile der bekannten Anordnungen zu vermeiden und eine Anordnung anzugeben, die es bei einer beliebigen Anzahl von Spuren ohne großen Aufwand erlaubt, eine Takt- und Informationsfrequenz von /=0 bis /=max. zu verarbeiten.

Diese Aufgabe wird dadurch gelöst, daß jeweils der einem Speicherelement einer Zeile zugeordnete Ausgang eines Taktverteilers mit den die Ausgabe aus den Speicherelementen bestimmenden Gattern der zu einem vorherigen Zeitpunkt gefüllten Zeile verbunden ist, so daß der diesem Taktverteiler zugeführte Taktimpuls für die Eingabe eines Bit auch als Taktimpuls für das synchrone Lesen des Inhaltes der zu einem vorherigen Zeitpunkt gefüllten Zeile benutzt wird.

Die erfindungsgemäße Anordnung wird an Hand der Figuren weiter erläutert.

Die Fig. 1 zeigt ganz allgemein ein Magnetband mit N Aufzeichnungsspuren. Man sieht deutlich, daß die einem einzigen Signal zugehörigen Bit räumlich und daher auch zeitlich gegeneinander versetzt sind. Um eine synchrone Ausgabe der zeitlich gegeneinander verschobenen Bit zu gewährleisten, werden alle Bit ein und desselben Signals so lange gespeichert, bis auch das letzte Bit eingetroffen ist.

F i g. 2 zeigt eine bekannte Speicheranordnung für drei Aufzeichnungsspuren A, B und C, die dieses ermöglicht. \ Der Pufferspeicher enthält für jede Spur des Auf-Zeichnungsträgers einen Taktverteiler TV. Jedem. Ausgang eines Taktverteilers ist über eine Matrix M ein Eingang eines Koinzidenzgatters A angeschaltet, deren Ausgänge jeweils mit dem Eingang eines Speicherelementes SA, SB, SC1... SC4 verbunden sind. Die anderen Eingänge der Koinzidenzgatter liegen parallel am Informationseingang / des Pufferspeichers. Die Ausgänge der Speicherelemente 5 liegen ihrerseits wiederum an jeweils einem Eingang eines zweiten Koinzidenzgatters A. Die Ausgänge sämtlicher hinter den Speicherelementen befindlichen Gatter A sind mit den Eingängen eines Odergatters O verbunden, welches für jede Spur einmal vorhanden ist. Die anderen Eingänge dieser Gatter A sind jeweils über eine Matrix MD mit einem Ausgang eines anderen Taktverteilers TVD verbunden. Dieser Taktverteiler erhält seinen Steuertakt vom Takteingang CP der mittleren Spur über eine Verzögerungsleitung D1. Am Ausgang dieser Verzögerungsleitung D1 liegt eine zweite, D 2, deren Ausgang mit je-:

weils einem Eingang dreier parallelgeschalteter Ausgangskoinzidenzgatter A zusammengeschaltet ist. Die anderen Eingänge dieser Gatter A liegen in Serie mit den Ausgängen der Odergatter jeder Spur. Die aus den Informationsimpulsen gewonnenen Taktimpulse werden der Speicheranordnung über die Eingänge CP zugeführt. Die Informationen selbst gelangen synchron mit den Taktimpulsen über die Koinzidenzgatter Λ in die Speicherelemente SA, SB, SC. Nimmt man an, daß ζ. B. die ersten Speicherelemente jeder Spalte bereits gefüllt sind, so geschieht folgendes:

Die Bit des vierten Signals werden ihrem Skew entsprechend in die vierte Zeile der Speicherelemente eingelesen. Das mittlere Bit dieses Zeichens wird über die Verzögerungsleitung D1 so weit verzögert, daß der Taktverteiler TVD erst dann schaltet, wenn alle Speicherelemente der vierten Reihe belegt sind. Dann gibt die Matrix MD ein Signal am Ausgang 4 ab, das den entsprechenden Gattern der ersten Zeile zugeführt wird. Da nun aber die Speicherelemente der ersten Zeile vereinbarungsgemäß belegt sind, besteht an den Gattern A Koinzidenz. Die gespeicherten Bit der ersten Zeile werden also synchron über die

Ausgänge OA, OB, OC ausgegeben, solange der über die Verzögerungsleitung D 2 verzögerte, aus der Spur 2 gewonnene Taktimpuls an den Ausgangsgattern A anliegt. Mit dieser Speicheranordnung läßt sich also eine synchrone Ausgabe erreichen. Die F i g. 3 veranschaulicht die Zeitverhältnisse im Pufferspeicher.

Demgegenüber zeigt die F i g. 4 die Schaltung eines Pufferspeichers gemäß der vorliegenden Erfindung. Es ist zu ersehen, daß die Verzögerungsglieder sowie ein Taktverteiler fortgefallen sind. In dieser neuen Schaltung werden die Informationen je Spur weiterhin in die Speicherelemente 1 bis 4 zyklisch eingeschrieben. Der Takt einer bevorzugten Spur, beim Ausführungsbeispiel ist es die mittlere, dient nun aber unmittelbar als Ausgabetakt. Um zu verhindern, daß die Speicherelemente einer Zeile für die Einspeicherung einer Information gesperrt sind, bevor in dieselbe eine Information eingespeichert wurde, werden z. B. alle Speicherelemente der ersten Zeile erst dann geleert, wenn die Information in das Speicherelement 3 für die mittleren Spuren eingeschrieben wird. Ein Blick auf das Zeitdiagramm in F i g. 5 möge dies verdeutlichen. Die Fig. 5 zeigt die zeitliche Zuordnung von Einschreiben und Ausgabe der Bits von Spur A, B und C. Zum Zeitpunkt t_Ax wird der Speicher A _x mit einer Information der Spur A durch den Takt T_A gefüllt, zur Zeit t_Hx wird der Speicher B_x mit einer Information der Spur B durch den Takt T₁. gefüllt und. zugleich der Inhalt der Speicherzellen A_{x +} .,, B_{x +}.,, C_{x +}., ausgegeben. Zur Zeit t_Cx endlich wird der Speicher C_x mit einer Information der Spur C durch den Takt t_c gefüllt.

Das Zeitdiagramm nach F i g. 5 und die Speicheranordnung nach F i g. 4 gelten für den Fall, daß der maximale Laufzeitausgleich ± Va Bit beträgt. Bei ± 1 Bit Laufzeitausgleich muß die Zahl der Speicherzellen mindestens gleich sechs sein, wenn eine sichere Funktion des Pufferspeichers gewährleistet sein soll. Die F i g. 6 bringt nun den Fall von ± 1 Bit Laufzeitausgleich bzw. sechs Speicherelementen pro Spur das Zeitdiagramm. Im Prinzip unterscheidet es sich nicht von dem Zeitdiagramm nach F i g. 5, jedoch wird beim Einschreiben in die Speicherzelle B_x der Inhalt der Speicherelemente A _{x +}.,, B_x. _{+ 3}, C_{x + s} ausgegeben.

Selbstverständlich ist die Anwendung der Erfindung weder auf ±1 Bit Laufzeitausgleich noch auf drei Spuren beschränkt, es kann vielmehr einmal durch eine Erhöhung der Anzahl der Speicherelemente jeder beliebige Laufzeitausgleich herbeigeführt werden und zum anderen durch zusätzliche Speicherspalten auf beliebig viele Spuren erweitert werden. Da dieser Pufferspeicher keine Laufzeitketten oder ähnliche starre Zeitglieder enthält, ist er für die Frequenz /=0 bis /_mflx anwendbar, wobei f_max nur durch die maximale Arbeitsfrequenz der verwendeten Bauteile gegeben ist. Dieser Pufferspeicher kann daher zentral den Skew aller in einer Datenverarbeitungsanlage in Betrieb befindlichen Speichergeräte ausgleichen — auch wenn sie mit verschiedenen Aufzeichnungsfrequenzen arbeiten, solange er nur von den Speichergeräten zeitlich nacheinander in Anspruch genommen wird.

Um bei Beginn eines Informationsblockes den Synchronismus der Taktverteiler zu gewährleisten, ist ein Vorspann notwendig. Der Vorspann besteht

ίο aus einer Anzahl binärer Nullen und muß etwas größer sein als die Zahl der Bit der Steuerkette. Wenn z. B. Bandgeräte im Vorwärts- und Rückwärtslauf ihre Information aufnehmen oder abgeben, so muß mit Hilfe zusätzlicher Synchronisierzeichen am Anfang und Ende jedes Informationsblocks gesorgt werden, daß das Gerät ein Signal erhält, ob die Informationen auf dem Band in Regellage aufgezeichnet wurde oder im Rückwärtslauf.

Claims (4)

Patentansprüche:

1. Anordnung zur Synchronisierung der von einem mit mehreren Spuren versehenen Magnetschichtspeicher hoher Informationsdichte parallel gelesenen oder übertragenen Bit, bei eiern die zeitlich aufeinanderfolgenden Bit ein und derselben Spur oder ein und desselben Übertragungskanals durch einen aus den Bit dieser Spur abgeleiteten einen Taktverteiler steuernden Taktpuls in zyklischer Folge nacheinander in die Speicherelemente einer Spalte eines mehrere Zeilen und Spalten besitzenden Pufferspeichers eingegeben werden und aus dem die Bit durch einen aus einer einzigen Spur des Aufzeichnungsträgers abgeleiteten Taktpuls gelesen werden, dadurch gekennzeichnet, daß jeweils der einem Speicherelement einer Zeile zugeordnete Ausgang eines Taktverteilers mit den die Ausgabe aus den Speicherelementen bestimmenden Gattern der zu einem vorherigen Zeitpunkt gefüllten Zeile verbunden ist, so daß der diesem Taktverteiler zugeführte Taktpuls für die Eingabe eines Bit auch als Taktimpuls für das synchrone Lesen des Inhaltes der zu einem vorherigen Zeitpunkt gefüllten Zeile benutzt wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeweils ein Ausgang eines Taktverteilers zum Lesen der Speicherelemente einer ganzen Zeile des Pufferspeichers dient.

3. Anordnung nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, daß die Anordnung zur Synchronisierung mehreren Magnetschichtspeichern oder Übertragungskanälen beliebiger Aufzeichnungs- bzw. Übertragungsfrequenz zugeordnet ist.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der zu lesenden oder zu übertragenden Information je ein Block Synchronisierzeichen vorangeht und folgt.

Hierzu 1 Blatt Zeichnungen