DE1238246B - Paritaetspruefschaltung fuer binaer codierte Zeichen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. CL:

G06f

Deutsche KL: 42 m3 -11/10

Nummer: 1238 246

Aktenzeichen: G 43438IX c/42 m3

Anmeldetag: 26. April 1965

Auslegetag: 6. April 1967

In der digitalen Signalverarbeitung ist es üblich, Informationszeichen durch Kombination mehrerer Bits in Form binärer Einsen oder Nullen darzustellen. Eine binäre 1 wird im allgemeinen durch einen Impuls oder eine Markierung und eine binäre 0 durch das Fehlen eines Impulses oder einer Markierung in einem bestimmten Zeitpunkt oder an einer bestimmten Stelle wiedergegeben. Die Bits werden im allgemeinen zu einer Gruppe oder in einer Kombination angeordnet, so daß sich eine codierte Dar-Stellung eines Zeichens ergibt, das beispielsweise ein Buchstabe des gewöhnlichen Alphabets oder eine Dezimalziffer sein kann. Eine Folge von derart codierten Zeichen wird im allgemeinen als »Wort« bezeichnet. In Datenverarbeitungsanlagen werden diese Wörter übertragen, abgetastet, aufgezeichnet, gespeichert und für Rechnungen verwendet. Deshalb ist es sehr wichtig, daß Fehler, die beim Übertragen, Abtasten, Aufzeichnen und Speichern entstehen, sofort festgestellt werden. Eines der gebräuchlichsten Verfahren zur Feststellung derartiger Fehler besteht darin, für jedes Zeichen eine zusätzliche Bitstelle vorzusehen. Die zusätzliche Bitstelle wird als Prüfstelle bezeichnet. Die Prüfstelle wird mit einem Prüfbit versehen, um die Gesamtzahl der 1-Bits jedes Zeichens je nach Wunsch einheitlich ungeradzahlig oder geradzahlig zu machen. Somit liegt »Parität« zwischen sämtlichen Zeichen eines Wortes vor, wenn alle Zeichen durchweg entweder durch eine ungerade oder durch eine gerade Anzahl von 1-Bits dargestellt werden.

Bei ungeradzahliger Parität z. B. wird irgendein digitales Zeichen, das eine gerade Anzahl von 1-Bits enthält, durch Hinzufügen eines weiteren 1-Bits in der Prüfstelle auf Ungeradzahligkeit ergänzt. Ein Zeichen, das jedoch schon eine ungerade Anzahl von 1-Bits enthält, bleibt dagegen unverändert. Dadurch, daß jedem Zeichen, das eine gerade Anzahl von 1-Bits enthält, jeweils ein 1-Bit hinzugefügt wird, enthalten schließlich alle Zeichen eine ungerade Anzahl von 1-Bits. Wenn jetzt festgestellt werden soll, ob beispielsweise bei der Übertragung eines Zeichens ein Fehler entstanden ist, kann dieses Zeichen auf das Vorhandensein der Ungeradzahligkeit der 1-Bits überprüft werden. Wenn bei der Prüfung festgestellt wird, daß eine gerade Anzahl von 1-Bits vorliegt, wird der Fehler durch ein Signal angezeigt. Ähnlich kann auch bei geradzahliger Zeichenparität den Zeichen ein 1-Bit hinzugefügt werden, wenn die Anzahl der 1-Bits in einem Zeichen ungerade ist, so daß sich eine gerade Anzahl von 1-Bits ergibt, die dann ebenfalls zur-Paritätsprüfschaltung für binär codierte Zeichen

Anmelder:

General Electric Company,

Schenectady, N. Y. (V. St. A.)

Vertreter:

Dr.-Ing. W. Reichel, Patentanwalt,

Frankfurt/M., Parkstr. 13

Als Erfinder benannt:
Floyd Bridgers Robbins,
Lynchburg, Va. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 29. April 1964 (363 365)

Überprüfung der Zeichen auf Fehler herangezogen werden kann.

Die Parität der Zeichen eines Wortes soll immer gleich, also entweder geradzahlig oder ungeradzahlig sein. Sie kann sich jedoch in einigen Anwendungsfällen von Wort zu Wort ändern. Das heißt, die Parität der Zeichen eines auf einem Magnetband aufgezeichneten Wortes kann ungeradzahlig sein, während eines der folgenden Wörter geradzahlige Parität aufweist. Die Tatsache, daß sich die Zeichenparität von Wort zu Wort ändern kann, erschwert die Paritätsprüfung digitaler Daten bei der Übertragung von Magnetband, Lochstreifen oder ähnlichen Aufzeichnungsträgern zur Weiterverarbeitung oder Speicherung.

In Prüfschaltungen ist es üblich, zur Erfassung eines Zeichenparitätsfehlers den Zustand einer bistabilen Kippschaltung, z. B. eines Flip-Flops, die nur dann gesetzt wird, wenn das Wort ein Zeichen mit falscher Parität enthält, zu überwachen. Beispielsweise ändert sich bei ungeradzahliger Parität das Ausgangssignal eines Flip-Flops dann, wenn ein Zeichen eine gerade Anzahl von 1-Bits enthält. Wenn dieses Flip-Flop gesetzt ist, wird ein Fehlersignal erzeugt, das anzeigt, daß in einem Zeichen des Wortes ein Fehler vorhanden ist. Dieses Paritätsprüfverfahren läßt sich anwenden, wenn die Paritätsart vorweg bekannt ist. Wenn jedoch eine variable Parität benutzt wird, lassen sich derartige Prüfschaltungen nicht verwenden.

709 548/164

3 4

Aufgabe der Erfindung ist mithin, eine einfache, auch ein gerades 1-Bitzählergebnis in einem einzigen wirksame und billige Paritätsprüfschaltung zu Wort auf, dann sind beide Flip-Flops 1 und 2 geschaffen, die es ermöglicht, wortweise in wahlloser setzt, so daß ein diesen nachgeschaltetes Und-Glied Reihenfolge wechselnde Paritätsarten eines einzelnen 14 anspricht und ein Ausgangs-Flip-Flop 16 so vorwortorganisierten Informationsträgers (Magnetband, 5 bereitet, daß es gesetzt werden kann. Das Flip-Flop Lochstreifen, Lochkarte) zu überprüfen. Dabei muß 16 wird nur am Ende eines jeden Wortes durch einen die Fehleranzeige unzweideutig sein und nur dann Impuls über eine Klemme 20 getriggert, um es geein Fehlersignal erzeugt werden, wenn tatsächlich gebenenfalls zu setzen. Wenn also sowohl ein unein Fehler in irgendeinem der digitalen Zeichen geradzahliges als auch ein geradzahliges Zeichen in eines Wortes auftritt, und nicht dann, wenn sich die io ein- und demselben Wort auftritt, wird das Ausgangsgeradzahlige oder ungeradzahlige Paritätsart von Flip-Flop 16 gesetzt und liefert dadurch an der Auseinem Wort zum nächsten ändert. gangsklemme 19 ein Fehlersignal.

Gemäß der Erfindung ist eine Paritätsprüfschal- Die Flip-Flops 21, 1, 2 und 16 sind so ausgelegt,

tung für den Paritätszustand der binär codierten daß sie nur gesetzt werden können, wenn an der

Zeichen von Worten in bezug auf die Anzahl binärer 15 Klemme S ein 1-Signal ansteht, und daß sie nur zu-

1-Bits in jedem Zeichen, wobei innerhalb einer rückgesetzt werden können, wenn an der Klemme R

Folge auf einem gemeinsamen Informationsträger ge- ein 1-Signal ansteht und jedesmal gleichzeitig ein

speicherter Wörter die Paritätsart, d. h. gerade oder Triggerimpuls über den Tasteingang T zugeführt

ungerade Anzahl von l-Bits pro Zeichen, sich wort- wird.

weise ändern kann, mit einem Schaltwerk zur Fest- 20 Damit das Flip-Flop 21 zur Zählung der l-Bits stellung, ob die Anzahl der l-Bits in jedem Zeichen als zyklisch bis 2 zählender Binärzähler arbeitet, ist gerade oder ungerade ist, dadurch gekennzeichnet, der »!«-Ausgang 3 des Flip-Flops 21 auf den Rückdaß ein Speicherelement vorgesehen ist, das auf das setzvorbereitungseingang R und der inverse Ausgang Ausgangssignal des Schaltwerks anspricht, wenn 24 auf den Setzvorbereitungseingang S zurückdieses eine ungerade Anzahl von l-Bits in einem 25 gekoppelt. Dadurch bewirkt jeder Triggerimpuls, der Zeichen anzeigt, daß ein weiteres Speicherelement über den Tasteingang 22 zugeführt wird, ein Kippen vorgesehen ist, das auf das Ausgangssignal des des Flip-Flops 21, da immer der entsprechende VorSchaltwerks anspricht, wenn dieses eine gerade An- bereitungseingang S oder R »vorbereitet« ist. Wird zahl von l-Bits in einem Zeichen anzeigt, und daß jetzt das Flip-Flop 21 durch einen Impuls über den ein Verknüpfungsglied den beiden Speicherelemen- 30 Tasteingang 22 gesetzt, so bedeutet dies eine unten nachgeschaltet ist, das ein Fehlersignal anzeigt, gerade Anzahl von l-Bits in einem Zeichen. Dabei wenn beide Speicherelemente innerhalb desselben tritt am Ausgang 3 ein Signal auf. Ein zweiter Im-Wortes gesetzt worden sind. puls über den Tasteingang 22 bewirkt dann, daß das

Weiterbildungen der Erfindung sind in den Unter- Flip-Flop 21 zurückgesetzt wird, d. h., daß an dem

ansprüchen gekennzeichnet. Die Zeichnung stellt ein 35 inversen Ausgang 24 ein Signal auftritt, was dann

Blockschaltbild eines Ausführungsbeispiels der Er- ein gerades Zählergebnis bedeutet. Die» 1 «-Bitsignale

findung dar. für den Tasteingang 22 des Flip-Flops 21 können

Dieses Blockschaltbild zeigt einen Flip-Flop 21 beispielsweise von einem Pufferspeicher abgegeben mit einem Tasteingang 22. Dieses Flip-Flop zählt die werden, in den die zu prüfenden Wörter eingebracht Anzahl der l-Bits mod 2 in jedem Zeichen und stellt 40 werden. Nach jeder Zählung der l-Bits eines dadurch fest, ob diese Anzahl gerade oder ungerade Zeichens wird über die Klemme 5 ein Impuls zuist. Die l-Bits jedes Zeichens werden dem Flip-Flop geführt. Dieser kann beispielsweise von dem Impuls 21 über den Tasteingang 22 in Form von Impulsen abgeleitet werden, der dem Pufferspeicher zugeführt in Serie zugeführt. Jedesmal, wenn das Flip-Flop 21 wird, wenn das Zeichen aus dem Speicher geschoben die l-Bits eines Zeichens mod 2 gezählt hat, wird es 45 wird, bevor das nächste Zeichen in das Register einvon einem Signal, das über eine Rücksetzklemme 23 gespeichert wird.

zugleich mit einem Signal am Tasteingang 22 (vgl. Nachdem ein Triggerimpuls am Ende eines Wortes

Sp. 4 Z. 13 bis 19) zugeführt wird, wieder zurück- das Ausgangssignal des UND-Gliedes 14 über die

gesetzt. Die Schaltung enthält ferner ein Flip-Flop 1 Klemme 20 auf das Vorhandensein eines Fehlers ab-

für Ungeradzahligkeit und ein Flip-Flop 2 für 50 gefragt hat und gegebenenfalls das Flip-Flop 16 ge-

Geradzahligkeit. setzt worden ist, werden die Flip-Flops 1 und 2 über

Die Flip-Flops 1 und 2 werden am Ende eines die Klemme 7 an ihren Rücksetzvorbereitungsein-

jeden Wortes durch je ein Signal über die Klemme 7 gangen R durch ein 1-Signal vorbereitet, so daß sie

und 5 zurückgesetzt. Das Flip-Flop 1 wird von dem von einem Triggerimpuls über die Klemme 5 ge-

»1 «-Ausgangssignal des Flip-Flops 21 so vorbereitet, 55 löscht bzw. zurückgesetzt werden können, bevor

daß es gesetzt werden kann, wenn die Anzahl der das nächste Wort verarbeitet wird.

l-Bits in einem Zeichen eines Wortes ungerade ist. Wenn das Flip-Flop 16 zur Signalisierung eines

Das Flip-Flop 2 dagegen wird von dem inversen Fehlers gesetzt wurde, kann dieses Flip-Flop zur

Ausgangssignal des Flip-Flops 21 vorbereitet, so daß Feststellung weiterer Fehler durch ein Signal auf den

es gesetzt werden kann, wenn in einem Wort ein 60 Rücksetzvorbereitungseingang R über die Klemme 25

Zeichen mit gerader Anzahl von l-Bits auftritt. und ein Tastsignal über die Klemme 20 zurückgesetzt

Jedesmal wenn die Bits eines Zeichens ausgezählt werden.

sind, also wenn feststeht, ob die Anzahl der l-Bits Eine alternative Betriebsart wäre, nicht das Ende gerade oder ungerade ist, wird den Tasteingängen T des Wortes abzuwarten, um erst dann einen Triggerbeider Flip-Flops 1 und 2 über die Verbindung 5, 6 65 impuls über die Klemme 20 dem Flip-Flop 16 zu- und 11 gleichzeitig ein Triggerimpuls zugeführt, um zuführen, sondern gegebenenfalls während der Uberdasjenige Flip-Flop zu setzen, an dessen Eingang S prüfung eines bestimmten Wortes ständig Triggerein 1-Signal ansteht. Tritt sowohl ein ungerades als impulse über die Klemme 20 zuzuführen, so daß das

Flip-Flop 16 sofort gesetzt wird, wenn in dem betreffenden Wort ein Fehler auftritt.

Grundsätzlich dient das Flip-Flop 16 zur Speicherung der Information, die besagt, daß in einem bestimmten Wort ein Fehler vorhanden ist. Diese Information steht am Ausgang des Und-Gliedes 14 als 1-Signal an. Wenn es jedoch nicht erforderlich ist, das Anzeigen eines Fehlers bis zum Wortende zu verzögern, kann das Flip-Flop 16 aus der Vorrichtung weggelassen und das Ausgangssignal des Und-Gliedes 14 an der Klemme 15 als Fehlersignal herangezogen werden.

Auch der Inverter 10 kann entfallen und stattdessen der inverse Ausgang 24 des Flip-Flops 21 mit dem Setzvorbereitungseingang S des Flip-Flops 2 verbunden werden.

Desgleichen kann das Flip-Flop 21 durch andere Schaltungen ersetzt werden, die ebenfalls feststellen, ob die Anzahl der 1-Bits eines Zeichens gerade oder ungerade ist. So könnte beispielsweise bei Parallelanordnung der Bits eines Zeichens, wie beispielsweise bei Lochstreifen, die Überprüfung der einzelnen Zeichen auf geradzahlige oder ungeradzahlige Anzahl von 1-Bits durch ein Schaltnetz erfolgen, anstatt, wie bei dem dargestellten Ausführungsbeispiel durch Serienimpulszüge die 1-Bits auszuzählen.

Aus obiger Darstellung geht hervor, daß es mit Hilfe der beschriebenen Vorrichtung möglich ist, alle Zeichen eines Wortes auf Parität zu überprüfen, obwohl nicht von vornherein feststeht, ob eine geradzahlige oder ungeradzahlige Parität in einem bestimmten Wort erwartet wird. Deshalb können auf ein- und demselben Informationsträger, beispielsweise einem Magnetband, Wörter mit ungeradzahliger Parität und Wörter mit geradzahliger Parität einander in wahlloser Reihenfolge abwechseln, ohne daß irgendwelche spezielle Umsetzer, Befehle oder zusätzliche Baugruppen vorgesehen sein müssen, um die einzelnen Wörter auf Fehler zu überprüfen.

Claims (6)

Patentansprüche:

1. Paritätsprüf schaltung für den Paritätszustand binär codierter Zeichen in bezug auf die Anzahl binärer 1-Bits in jedem Zeichen, wobei innerhalb einer Folge auf einem gemeinsamen Informationsträger gespeicherter Wörter die Paritätsart, d. h., gerade oder ungerade Anzahl von 1-Bits pro Zeichen, sich wortweise ändern kann, mit einem Schaltwerk zur Feststellung, ob die Anzahl der 1-Bits in jedem Zeichen gerade oder ungerade ist, dadurch gekennzeichnet, daß ein Speicherelement (1) vorgesehen ist, das auf das Ausgangssignal des Schaltwerks (21) anspricht, wenn dieses eine ungerade Anzahl von 1-Bits in einem Zeichen anzeigt, daß ein weiteres Speicherelement (2) vorgesehen ist, das auf das Ausgangssignal des Schaltwerks (21) anspricht, wenn dieses eine gerade Anzahl von 1-Bits in einem Zeichen anzeigt, und daß ein Verknüpfungsglied (14) den beiden Speicherelementen (1, 2) nachgeschaltet ist, das ein Fehlersignal anzeigt, wenn beide Speicherelemente (1, 2) innerhalb desselben Wortes gesetzt worden sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherelemente (1, 2) Kippschaltungen sind, und Setzvorbereitungseingänge (S) enthalten, die mit den Ausgängen des Schaltwerks (21) verbunden sind, und daß jede Kippschaltung (1, 2) Rücksetzvorbereitungseingänge (R) enthält, die miteinander verbunden sind, um das Rücksetzen oder Löschen beider Kippschaltungen nach der Verarbeitung jedes auf Parität zu überprüfenden Wortes zu ermöglichen.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verknüpfungsglied (14) ein Und-Glied ist.

4. Schaltung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dem Und-Glied (14) eine Ausgangskippschaltung (16) nachgeschaltet ist, die ein Fehlerausgangssignal des Und-Gliedes (14) speichert und anzeigt.

5. Schaltung nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, daß das Schaltwerk (21) eine Kippschaltung ist, die als zyklisch bis 2 zählender Binärzähler geschaltet ist.

6. Schaltung nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, daß ein Ausgang des Schaltwerks (21) mit dem Setzvorbereitungseingang (S) des einen Speicherelementes (1) und über einen Inverter (10) mit dem Setzvorbereitungseingang (S) des anderen Speicherelementes (1) verbunden ist.

Hierzu 1 Blatt Zeichnungen

709 548/164 3. 67 © Bundesdruckerei Berlin