DE1263360B - Schaltung zum Bewerten von Paritaets-Pruefsignalen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. CL:

G06f

Deutsche Kl.: 42 m3-11/10

Nummer: 1263 360

Aktenzeichen: J 30532IX c/42 m3

Anmeldetag: 5. April 1966

Auslegetag: 14. März 1968

Die Erfindung betrifft eine Schaltung zum Bewerten der von Paritäts-Prüfschaltungen nach Verschiebeoperationen an Bitgruppen gelieferten Paritätsfehler-Signale.

In der Datenverarbeitungstechnik ist das Prüfen der Daten mittels ernes redundanten Bits, das als Paritätsbit bezeichnet wird, dessen Einschluß in die paritätsgeprüfte Datengruppe insgesamt zu einer geradzahligen oder ungeradzahligen Zählung führt (je nach der für das betreffende System gewählten Parität), in einer Anzahl von Variationen verwendet worden, um die Änderung der Parität zu berücksichtigen, die von der Änderung des Dateninhalts einer paritätsgeprüften Datengruppe herrührt.

Ein besonderes Problem, das bei der Datenverarbeitung wohlbekannt ist, ergibt sich, wenn Verschiebeoperationen einbegriffen sind. In einigen Fällen wurde eine Paritätsprüfung der der Verschiebeeinrichtung zugeführten Daten zusammen mit einer Paritätserzeugung und Paritätsprüfung am Ausgang der Verschiebevorrichtung vorgesehen, und in anderen Fällen wurden außerdem sogenannte Paritäts-Vorhersageschaltungen verwendet, um eine Prüfung des Ergebnisses mit der vorhergesagten Parität zu gestatten. In einigen Fällen jedoch können die an einer Verschiebeoperation (oder einer verwandten Operation) beteiligten Bauteile die Anwendung dieser Maßnahmen unpraktisch machen, oder es treten Probleme bezüglich der Unterbringung der logischen Schaltungen zur Durchführung der Operation als auch bezüglich der durch sie erforderlich werdenden Paritätskorrektur auf.

Aufgabe der Erfindung ist es, die Nachteile bei einer Schaltung zum Bewerten der von Paritäts-Prüfschaltungen nach Verschiebeoperationen an Bitgruppen gelieferten Paritätsfehler-Signale zu vermeiden.

Die Erfindung ist dadurch gekennzeichnet, daß eine Pyramidenschaltung exklusiver Oder-Glieder vorgesehen ist, die nur beim Vorliegen einer ungeraden Anzahl von Paritätsfehler-Signalen ein Ausgangssignal liefert, das nur beim Vorhandensein eines eine vorausgegangene Verschiebeoperation anzeigenden Signals ein Und-Glied passieren kann und dadurch als Fehlersignal wirksam wird, während eine gerade Anzahl von Fehlersignalen als nur durch die Verschiebeoperation verursacht gewertet wird und daher unwirksam bleibt, und daß parallel zu den Eingängen der Pyramidenschaltung ein inklusives Oder-Glied liegt, dessen Ausgangssignal nur beim Fehlen eines Verschiebesignals ein weiteres Und-Glied passieren kann und als Fehlersignal wirksam wird.

Schaltung zum Bewerten von
Paritäts-Prüfsignalen

Anmelder:

International Business Machines Corporation,
Armonk, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

7030 Böblingen, Sindelfinger Str. 49

Als Erfinder benannt:

Olin Lowe MacSorley, Beacon, N. Y. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 5. April 1965 (445 317) - -

Weitere Einzelheiten der Erfindung werden an

^a5 Hand der folgenden genaueren Beschreibung eines bevorzugten Ausführungsbeispiels in Verbindung mit den Zeichnungen erläutert, von denen zeigt

F i g. 1 eine Erläuterung einer Bitverschiebungsoperation, durch die die Parität der paritätsgeprüften Gruppe geändert wird, und

Fig. 2 ein erläuterndes Blockschaltbild einer Schaltung zur Durchführung der Gruppenparitätsprüfung gemäß der Erfindung.

In F i g. 1 ist ein Paar von Registervorrichtungen 1, 2 dargestellt, die Registerstellen für eine Reihe von Bitgruppen, sogenannte Bytes, umfassen, wobei jedes Byte aus 8 Bits und einem Paritätsbit besteht. Bei der Darstellung ist angenommen, daß Bauteile vorhanden sind, die den Dateninhalt des Registers 1 in das Register 2 übertragen können, wobei eine Verschiebung um 2 Bits nach rechts während der Datenübertragung erfolgt. Bei der Übertragung nimmt jede Registerstelle für ein Byte neue Bits auf und verliert alte Bits, so daß die Parität der Bytes sich ändert. Die gewählte spezielle Darstellung zeigt, daß sich die Gesamtparität ändern kann, wenn 2 Bits von dem Byte entfernt oder 2 Bits einem Byte hinzugeführt werden. Darüber hinaus kann sich die Parität auch ändern, wenn nur binäre Nullen eingeschoben werden, um ein Byte aufzufüllen. In jedem der Bytes in dem Register 2 ist das Paritätsbit für eine ungeradzahlige Parität, wie sie für das Register 1 dargestellt

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ist, falsch. Daher erläutert F i g. 1 das Problem, auf das die vorliegende Erfindung gerichtet ist.

Für den Fall, daß die Parität des Registers 2 geprüft wird, um für eine vollständige Prüfung zu sorgen, die in einem speziellen System erforderlich ist, müssen geeignete Vorrichtungen vorgesehen werden, um diese Prüfung durchzuführen. Offensichtlich ist die exklusive Oder-Verknüpfung der Paritätsbits mit den Datenbits keine adäquate Prüfung in diesem Fall. Jedes der dargestellten Bytes in dem Register 2 würde einen Paritätsfehler verursachen, und wenn der Paritätsfehler in der üblichen Weise erkannt würde, d. h. auf Byteebene, dann würde eine Anzeige eines Maschinenfehlers erfolgen, obgleich tatsächlich kein Fehler vorliegt (was dadurch illustriert wird, daß die Bits vom Register 1 zum Register 2 unter einer Verschiebung ordnungsgemäß übertragen wurden).

Die Schaltung nach F i g. 2 stellt ein Ausführungsbeispiel der vorliegenden Erfindung dar, um eine bestimmte Form der Paritätsprüfung der verschobenen Bits, die im Register 2 dargestellt sind, zu ermöglichen. Es ist eine exklusive Oder-Schaltung vorgesehen (die beispielsweise aus einer Pyramide exklusiver Oder-Schaltung oder aus einer anderen, eine ungeradzahlige Zählung ermöglichenden Schaltung besteht), die das Register! auf alle Paritätsfehler überwacht, wobei angenommen ist, daß Paritätsschaltungen beim Register 2 vorgesehen sind. In dem gegebenen Beispiel würde ein Paritätsfehler für das Byte 8 bis IS, das Byte 16 bis 23 und das Byte 24 bis 31 angezeigt, als auch für andere Teile des Registers 2, die der Einfachheit halber nicht dargestellt sind. In dem gegebenen Beispiel würde der Paritätsfehler für das Byte 8 bis 15 durch den Paritätsfehler für das Byte 16 bis 23 ausgeglichen werden. Wenn jedoch keine weiteren Fehler für das Register 2 (von dem nicht dargestellten Teil) angezeigt werden, dann würde der Paritätsfehler für das Byte 24 bis 31 die exklusive Oder-Schaltung 7 veranlassen, ein Signal zu erzeugen, das der Und-Schaltung 8 zugeführt wird. Wenn eine Verschiebeoperation inbegriffen ist, erkennt die Und-Schaltung 8 dieses einzelne Fehlersignal als Gruppenfehler; wenn andererseits der Fehler für das Byte 24 bis 31 durch einen anderen Fehler irgendwo im Register 2 ausgeglichen wird, dann würde eine gerade Anzahl von Eingangssignalen der exklusiven Oder-Schaltung 7 zugeführt, und es wäre kein Eingangssignal für die Und-Schaltung 8 vorhanden, so daß kein einen Gruppenfehler anzeigendes Signal erzeugt würde.

Wenn Verschiebeoperationen nicht einbegriffen äind, ermöglicht ein Inverters einer Und-Schaltung 4 die Fehler in der üblichen Weise zu erkennen, wobei äie Fehler durch die Oder-Schaltung S festgestellt werden. Die Oder-Schaltung S erlaubt irgendeinem einzelnen Bytefehler, die Und-Schaltung 4 zur Erzeugung eines Bytefehlersignals zu veranlassen. Eine Oder-Schaltung 6 erläutert die Tatsache, daß das Bytefehlersignal und das Gruppenfehlersignal einer Oder-Schaltung zugeführt werden können, um ein Signal zu erzeugen, das einen allgemeinen Paritätsfehler auf der Leitung P-Fehler anzeigt. Die Auswahl zwischen der exklusiven Oder-Schaltung 7 und der Oder-Schaltung 5 (die schließlich mit der Oder-Schaltung 6 verbunden sind) wird durch das Signal »Verschiebeoperation« getroffen, indem eine dei beiden Und-Schaltungen 8 und 4 ausgewählt wird. Das ermöglicht eine Byte-Unterteilung der Paritätsprüfung, wenn eine Verschiebeoperation nicht inbegriffen ist, und eine Wort- (oder Vielfachbyte)-Unterteilung, wenn eine Verschiebeoperation inbegriffen ist. Gemäß der Erfindung, die in der F i g. 2 vereinfacht dargestellt ist, kann die normale Byteparitätsprüfschaltung, die gewöhnlich mit einem Register, wie dem Register 2, verbunden ist, eine Paritätsprüfung für das Register auch dann durchführen, wenn Bitverschiebungen inbegriffen sind. Die inbegriffenen Bitverschiebungen können das Ergebnis einer Verschiebeoperation als solcher oder das Ergebnis einer Divisions- oder Multiplikationsiteration sein oder einer Verschiebeoperation für irgendeinen anderen Zweck innerhalb des Datenverarbeitungssystems. Obgleich nur eine Verschiebung um 2 Bits bezüglich einer ungeraden Parität gezeigt wurde, ist es offensichtlich, daß die gleichen Regeln, wie sie in der F i g. 1 erläutert sind, sich auf andere Verschiebeoperationen anwenden lassen und auf eine geradzahlige Parität. Die Schaltung nach Fig. 2 zeigt lediglich die Bauteile, die verwendet werden können, um die vorliegende Erfindung zu realisieren.

Claims (1)

1. Patentanspruch:

   Schaltung zum Bewerten der von Paritäts-Prüfschaltungen nach Verschiebeoperationen an Bitgruppen gelieferten Paritätsfehler-Signale, dadurch gekennzeichnet, daß eine Pyramidenschaltung exklusiver Oder-Glieder (7) vorgesehen ist, die nur beim· Vorliegen einer ungeraden Anzahl von Paritätsfehler-Signalen ein Ausgangssignal liefert, das nur beim Vorhandensein eines eine vorausgegangene Verschiebeoperation anzeigenden Signals ein Und-Glied (8) passieren kann und dadurch als Fehlersignal wirksam wird, während eine gerade Anzahl von Fehlersignalen als nur durch die Verschiebeoperation verursacht gewertet wird und daher unwirksam bleibt, und daß parallel zu den Eingängen der Pyramidenschaltung ein inklusives Oder-Glied (5) liegt, dessen Ausgangssignal nur beim Fehlen eines Verschiebesignals ein weiteres Und-Glied (4) passieren kann und als Fehlersignal wirksam wird.

   Hierzu 1 Blatt Zeichnungen

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