DE112013001796T5 - Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren einer vertikalen Hochspannungshalbleitervorrichtung - Google Patents

Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren einer vertikalen Hochspannungshalbleitervorrichtung Download PDF

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Abstract

Ein Siliziumcarbid vertikaler MOSFET umfasst eine n-Gegenschicht (6) eines ersten Leitungstyps, welche in einer anderen Oberflächenschicht als eine zweite Halbleiterschichtbasisschicht gebildet ist, welche in einer Schicht mit niedriger Verunreinigungskonzentration auf einer Oberfläche des Substrats selektiv gebildet ist, eine Gate-Elektrodenschicht, welche durch eine Gate-Isolierschicht in zumindest einem Abschnitt eines freiliegenden Abschnitts einer Oberfläche einer dritten Halbleiterschicht eines zweiten Leitungstyps zwischen einem Source-Bereich des ersten Leitungstyps und der n-Gegenschicht (6) des ersten Leitungstyps gebildet ist, und eine Source-Elektrode in gemeinsamen Kontakt mit Oberflächen des Source-Bereichs und der dritten Halbleiterschicht. Abschnitte der Zweiten-Leitungstyp-Halbleiterschicht sind miteinander in Bereichen unter den n-Gegenschichten (6) verbunden. Auf diese Weise kann ein Ausfall der Oxidschicht, welche die Gate-Elektrode bildet, verhindert werden, selbst wenn eine hohe Spannung angelegt wird, und die Zuverlässigkeit kann verbessert werden, indem der niedrige On-Widerstand des vertikalen SiC-MOSFET, welcher SiC, etc. als ein Halbleitermaterial verwendet, genutzt wird.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Leistungshalbleitervorrichtung, welche zum Steuern hohen Stromes und hoher Spannung im Stande ist, und insbesondere eine vertikale Hochspannungs-MOSFET-Vorrichtung und einen IGBT, wobei jede als deren Halbleiter Siliziumcarbid verwendet, welches eines der Materialien mit großer Bandlücke ist.
  • STAND DER TECHNIK
  • Ein-Kristall-Silizium (Si) wird herkömmlicherweise für ein Material für ein Leistungshalbleiterbauelement verwendet, welches hohen Strom und hohe Spannung steuert (ein Leistungsbauelement). Es existieren verschiedene Typen von Leistungshalbleiterbauelementen und jedes wird für einen dafür geeigneten Zweck verwendet. Ein bipolarer Transistor und ein bipolarer Transistor mit isolierter Gate-Elektrode (IGBT) können jeweils eine hohe Stromdichte handhaben, aber diese Transistoren sind außer Stande zum Hochgeschwindigkeitsschalten. Frequenzgrenzen für den bipolaren Transistor und den IGBT sind jeweils in der Größenordnung von mehreren kHZ und etwa 20 kHZ. Andererseits, obwohl ein Leistungs-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) keine hohen Ströme handhaben kann, kann dieser Transistor bei hohen Geschwindigkeiten bis zu mehreren MHz schalten.
  • Auf dem Markt ist die Nachfrage stark für ein Leistungshalbleiterbauelement, welches hohen Strom und hohe Geschwindigkeit bewältigen kann, und Anstrengungen wurden unternommen, den IGBT, den Leistungs-MOSFET, etc. zu verbessern. Daher erreicht die Leistung von Leistungsbauelementen gegenwärtig im Wesentlichen die theoretische Grenze, welche durch Materialien bestimmt ist.
  • 1 ist ein Erklärungsdiagramm einer Schnittansicht eines üblichen MOSFETs. 1 zeigt eine Schnittansicht eines typischen (üblichen) MOSFETs als ein Leistungsbauelement, welches zur Bewältigung eines hohen Stromes und einer hohen Geschwindigkeit im Stande ist. In 1 ist eine epitaxial gebildete Niedrig-Konzentration-n–-Driftschicht b an der Vorderseite eines Substrats a angeordnet. Eine p-Basisschicht c ist ferner in einer Oberflächenschicht auf der vorderen Stirnseite der Niedrig-Konzentration-n–-Driftschicht b gebildet. Eine Hoch-Konzentration-n+-Source-Schicht d ist selektiv in der Oberflächenschicht auf der vorderen Stirnseite der p-Basisschicht c gebildet. Eine Gate-Elektrode f ist durch eine Gate-Isolierschicht e auf der n–-Driftschicht b, der p-Basisschicht c und der Hoch-Konzentration-n+-Source-Schicht d gebildet. Eine Drain-Elektrode g ist auf der Seite der Rückseite des Substrats a gebildet.
  • Ein MOSFET hat kürzlich von sich aufmerksam gemacht. 2, 3 und 4 sind Erklärungsdiagramme, welche eine Schnittansicht der Struktur eines herkömmlichen Silizium-Superjunction-MOSFET darstellt. 2 bis 4 stellen als einen Superjunction-MOSFET eine Schnittansicht der Struktur eines typischen Bauelements dar. Die Theorie des Superjunction-MOSFET wurde 1997 durch Fujihira et al. berichtet (siehe Nicht-Patent-Literatur 1 unten) und dieser MOSFET wurde als ein Produkt genannt „CooIMOSFET” durch Deboy et al. etabliert (siehe Nicht-Patent-Literatur 2 unten). Der On-Widerstand des Superjunction-MOSFET kann ohne Verschlechterung der Durchbruchspannung zwischen der Source und dem Drain durch Bilden einer p-Schicht in einer Säulenstruktur in einer vertikalen Richtung in der n–-Driftschicht erheblich verbessert werden.
  • Untersuchungen betreffend das Material aus Sicht des Leistungshalbleiterbauelements sind durchgeführt worden. Zum Beispiel berichteten Shebnai et al., dass SiC exzellent in Bezug auf niedrige On-Spannungs-, hohe Geschwindigkeits- und hohe Temperatureigenschaften ist und daher hat SiC kürzlich besonders für die nächste Generation an Leistungshalbleiterbauelementen auf sich aufmerksam gemacht (siehe Nicht-Patent-Literatur 3 unten).
  • Im Hinblick auf SiC, welches für die nächste Generation an Leistungshalbleiterbauelementen auf sich aufmerksam macht, kann gesagt werden, dass SiC chemisch ein hochstabiles Material ist, eine breite Bandlücke von 3 eV aufweist und sehr stabil für einen Halbleiter sogar bei hohen Temperaturen verwendet werden kann. Ferner, da SiC für die nächste Generation an Leistungshalbleiterbauelementen auf sich aufmerksam gemacht hat, kann gesagt werden, dass die kritische elektrische Feldstärke davon um eine oder mehrere Stellen höher ist als die von Si.
  • Die Materialleistung von SiC übertrifft die Materialleistungsgrenzen von Silizium und daher wird die Verwendung von SiC für Leistungshalbleiter, insbesondere für MOSFETs erwartet. Insbesondere gibt es hohe Erwartungen bezogen auf den niedrigen On-Widerstand von SiC und für einen vertikalen SiC-MOSFET, welcher einen sogar noch niedrigeren On-Widerstand aufweist, während er die hohe Durchbruchspannung beibehält.
    • Nicht-Patent-Literatur 1: Fujihara et al. JJAP, Vol. 36, Teil 1, Nr. 10, S. 6254, 1997
    • Nicht-Patent-Literatur 2: Deboy et al., IEEE IBDM 1998, S. 683
    • Nicht-Patent-Literatur 3: Shenai IEEE Transcation an Electron Devices (Vol. 36, S. 1811), 1989
  • OFFENBARUNG DER ERFINDUNG
  • DURCH DIE ERFINDUNG ZU LÖSENDE AUFGABE
  • Der wie oben beschrieben gebildete SiC-MOSFET wird erwartet als Schaltelement verwendet zu werden, weil der SiC-MOSFET einen niedrigen On-Widerstand aufweist und bei einer hohen Geschwindigkeit geschaltet werden kann. Der SiC-MOSFET wird zum Beispiel erwartet in einer Leistungsumwandlungsvorrichtung, wie z. B. einen Motorsteuerungswechselrichter oder einer unterbrechungsfreien Stromversorgung (UPS) als ein Bauelement verwendet zu werden, welches im Stande ist bei einer hohen Geschwindigkeit zu schalten, während es einen niedrigen On-Widerstand aufweist.
  • SiC ist ein Halbleitermaterial mit großer Bandlücke und daher ist, wie oben beschrieben, die kritische elektrische Feldstärke davon hoch, ungefähr zehnmal höher als die von Si. Daher wird der On-Widerstand von SiC erwartet ausreichend niedrig zu sein. Andererseits ist die kritische elektrische Feldstärke des Halbleiters etwa zehnmal höher als die von Si und daher wird die Last des elektrischen Feldes auf die Oxidschicht höher verglichen mit der einer Si-Bauelements besonders wenn eine hohe Spannung angelegt wird. Folglich wird die kritisch elektrische Feldstärke von Si erreicht bevor ein hohes elektrisches Feld an die Oxidschicht angelegt wird und daher werden Gegenstände in einem Leistungsbauelement, welches SiC verwendet, welches die extrem hohe kritische Feldstärke des Halbleiters aufweist, problematisch, welche nicht problematisch sind für ein Leistungsbauelement, welches Si verwendet. Daher gibt es Bedenken, dass die Oxidschicht früher scheitern wird.
  • Zum Beispiel wird eine hohe elektrische Feldstärke an die Gate-Isolierschicht (die Oxidschicht) des SiC-MOSFET dargestellt in 1 angelegt, wodurch die Oxidschicht beschädigt wird, welche die Gate-Elektrode f bildet, etc., was eventuell zu einem ernsthaften Problem bezüglich der Zuverlässigkeit des SiC-MOSFET führt. Dieser Fehler betrifft nicht nur den SiC-MOSFET sondern auch den SiC-IGBT. Bezüglich des Fehlers umfasst zum Beispiel auch Patentdokument 1 oben eine Beschreibung, dass auf die elektrische Feldstärke zu achten ist, welche an der Gate-Oxidschicht in dem SiC-MOSFET angelegt wird. Die Materialleistung von SiC übertrifft jedoch sehr wahrscheinlich die Materialleistungsgrenze von Si und daher wird die Anwendung von SiC in Leistungshalbleitern, insbesondere MOSFETs erwartet anzusteigen und ferner wird eine Verbesserung davon erwartet.
  • Um die herkömmlichen obigen Probleme zu lösen, ist es eine Aufgabe der vorliegenden Erfindung eine vertikale Hochspannungshalbleitervorrichtung, wie einen vertikalen SiC-MOSFET bereitzustellen, welcher SiC, etc. als das Halbleitermaterial verwendet und welcher den niedrigen On-Widerstand von SiC ausnutzen kann, und ein Herstellungsverfahren der Hochspannungshalbleitervorrichtung bereitzustellen, welche den niedrigen On-Widerstand ausnutzt und dessen Zuverlässigkeit verbessert ist, indem eine Beschädigung der Oxidschicht, welche die Gate-Elektrode bildet, verhindert wird, sogar wenn eine hohe Spannung angelegt wird.
  • MITTEL ZUM LÖSEN DER AUFGABE
  • Um die obigen Aufgaben zu lösen und eine Aufgabe zu erreichen, weist eine vertikale Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften auf. Eine erste Halbleiterschicht (2), welche eine Verunreinigungskonzentration niedriger als die eines Halbleitersubstrats (1) aufweist, wird auf einem Halbleitersubstrat (1) gebildet; und eine zweite Halbleiterschicht (3) eines zweiten Leitungstyps und welche eine Verunreinigungskonzentration höher als die der ersten Halbleiterschicht (2) aufweist, ist selektiv auf einer Oberfläche der ersten Halbleiterschicht (2) gebildet. Eine Basisschicht (4) des zweiten Leitungstyps ist auf der ersten Halbleiterschicht (2) und der zweiten Halbleiterschicht (3) angeordnet; und eine n-Gegenschicht (6) des ersten Leitungstyps ist gebildet, um die Basisschicht (4) von einer Oberfläche zu durchdringen und die erste Halbleiterschicht (2) zu erreichen. Eine Gate-Elektrodenschicht (10) ist durch eine Gate-Isolierschicht (9) in zumindest einem Abschnitt eines freiliegenden Abschnitts einer Oberfläche der Basisschicht (4) zwischen dem Source-Bereich (7) und der n-Gegenschicht (6) angeordnet; eine Source-Elektrode (11) in gemeinsamen Kontakt mit Oberflächen des Source-Bereichs (7) und der Basisschicht (4) und eine Drain-Elektrode (12), welche auf einer Rückseite des Halbleitersubstrats (1) angeordnet ist, werden bereitgestellt. Ferner sind Abschnitte der zweiten Halbleiterschicht (3) miteinander in Bereichen unter den n-Gegenschichten (6).
  • In der vertikalen Hochspannungshalbleitervorrichtung gemäß der Erfindung sind Abschnitte, in welchen jeweils die Abschnitte der zweiten Halbleiterschicht (3) miteinander in dem Bereich unter der n-Gegenschicht (6) verbunden sind, von pn-Übergängen getrennt, welche durch die Basisschichten (4) und die n-Gegenschichten (6) gebildet sind.
  • In der vertikalen Hochspannungshalbleitervorrichtung gemäß der Erfindung ist ein Halbleitermaterial des Halbleitersubstrats (1) Siliziumcarbid.
  • In der vertikalen Hochspannungshalbleitervorrichtung gemäß der Erfindung ist die kristallographischen Ebenen-Indizes des Halbleitersubstrats (1) eine Oberfläche parallel zu, oder um einen Winkel innerhalb von 10 Grad diesbezüglich, einer Oberfläche dessen kristallographische Ebenen-Indizes (000-1) sind.
  • In der vertikalen Hochspannungshalbleitervorrichtung gemäß der Erfindung ist die kristallographische Ebenen-Indizes des Halbleitersubstrats (1) eine Oberfläche parallel zu, oder geneigt um einen Winkel innerhalb 10 Grad diesbezüglich, einer Oberfläche dessen kristallographische Ebenen-Indizes (0001) sind.
  • Um ferner die obigen Aufgaben zu lösen und eine Aufgabe zu erreichen, weist ein Herstellungsverfahren der vertikalen Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften auf. Ein Verfahren des Bilden einer ersten Halbleiterschicht (3) auf einem Halbleitersubstrat (1) eines ersten Leitungstyps, welche eine Verunreinigungskonzentration niedriger als die des Halbleitersubstrats (1) aufweist, wird durchgeführt. Anschließend wird ein Verfahren des selektiven Bilden einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, welche eine Verunreinigungskonzentration höher als die der ersten Halbleiterschicht (2) aufweist, auf einer Oberfläche der ersten Halbleiterschicht (2) und unter Verwendung eines Ionenimplantationsverfahrens; und ein Verfahren des Bilden einer Basisschicht (4) des zweiten Leitungstyps auf der ersten Halbleiterschicht (2) und der zweiten Halbleiterschicht (3) unter Verwendung eines epitaxialen Wachstumsverfahrens durchgeführt. Ferner wird ein Verfahren des selektiven Bildens eines Ersten-Leitungstyps-Source-Bereichs (7) in einer Oberflächenschicht der Basisschicht (4) und des Bildens einer n-Gegenschicht (6) des ersten Leitungstyps, welche die Basisschicht (4) von der Oberfläche durchdringt und die erste Halbleiterschicht (2) erreicht, unter Verwendung eines Ionenimplantationsverfahrens durchgeführt. Das Verfahren des Bildens der zweiten Halbleiterschicht (3) umfasst Bilden der zweiten Halbleiterschicht (3), so dass Bereiche der zweiten Halbleiterschicht (3) miteinander in Bereichen unter den n-Gegenschichten (6) miteinander verbunden sind.
  • Zum Beispiel im Falle eines MOSFETs reicht es aus den Leitungstyp des Substrats auf den n-Typ festzulegen und im Falle eines IGBTs reicht es aus eine P-Typ-Kollektorschicht an der Rückseite des n-Typ-Substrats unter Verwendung eines Verfahrens, wie zum Beispiel epitaxiales Wachstum oder Ionenimplantation, zu bilden.
  • WIRKUNG DER ERFINDUNG
  • Gemäß der vertikalen Hochspannungshalbleitervorrichtung und des Herstellungsverfahrens der vertikalen Hochspannungshalbleitervorrichtung der vorliegenden Erfindung, im Falle eines vertikalen SiC-MOSFET, welcher SiC, etc. als Halbleitermaterial verwendet, wird eine Wirkung erreicht, dass die Zuverlässigkeit verbessert wird, indem die niedrige On-Widerstandseigenschaft ausgenutzt wird, um eine Schädigung der Oxidschicht, welche die Gate-Elektrode bildet, zu vermeiden, auch wenn eine hohe Spannung angelegt wird, wobei ermöglicht wird den niedrigen On-Widerstand von SiC auszunutzen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 ist ein Erklärungsdiagramm einer Schnittstruktur eines üblichen MOSFET;
  • 2 ist ein Erklärungsdiagramm, welches eine Schnittansicht der Struktur eines herkömmlichen Silizium-Superjunction-MOSFET darstellt;
  • 3 ist ein Erklärungsdiagramm, welches eine Schnittansicht der Struktur eines herkömmlichen Silizium-Superjunction-MOSFET darstellt (Multi-Epi-Verfahren);
  • 4 ist ein Erklärungsdiagramm, welches eine Schnittansicht der Struktur eines herkömmlichen Silizium-Superjunction-MOSFET darstellt (Grabenfüllungsverfahren);
  • 5 ist ein Schnittdiagramm für Herstellungsverfahrensschritte für einen SiC-MOSFET des ersten Beispiels, wobei (a) und (b) jeweils Schnittdiagramme eines Abschnitts in welchem p+-Schichten nicht miteinander verbunden sind und eines Abschnitts, in welchem die p+-Schichten miteinander verbunden sind, darstellt;
  • 6 ist ein Plandiagramm eines Layouts einer p+-Schicht 3 und Zellen in dem SiC-MOSFET des ersten Beispiels;
  • 7 ist ein Erklärungsdiagramm eines Verbindungszustands der p+-Schicht des ersten Beispiels verglichen mit dem eines hekömmlichen Verfahrens;
  • 8 ist ein Erklärungsdiagramm eines Ergebnisses der Eigenschaftsvergleichsbewertung zwischen dem SiC-MOSFET des Beispiels gemäß der vorliegenden Erfindung und dem herkömmlichen SiC-MOSFET, dessen p+-Schichten nicht miteinander verbunden sind;
  • 9 ist ein Erklärungsdiagramm eines Ergebnisses einer tatsächlichen Messung der Bauelementdurbruchspannung des SiC-MOSFETs, welches erhalten wurde, wenn die Breite einer n-Gegenschicht 6 variiert wurde;
  • 10 ist ein Erklärungsdiagramm des Ergebnisses eines Last-Kurzschlussfestigkeitsleveltests des ersten Beispiels;
  • 11 ist ein Erklärungsdiagramm eines Ergebnisses einer Ausschalt-Ausfall-Widerstandslevelbewertung des SiC-MOSFETs des ersten Beispiels;
  • 12 ist ein Plandiagramm eines Layouts der p+-Schicht 3 und der Zellen des SiC-MOSFETs eines dritten Beispiels;
  • 13 ist ein Erklärungsdiagramm einer Ausschalt-Schaltwellenform des SiC-MOSFETs des ersten Beispiels; und
  • 14 ist ein Erklärungsdiagramm einer Einschalt-Schaltwellenform des SiC-MOSFETs des ersten Beispiels.
  • BESTE ART(EN) ZUR AUSFÜHRUNG DER ERFINDUNG
  • Erstes Beispiel
  • Ein erstes Beispiel der vorliegenden Erfindung wird mit Bezug auf 5 beschrieben. 5 ist ein Schnittdiagramm der Herstellungsverfahrensschritte für einen SiC-MOSFET des ersten Beispiels. (a) und (b) in 5 zeigen jeweils Schnittdiagramme eines Abschnitts, in welchem p+-Schichten nicht miteinander verbunden sind, und eines Abschnitts, in welchem die p+-Schichten (ein p+-Substrat für einen IGBT) miteinander verbunden sind. Das erste Beispiel wird beschrieben, indem ein Beispiel eines MOSFETs unter Verwendung von Siliziumcarbid (SiC) als das Halbleitermaterial und welcher eine Bauelementdurchbruchspannung von 1200 V aufweist als ein vertikaler Planar-Gate-MOSFET als Beispiel genommen wird.
  • In 5 verwendet der SiC-MOSFET des ersten Beispiels ein n-Typ-SiC-Halbleitersubstrat 1 als das Halbleitersubstrat. In dem ersten Beispiel kann das Niedrig-Widerstand-N-Typ-SiC-Halbleitersubstrat, welches Stickstoff als Verunreinigung bei 2 × 1019 cm–3 aufweist, das Halbleitersubstrat gemäß der vorliegenden Erfindung verwirklichen.
  • Bei der Herstellung des SiC-MOSFETs des ersten Beispiels wird zuerst eine n-Typ-SiC-Schicht 2, welche Stickstoff bei 1,0 × 1016 cm–3 umfasst, epitaktisch aufgewachsen, um eine Dicke von etwa 10 μm auf einer Oberfläche aufzuweisen, welche in etwa um 4 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 geneigt ist, dessen kristallographische Ebenen-Indizes (000-1) sind. Die n-Typ-SiC-Schicht 2, welche epitaktisch auf dem n-Typ-SiC-Halbleitersubstrat 1 aufgewachsen ist, kann die erste Halbleiterschicht verwirklichen. Die n-Typ-SiC-Schicht 2 ist an einer Stirnseite des n-Typ-SiC-Halbleitersubstrats 1 gebildet.
  • Auf der n-Typ-SiC-Schicht (eine erste Halbleiterschicht) 2, welche auf dem n-Typ-SiC-Halbleitersubstrat 1 epitaktisch aufgewachsen ist, wird eine p+-Schicht 3 unter Verwendung eines Ionenimplantationsverfahrens gebildet. Die p+-Schicht (eine zweite Halbleiterschicht) 3 wird festgelegt beispielsweise eine Breite von 13 μm und eine Tiefe von 0,5 μm aufzuweisen. Zum Bilden der p+-Schicht 3 wird zum Beispiel Aluminium als das Ion verwendet. Die Dosiermenge für die Verunreinigungskonzentration wird für das Bilden der p+-Schicht 3 auf 1,0 × 1018 cm–3 festgelegt.
  • 6 ist ein Plandiagramm eines Layouts der p+-Schicht 3 und Zellen in dem des SiC-MOSFET des ersten Beispiels. Beim Bilden der p+-Schicht 3 werden Abschnitte der p+-Schicht 3 miteinander durch einen Verbindungsabschnitt 13 unter einer n-Gegenschicht 6 wie später beschrieben verbunden. Die Abschnitte der p+-Schicht 3 sind miteinander durch den Verbindungsabschnitt 13 in Abschnitten entfernt von pn-Übergängen zwischen p-Basisschichten 4 und den n-Gegenschichten 6 verbunden (siehe 6). Die Abschnitte der p+-Schicht 3, welche auch miteinander verbundene Abschnitte in dem Bereich unter der n-Gegenschicht 6 sind, sind von dem pn-Übergängen, welche durch die p-Basisschichten 4 und die n-Gegenschichten 6 gebildet sind, getrennt.
  • Wie in 6 gezeigt, wird im ersten Beispiel ein Fall beschrieben, bei dem eine hexagonale Zellenstruktur bei der Herstellung verwendet wird. Die Verwendung einer quadratischen Zellenstruktur etc. verursacht beim Bilden jedoch kein Problem. In dem SiC-MOSFET des ersten Beispiels ist die Entfernung zwischen den p+-Schichten 3, welche nicht miteinander verbunden sind, auf 2 μm festgelegt.
  • Nach dem Bilden der p+-Schicht 3 wird die p-Basisschicht 4 auf der p+-Schicht 3 und der n-Typ-SiC-Schicht 2 gebildet. Die p-Basisschicht 4 wird unter Verwendung des epitaxialen Wachstumsverfahrens gebildet, um eine Dicke von 0,5 μm aufzuweisen. Beim Bilden der p-Basisschicht 4 wird zum Beispiel Aluminium als die Verunreinigung verwendet und die Verunreinigungskonzentration wird auf 2,0 × 1016 cm–3 festgelegt. Die p-Basisschicht 4 ist eine Schicht des zweiten Leitungstyps und weist eine Verunreinigungskonzentration auf, welche festgelegt ist relativ niedrig zu sein. Die Verunreinigungskonzentration der p-Basisschicht 4 ist festgelegt niedriger als die Verunreinigungskonzentration der p+-Schicht 3 zu sein.
  • Danach werden eine n+-Source-Schicht (ein Erster-Leitungstyp-Source-Bereich) 7 und eine p+-Kontaktschicht 8 selektiv als die n-Gegenschicht 6 in der p-Basisschicht 4 durch selektives Implantieren von Stickstoffionen in die p-Basisschicht 4 gebildet. Die Konzentration der Stickstoffionen ist 5,0 × 1016 cm–3 und die Ionen werden selektiv in die p-Basisschicht 4 implantiert, um eine Tiefe von 1,5 μm und ein Breite von 2,0 μm zu verwirklichen. Nach dem selektiven Bilden der n+-Source-Schicht 7 und der p+-Kontaktschicht 8 in der p-Basisschicht 4 wird ein aktiviertes Glühen dafür ausgeführt. Zum Beispiel wird die Wärmebehandlungstemperatur des aktivierten Glühens auf 1620°C festgelegt und die Wärmebehandlungszeitdauer dafür wird auf 2 Minuten festgelegt.
  • 7 ist ein Erklärungsdiagramm des Verbindungszustand der p+-Schicht des ersten Beispiels verglichen mit der eines herkömmlichen Verfahrens. 7 zeigt Bereiche, welche Ionen implantiert werden sollen, wenn die n-Gegenschicht 6 selektiv in der p-Basisschicht 4 gebildet sind, verglichen mit denen herkömmlicher Verfahren. Gemäß dem herkömmlichen Verfahren sind die p+-Schichten, von denen jede eine hexagonale Zelle ist, voneinander getrennt, wie in (a) der 7 gezeigt. Im Gegensatz dazu ist jede der p+-Schichten 3, von denen jede eine hexagonale Zelle ist, mit zwei anderen benachbarten p+-Schichten 3 an jeder Ecke verbunden, wie in (b) der 7 gezeigt. In dem ersten Beispiel werden Aluminiumionen als die p+-Schicht 3 unter Verwendung einer Maske implantiert, mit der die p+-Schichten 3 miteinander verbunden werden, wie in (b) der 7 gezeigt.
  • Anschließend wird eine Gate-Isolierschicht (eine Oxidschicht) 9 mit einer Dicke von 100 nm, durch thermische Oxidation gebildet und wird bei ungefähr 1000°C in einer Wasserstoffatmosphäre geglüht. Eine polykristalline Si-Schicht dotiert mit Phosphor wird als eine Gate-Elektrode 10 gebildet und ein Strukturieren (patterning) dafür wird ausgeführt. Die Gate-Elektrode 10 wird durch die Gate-Isolierschicht 9 in zumindest einem Abschnitt auf einem freiliegenden Abschnitt der Oberfläche der p-Basisschicht 4 zwischen der n+-Source-Schicht 7 und der n-Gegenschicht 6 angeordnet.
  • Nach dem Bilden der Gate-Elektrode 10 wird phosphorhaltiges Glas als eine Schicht mit einer Dicke von 1,0 μm abgeschieden und ein Strukturieren dafür wird ausgeführt. Anschließend wird eine Wärmebehandlung ausgeführt, um eine Zwischenisolierschicht 14 zu bilden. Nach dem Bilden der Zwischenisolierschicht 14 wird Aluminium umfassend 1% Si als eine Metallschicht mit einer Dicke von 5 μm auf der Oberfläche der Zwischenisolierschicht 14 unter Verwendung eines Sputterverfahrens abgeschieden, um eine Gegenelektrode 11 zu bilden.
  • Nickel wird als Kontaktmetallschicht auf der Rückseite des n-Typ-SiC-Halbleitersubstrats 1 abgeschieden und eine Wärmebehandlung dafür wird bei 970°C durchgeführt. Anschließend wird Ti/Ni/Au als eine Metallschicht abgeschieden, um eine Drain-Elektrode 12 zu bilden. Anschließend wird der SiC-MOSFET des ersten Beispiels durch Aufbringen einer Passivierungsschicht auf die Oberfläche fertiggestellt.
  • 8 ist ein Erklärungsdiagramm eines Ergebnisses des bewerteten Eigenschaftsvergleichs zwischen dem SiC-MOSFET des Beispiels gemäß der vorliegenden Erfindung und dem herkömmlichen SiC-MOSFET, dessen p+-Schichten nicht miteinander verbunden sind. 8 zeigt ein Messergebnis des wie oben beschrieben hergestellten SiC-MOSFET. Die Chipgröße, welche bei der Messung verwendet wurde war 3 mm × 3 mm, die aktive Fläche davon war 5,27 mm2 und der Nennstrom davon war 25 A.
  • Wie in 8 gezeigt, wies der SiC-MOSFET des ersten Beispiels einen On-Widerstand (RonA) von 2,80 mΩcm2 auf und dies stellte einen ausreichend niedrigen Wert dar. Der SiC-MOSFET des ersten Beispiels wies eine Durchbruchspannung von 1450 V auf und dies stellte eine ausreichend exzellente Eigenschaft als eine 1200 V-Einstufung dar.
  • Zum Vergleich wurde ein SiC-MOSFET gemessen, welche hergestellt wurde, um die die p+-Schichten 3 überhaupt nicht miteinander verbunden zu haben. Als Ergebnis war der On-Widerstand davon 2,80 mΩcm2, was einen ausreichend niedrigen Wert ähnlich zu dem obigen darstellt, obwohl die Gate-Oxidschicht beschädigt wurde, als eine Spannung von 880 V zwischen der Source und dem Drain angelegt wurde. Daraus ist ersichtlich, dass der SiC-MOSFET des ersten Beispiels gemäß der vorliegenden Erfindung einen extrem niedrigen On-Widerstand zeigte, während eine ausreichende Durchbruchspannung beibehalten wurde.
  • Gemäß der vorliegenden Erfindung sind die p-Basisschichten 4 nicht miteinander verbunden, während die p+-Schichten 3 miteinander verbunden sind. Daher verbleibt die Oberflächenkumulationsschicht und als ein Ergebnis kann der On-Widerstand ausreichend verringert werden. Um dies zu verifizieren, wurde ein Bauelement experimentell hergestellt, dessen p-Basisschichten 4 und nicht die p+-Schichten 3 miteinander verbunden wurden und die Eigenschaften davon wurden bewertet. Als Ergebnis war die Durchbruchspannung 1440 V und variierte nicht, während der On-Widerstand um etwa 50% auf 5,0 mΩcm2 herabgesetzt wurde.
  • 9 ist ein Erklärungsdiagramm eines Ergebnisses einer tatsächlichen Messung der Durchbruchspannung des SiC-MOSFETs, welches erhalten wurde, wenn die Breite der n-Gegenschicht variiert wurde. 9 zeigt das Ergebnis einer tatsächlichen Messung der Durchbruchspannung des SiC-MOSFETs, welcher für den Vergleich mit dem SiC-MOSFET im ersten Beispiel hergestellt wurde und dessen p+-Schichten 3 überhaupt nicht miteinander verbunden waren, und welches erhalten worden ist, wenn die Breite der n-Gegenschicht variiert wurde. Die Konzentration und die Dicken der Schichten in jedem der Bauelemente (die SiC-MOSFETs) wurden auf dieselben wie oben festgelegt.
  • Wie deutlich an dem Ergebnis gezeigt in 9 zu sehen ist, verwirklichte der SiC-MOSFET des ersten Beispiels gemäß der vorliegenden Erfindung eine hohe Durchbruchspannungseigenschaft für eine Spannung von höher als 1400 V und war eine ausreichende Durchbruchspannungseigenschaft als eine 1200 V-Einstufung. Wie deutlich an dem Ergebnis in 9 zu sehen ist, verwirklichte der SiC-MOSFET des ersten Beispiels gemäß der vorliegenden Erfindung eine ausreichende Durchbruchspannungseigenschaft verglichen mit dem SiC-MOSFET, welcher zum Vergleich hergestellt wurde und dessen p+-Schichten 3 überhaupt nicht miteinander verbunden waren.
  • Der On-Widerstand in diesem Fall war für beide SiC-MOSFETs gleich. Die Entfernung zwischen den p+-Schichten 3 mussten gleich oder kürzer als 1,0 μm sein und die n-Gegenkonzentration musste auf ein Fünftel davon verringert werden, um eine hohe Durchbruchspannungseigenschaft für eine Spannung von 1400 V oder höher zu erfüllen, äquivalent zu der des ersten Beispiels durch den SiC-MOSFET verwendet als Vergleich. Der On-Widerstand stellte in diesem Fall einen extrem hohen Wert von 10,80 mΩcm2 dar und es wurde bestätigt, dass der On-Widerstand und die Durchbruchsspannung gleichzeitig durch das erste Beispiel verbessert wurden.
  • Ein Messergebnis der Kurzschlussfestigkeit des ersten Beispiels wird beschrieben. 10 ist ein Erklärungsdiagramm des Ergebnisses der Kurzschlussfestigkeit des ersten Beispiels. Im Kurzschlussfestigkeitstest wurde die Vorspannung direkt zwischen der Source und dem Drain angelegt und in diesem Zustand wurde die Spannung von Vg = 20 V an die Gate-Elektrode angelegt und es wird bewertet, für wie viele μsec der SiC-MOSFET nicht ausfällt. Die Stromquellenspannung ist auf Vds = 800 V festgelegt und die Temperatur für die Messung ist auf 175°C festgelegt. 10 ist ein Schema einer gemessenen Wellenform in der Kurzschlussfestigkeit. Wie deutlich an dem Ergebnis gezeigt in 10 zu sehen ist, zeigte das Bauelement eine ausreichende Eigenschaft, indem der SiC-MOSFET nicht ausfiel, sogar als der höchste Strom von 250 A durch diesen geleitet wurde, welcher fünfmal höher war als der Nennstrom, und fiel sogar für 15 μsec nicht aus.
  • 11 ist ein Erklärungsdiagramm eines Messergebnisses einer Abschaltfähigkeit des SiC-MOSFET des ersten Beispiels. Wenn die Abschaltfähigkeit des SiC-MOSFET des ersten Beispiels bewertet wurde, wie in 11 gezeigt, war die Spannung zwischen der Source und dem Drain bei 1650 V geklemmt (Vdsclamp in 11) und es wurde bestätigt dass ein Strom von 1,0 A (ein Strom viermal höher als der Nennstrom) bei 150°C ohne einen Ausfall abgeschaltet werden konnte. Daraus kann man sagen, dass der SiC-MOSFET des ersten Beispiels gemäß der vorliegenden Erfindung ein Bauelement ist, welches einen niedrigen On-Widerstand verwirklicht und dessen Kurzschlussfestigkeit und dessen Abschaltfähigkeit extrem hoch sind.
  • Die Fähigkeitseigenschaften des SiC-MOSFETs, welcher zum Vergleich hergestellt wurde, wurden bewertet und die Durchbruchspannung war wie in 8 gezeigt nicht ausreichend und daher wurden als Ergebnis sowohl die Kurzschlussfestigkeit als auch die Abschaltfähigkeit deutlich herabgesetzt verglichen mit denen des Bauelements des ersten Beispiels.
  • Die Bewertung wurde auch für Bauelemente ausgeführt, welche durch ein ähnliches Abscheiden von Schichten auf Oberflächen hergestellt wurden, welche um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 geneigt sind, deren kristallographische Ebenen-Indizes (000-1) waren. Als Ergebnis variierten die Eigenschaften nicht wesentlich und waren exzellent.
  • 13 ist ein Erklärungsdiagramm einer Abschalt-Schalt-Wellenform des SiC-MOSFET des ersten Beispiels, und (a) davon zeigt ein Fähigkeitsergebnis bei Raumtemperatur und (b) davon zeigt ein Messergebnis bei 200°C. 14 ist ein Erklärungsdiagramm einer Anschalt-Schalt-Wellenform des SiC-MOSFETs des ersten Beispiels und (a) davon zeigt ein Messergebnis bei Raumtemperatur und (b) davon zeigt ein Messergebnis bei 200°C.
  • (Zweites Beispiel)
  • Ein zweites Beispiel gemäß der vorliegenden Erfindung wird beschrieben. Das zweite Beispiel wird beschrieben, indem ein Beispiel eines 1200 V/25 A MOSFET hergestellt gemäß demselben Herstellungsverfahren wie dem des ersten Beispiels genommen wird. In dem zweiten Beispiel ist die n-Typ-SiC-Schicht 2, welche Stickstoff bei etwa 1,8 × 1016 cm–3 umfasst, epitaktisch gewachsen, um eine Dicke von etwa 10 μm auf einer Oberfläche geneigt um etwa 4 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 aufzuweisen, dessen kristallographische Ebenen-Indizes (0001) waren. In dem zweiten Beispiel dessen Prozesse und dessen Zellstruktur, welche die Komponenten bildet, sind bis auf die n-Typ-SiC-Schicht 2 alle die gleichen wie die des ersten Beispiels und werden nicht wieder beschrieben.
  • Wie deutlich an dem in 8 gezeigten Ergebnis zu sehen ist, wurde der On-Widerstand des SiC-MOSFET des zweiten Beispiels um etwa 55% verglichen mit dem On-Widerstand des SiC-MOSFETs des ersten Beispiels erhöht, während der On-Widerstand des zweiten Beispiels einen ausreichend niedrigen On-Widerstand zu dem üblichen SiC-MOSFET zeigte. Die Bewertung wurde zudem für Bauelemente durchgeführt, welche durch ähnliches Abscheiden von Schichten auf Oberflächen geneigt um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 hergestellt wurden, dessen kristallographische Ebenen-Indizes (0001) waren. Als Ergebnis variierten die Eigenschaften nicht wesentlich und waren exzellent.
  • (Drittes Beispiel)
  • Ein drittes Beispiel gemäß der vorliegenden Erfindung wird beschrieben. Das dritte Beispiel wird beschrieben, indem ein Beispiel eines 1200 V/25 A MOSFET hergestellt nach demselben Herstellungsverfahren wie das des ersten Beispiels genommen wird. In dem dritten Beispiel wird die n-Typ-SiC-Schicht 2, welche Stickstoff bei etwa 1,8 × 1016 cm–3 umfasst, epitaktisch aufgewachsen, um eine Dicke von etwa 10 μm auf einer Oberfläche geneigt um etwa 4 Grad in Bezug auf die Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 aufzuweisen, dessen kristallographische Ebenen-Indizes (000-1) waren.
  • 12 ist ein Grundriss eines Layouts der p+-Schicht 3 und der Zellen des SiC-MOSFETs des dritten Beispiels. In dem dritten Beispiel ist die n-Typ-SiC-Schicht 2 in einem Streifen-Zell-Struktur ausgestaltet. Daher sind die p+-Schichten 3 angeordnet, um die p+-Schichten 3 miteinander unter Verwendung der Struktur wie in 12 gezeigt zu verbinden. Die p+-Schichten 3 sind miteinander unter der n-Gegenschicht 6 und der p-Basisschicht 4 verbunden. In dem dritten Beispiel sind die Verfahrensschritte zum Bilden der Komponenten außer der n-Typ-SiC-Schicht 2 alle die gleichen wie die im ersten und zweiten Beispiel und werden nicht wieder beschrieben.
  • Wie deutlich an dem in 8 gezeigten Ergebnis zu sehen ist, ist der On-Widerstand des SiC-MOSFET des dritten Beispiels um etwa 10% erhöht verglichen mit dem des SiC-MOSFET des ersten Beispiels, während der SiC-MOSFET eine ausreichend niedrige On-Widerstandseigenschaft und eine hohe Durchbruchspannung zu dem üblichen SiC-MOSFET zeigt.
  • (Viertes Beispiel)
  • Ein viertes Beispiel gemäß der vorliegenden Erfindung wird beschrieben. In dem vierten Beispiel wird ein n-Typ-SiC-Halbleitersubstrat als das Halbleitersubstrat 1 hergestellt. In dem vierten Beispiel wird ein n-Typ-SiC-Halbleitersubstrat 1 mit niedrigem Widerstand, welches Stickstoff als die Verunreinigung bei etwa 2 × 1019 cm–3 umfasst, als das Halbleitersubstrat verwendet. In dem vierten Beispiel wird zum Beispiel eine n-Typ-SiC-Schicht 2, welche Stickstoff bei etwa 1,8 × 1016 cm–3 umfasst, epitaktisch aufgewachsen, um eine Dicke von etwa 10 μm auf einer Oberfläche geneigt um etwa 4 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 aufzuweisen, deren kristallographische Ebenen-Indizes (000-1) sind.
  • Die p+-Schicht (die zweite Halbleiterschicht) 3 wird unter Verwendung eines epitaxialen Verfahrens auf der n-Typ-SiC-Schicht 2 epitaktisch auf dem n-Typ-SiC-Halbleitersubstrat 1 aufgewachsen. Die p+-Schicht 3 weist zum Beispiel eine Breite von 13 μm und eine Tiefe von 0,5 μm auf. Beim Bilden der p+-Schicht 3 wird zum Beispiel Aluminium als das Verunreinigungsion verwendet. Die Dosiermenge für eine Verunreinigungskonzentration auf 1,0 × 1018 cm–3 festgelegt, um die p+-Schicht 3 zu bilden.
  • Beim Bilden der n-Gegenschicht 6 werden ähnlich zum ersten Beispiel Abschnitte der p+-Schicht 3 festgelegt, um miteinander verbunden zu sein (siehe 6). Obwohl eine hexagonale Zellstruktur bei der Herstellung in diesem Beispiel verwendet wird, verursachen quadratische Zellen kein Problem. Die Entfernung zwischen dem p+-Schichten 3, welche nicht miteinander verbunden sind, wird zum Beispiel auf 2 μm festgelegt.
  • Nach dem Bilden der p+-Schicht 3 wird die p-Basisschicht 4 auf der p+-Schicht 3 und der n-Typ-SiC-Schicht 2 gebildet. Die p-Basisschicht 4 wird durch ein epitaxiales Wachstumsverfahren gebildet, um eine Dicke von 0,5 μm aufzuweisen. Aluminium wird als die Verunreinigung zum Bilden der p-Basisschicht 4 verwendet und die Verunreinigungskonzentration wird auf 2,0 × 1016 cm–3 festgelegt.
  • Anschließend werden die n-Gegenschicht 6, die n+-Source-Schicht 7 und die p+-Kontaktschicht 8 selektiv in der p-Basisschicht 4 durch selektives Implantieren von Stickstoffionen in die p-Basisschicht 4 gebildet. Die Konzentration, die Dicke und die Breite der n-Gegenschicht 6 werden festgelegt, um gleich mit denen des ersten Beispiels zu sein. Nach dem selektiven Bilden der n+-Source-Schicht 7 und der p+-Kontaktschicht 8 in der p-Basisschicht 4 wird ein aktiviertes Glühen dafür ausgeführt. Zum Beispiel wird die Wärmebehandlungstemperatur des aktivierten Glühens auf 1620°C festgelegt und die Wärmbehandlungszeitdauer auf 2 Minuten festgelegt.
  • Anschließend wird die Gate-Isolierschicht 9 mit einer Dicke von 100 nm durch Wärmeoxidation gebildet und wird in einer Wasserstoffatmosphäre bei etwa 1000°C geglüht. Eine polykristalline Si-Schicht dotiert mit Phosphor wird als die Gegenelektrode 10 gebildet und ein Strukturieren dafür wird ausgeführt. Die Gate-Elektrode 10 wird durch die Gate-Isolierschicht 9 in zumindest einem Abschnitt in dem freiliegenden Abschnitt der Oberfläche der p-Basisschicht 4 zwischen der n+-Source-Schicht 7 und der n-Gegenschicht 6 angeordnet.
  • Nach dem Bilden der Gate-Elektrode 10 wird ein phosphorhaltiges Glas als eine Schicht mit einer Dicke von 1,0 μm abgeschieden und ein Strukturieren dafür wird ausgeführt. Anschließend wird eine Wärmebehandlung ausgeführt, um die Zwischenisolierschicht 14 zu bilden. Nach dem Bilden der Zwischenisolierschicht 14 wird Aluminium umfassend 1 Prozent Si als eine Schicht mit einer Dicke von 5 μm auf der Oberfläche unter Verwendung eines Sputterverfahrens abgeschieden, um die Source-Elektrode 11 zu bilden.
  • Nickel wird als eine Schicht auf der Rückseite des n-Typ-SiC-Halbleitersubstrats 1 abgeschieden und eine Wärmebehandlung bei 970°C wird dafür ausgeführt. Anschließend wird Ti/Ni/Au als eine Schicht abgeschieden, um die Drain-Elektrode 12 zu bilden. Anschließend wird der SiC-MOSFET des vierten Beispiels nach dem Aufbringen einer Passivierungsschicht auf der Stirnseite fertiggestellt.
  • Wie sich aus dem Messergebnis gezeigt in einer Tabelle gezeigt in 8 ergibt, stellte der On-Widerstand (RonA) einen ausreichend niedrigen Wert von 2,85 mΩcm2 als die elektrischen Eigenschaften des SiC-MOSFET des vierten Beispiels dar, welches wie oben hergestellt wurde. Der SiC-MOSFET des vierten Beispiels zeigte die Durchbruchspannung von 1455 V und zeigte eine ausreichend exzellente Eigenschaft als eine 1200 V-Einstufung.
  • Die Bewertung wurde auch für Bauelemente ausgeführt, welche durch ähnliches Bilden von Schichten auf Oberflächen geneigt um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf die Oberfläche des n-Typ-Halbleitersubstrats 1 hergestellt wurden, deren kristallographische Ebenen-Indizes (000-1) waren. Als Ergebnis variierten die Eigenschaften nicht wesentlich und waren exzellent. Die Chipgröße war 3 mm × 3 mm. Die aktive Fläche war 5,27 mm2. Der Nennstrom war 25 A.
  • (Fünftes Beispiel)
  • Ein fünftes Beispiel gemäß der vorliegenden Erfindung wird beschrieben. Das fühnfte Beispiel wird beschrieben, indem ein Beispiel eines 1200 V/25 A MOSFET hergestellt gemäß dem gleichen Herstellungsverfahren wie das des vierten Beispiels genommen wird. In dem fünften Beispiel wird die n-Typ-SiC-Schicht 2, welche Stickstoff bei etwa 1,8 × 1016 cm–3 umfasst, epitaktisch aufgewachsen, um eine Dicke von etwa 10 μm auf einer Oberfläche geneigt um etwa 4 Grad in Bezug auf eine Oberfläche des n-Typ-Halbleitersubstrats 1 aufzuweisen, dessen kristallographische Ebenen-Indizes (0001) sind. Die anderen Verfahrensschritte sind alle die gleichen wie die des vierten Beispiels.
  • Wie deutlich an dem Ergebnis gezeigt in 8 zu sehen ist, wurde der On-Widerstand des SiC-MOSFET des fünften Beispiels um etwa 50% bezogen auf den On-Widerstand des SiC-MOSFET des vierten Beispiels erhöht, während der On-Widerstand des fünften Beispiels einen ausreichend niedrigen On-Widerstand verglichen mit dem üblichen SiC-MOSFET darstellte. Die Bewertung wurde auch für Bauelemente durchgeführt, welche hergestellt wurden, indem Schichten ähnlich auf Oberflächen geneigt um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf eine Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 abgeschieden wurden, dessen kristallographische Ebenen-Indizes (0001) waren. Als ein Ergebnis variierten die Eigenschaften nicht wesentlich und waren exzellent.
  • Die Bewertung des Schaltverlusts des SiC-MOSFETs wurde ausgeführt, welcher in jedem der ersten bis fünften Beispiele hergestellt wurde. Als Ergebnis wurde bestätigt, dass der Gesamtverlust des Anschalt-Verlusts und des Abschalten jedes SiC-MOS um 60% oder mehr verringert wurde, verglichen mit dem des gleich eingestuften Si-IGBT (1200 V/25 A), wie in 8 gezeigt.
  • In dem ersten bis fünften Beispielen wurden Beispiele beschrieben, bei denen die vorliegende Erfindung auf MOSFETs (SiC-MOSFETs) angewandt wurde. Die vorliegende Erfindung ist aber nicht auf die Anwendung auf den MOSFET eingeschränkt. Die vorliegende Erfindung ist ferner anwendbar auf einen IGBT, welcher ein Halbleitersubstrat eines Leitertyps verschieden von dem des MOSFET verwendet. Obwohl in jedem der Beispiele der erste Leitungstyp auf den n-Typ festgelegt ist und der zweite Leitungstyp auf den p-Typ festgelegt ist, wird die vorliegende Erfindung auch verwirklicht, wenn der erste Leitungstyp auf dem p-Typ festgelegt ist und der zweite Leitungstyp auf dem n-Typ festgelegt ist.
  • Wie beschrieben, ist der MOSFET der vorliegenden Erfindung ein SiC-MOSFET als vertikale Hochspannungshalbleitervorrichtung, welche das n-Typ-SiC-Halbleitersubstrat 1 als Halbleitersubstrat des ersten Leitungstyps, die n-Typ-SiC-Schicht 2 als erste Halbleiterschicht, welche von dem ersten Leitungstyp ist und auf dem n-Typ-SiC-Halbleitersubstrat 1 gebildet ist und dessen Verunreinigungskonzentration niedriger ist als die des n-Typ-SiC-Halbleitersubstrats 1, die p+-Schicht 3 als die zweite Halbleiterschicht, welche von dem zweiten Leitungstyp ist und selektiv auf der Oberfläche der n-Typ-SiC-Schicht 2 gebildet ist und dessen Verunreinigungskonzentration höher ist als die der n-Typ-SiC-Schicht 2, die p-Basisschicht 4 als die Basisschicht des zweiten Leitungstyps, welche auf der n-Typ-SiC-Schicht 2 und der p+-Schicht 3 angeordnet ist, die n+-Source-Schicht 7 als der Erste-Leitungstyp-Source-Bereich, welche selektiv in der Oberflächenschicht der p-Basisschicht 4 gebildet ist, die n-Gegenschicht 6 des ersten Leitungstyps, welche gebildet ist, um die p-Basisschicht 4 von der Oberfläche zu durchdringen und die n-Typ-SiC-Schicht 2 zu erreichen, die Gate-Elektrode 10 als die Gate-Elektrodenschicht, welche durch die Gate-Isolierschicht 9 in zumindest einem Abschnitt in dem freiliegenden Abschnitt der Oberfläche der p-Basisschicht 4 zwischen der n+-Source-Schicht 7 und der n-Gegenschicht 6 angeordnet ist, die Source-Elektrode 11 in gemeinsamen Kontakt mit den Oberflächen der n+-Source-Schicht 7 und der p-Basisschicht 4 und die Drain-Elektrode 12, welche auf der Rückseite des n-Typ-SiC-Halbleitersubstrats 1 angeordnet ist, und ist gekennzeichnet dadurch, dass die Abschnitte der p+-Schicht 3 miteinander in dem Bereich unter der n-Gegenschicht 6 verbunden sind.
  • Gemäß des SiC-MOSFET der Beispiele gemäß der vorliegenden Erfindung wird kein hohes elektrisches Feld an die Gate-Isolierschicht 9 und den n-Gegenschichtbereich 6 angelegt, wenn eine hohe Spannung zwischen der Source und dem Drain (die Source ist bei 0 V und eine positive Spannung wird an den Drain angelegt) angelegt, sogar in einem Fall, bei dem die Verunreinigungskonzentration des Bereichs für die n-Typ-SiC-Schicht 2 und der n-Gegenschicht 6 deutlich erhöht ist und dadurch der On-Widerstand ausreichend reduziert ist, oder sogar in einem Fall, bei dem die Entfernungen zwischen den p+-Schichten 3 und zwischen der p-Basisschicht 4 erhöht werden und dadurch der On-Widerstand ausreichend verringert wird.
  • Als Ergebnis ist die Vorrichtung ausgestaltet, so dass die Sperrschicht dazu neigt vergrößert zu werden, sogar wenn die Verunreinigungskonzentration des Bereichs für die n-Typ-SiC-Schicht 2 und die n-Gegenschicht 6 festgelegt ist höher zu sein als die des herkömmlichen MOSFETs und daher der On-Widerstand verringert werden kann, wobei die ausreichende Durchbruchspannung beibehalten wird, indem die Entfernungen zwischen den p+-Schichten 3 und zwischen den p-Basisschichten 4 erhöht werden.
  • Wie beschrieben, gemäß dem SiC-MOSFET (oder der IGBT-Struktur) der Beispiele gemäß der vorliegenden Erfindung, nutzt der vertikale SiC-MOSFET, welcher SiC als das Halbleitermaterial verwendet, den niedrigen On-Widerstand und die Zuverlässigkeit davon kann verbessert werden, indem der Ausfall der Oxidschicht, welche die Gate-Elektrode 10 bildet, verhindert wird, sogar wenn eine hohe Spannung daran angelegt wird.
  • Wenn die p-Basisschicht 4 der Beispiele gemäß der vorliegenden Erfindung unter Verwendung eines epitaxialen Wachstumsverfahrens gebildet wird, kann die Oberfläche eben im Wesentlichen ohne eine Rauigkeit hergestellt werden und daher wird die Beweglichkeit in dem MOSFET-Abschnitt der Oberfläche erheblich erhöht. Als Ergebnis kann der On-Widerstand weiter verringert werden.
  • Wenn das Halbleitermaterial Siliziumcarbid ist, kann durch Festlegen einer Oberfläche, um parallel zu (oder geneigt um einen Winkel innerhalb von 10 Grad diesbezüglich) einer Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 zu sein, deren kristallographische Ebenen-Indizes (000-1) sind, oder durch Festlegen einer Oberfläche, um parallel zu (oder geneigt um einen Winkel innerhalb von 10 Grad diesbezüglich) einer Oberfläche des n-Typ-SiC-Halbleitersubstrats 1 zu sein, dessen kristallographische Ebenen-Indizes (0001) sind, die Grenzflächenzustandsdichte der Grenzfläche zwischen der Gate-Isolierschicht 9 und dem Halbleiter verringert werden und daher kann die Beweglichkeit in dem MOSFET-Abschnitt weiter verbessert werden. Als Ergebnis kann der On-Widerstand extrem reduziert werden.
  • Wie beschrieben, ermöglicht gemäß der vorliegenden Erfindung lediglich ein Wechseln der Maske, wenn die p+-Schicht 3 auf der Oberfläche der n-Aufschlagsschicht 6 durch Ionenimplantation gebildet wird, den Abschnitten der p+-Schicht 3, welche die zweite Halbleiterschicht ist, miteinander verbunden zu sein. Dabei kann erwartet werden, dass das Bauelement weitgehend als ein MOSFET und ein IGBT angewendet wird, welches im Stande ist eine hohe Widerstandsfähigkeit mit einem niedrigen On-Widerstand und einem hohen Geschwindigkeitsschalten aufweist, wobei eine ausreichende Durchbruchspannung beibehalten wird, ungeachtet der Kristallebenenrichtung des Substrats ohne eine Erhöhung der Kosten zu erzeugen. Die Beispiele können ähnlich verwirklicht werden, wenn der Leitungstyp (der n-Typ oder der p-Typ) von jeder der Halbleiterschichten oder der Halbleiterbereiche umgekehrt wird.
  • Die Beispiele wurden unter der Annahme beschrieben, dass das Bauelement ein MOSFET ist, dessen Halbleitersubstrat vom n-Typ ist. Die gleiche Wirkung kann jedoch auch für einen IGBT erreicht werden. Wenn die vorliegende Erfindung auf einem IGBT angewandt wird, wird lediglich eine p-Typ-Kollektorschicht auf der Rückseite des Substrats unter Verwendung eines Verfahrens wie zum Beispiel epitaxiales Wachstum oder Ionenimplantation gebildet. Wenn der MOSFET der vorliegenden Erfindung auf einem IBGT angewandt wird, wird lediglich der Leitungstyp des n-Typ-SiC-Halbleitersubstrats 1 als das Halbleitersubstrat von dem n-Typ zu dem p-Typ geändert oder die p-Typ-Kollektorschicht wird lediglich auf der Rückseite des n-Typ-Substrats gebildet. Gemäß dem SiC-MOSFET (oder der IGBT-Struktur) der Beispiele gemäß der vorliegenden Erfindung kann der vertikale MOSFET, die IGBT-Struktur und ein einfaches Herstellungsverfahren davon bereitgestellt werden.
  • INDUSTRIELLE ANWENDBARKEIT
  • Wie beschrieben, sind die vertikale Hochspannungshalbleitervorrichtung und das Herstellungsverfahren der vertikalen Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung nützlich für eine Leistungshalbleitervorrichtung, welche in einer Leistungsumwandlungsvorrichtung wie zum Beispiel einem Motorsteuerungswechselrichter oder einer unterbrechungsfreien Stromversorgung (UPS) verwendet wird.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    2
    erste Halbleiterschicht
    3
    p+-Schicht
    4
    p-Basisschicht
    6
    n-Gegenschicht
    7
    n+-Source-Schicht
    8
    p+-Kontaktschicht
    9
    Gate-Isolierschicht
    10
    Gate-Elektrode
    11
    Source-Elektrode
    12
    Drain-Elektrode
    13
    Verbindungsabschnitt

Claims (6)

  1. Vertikale Hochspannungshalbleitervorrichtung umfassend: ein Halbleitersubstrat (1) eines ersten Leitungstyps; eine erste Halbleiterschicht (2) des ersten Leitungstyps, welche auf dem Halbleitersubstrat (1) gebildet ist und eine Verunreinigungskonzentration niedriger als die des Halbleitersubstrats (1) aufweist; eine zweite Halbleiterschicht (3) eines zweiten Leitungstyps, welche selektiv auf einer Oberfläche der ersten Halbleiterschicht (2) gebildet ist und eine Verunreinigungskonzentration höher als die der ersten Halbleiterschicht (2) aufweist; eine Basisschicht (4) des zweiten Leitungstyps, welche auf der ersten Halbleiterschicht (2) und der zweiten Halbleiterschicht (3) angeordnet ist; einen Ersten-Leitungstyp-Source-Bereich (7), welcher selektiv in einer Oberflächenschicht der Basisschicht (4) gebildet ist; eine n-Gegenschicht (6) des ersten Leitungstyps, welche ausgebildet ist die Basisschicht (4) von einer Oberfläche zu durchdringen und die erste Halbleiterschicht (2) zu erreichen; eine Gate-Elektrodenschicht (10), welche durch eine Gate-Isolierschicht (9) in zumindest einem Abschnitt eines freiliegenden Abschnitts einer Oberfläche der Basisschicht (4) zwischen dem Source-Bereich (7) und der n-Gegenschicht (6) angeordnet ist; eine Source-Elektrode (11) in gemeinsamen Kontakt mit Oberflächen des Source-Bereichs (7) und der Basisschicht (4); und eine Drain-Elektrode (12), welche auf einer Rückseite des Halbleitersubstrats (1) angeordnet ist, wobei Abschnitte der zweiten Halbleiterschicht (3) miteinander in Bereichen unter den n-Gegenschichten (6) verbunden sind.
  2. Vertikale Hochspannungshalbleitervorrichtung nach Anspruch 1, wobei Abschnitte in denen jeweils die Abschnitte der zweiten Halbleiterschicht miteinander in Bereichen unter den n-Gegenschichten (6) verbunden sind, von pn-Übergängen, welche durch die Basisschichten (4) und die n-Gegenschichten (6) gebildet sind, getrennt sind.
  3. Vertikale Hochspannungshalbleitervorrichtung nach Anspruch 1 oder 2, wobei ein Halbleitermaterial des Halbleitersubstrats (1) Siliziumcarbid ist.
  4. Vertikale Hochspannungshalbleitervorrichtung nach Anspruch 3, wobei die kristallographischen Ebenen-Indizes des Halbleitersubstrats (1) eine Oberfläche parallel zu, oder um einen Winkel innerhalb von 10 Grad diesbezüglich geneigt, einer Oberfläche ist, deren kristallographische Ebenen-Indizes (000-1) sind.
  5. Vertikale Hochspannungshalbleitervorrichtung nach Anspruch 4, wobei die kristallographischen Ebenen-Indizes des Halbleitersubstrats (1) eine Oberfläche parallel zu, oder um einen Winkel innerhalb von 10 Grad diesbezüglich geneigt, einer Oberfläche ist, deren kristallographische Ebenen-Indizes (0001) sind.
  6. Herstellungsverfahren einer vertikalen Hochspannungshalbleitervorrichtung umfassend: Bilden einer ersten Halbleiterschicht (2) auf einem Halbleitersubstrats (1) eines ersten Leitungstyps, welche eine Verunreinigungskonzentration niedriger als die des Halbleitersubstrats (1) aufweist; selektives Bilden einer zweiten Halbleiterschicht (3) eines zweiten Leitungstyps, welche eine Verunreinigungskonzentration höher als die der ersten Halbleiterschicht (2) aufweist, auf einer Oberfläche der ersten Halbleiterschicht (2) und unter Verwendung eines Ionenimplantationsverfahrens; Bilden einer Basisschicht (4) des zweiten Leitungstyps auf der ersten Halbleiterschicht (2) der zweiten Halbleiterschicht (3) unter Verwendung eines epitaxialen Wachstumsverfahrens; und selektives Bilden eines Ersten-Leitungstyp-Source-Bereichs (7) in einer Oberflächenschicht der Basisschicht (4) und Bilden einer n-Gegenschicht (6) des ersten Leitungstyps, welche die Basisschicht (4) von einer Oberfläche durchdringt und die erste Leitungsschicht (2) erreicht, unter Verwendung eines Ionenimplantationsverfahrens, wobei das Bilden der zweiten Halbleiterschicht (3) ein Bilden der zweiten Halbleiterschicht (3) umfasst, so dass Abschnitte der zweiten Halbleiterschicht (3) miteinander in Bereichen unter den n-Gegenschichten (6) verbunden sind.
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