DE112013000785B4 - Empfänger und Sender-Empfängerarchitekturen und Verfahren zum Demodulieren und Übertragen von Phasenumtastungssignalen - Google Patents

Empfänger und Sender-Empfängerarchitekturen und Verfahren zum Demodulieren und Übertragen von Phasenumtastungssignalen Download PDF

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Abstract

Ein Empfänger, der folgendes aufweist: einen ersten injektionssynchronisierten Oszillator (ILO) (110, 216) mit einem ersten Eingang, der konfiguriert ist, um ein binäres Phasenumtastungssignal (BPSK-Signal) (102, 206) zu empfangen, und einen zweiten Eingang, der konfiguriert ist, um ein erstes Referenzfrequenzsignal zu empfangen; einen zweiten injektionssynchronisierten Oszillator (ILO) (112, 218) mit einem dritten Eingang, der konfiguriert ist, um das BPSK-Signal (102, 206) zu empfangen, und einen vierten Eingang, der konfiguriert ist, um ein zweites Referenzfrequenzsignal zu empfangen; eine erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202), die mit dem zweiten Eingang des ersten ILO (110, 216) gekoppelt ist, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) konfiguriert ist, um das erste Referenzfrequenzsignal zu erzeugen; und eine zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204), die mit dem vierten Eingang des zweiten ILO (112, 218) gekoppelt ist, wobei die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) konfiguriert ist, um das zweite Referenzfrequenzsignal zu erzeugen; einen Mischer (128, 230), der mit dem ersten ILO (110, 216) und dem zweiten ILO gekoppelt (112, 218) ist; und eine Zustandsmaschine (finite state machine) (118, 220), die mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) gekoppelt ist.

Description

  • Querverweis zu verwandten Anwendungen
  • Diese Anmeldung ist eine internationale Anmeldung, die die Priorität der US Patentanmeldung 13/754,819, eingereicht am 30. Januar 2013, der US Patentanmeldung Nr. 13/754,841, eingereicht am 30. Januar 2013 und der US Patentanmeldung Nr. 13/754,853, eingereicht am 30. Januar 2013, beansprucht, die wiederum alle die Priorität der US Provisional Patent Anmeldung Nr. 61/593,221, eingereicht am 31. January 2012 und der US. Provisional Patent Anmeldung No. 61/615,169, eingereicht am 23. März 2012, beanspruchen, die alle integraler Bestandteil dieser Anmeldung durch Verweis auf ihre Gesamtheit sind.
  • Gebiet der Erfindung
  • Ausführungsbeispiele der vorliegenden Erfindung beziehen sich im Allgemeinen auf Kommunikationssysteme und Verfahren, und insbesondere auf einen Empfänger und Sender-Empfängerarchitekturen und Verfahren zum Empfangen und Senden von Binärphasenumtastungssignalen (”BPSK”) und gegebenenfalls Quadraturphasenumtastungssignalen (”QPSK”).
  • Stand der Technik
  • Jüngste Forschritte in integrierten Hochgeschwindigkeitsschaltungstechnologien erlauben verschiedene innovative und vielseitigen Anwendungen durch eine Ultraniedrigleistungsfunkverbindung wie Netzsensornetzwerk, Fernindustrieüberwachung und einer implantierbaren medizinischen Vorrichtung. Zum drahtlosen Datenzugriff ist das Modulationsschema kritisch angepasst an die Verbindungsqualitäten in Form von Bitgeschwindigkeit und Bitfehlerrate.
  • Aus der US 2006/0 023 809 A1 ist ein Phasenumtastungssignal(PBSK)-Empfänger bestehend aus zwei injektionssynchronisierten Oszillatoren bekannt. Dieses System zur Demodulation von PBSK-Signalen erzielt einen Vorteil aus den Effekten den die Sperrung der Schwingkreise durch Superharmonic Injektions zusammen mit den Interferenzerscheinungen erzeugen und betrifft insbesondere ein Demodulationssystem das dazu ausgebildet ist, eine gegenseitige Sperrung der Schwingkreise zu verhindern.
  • Die US 6 317 008 B1 zeigt eine Taktrückgewinnung unter Verwendung eines abgestimmten Injektionsschwingkreises. Hierbei wird ein Abstimmungssignal in einen LC-Schwingkreis-Oszillator eingespielt, beispielsweise durch eine Impedanz (entweder reaktiv, induktiv, kapazitiv und/oder resistiv) zum Abstimmen der Phase und/oder Frequenz des LC-Schwingungskreis-Oszillator.
  • Aus der US 6 236 848 B1 ist eine Empfänger integrierte Schaltung für ein Mobiltelefon bekannt. Eine Empfangs-Integrierte Schaltung für ein Mobiltelefon enthält einen variablen Leistungsverstärker zur Verstärkung eines empfangenen Signals mit einer variablen Verstärkung, einen Tiefpassfilter für die Dämpfung harmonischer Komponenten eines Signalverstärkers durch den variablen Leistungsverstärker und einen QPSK Demodulator (quadri-phase-shift-keying).
  • Die US 6 125 136 A zeigt ein Verfahren und eine Vorrichtung zur Demodulation von Trellis-codierten Direktsequenz-Spreizspektrum-Kommunikationssignalen. Hierbei wird ein übertragenes QPSK Signal empfangen und das BPSK Entspreizen erfolgt durch das QPSK Signal.
  • Des Weiteren zeigt die US 2006/0 256 895 A1 eine Vorrichtung zur Kompensation der Phasenfehlanpassung in einem QPSK-Demodulator.
  • Schließlich ist aus der JP H09-64 925 A ein Datenübertragungssystem zur Erhöhung der Übertragungsdatenkapazität in dem Fall der Verwendung von Faltungscodierung/Maximum-Likelihood-Decodierverarbeitung bekannt.
  • Phasenumtastung (”PSK”), speziell Binärphasenumtastung (”BPSK”) und Quadraturphasenumtastung (”QPSK”) hat eine breite Anwendungspalette digitaler Modulationsschema in drahtlosen Systemen, wie IEEE 802.15.4, Global Positioning System (”GPS”), IEEE 802.11 (”Wifi”) Systeme und medizinische Telemetrie. Diese Technik stellt digitale Bits durch Verschieben der Phase der Trägersignale dar. Unter ähnlicher Bandbreitenbelegung sind PSK-Signale robuster bei Rauschen verglichen mit Amplitudenumtastung-(”ASK”) oder Frequenzumtastung-(”FSK”)Modulationsarten.
  • Das Demodulieren eines PSK-Signals erfordert üblicherweise kohärente Detektion und Synchronisation, die durch eine Trägerrückgewinnungsschaltung wie eine COSTAS Schleife erreicht wird. Aufgrund ihrer Komplexität ist jedoch der Raum zur Stromverbrauchsminderung derr COSTAS Schleife begrenzt. Dies hat zu einer Sackgasse bei Weiterentwicklungen geführt. Dementsprechend werden größere Weiterentwicklungen benötigt und wären von erheblichem Nutzen.
  • Kurze Zusammenfassung
  • Ein Empfänger und Sender-Empfänger (Transceiver) werden beschrieben. Ein Empfänger schließt einen ersten injektionssynchronisierten Oszillator ein mit einem ersten Eingang, konfiguriert zum Empfangen eines BPSK-Signals, und einem zweiten Eingang, konfiguriert zum Empfangen einer ersten Referenzfrequenz. Der Empfänger schließt des Weiteren einen zweiten injektionssynchronisierten Oszillator mit einem dritten Eingang ein, konfiguriert zum Empfangen des BPSK-Signals und einem vierten Eingang, konfiguriert zum Empfangen einer zweiten Referenzfrequenz. Ferner weist der Empfänger eine erste Phasenregelschleife (Phasenregelkreis) gekoppelt mit dem zweiten Eingang des ersten injektionssynchronisierten Oszillators auf. Die erste Phasenregelschleife ist zum Erzeugen der ersten Referenzfrequenz konfiguriert. Und eine zweite Phasenregelschleife ist mit dem vierten Eingang des zweiten injektionssynchronisierten Oszillators gekoppelt. Die zweite Phasenregelschleife ist zum Erzeugen der zweiten Referenzfrequenz konfiguriert.
  • Ein Empfänger umfasst einen Filter, konfiguriert zum Empfangen eines Quadraturphasenumtastungssignals (”QPSK”). Ferner umfasst der Empfänger einen Verstärker, der mit dem Filter gekoppelt ist. Und einen QPSK-Zerlegungsfilter, der mit dem Verstärker gekoppelt ist. Das QPSK-Zerlegungsfilter ist konfiguriert zum Erzeugen eines ersten BPSK-Signals basierend auf dem QPSK-Signal und eines zweiten BPSK-Signals basierend auf dem QPSK-Signal.
  • Ein Sender-Empfänger umfasst einen ersten injektionssynchronisierten Oszillator mit einem ersten Eingang, konfiguriert zum Empfangen eines Binärphasenumtastungssignals (”BPSK”) und einem zweiten Eingang, konfiguriert zum Empfangen einer ersten Referenzfrequenz. Der erste injektionssynchronisierte Oszillator ist konfiguriert zum Erzeugen eines ersten injektionssynchronisierten Oszillatorausgangs. Ein zweiter injektionssynchronisierter Oszillator hat einen dritten Eingang, konfiguriert zum Empfangen des BPSK-Signals und einen vierten Eingang, konfiguriert zum Empfangen einer zweiten Referenzfrequenz. Der zweite injektionssynchronisierte Oszillator ist konfiguriert zum Erzeugen eines zweiten injektionssynchronisierten Oszillatorausgangs. Der Sender-Empfänger umfasst auch eine erste Phasenregelschleife, die mit dem zweiten Eingang des ersten Injektionssynchronisierten Oszillators gekoppelt ist. Die erste Phasenregelschleife ist zum Erzeugen der ersten Referenzfrequenz konfiguriert. Ferner umfasst der Sender-Empfänger eine zweite Phasenregelschleife, die mit dem vierten Eingang des zweiten injektionssynchronisierten Oszillators gekoppelt ist. Die zweite Phasenregelschleife ist zum Erzeugen der zweiten Referenzfrequenz konfiguriert. Der Sender-Empfänger umfasst einen Mischer, konfiguriert zum Empfangen der Ausgabe der ersten Phasenregelschleife und konfiguriert zum Empfangen der Ausgabe des zweiten injektionssynchronisierten Oszillators. Der Mischer ist auch zum Erzeugen eines Trägerfrequenzsignals basierend auf der ersten injektionssynchronisierten Oszillator-Ausgabe und der zweiten injektionssynchronisierten Oszillator-Ausgabe konfiguriert. Und der Transceiver umfasst einen Modulator, konfiguriert zum Empfangen des Trägerfrequenzsignals.
  • Andere Merkmale und Vorteile der Ausführungsbeispiele der vorliegenden Erfindung werden aus den beigefügten Zeichnungen und aus der folgenden detaillierten Beschreibung abgeleitet.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, die in dieser Beschreibung aufgenommen sind, illustrieren eine oder mehrere exemplarische Ausführungsformen der Erfindung die hierin offenbart wird und, zusammen mit der detaillierten Beschreibung, dienen diese zur Erläuterung der Prinzipen und Ausführungsimplementierungen dieser Erfindungen. Ein Fachmann wird verstehen, dass die Zeichnungen nur illustrativ sind, und dass das darin dargestellte basierend auf dem Text der Beschreibung und dem Geist und Rahmen der technischen Lehre angepasst werden kann.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen auf gleiche Bezugszeichen in der Beschreibung.
  • 1 zeigt ein Blockschaltbild einer Empfängerarchitektur mit Phasenregelschleife entsprechend einer Ausführungsform;
  • 2 zeigt ein Blockschaltbild einer Empfängerarchitektur mit Frequenzregelschleife entsprechend einer Ausführungsform;
  • 3 zeigt ein Blockschaltbild einer injektionssynchronisierten Schleifenregelschaltung entsprechend einer Ausführungsform;
  • 4 zeigt ein Blockschaltbild einer injektionssynchronisierten Schleifenregelschaltung mit mehreren Frequenzteilern entsprechend einer Ausführungsform;
  • 5 zeigt ein Blockschaltbild eines injektionssynchronisierten Oszillators entsprechend einer Ausführungsform;
  • 6 zeigt ein Verfahren zur Implementierung einer Zustandsmaschine (finite state machine) entsprechend einer Ausführungsform;
  • 7 zeigt ein Blockschaltbild einer Empfängerarchitektur zur Verarbeitung eines QPSK-Signals entsprechend einer Ausführungsform;
  • 8 zeigt ein Blockschaltbild eines QPSK-Zerlegungsfilters entsprechend einer Ausführungsform;
  • 9 zeigt ein Blockschaltbild eines QPSK-Zerlegungsfilters mit einer Schalter Regelungsschaltung entsprechend einer Ausführungsform;
  • 10 zeigt ein Blockschaltbild einer Empfänger-Architektur mit einem QPSK-Interlacing-Filter entsprechend einer Ausführungsform;
  • 11 zeigt ist ein Blockschaltbild eines QPSK-Interlacing-Filters entsprechend einer Ausführungsform;
  • 12 zeigt ein Blockschaltbild eines QPSK-Interlacing-Filters mit Schalter Regelungsschaltungen entsprechend einer Ausführungsform; und
  • 13 zeigt ein Blockschaltbild einer Sende-/Empfangsarchitektur entsprechend einer Ausführungsform.
  • Detaillierte Beschreibung
  • Der gewöhnlichen Fachmann wird verstehen, dass die folgende detaillierte Beschreibung nur illustrierend ist und nicht dazu bestimmt ist in irgendeiner Weise zu limitieren. Andere Ausführungsformen der vorliegenden Erfindungen können dem Fachmann von selbst ersichtlich sein mit dem Nutzen dieser Offenlegung und den darin vorhergesehenen Lehren. Nun wird im Detail zu Ausführungsrealisierungen der vorliegenden Erfindungen Bezug genommen, wie in den beigefügten Zeichnungen dargestellt.
  • Im Interesse der Klarheit werden nicht alle Routinemerkmale der beschriebenen exemplarischen Implementierungen gezeigt und beschrieben. Es wird natürlich erkannt werden, dass bei der Entwicklung jeder solcher aktuellen Implementierung, zahlreiche implementierungsspezifischen Entscheidungen durchgeführt werden müssen, um die spezifischen Ziele des Entwicklers zu erreichen, wie Übereinstimmung mit Regulatorien, Sicherheit, Soziales, Umwelt, der Gesundheit und unternehmensbezogenen Bedingungen, und dass diese spezifischen Ziele, variieren von einer Implementierung zu einer anderen und von einem Entwickler zu einem anderen.
  • Ausführungsformen der vorliegenden Offenbarung beziehen sich im Allgemeinen auf Kommunikationssysteme und Methoden, wie, aber nicht darauf beschränkt, auf drahtlose und optische Kommunikationssysteme, und insbesondere auf eine Empfängerarchitektur und Verfahren zum Empfangen von Binärphasenumtastungssignalen (”BPSK”) und gegebenenfalls Quadraturphasenumtastungssignalen (”QPSK”).
  • Bezug nehmend auf die Figuren, zeigt 1 ein Blockschaltbild einer Empfängerarchitektur 100 zur Verwendung in einem Empfänger gemäß einer Ausführungsform. Gemäß der Ausführungsform nach 1 ist ein Filter 104 konfiguriert, um ein BPSK-Signal 102 mit einer Trägerfrequenz (fc) zu empfangen. Bei einer Ausführungsform soll eine Trägerfrequenz bei einer Frequenz in einem Bereich einschließlich 800 Megahertz (”Mhz”) bis einschließlich 6 Gigahertz (”Ghz”) liegen. Ein Fachmann würde verstehen, dass ein BPSK-Signal mit anderen Frequenzen unter Verwendung von Techniken aus dem Stand der Technik verwendet werden könnte. Bei einer Ausführungsform kann ein BPSK-Signal 102 von einer Antenne und/oder einem Schaltkreis sein, einschließlich aber nicht darauf beschränkt, eine oder mehrere Komponenten aus dem Stand der Technik, um zu empfangen, verstärken, formen, oder auf eine andere Art ein Signal zu empfangen, das sich durch ein Medium, aber nicht darauf begrenzt, wie Leiter, Luft und Glas, wie ein Glasfaserkabel, ausbreitet. Filter 104 kann ein Bandpassfilter, ein Tiefpassfilter, Hochpassfilter oder eine Kombination daraus sein. Gemäß einer Ausführungsform kann ein Filter 104 unter Verwendung eines oder mehrerer diskreter Bauteile wie Widerständen, Kondensatoren und Induktoren; aktiver Bauteile wie Transistoren und Operationsverstärkern; einem digitalen Signalprozessor; einem feldprogrammierbarem Gatearray (”FPGA”); einer anwendungsspezifischen integrierten Schaltung (”ASIC”); und anderen Schaltungen zum Filtern eines Signals implementiert werden. Ein Filter 104 ist konfiguriert, um eine Bandbreite zum Auswählen des Frequenzbereich des gewünschten Signals zu haben und um Rauschen oder unerwünschte Teile des Signals zu minimieren, unter Verwendung von Techniken, einschließlich der aus dem Stand der Technik bekannten.
  • Bei einer Ausführungsform, wird ein BPSK-Signal 102 mit einem Filter 104 gefiltert, konfiguriert als ein Bandpassfilter (”BPF”), der das Signalband auf eine Trägerfrequenz (fc) zentriert. Bei einer ist ein Filter 104 konfiguriert, um ein auf eine Trägerfrequenz zentriertes Signalband auszuwählen, durch Reduzieren der Amplitude eines Signals bei Frequenzen außerhalb des Signalbandes, Entfernen von Frequenzen eines Signals, aufheben von Frequenzen oder einem Teil eines Signals, oder mit anderen Techniken, wie denjenigen, die aus dem Stand der Technik bekannt sind, um ein auf eine Trägerfrequenz zentriertes Signalband auszuwählen. Ein Filter 104 ist zum Erzeugen eines gefilterten BPSK-Signals 105 konfiguriert. Entsprechend der in 1 dargestellten Ausführungsform ist der Filter 104 mit einem Verstärker 106 gekoppelt. Ein Verstärker 106 umfasst, ist aber nicht darauf beschränkt, ein oder mehrere Bauteile zur Erhöhung der Amplitude eines Signals, wie aus dem Stand der Technik bekannt. Die Bauteile umfassen, sind jedoch darauf nicht beschränkt, ein oder mehrere Transistoren, einen Widerstand, einen Kondensator, einen Induktor, einen Operationsverstärker, integrierte Schaltung oder eine andere Vorrichtung zur Formung oder Verarbeitung eines Signals. Der Verstärker ist so konfiguriert ist, dass er eine Verstärkung hat. Für einige Ausführungsformen, ist die Verstärkung des Verstärkers auf einen Wert eingestellt, so dass der Verstärker ein verstärktes Ausgangssignal innerhalb eines Bereichs erzeugt, um einen richtigen Betrieb einer nächsten Stufe in der Empfängerarchitektur 100 sicherzustellen. Entsprechend einiger Ausführungsformen ist der Verstärker 106 konfiguriert, um eine variable Verstärkung zu haben unter Verwendung von Techniken wie jener aus dem Stand der Technik. Die Verstärkung des Verstärkers 106, kann auf einem oder mehreren BPSK-Signalen 102, gefilterten BPSK-Signalen 105, einem verstärkten BPSK-Signal 108 und anderen Signalen unter Verwendung von Techniken aus dem Stand der Technik basieren. Einige Ausführungsformen umfassen einen Verstärker 106, der eine oder mehrere Stufen der Verstärkung mit Techniken, wie jene aus dem Stand der Technik, verwendet.
  • Entsprechend der in 1 dargestellten Ausführungsform wird ein BPSK-Signal 102 durch einen Verstärker 106 verstärkt, als ein rauscharmer Verstärker (”LNA”) konfiguriert. Ein LNA, bei einer Ausführungsform, ist konfiguriert, um das Einführen von Rauschen in dem Signalpfad zu minimieren. Bei einer Ausführungsform ist der LNA konfiguriert, um eine Rauschzahl in einem Bereich von einschließlich 1 Dezibel (”dB”) bis einschließlich 5 dB zu haben. Bei einer Ausführungsform umfasst ein Verstärker 106 einen LNA als eine von mehreren Stufen der Verstärkung. Entsprechend der in 1 dargestellten Ausführungsform ist der Verstärker 106 mit zwei injektionssynchronisierten Oszillatoren (”ILO”) gekoppelt, einem ersten injektionssynchronisierten Oszillator (”ILO1”) 110 und einem zweiten injektionssynchronisierten Oszillator (”ILO2”) 112. Die beiden injektionssynchronisierten Oszillatoren (ILOs) werden verwendet, um eine BPSK Signal zu einem ASK Signal zu transformieren. Gemäß einiger Ausführungsformen kann ein Verstärker 106 mit einem ILO1 110 und ILO2 112 durch einen, wie aus dem Stand der Technik bekannten, Leistungsteiler gekoppelt werden.
  • Bei einer anderen Ausführungsform ist ein Verstärker 106 ein Differenzverstärker mit einem Paar von differenziellen Eingängen und einem Paar differenzieller Ausgänge, unter Verwendung von aus dem Stand der Technik bekannter Techniken. Für solch eine Ausführungsform ist ein positiver Ausgang eines Verstärkers 106 als Differentialverstärker konfiguriert, gekoppelt mit einer ILO1 110 und ein negativer Ausgang des Verstärkers 106 ist gekoppelt mit einer ILO2 112 ohne Verwendung eines Leistungsteilers. Alternativ ist ein positiver Ausgang eines Verstärkers 106 als Differentialverstärker konfiguriert, gekoppelt mit ILO2 112 und ein negativer Ausgang des Verstärkers 106 ist gekoppelt mit einer ILO1 110. Bei einer Ausführungsform ist der Verstärker 106 mit Wechselstrom (”AC”) betrieben und durch einen Kondensator mit einem ILO1 110 gekoppelt. Ebenso wird der Verstärker 106 mit Wechselstrom (”AC”) betrieben und durch einen Kondensator mit einem ILO2 111 gekoppelt, entsprechend einer Ausführungsform.
  • Das bei einer Trägerfrequenz fc verstärkte BPSK-Signal 108, gemäß einer Ausführungsform, wird zu zwei ILOs zugeführt, wobei jeder der zwei ILOs durch eine Phasenregelschleife (”PLL”) geregelt wird. Gemäß einem Ausführungsbeispiel kann ein PLL als eine analoge Phasenregelschleife, digitale Phasenregelschleife oder als ein anderer Typ einer Phasenregelschleife implementiert werden. Gemäß einer Ausführungsform ist eine erste Phasenregelschleife (”PLL1”) 114 gekoppelt mit einem ILO1 110 und eine zweite Phasenregelschleife (”PLL2”) 116 ist gekoppelt mit einem ILO2 112. Gemäß einer Ausführungsform sind die zwei PLLs so konfiguriert, um eine Anfangsfrequenz von ILO1 bei fc/2 + Δf und eine Anfangsfrequenz von ILO2 bei fc/2 – Δf anzunehmen. Für eine Ausführungsform wird ein Frequenzversatz Δf basierend auf einer Datenrate und anderen Empfängerspezifikationen gesetzt. Bei einer Ausführungsform kann ein Δf in einem Bereich einschließlich 1/2 bis einschließlich 1/8 einer Datenrate eines BPSK-Signals 102 sein. Beispielsweise und nicht limitierend ist der Empfänger konfiguriert zum Empfangen eines BPSK-Signals mit einer Datenrate von 16-Megabit pro Sekunde (”mbps”) mit einem Δf in einem Bereich einschließlich 2 Mhz bis zu und einschließlich 8 Mhz. Ein Fachmann würde verstehen, dass ein Frequenzversatz Δf bei anderen Werten eingestellt werden kann, um eine gewünschte Leistung eines Empfängers zu erreichen. Entsprechend einer Ausführungsform wird ein verstärktes BPSK-Signal 108 mit einer Trägerfrequenz von fc, das durch ILO1 110 und ILO2 112 empfangen wird, verursachen, dass ILO1 110 und ILO2 112 ihre Anfangsfrequenzen wieder sperren, die durch ihre jeweiligen PLLs auf eine Frequenz fc/2 gesetzt sind.
  • Entsprechend einer in 1 gezeigten Ausführungsform ist PLL1 114 gekoppelt mit dem Ausgang von ILO1 120 und PLL2 116 gekoppelt mit dem Ausgang von ILO2. PLL1 114 ist konfiguriert zum Verwenden eines ILO1 Ausgangs 120 als Teil einer Rückkopplungsschleife um den Betrieb der PLL 114 auf Basis des ILO1 Ausgangs 120 zu justieren. PLL2 116 ist konfiguriert, um ein Signal zu verwenden, das auf einem Ausgang von ILO2 122 als Teil einer Rückkopplungsschleife empfangen wird, um den Betrieb der PLL2 116 auf der Basis des Ausgangs von ILO2 122 zu justieren. Die Verwendung des ILO1 Ausgangs 120 in einer Rückkopplungsschleife führt dazu, dass PLL1 114 und ILO1 110 als geschlossenes Schleifensteuersystem bei einer Ausführungsform arbeiten, so dass ILO1 110 eine genauere Kanalauswahl aufweist und eine Interferenz, verursacht durch einen benachbarten Kanal, zurückweist. Die Verwendung des ILO2 Ausgangs 122 in einer Rückkopplungsschleife führt dazu, dass auch PLL 116 und ILO2 110 als geschlossenes Schleifensteuersystem arbeiten, so dass, bei einer Ausführungsform ILO2 112 eine genauere Kanalauswahl aufweist und eine Interferenz, verursacht durch einen benachbarten Kanal, zurückweist. Die Verwendung einer Rückkopplungsschleife und eines PLL oder FLL mit einem ILO überwindet Ungenauigkeiten bei der Frequenzauswahl in Systemen mit einem freilaufenden ILO. So können Ungenauigkeiten die Leistung eines Empfängers vermindern und daraus Bitfehler resultieren. Das Betreiben eines ILO in einem geschlossenen Regelsystem vermindert nicht-ideale Wirkungen eingeschlossen, aber nicht beschränkt auf, Schwankungen der Versorgungsspannung, Wärmeprofil Änderungen und Rauschen oder Interferenzen in einem Empfänger.
  • Bei einer Ausführungsform ist eine finite Zustandsmaschine (”FSM”) 118 konfiguriert zum Auswählen einer Sequenz von verschiedenen Steuerungsstufen, oder einer Betriebsart aus einer Vielzahl von Betriebsarten. Gemäß einer Ausführungsform ist eine FSM 118 konfiguriert, um einen PLL 114 zu regeln, um eine Anfangsfrequenz eines ILO1 110 einzustellen, und einen PLL2 116, um eine Anfangsfrequenz eines ILO2 112 einzustellen. Nachdem eine ILO auf einem Eingangssignal gelockt ist, wird eine PLL, gemäß einer Ausführungsform, konfiguriert, um mit einer größeren Abstimmzeitkonstante zu laufen. Bei einer Ausführungsform ist ein PLL konfiguriert, um eine Abstimmungskonstante in einem Bereich zu haben einschließlich einem bis zu und einschließlich drei Größenordnungen mal der Abstimmungskonstante bevor ein ILO gelockt wird.
  • Gemäß einem Ausführungsbeispiel ist eine FSM 118 konfiguriert, um eine Abstimmungskonstante einer PLL, basierend auf einem gesperrten (gelockten) Zustand einer ILO, einzustellen. Eine FSM 118 ist gemäß einer Ausführungsform mit einem PLL1 114 und einem PLL2 116 durch eine oder mehrere Steuerleitungen gekoppelt. Bei einer Ausführungsform ist eine FSM 118 mit einer PLL1 114 durch eine erste Steuerleitung 124 und PLL2 116 durch eine zweite Steuerleitung 126 gekoppelt. Bei einer FSM 118 nach einer Ausführungsform ist eine Steuerleitung, wie eine erste Steuerleitung 124 und eine zweite Steuerleitung 126 zum Übertragen einer oder mehrerer Steuersignale an einem oder beiden PLL1 114 oder PLL2 116 konfiguriert. Ein Steuersignal kann eine PLL einschalten, ausschalten, die Frequenz erhöhen, die Frequenz verringern, oder andernfalls einen Betrieb einer PLL oder einem oder mehreren davon umfassten Bauteilen ändern. Ein Steuersignal weist auf, ist aber nicht darauf beschränkt, ein Spannungssignal, ein Stromsignal, ein optisches Signal, oder jegliche andere Art um eine Komponente oder Vorrichtung zu steuern. Bei einer Ausführungsform kann eine FSM 118 mit einer oder mehreren PLLs durch eine Mehrzahl von Steuerleitungen, aber nicht beschränkt auf einen Parallelbus und einen seriellen Bus, gekoppelt werden. Eine FSM 118 kann implementiert werden mit einem oder mehreren eines Logikgatters, einem Relais, einem Flip-Flop, einer programmierbaren Logikvorrichtung, einem programmierbaren Logikcontroller, Mikrocontroller, Mikroprozessor, einem ASIC oder einer anderen Vorrichtung und/oder Software zur Durchführung von Aktionen basierend auf einem Zustand einer Anlage und/oder einem Übergang zwischen Zuständen eines Systems.
  • Wie in 1 dargestellt umfasst eine Ausführungsform einen ILO1 110 und einen ILO2 112, gekoppelt mit einem Mischer 128. Ein Mischer 128 ist konfiguriert, um eine ILO1 Ausgabe 120 und eine ILO2 Ausgabe 122 zu empfangen, um die Ausgaben zu mischen (z. B. addieren, subtrahieren, multiplizieren), um ein Signal zu erzeugen, das auf den Phasenänderungen eines BPSK Signals 102 basiert. Für eine Ausführungsform kann ein Mischer (”MIX”) 128 implementiert werden als ein Eintaktmischer, ein symmetrischer Mischer, Doppelgegentaktmischer oder eine andere Schaltung verwendet werden, um Signale zusammen zu kombinieren. Bei einer Ausführungsform ist ein Mischer 128 gekoppelt mit einem Tiefpassfilter 130. Gemäß einer Ausführungsform kann ein Tiefpassfilter (”LPF”) 130 implementiert werden unter Verwendung von Techniken einschließlich derjenigen, die hierin zum Implementieren eines Filters beschrieben sind. Bei einer Ausführung ist ein LPF 130 konfiguriert, um eine Grenzfrequenz auf der Basis der Datenrate des Eingabe-BPSK-Signals 102 zu haben. Bei einer Ausführungsform ist die Grenzfrequenz eines LPF 130 konfiguriert zum Wegfiltern von Interferenzen benachbarter Kanäle während so viele in-Band-Signale wie möglich aufrechterhalten werden. Bei einer Ausführungsform ist ein LPF 130 gekoppelt mit einem Analog-zu-Digital Konverter (”ADC”) 132. Ein ADC 132 ist konfiguriert, um das Signal, das von einem LPF 130 zum Erzeugen einer Bitfolge oder Basisbandsignals auf einem BPSK-Signal 102 empfangen wird, abzutasten. Bei einer Ausführungsform ist ein Ausgangssignal 134 von ADC 132 eine demodulierte Bitsequenz von einem BPSK-Signal 102. Gemäß einer Ausführungsform kann ein Ausgangssignal 134 des ADC 132 des Weiteren zum Dekodieren und/oder Konditionieren unter Verwendung von aus dem Stand der Technik bekannten Techniken zur Bearbeitung digitaler Daten verarbeitet werden.
  • 2 zeigt ein Schaltungsblockdiagramm einer Empfängerarchitektur 200 mit Frequenzregelschleifen (”FLL”) zur Verwendung in einem Empfänger gemäß einem Ausführungsbeispiel. Bei der in 2 dargestellten Ausführungsform, werden FLLs als ILO Steuerschaltung verwendet, anstelle von oben beschrieben PLLs mit Bezug auf 1. Gemäß der in 2 dargestellten Ausführungsform ist FLL1 202 gekoppelt mit ILO1 216 und PLL2 204 mit ILO2 218. Bei einer Ausführungsform sind FLL1 202 und FLL2 204 so konfiguriert, um eine Anfangsfrequenz eines ILO1 216 bei fc/2 + Δf und eines ILO2 218 bei fc/2 – Δf ohne Phasenausrichtung wie in einem PLL Steuergehäuse einzustellen, wie in der Ausführungsform nach 1 zu entnehmen. Wie oben beschrieben hinsichtlich ILO1 110 und ILO2 112 in der Ausführungsform nach 1, sind ILO1 216 und ILO2 218 konfiguriert, um ein verstärktes BPSK-Signals 214 mit einer Trägerfrequenz fc zu empfangen, die bewirkt, dass ILO1 216 und ILO2 218 wieder durch ihre Anfangsfrequenzen gesperrt werden, wie durch ihre jeweiligen FLLs eingestellt bei einer Frequenz fc/2.
  • Der übrige Ausgestaltung der in 2 dargestellten Empfängerarchitektur 200 ist ähnlich der Empfängerarchitektur 100, wie oben beschrieben. Insbesondere eine Ausführungsform einer Empfängerarchitektur 200, wie in 2 dargestellt, umfasst einen Filter 208, konfiguriert zum Empfangen eines BPSK-Signals 206 unter Verwendung von hierin beschrieben Techniken. Ein Filter 208 ist konfiguriert, um ein gefiltertes BPSK-Signal 210 zu erzeugen, mit Techniken, wie sie hierin beschrieben sind. Ein Filter 208 ist mit einem Verstärker 212 gekoppelt. Bei einer Ausführungsform ist der Verstärker 212 entsprechend den Techniken, wie oben beschrieben, konfiguriert. Bei einer Ausführungsform ist FLL1 202 gekoppelt mit einem ILO1 Ausgang 222 und FLL2 204 ist gekoppelt mit einem ILO2 Ausgang 224. ILO1 Ausgang 222 und ILO2 Ausgang 224 werden als Teil einer Rückkopplungsschleife für FFL1 202 und FFL2 204 verwendet, jeweils unter Verwendung von Techniken einschließlich derjenigen hierin beschrieben. Bei einer Ausführungsform können eine FSM 220 und ein erstes Steuersignal (”CTRL1”) 226 und ein zweites Steuersignal (”CTRL2”) 228 durch Techniken einschließlich der hierin beschriebenen implementier werden. Entsprechend der in 2 dargestellten Ausführungsform umfasst eine Empfängerarchitektur 200 einen Mischer 230 gekoppelt mit ILO1 216 und ILO2 218. Ein Mischer 230 kann durch Techniken einschließlich der hierin beschriebenen konfiguriert und implementiert werden. Bei einer Ausführungsform ist der Mischer 230 gekoppelt mit einem LPF 232. Ein LPF 232 kann implementiert sein durch Verwendung von Techniken einschließlich derer, die hierin beschrieben werden. Des Weiteren wird in 2 eine Ausführungsform mit einem LPF 232 dargestellt, der mit einem ADC 234 gekoppelt ist. Bei einer Ausführungsform kann das LPF 232 mit einem ADC 234 durch Verwendung von Techniken einschließlich derer, die hierin beschrieben werden, gekoppelt sein. Ein ADC 234, entsprechend einer Ausführungsform, kann durch Verwendung von Techniken einschließlich derer, die hierin beschrieben sind, implementiert werden, um ein Ausgangssignal 236 einschließlich, aber nicht darauf beschränkt, einer Bitsequenz oder eines Basisbandsignals basierend auf einem BPSK Signal 206 erzeugen.
  • 3 ist ein Blockschaltbild einer ILO Steuerschaltung 300 wie eine PLL oder FLL, die Komponenten eines Phasenregelkreis entsprechend einer Ausführungsform darstellt. Ein Kristalloszillator (”XO”) 302 stellt ein Referenzfrequenzsignal 304 bei einer Frequenz von Fx0 zur Verfügung. Gemäß einer Ausführungsform kann ein XO 302 konfiguriert werden, um eine Frequenz von 1 Megahertz (”MHz”) bis zu 40 MHz zu haben. Bei einer spezifischen Ausführungsform kann ein XO 302 eine Frequenz of 20 MHz haben. Ein Fachmann würde verstehen, dass die Frequenz des XO jegliche Frequenz sein kann. Entsprechend einer Ausführungsform ist ein XO 302 gekoppelt mit einem Detektor 306. Bei einer Ausführungsform ist der Detektor 300 ein Phasendetektor (”PD”) wie ein Phasenfrequenzdedektor. Ein Phasendetektor kann umfassen, ist aber darauf nicht beschränkt, einen Frequenzmischer, einen Analogmultiplizierer, eine Logikschaltung und andere Schaltungen um ein Signal zu erzeugen, basierend auf der Phasendifferenz zwischen zwei Eingangssignalen. Ein Phasendetektor ist konfiguriert, um ein Phasendifferenzsignal zu erzeugen, das basiert auf der Phasendifferenz zwischen einem Referenzfrequenzsignal 304 und einem ILO Ausgangssignal 316 durch Verwendung von Techniken die aus dem Stand der Technik bekannt sind. Bei einer Ausführungsform die einen Phasenfrequenzdetektor verwendet kann das Phasendifferenzsignal auf der Phasendifferenz und der Frequenzdifferenz zwischen einem ILO Ausgangssignal 316 und einem Referenzfrequenzsignal 304 basieren. Bei einer Ausführungsform ist ein ILO Kontrollschaltkreis 300 als ein FLL implementiert und ein Detektor 306 ist ein Frequenzdetektor. Ein Frequenzdetektor umfasst, ist aber nicht darauf beschränkt, einen Frequenzzähler und andere Schaltkreise, die einen Frequenzunterschied zwischen zwei Signalen detektieren.
  • Gemäß der in 3 dargestellten Ausführungsform ist ein Detektor 306 mit einem LPF 310 gekoppelt. Ein LPF 310 kann durch Verwendung von hierin beschriebenen Techniken konfigurierbar sein. Bei einer Ausführungsform erzeugt ein LPF 310 ein Filterausgangssignal 312. Ein LPF 310 ist gekoppelt mit ILO 314. Ein ILO 314 ist konfiguriert, um ein Filterausgangssignal 312 zu empfangen, das verwendet wird, um den ILO 314 auf eine Anfangsschwingfrequenz einzustellen und eine Schwingfrequenz des ILO 314 zu halten. Ein ILO 314 ist auch konfiguriert ein Signal 315, wie das BPSK Signal, zu empfangen. Bei einer Ausführungsform ist eine ILO Steuerschaltung 300 konfiguriert, um ein Filterausgangssignal 312 bei etwa der Hälfte der Trägerfrequenz des Signals 315 beizubehalten. Wie oben beschrieben, wird gemäß einer Ausführungsform ein ILO Ausgangssignal 316 einem Mischer zugeführt.
  • Bei der in 3 dargestellten Ausführungsform ist ILO 314 mit einem Frequenzteiler (”DIV”) 302 gekoppelt. Ein Frequenzteiler 302 ist konfiguriert, um die Frequenz eines ILO Ausgangssignals 316 nach unten zu teilen, so dass die Frequenz des ILO Ausgangssignals 316 und die XO Frequenz Fxo 304 durch ein Teilungsverhältnis definiert werden können. Ein Frequenzteiler 302 umfasst, ist aber darauf nicht beschränkt, einen regenerativen Frequenzteiler, einen injektionsgesperrten-Frequenzteiler, einen Zähler, eine Anordnung von Flip-Flops und anderen Schaltungen zum Aufteilen einer Frequenz eines Signals. Bei einer Ausführungsform ist ein Frequenzteiler 302 mit einer FSM durch eine Steuerleitung 317 gekoppelt. Eine FSM entsprechend einer Ausführungsform ist konfiguriert, um ein Signal über eine Steuerleitung 317 zu senden, um einen Teilungsfaktor eines Frequenzteilers 302 einzustellen, um das Teilungsverhältnis eines ILO Steuerschaltkreises 300 zu ändern. Für eine besondere Ausführungsform ist ein FSM konfiguriert, um Register in einem Frequenzteiler festzulegen, um einen Teilungsfaktor eines Frequenzteilers 302 zu ändern. Bei einer Ausführungsform ist ein Frequenzteiler 302 mit einem Detektor 306 gekoppelt. Der Detektor 306 ist konfiguriert, um ein Phasendifferenzsignal 308 zu erzeugen, das auf einem Ausgang des Frequenzteilers 307 und einem Referenzfrequenzsignal 304, wie oben beschrieben, basiert. Eine Rückkopplungsschleife eines ILO Steuerschaltkreis 300 konfiguriert als PLL gemäß einer Ausführungsform, stellt eine Steuerung des Phasenabgleichs zwischen einem XO und einem ILO zur Verfügung.
  • 4 zeigt eine Ausführungsform eines ILO Steuerschaltkreis 400, wie einem PLL oder einem FLL, der mehrfache Frequenzteiler umfasst. Ein Kristalloszillator (”XO”) 402 ist mit einem ersten Referenzfrequenzteiler (”DIV1”) 404 gekoppelt. Bei einer Ausführungsform ist XO 402 konfiguriert, um ein erstes Referenzfrequenzsignal 403 zu erzeugen. Ein XO 402 kann konfiguriert sein, um ein erstes Referenzfrequenzsignal 403 bei einer Frequenz wie hierin beschrieben zu erzeugen. Gemäß einer Ausführungsform ist ein Referenzfrequenzteiler 404 konfiguriert, um die Frequenz des XO 402 zu reduzieren. Ein erster Referenzfrequenzteiler 404 umfasst Frequenzteiler wie hierin beschrieben. Ein erster Frequenzteiler 404 gemäß einer Ausführungsform ist konfiguriert, um ein Referenzsignal 405 basierend auf einem ersten Referenzfrequenzsignal 403 mit den hierin beschriebenen Techniken zu erzeugen. Bei einer Ausführungsform ist ein erster Referenzfrequenzteiler 404 konfiguriert, um ein erstes Referenzsignal 403 bei einer Frequenz in einem Bereich einschließlich 10 Kilohertz bis zu einem 1 MHz zu erzeugen. Ein Fachmann würde verstehen, dass ein erster Referenzfrequenzteiler 404 konfiguriert werden könnte, die Frequenz eines ersten Referenzfrequenzsignals 403 durch jeden Teilungsfaktor zu reduzieren, um ein Referenzsignal 405 bei einer spezifischen Frequenz unter Verwendung der aus dem Stand der Technik bekannten Techniken zu erzeugen.
  • Bei der in 4 dargestellten Ausführungsform ist ein erster Referenzfrequenzteiler 404 mit einem Detektor, wie einem Phasenfrequenzdetektor 406, gekoppelt. Ein Phasenfrequenzdetektor (”PFD”) 406 ist konfiguriert, um ein Referenzsignal 405 zu empfangen und mit einem zweiten Eingangssignal zu vergleichen. Wie hierin beschrieben ist ein PFD 406 konfiguriert, um basierend auf mindestens einer Phasendifferenz zwischen einem Referenzsignal 405 und einem zweiten Signal, wie einem Signal basierend auf einem Ausgang eines ILO 410, unter Verwendung aus dem Stand der Technik bekannter Techniken eine Phasendifferenz 407 zu erzeugen. Ein PFD 406 ist gekoppelt mit einem Tiefpassfilter (”LPF”) 408. Ein Tiefpassfilter 408 kann unter Verwendung der hierin beschriebenen Techniken konfiguriert werden, um einen Filter zu implementieren, um ein gefiltertes Referenzsignal 409 zu erzeugen. Gemäß der in 4 dargestellten Ausführungsform ist ein LPF 408 gekoppelt mit einem ILO 410. Ein ILO 410 erzeugt ein ILO Ausgangssignal 411 basierend auf einem gefilterten Referenzsignal 409 unter Verwendung der hierin beschriebenen Techniken. Gemäß einer Ausführungsform ist ein ILO 410 mit einem Puffer oder Pufferverstärker 412 gekoppelt. Bei einer Ausführungsform kann der Pufferverstärker 412 umfassen, ist aber darauf nicht beschränkt, eine Transistorschaltung, eine Operationsverstärkerschaltung oder andere Pufferschaltungen. Der Pufferverstärker 412 ist mit einem zweiten Frequenzteiler (”DIV2”) 414 gekoppelt. Bei einer Ausführungsform ist ein zweiter Frequenzteiler 414 konfiguriert, um die Frequenz des gepufferten ILO Ausgangssignals durch einen Teilungsfaktor von zwei zu teilen, um ein Signal mit der halben Frequenz des ILO Ausgangssignals 411 unter Verwendung der hierin beschriebenen Techniken zu erzeugen.
  • Gemäß der in 4 gezeigten Ausführungsform ist ein zweiter Frequenzteiler 414 mit einem Vorteiler 416 gekoppelt. Ein Vorteiler 416 ist konfiguriert, um die Ausgangsfrequenz des zweiten Frequenzteilers 414 durch einen Teilungsfaktor zu teilen. Bei einer Ausführungsform kann ein Teilungsfaktor in einem Bereich einschließlich 4 bis zu einschließlich 5 liegen. Bei einer anderen Ausführungsform kann ein Teilungsfaktor in einem Bereich einschließlich 8 bis zu einschließlich 9 liegen. Ein Fachmann würde verstehen, dass auch andere Teilungsfaktoren verwendet werden können. Bei einer Ausführungsform umfasst ein Vorteiler 416, ist aber darauf nicht beschränkt, eine elektronische Zählschaltung, die konfiguriert ist, um die Frequenz des Eingangssignals unter Verwendung der aus dem Stand der Technik bekannten Techniken zu reduzieren. Gemäß einer Ausführungsform ist ein Vorteiler 416 mit einem dritten Frequenzteiler (”DIV3”) 418 gekoppelt. Der dritte Frequenzteiler 418 ist konfiguriert, um die Frequenz des Ausgangssignals des Vorteilers 416 zu reduzieren. Bei einer Ausführungsform ist ein dritter Frequenzteiler 418 mit einem FSM 420 gekoppelt. Gemäß einer Ausführungsform ist ein dritter Frequenzteiler 418 konfiguriert, um ein Steuersignal 419 von einem FSM 420 zu empfangen, um einen Teilungsfaktor des dritten Teilers 418 unter Verwendung der hierin beschriebenen Techniken festzulegen. Ein dritter Frequenzteiler 418 kann konfiguriert werden, um den Teilungsfaktor zwischen 1 bis zu 300 festzulegen. Bei einer Ausführungsform kann FSM 420 ein Steuersignal wie hierin beschrieben erzeugen, das zwischen 0 bis 5 Volt variieren kann, um den Teilungsfaktor des dritten Frequenzteilers 418 festzulegen. Bei einer Ausführungsform kann das Steuersignal ein Signal sein, das mit den logischen Werten ”0” und ”1” korrespondiert, um den Teilungsfaktor des dritten Frequenzteilers 418 festzulegen. Gemäß einer Ausführungsform ist ein dritter Frequenzteiler 418 konfiguriert einen Teilungsfaktor zu haben, um alle Frequenzbänder für die ein Empfänger entworfen ist abzudecken. Gemäß der in 4 dargestellten Ausführungsform ist ein dritter Frequenzteiler 418 konfiguriert, um des Weiteren die Frequenz eines ILO Ausgangssignals 411 hinunter zu einer Frequenz für den Eingang zu einem Phasenfrequenzdetektor 406 zu teilen. Der Phasenfrequenzdetektor 406 ist konfiguriert, um ein Phasendifferenzsignal 405 basierend auf dem empfangenen Signal eines dritten Frequenzteilers 418 und eines wie hierin beschriebenen Referenzsignals 405 zu erzeugen.
  • 5 zeigt ein Blockschaltbild eines ILO 428 gemäß einer Ausführungsform. Bei einer Ausführungsform umfasst ein ILO 428 einen ersten Induktor 430 gekoppelt mit einem zweiten Induktor 432 in Serie. Ein erster Induktor 430 und zweiter Induktor 432 sind mit einer Spannung 431 gekoppelt, um den ILO 428 mit Strom zu versorgen. Bei einer Ausführungsform umfasst ein ILO 428 einen ersten Kondensator 434, der mit einem zweiten Kondensator 436 in Serie gekoppelt ist. Ein erster Kondensator 434 und ein zweiter Kondensator 436 sind mit einem ersten Induktor 430 und einem zweiten Induktor 432 in Parallelschaltung gekoppelt. Gemäß einer Ausführungsform umfasst ein ILO 428 einen dritten Kondensator 438, der mit einem vierten Kondensator 440 in Serie gekoppelt ist. Ein dritter Kondensator 438 und ein vierter Kondensator 440 sind mit einem ersten Induktor 430 und einem zweiten Induktor 432 gekoppelt, und ein erster Kondensator 434 und ein zweiter Kondensator 436 sind parallel geschaltet.
  • Bei einer Ausführungsform sind einer oder mehrere eines ersten Kondensators 434, zweiten Kondensators 436, dritten Kondensators 438 und vierten Kondensators 440 durch die Verwendung eines variablen Kondensators implementiert. Ein variabler Kondensator umfasst, ist aber darauf nicht beschränkt, eine Kapazität, einen digital abgestimmten Kondensator, der so konfiguriert ist, um die Kapazität durch Umschalten zwischen Kondensatoren einzustellen, und andere Komponenten die so konfiguriert sind, um ihre Kapazität anzupassen. Eine Ausführungsform umfasst einen ersten Kondensator 434 und einen zweiten Kondensator 436, implementiert durch die Verwendung variabler Kondensatoren, mit einem dritten Kondensator 438 und einem vierten Kondensator 440, implementiert durch die Verwendung von Kondensatoren mit fester Kapazitäten. Eine andere Ausführungsform umfasst für alle implementierten Kondensatoren die Verwendung variabler Kondensatoren. Noch eine andere Ausführungsform umfasst einen ersten Kondensator 434 und einen zweiten Kondensator 436, implementiert durch die Verwendung von Kondensatoren mit festen Kapazitäten mit einem dritten Kondensator 438 und einem vierten Kondensator 440, implementiert durch die Verwendung variabler Kondensatoren.
  • Gemäß einer Ausführungsform, werden die Werte der Induktoren und Kondensatoren zur Abstimmung des ILO auf eine Resonanzfrequenz verwendet. Für eine Ausführungsform mit einem oder mehreren Varaktoren (Kapazitätsdioden), kann die Kapazität eines Varaktors mit einer Steuerspannung zur Abstimmung einer Resonanzfrequenz eines ILO eingestellt werden. Bei einer Ausführungsform mit einem oder mehreren digital abgestimmten Kondensatoren, kann die Kapazität eines digital abgestimmten Kondensators mit einem oder mehreren Bits auf verschiedene Kapazitätswerte eingestellt werden. Bei einer Ausführungsform wird ein FSM konfiguriert, um einen Kapazitätswert von einem oder mehreren variablen Kondensatoren mit einem Steuersignal unter Verwendung von Techniken, einschließlich der hierin beschriebenen, zu steuern.
  • Gemäß der in 5 dargestellten Ausführungsform, wird die Resonanzfrequenz eines ILO durch
    Figure DE112013000785B4_0002
    bestimmt, wobei L die effektive Induktivität eines ersten Induktors 430 in Serie mit einem zweiten Induktor 432 ist, C1 ist die effektive Kapazität eines ersten Kondensators 434 in Serie mit einem zweiten Kondensator 436, und C2 ist die effektive Kapazität eines dritten Kondensators 438 in Serie mit einem vierten Kondensator 440. Beispielhaft und nicht als Einschränkung, kann ein ILO abgestimmt werden, um eine Resonanzfrequenz von 1,59 GHz durch Verwendung von Werten von Induktoren zu haben, so dass L gleich einer Induktivität von 5 Nanohenry (”nH”) ist, und unter Verwendung von Werten von Kondensatoren derart, dass C1 und C2 jeweils gleich eine Kapazität von 1 pF (”PF”) aufweisen. Unter Verwendung der obigen Gleichung würde ein Fachmann verstehen, dass verschiedene Werte von Komponenten verwendet werden, um eine gewünschte Resonanzfrequenz eines ILO zu erreichen.
  • Gemäß der in 5 dargestellten Ausführungsform umfasst ein ILO 428 einen ersten Transistor 446 und einen zweiten Transistor 448, konfiguriert als quer-gekoppelte Transistoren. Ein erster Induktor 430 und ein zweiter Induktor 432, ein erster Kondensator 434 und ein zweiter Kondensator 436, und ein dritter Kondensator 438 und ein vierter Kondensator 440 sind parallel gekoppelt mit einem ersten Transistor 446 und einem zweiten Transistor 448, die als quer-gekoppelte Transistoren gekoppelt sind. Ein erster Transistor 446 und ein zweiter Transistor 448, konfiguriert als quer-gekoppelte Transistoren, sind gemäß einer Ausführungsform mit einem dritten Transistor 452 gekoppelt. Ein dritter Transistor 452 ist auch mit einem niedrigen Potential wie Masse bei einer Ausführungsform gekoppelt. Bei einer Ausführungsform kann ein ILO 428 mit Transistoren, einschließlich Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (”MOSFET”) realisiert werden. Jedoch würde ein Fachmnann verstehen, dass andere Ausführungen von Transistoren verwendet werden könnten. Für die Implementierung eines ILO unter Verwendung von N-Kanal-MOSFETs, sind ein erster Kondensator 434 und ein zweiter Kondensator 436, und ein dritter Kondensator 438 und ein vierter Kondensator 440 parallel mit einem Abfluss (Drain) eines erster Transistors 446 und einem Drain eines zweiten Transistors 448 gekoppelt, konfiguriert als quer-gekoppelt und einem dritten Transistor 452 gekoppelt mit einer Quelle des ersten Transistors 446 und des zweiten Transistors 448.
  • Gemäß einer Ausführungsform umfasst ein ILO 428 einen Referenzfrequenzeingang 442, konfiguriert um eine Referenzfrequenz von einem ILO Steuerschaltkreis wie einem PLL oder einem FLL zu empfangen. Wie in 5 dargestellt, ist ein ILO 428 konfiguriert, um einen Referenzeingang 442 zwischen einem ersten Kondensator 434 und einem zweiten Kondensator 436 unter Verwendung der hierin beschriebenen Techniken zu empfangen. Ein ILO 428 ist konfiguriert, um ein Signal einschließlich eines BPSK Signals mit einem ersten Injektionseingang 444 zu empfangen. Bei einer Ausführungsform ist ein ILO 428 konfiguriert, um ein erstes Injektionssignal bei einem Injektionssignaleingang 444 zwischen einem dritten Kondensator 438 und einem a vierten Kondensator 440 zu empfangen. Bei einer Ausführungsform ist ein Referenzeingang 442 eine niedrige Frequenzsteuerung, die verwendet wird, um eine Resonanzfrequenz eines ILO-einzustellen und ein Referenzeingang 444 eine höhere Frequenzsteuerung, die verwendet wird, um eine Resonanzfrequenz eines ILO-einzustellen.
  • Gemäß einer Ausführungsform kann ein ILO 428 einen zweiten Injektionseingang 450 zum Empfangen eines Signals aufweisen. Gemäß einer in 5 dargestellten Ausführungsform ist ein ILO 428 konfiguriert, um ein zweites Injektionssignal an einem zweiten Injektionssignaleingang 450 bei einem Gate eines dritten Transistors 452 zu empfangen. Bei einigen Ausführungsformen können ein erster Injektionseingang 444 und ein zweiter Injektionseingang 450 verwendet werden, um ein Signal an den ILO 428 zu geben. Ein ILO 428 ist konfiguriert, um ein positives ILO Ausgangssignal bei einem positiven ILO Ausgang 454 und ein negatives ILO Ausgangssignals bei einem negativen ILO Ausgang 456 zu erzeugen.
  • 6 zeigt ein Verfahren zum Implementieren einer Zustandmaschine gemäß einer Ausführungsform. Gemäß einer Ausführungsform ist der Anfangszustand ein Empfänger-Aufweck-(wake-up)-Zustand 502 der in der Regel nach einem Empfänger-Ausschalt-(Power-Down)-Zustand 514 eintritt. Bei einer Ausführungsform wird eine Zustandsmaschine konfiguriert, um eine oder mehrerer Komponenten eines ILO Steuerschaltkreises wie einer PLL oder FLL eines Empfängers einzuschalten. Eine Zustandsmaschine in einem Empfänger-Wake-up-Zustand 502 ist konfiguriert, um eine oder mehrere der Komponenten einzuschalten, aber nicht darauf beschränkt, einschließlich einem Quarzoszillator, einem Vorteiler, einer Ladungspumpe, und einer anderen Schaltung eines ILO Steuerschaltkreises. Bei einer Ausführungsform ist ein FSM konfiguriert, um Komponenten einzuschalten oder auszuschalten, indem sie ein Register einstellt, in einer oder mehreren Komponenten in einem ILO Steuerschaltkreis unter Verwendung von aus dem Stand der Technik bekannter Technik. Bei einem Versorgungsspannungs- und Temperatur-(”PVT”)Kalibrierungszustand 504 ist eine FSM konfiguriert, um als Folge der Abweichungen von einem oder mehreren bei einem Herstellungsverfahren, einer Stromversorgungsspannung, und einer Betriebstemperatur (”PVT”) verursachten Fehlern zu kalibrieren. Bei einer Ausführungsform wird ein FSM konfiguriert, um eine ILO bei einer Frequenz mit einem Referenzfrequenzsignal zu sperren. Bei einer Ausführungsform wird ein FSM konfiguriert, um eine ILO-Frequenz durch Einstellung von Betriebswerten eines ILO Steuerschaltkreis festzulegen. Gemäß einer Ausführungsform ist ein FSM konfiguriert, um ein oder mehrere Register einzustellen, einen oder mehrere Teilungsfaktoren in einem ILO Steuerschaltkreis einzustellen, eine Frequenz unter Verwendung von Techniken, einschließlich der hierin beschriebenen, einzustellen. Bei einer Ausführungsform wird ein FSM konfiguriert, um einen ILO Steuerschaltkreis ohne ein Eingang-BPSK-Signal zu einem ILO anzuschalten, indem die Stromversorgung an einen Verstärker mit einem Steuersignal von einer FSM mit Hilfe von Techniken, einschließlich der hierin beschrieben, ausgeschaltet wird. Bei einer Ausführungsform ist ein Steuersignal ein 5-Volt-Signal, um das Gerät auszuschalten. Eine FSM ist konfiguriert, um ein Spannungssignal von einem Frequenzteiler, das auf der Frequenz des Quarz-Oszillators eines ILO Steuerschaltkreises basiert, zu empfangen. Eine FSM ist konfiguriert, um die Spannung des Quarz-Oszillators, bis das Spannungssignal von dem Frequenzteiler die gewünschte Frequenz des Quarzoszillators anzeigt, einzustellen. Für eine Ausführungsform beträgt das Spannungssignal von einer Sollspannung von einem Frequenzteiler 2,5 Volt oder ist ein pulsbreitenmoduliertes Signal mit einem Tastverhältnis von 50%. Eine FSM setzt dann den Spannungspegel des Quarz-Oszillators bei dieser Spannung, bis der FSM wieder in den PVT Kalibrierungszustand 504 kommt.
  • Gemäß einer Ausführungsform kann der Prozess in einen PVT Kalibrierungszustand 504 von einem Datenübertragungszustand 512 übergehen. Bei einer Ausführungsform geht eine FSM in einen PVT Kalibrierungszustand 504 von einem Datenübertragungszustand 512 nach einer Menge an Zeit über, indem sie einen Timer oder einen Zähler bestimmt. Eine FSM kann auch in einen PVT Kalibrierungszustand 504 von einem Datenübertragungszustand 512 kommen, bei einer Erfassung einer Frequenzverschiebung in einem empfangenen Signal. Nach der Kalibrierung, die in dem PVT Kalibrierungszustand 504 durchgeführt wird, tritt eine FSM in einen Signalerfassungszustand 506. In diesem Zustand wird ein Signal mit einer Trägerfrequenz bestimmt, um vorhanden zu sein, wenn eine Leistung von einem Signal einen Schwellenwert erreicht. Bei einer Ausführungsform kann eine FSM eine Leistung eines Signals bei dem es einen Schwellenwert erreicht, durch Messung der Signalleistung mit aus dem Stand der Technik bekannten Techniken bestimmen. Ein Schwellenwert wird auf der Basis eines gewünschten Leistungsniveaus eines Empfängers eingestellt und kann durch einen Wireless-Standard definiert werden. Das Verfahren geht zum Erfassungszustand 508 bis zu einer Bestimmung durch die FSM, das ein Signal benötigt wird. Gemäß einer Ausführungsform bestimmt eine FSM, dass ein Kanal erfasst wird, wenn ein Frequenzfehler eines ILO Steuerschaltkreises innerhalb eines Bereiches liegt. Ein Frequenzfehler basiert auf einem Ausgang eines Detektors des ILO Steuerschaltkreises, wie ein Frequenz-Differenzsignal gemäß einer Ausführungsform. Bei einer Ausführungsform entscheidet die FSM, dass ein Kanal erfasst wird, wenn die FSM entscheidet, dass ein Frequenzfehler innerhalb 0.01% (or 100 ppm) liegt. Ein Fachmann würde verstehen, dass andere Frequenzfehlerbereiche eingestellt werden können, basierend auf einer gewünschten Leistung eines Empfängers.
  • Bei einer Beurteilung der Kanalfreiheit (Clear-Channel-Assessment) 510, ist eine FSM konfiguriert, um die Kanalqualität zu bestimmen. Gemäß einer Ausführungsform bestimmt eine FSM, dass der Kanal auf der Grundlage eines bestimmten Signalrauschverhältnis basiert, unter Verwendung von aus dem Stand der Technik bekannten Techniken. Bei einer Ausführungsform bestimmt eine FSM, dass die Kanalqualität nicht ausreichend ist, wenn ein Signal-Rausch-Verhältnis unter 20 dB liegt. Der Prozess kann entweder auf einen Kanal-Erfassungszustand 508 oder eine Beurteilung der Kanalfreiheit 510 zurück zu dem Signalerfassungszustand 506 übergehen, wenn eine FSM bestimmt, dass ein Kanal nicht gültig oder die Kanalqualität nicht ausreichend ist. Wenn ein FSM bestimmt, dass entweder ein Kanal nicht erkannt wird, oder dass die Kanalqualität niedrig ist, bewegt sich ein Prozess zurück in den Signalerfassungszustand 506. Wenn eine FSM bestimmt, dass der Prozess mehrmals innerhalb einer Zeitspanne in den Signalerfassungszustand gelangt, bewegt sich der Prozess in einen Empfänger-Ausschalt-Zustand 514 gemäß einer Ausführungsform.
  • Gemäß einer Ausführungsform kann ein Datenübertragungszustand 512 nach einem Signalerfassungszustand 506 auftreten. Zum Beispiel kann ein Prozess in einen Datenübertragungszustand 512 von einem Signalerfassungszustand 506 kommen, innerhalb einer Zeitdauer nach dem Verlassen eines Datenübertragungszustands 512, wenn ein FSM bestimmt, dass die letzte Datenübertragung erfolgreich war. Alternativ kann ein Prozess einen Kanal Erfassungszustand 508 einnehmen. Bei einer Ausführungsform kann ein Prozess von einem Kanalerfassungszustand 508 zu einem Datenübertragungszustand 512 für verschiedene Arten der Datenübertragung übergehen. Zum Beispiel kann eine FSM konfiguriert werden, um in einem oder mehreren Datenübertragungsverfahren betrieben zu werden, das ein Verfahren konfiguriert, um von einem Kanalerfassungszustand 508 in einen Datenübertragungszustand 512 beim Erfassen eines Kanals zu wechseln. Wenn ein Ende einer Datenübertragung festgestellt wird, tritt ein Prozess in einen PVT Kalibrierungszustand 504 ein, wo eine FSM konfiguriert ist, um die PVT-Fehler für die weitere Übertragung neu zu kalibrieren, oder um zu einem Empfänger Ausschalt-Zustand 514 überzugehen. Bei einer Ausführungsform bestimmt eine FSM das Ende einer Datenübertragung, zum Beispiel, wenn ein Kanal nicht mehr detektiert wird, ein Ende des Bitstroms erkannt wird oder durch andere Techniken zum Erfassen eines Endes eines Datenstroms, wie aus dem Stand der Technik bekannt. Die oben beschriebenen Zustände und die Übergangsbedingungen sind ein Beispiel eines allgemeinen Szenarios und die vorliegende Offenlegung ist nicht auf die gezeigten spezifischen Beispiele beschränkt. Viele andere Szenarien sind innerhalb der Gedanken und der Ausrichtung der vorliegenden Lehre möglich. Zusätzliche Zustände und Übergangsbedingungen sind innerhalb der Gedanken und der Ausrichtung der vorliegenden Lehre möglich und nicht in verschiedenen Anwendungen ausgeschlossen.
  • 7 zeigt ein Blockdiagramm einer Empfängerarchitektur 600 für die Verarbeitung eines QPSK-Signals gemäß einer Ausführungsform. Gemäß einer in 7 dargestellten Ausführungsform ist ein Filter 604 zum Empfangen eines QPSK Signals 602 konfiguriert. Für eine Ausführungsform kann ein QPSK-Signal von einer Antenne 602 und/oder Schaltkreise sein, einschließlich, jedoch nicht beschränkt auf, eine oder mehrere Komponenten die aus dem Stand der Technik bekannt sind, zum Empfangen, Verstärken, Umformen oder ansonsten ein Signal empfangen durch ein Medium, einschließlich, aber nicht beschränkt auf, einen Leiter, Luft und Glas wie einem Glasfaserkabel. Ein Filter 604 kann unter Verwendung von Techniken, einschließlich der hierin beschriebenen implementiert sein. Für eine Ausführungsform ist ein Filter 604 ein Bandpassfilter. Gemäß einer Ausführungsform ist ein QPSK Signal 602 durch einen als Bandpassfilter (”BPF”) konfigurierten Filter 604 gefiltert, der den bei einer Trägerfrequenz (fc) zentrierten Signalband zum Weiterverarbeiten auswählt.
  • Wie in 7 dargestellt ist ein Filter 604 mit einem Verstärker 608 gekoppelt. Ein Verstärker 608 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden. Bei einer Ausführungsform ist der Verstärker 608 ein rauscharmer Verstärker (”LNA”), wie hierin beschrieben ist. Gemäß einer Ausführungsform ist ein Verstärker 608 gekoppelt mit einem QPSK BPSK-Wandler, wie einem QPSK Zerlegungsfilter 610. Gemäß einer Ausführungsform wird ein QPSK-Zerlegungsfilter 610 konfiguriert, um ein empfangenes verstärktes QPSK-Signal 610 in zwei BPSK Signale, einem ersten BPSK-Signal 612 und einem zweiten BPSK-Signal 618, zu zerlegen. Für eine Ausführungsform wird ein QPSK Zerlegungsfilter 610 konfiguriert, um ein verstärktes QPSK-Signal 610 in einen In-Phase-Kanal des verstärkten QPSK-Signal 610 und einen Quadratur-Phasen-Kanal des verstärkten QPSK-Signal 610 zu zerlegen. Gemäß einer Ausführungsform ist ein erstes BPSK-Signal 612 der In-Phase-Kanal eines verstärkten QPSK-Signals 610 und ein zweites BPSK-Signal 618 ist der Quadratur-Phasen-Kanal des verstärkten QPSK-Signals 610. Bei einer anderen Ausführungsform ist ein zweites BPSK Signal 618 der In-Phase-Kanal eines verstärkten QPSK-Signals 610 und ein erstes BPSK Signal 612 ist der Quadratur-Phasen-Kanal des verstärkten QPSK-Signals 610. Gemäß einer Ausführungsform sind ein erstes BPSK-Signal 612 und ein zweites BPSK-Signal 618 die Hälfte der Datenrate des Eingangs-QPSK-Signals 602 und einer Symbolrate des Eingangs-QPSK-Signal 602.
  • Gemäß der in 7 gezeigten Ausführungsform ist ein QPSK-Zerlegungsfilter 610 gekoppelt mit einem erster BPSK Empfänger 614 und einem zweiten BPSK Empfänger 620. Ein erster BPSK Empfänger 614 ist konfiguriert, um ein erstes BPSK-Signal 612 von einem QPSK-Zerlegungsfilter 610 zu empfangen. Der zweiter BPSK Empfänger 620 ist konfiguriert, um ein zweites BPSK-Signal 618 von einem QPSK-Zerlegungsfilter 610 zu empfangen. Gemäß einer Ausführungsform, sind ein erster BPSK Empfänger 614 und ein zweiter BPSK Empfänger 620 implementiert, die die hierin beschriebenen Techniken verwenden.
  • Ein BPSK Empfänger 614 ist konfiguriert, um ein erstes demoduliertes Ausgangssignal 616 zu empfangen, das basierend auf einem ersten BPSK-Signal 612 und einem zweiten BPSK Empfänger 620 konfiguriert ist, um ein zweites demoduliertes Ausgangssignal 622 basierend auf einem zweiten BPSK-Signal 618 zu erzeugen. Gemäß einer Ausführungsform, werden ein erstes demoduliertes Ausgangssignal 616 und a zweites BPSK-Signal 622 unter Verwendung bekannter Techniken weiter verarbeitet, um das demodulierte Ausgangssignal in eine andere Form zu dekodieren, zu verarbeiten oder auf andere Weise zu transformieren.
  • 8 zeigt ein Blockschaltbild eines QPSK zu BPSK Konverters, so wie einen QPSK-Zerteilungsfilter 700. Gemäß einer Ausführungsform wird ein Eingangs-QPSK-Signal 702 in zwei Kanäle geteilt. Gemäß einer Ausführungsform wird ein Eingangs-QPSK-Signal 702 durch Verwendung eines bekannten Leistungsteilers in zwei Kanäle aufgeteilt. Für eine Ausführungsform ist ein Leistungsteiler derart konfiguriert, um ein Signal 705 eines ersten Kanals mit einer positiven fünfundvierzig Grad (”+45°”) Phasenverschiebung bezüglich einem QPSK-Eingangssignals 702 und ein Signal 706 eines zweiten Kanals mit einer negativen fünfundvierzig Grad (”–45°”) Phasenverschiebung bezüglich einem QPSK-Eingangssignals 702 zu erzeugen. Ein derartiger Leistungsteiler 704 weist Phasenverschieber auf, um ein Signal 705 eines ersten Kanals mit einer positiven fünfundvierzig Grad (”+45°”) Phasenverschiebung bezüglich einem QPSK-Eingangssignals 702 und ein Signal 706 eines zweiten Kanals mit einer negativen fünfundvierzig Grad (”–45°”) Phasenverschiebung bezüglich einem QPSK-Eingangssignals 702 zu erzeugen.
  • Gemäß der in 8 gezeigten Ausführungsform ist ein Leistungsteiler 704 mit einem positiven Phasenverschieber 708 und einem negativen Phasenverschieber 710 gekoppelt. Gemäß einer Ausführungsform ist ein positiver Phasenverschieber 708 derart konfiguriert, um ein Phase eines Signals um positive fünfundvierzig Grad (”+45°”) zu verschieben. Gemäß einer Ausführungsform ist ein negativer Phasenverschieber 710 derart konfiguriert, um ein Phase eines Signals um negative fünfundvierzig Grad (”–45°”) zu verschieben. Ein Phasenverschieber könnte implementiert sein als ein PIN-Dioden-Phasenverschieber, als ein Lastleitungs-Phasenverschieber, als ein Reflektionstyp-Phasenverschieber oder eine andere Schaltung zum Ändern der Phase eines Signals. Wie in 8 gezeigt weist eine Ausführungsform einen positiven Phasenverschieber gekoppelt mit einem Mischer 712 und einem ersten Schalter 714 auf. Gemäß einer Ausführungsform ist ein negativer Phasenverschieber 710 mit einem Mischer 712 und einem zweiten Schalter 716 gekoppelt. Ein Mischer 712 ist derart konfiguriert ein erstes phasenverschobenes Signal 718 von einem positiven Phasenverschieber 708 und ein zweites phasenverschobenes Signal 720 von einem negativen Phasenverschieber 710 zu empfangen. Ein Mischer 712 könnte unter Verwendung der hier beschriebenen Techniken implementiert sein.
  • Gemäß einer Ausführungsform ist ein Mischer 712 mit einem Phasendetektor 722 gekoppelt. Der Mischer 712 erzeugt ein gemischtes Signal 724, welches das Produkt eines ersten phasenverschobenen Signals 718 und eines zweiten phasenverschobenen Signals 720 ist. Ein Phasendetektor 722 erzeugt ein Phasenausgangssignal 726, basierend auf der Phase eines gemischten Signals 724. Ein Phasenausgangssignal 726 könnte in der Spannung und/oder Stromstärke variieren, basierend auf Veränderungen in der Phase des gemischten Signals 724, das von einem Phasendetektor 722 empfangen wird. Gemäß einer Ausführungsform ist ein Phasenausgangssignal 726 ein Signal, das zwischen hoher Spannung und niedriger Spannung variiert, basierend auf einem gemischten Signal 724, das von einem Phasendetektor 722 empfangen wird. Gemäß einem Ausführungsbeispiel ist eine Hohe Spannung ein Spannungsniveau äquivalent zu einer logischen 1 und eine Niederspannung ein Spannungsniveau äquivalent zu einer logischen 0. Ein Phasendetektor 722 könnte unter Verwendung der hier beschriebenen Techniken implementiert sein.
  • Gemäß der in 8 gezeigten Ausführungsform, ist ein Phasendetektor 722 mit einem ersten Schalter 714 und einem zweiten Schalter 716 gekoppelt. Gemäß einer Ausführungsform werden der erste Schalter 714 und der zweite Schalter 716 von einem Phasenausgangssignal 726 eines Phasendetektors gesteuert. Wenn die Phase des gemischten Signals 724 p/2 Radianten ist, ist der Phasendetektor so konfiguriert, ein Phasenausgangssignal 726 zu erzeugen, um einen ersten Schalter 714 und einen zweiten Schalter 716 in einen ”0” Zustand 728 zu schalten. Wenn die Phase eines gemischten Signals 724 3p/2 Radianten ist, ist der Phasendetektor so konfiguriert, ein Phasenausgangssignal 726 zu erzeugen, um einen ersten Schalter 714 und einen zweiten Schalter 716 in einen ”1” Zustand 730 zu schalten. Gemäß einer Ausführungsform wählt ein erster Schalter 714 und ein zweiter Schalter 716 zwischen einem ”0” Zustand 728 und einem ”1” Zustand 730 basierend auf einem Phasenausgangssignal 726 von einem Phasendetektor 726 aus.
  • Gemäß einer in 8 dargestellten Ausführungsform, ist der erste Schalter 714 derart konfiguriert, um ein erstes phasenverschobenes Signal 718 zu verwenden, um ein erstes BPSK-Signal 732 zu erzeugen, wenn der erste Schalter 714 in einem ”0” Zustand 728 ist, und der erste Schalter 714 ist derart konfiguriert, um das erste phasenverschobene Signal 718 zu verwenden, um ein zweites BPSK-Signal 734 zu erzeugen, wenn der erste Schalter in einem „1” Zustand 730 ist. Ein zweiter Schalter 716 ist derart konfiguriert, um ein zweites phasenverschobenes Signal 720 zu verwenden, um ein zweites BPSK-Signal 734 zu erzeugen, wenn der zweite Schalter 716 in einem „0” Zustand ist, und der zweite Schalter 716 ist derart konfiguriert, um das zweite phasenverschobene Signal 720 zu verwenden, um ein erstes BPSK-Signal 732 zu erzeugen, wenn der zweite Schalter 716 in einem „1” Zustand 730 ist. Gemäß einer Ausführungsform erzeugt ein QPSK-Zerteilungsfilter 700 zwei Kanäle mit BPSK-Signalen, ein erstes BPSK-Signal 732 und ein zweites BPSK-Signal 734. Die Datenrate eines BPSK-Signals 732 in jedem Kanal beträgt nach einer Ausführungsform der hälfte der Datenrate in einem QPSK-Signal 702, während die Symbol Rate des BPSK-Signals in jedem Kanal die gleiche Symbol Rate des QPSK-Signals 702 ist.
  • 9 zeigt ein Schaltungsblockdiagramm eines QPSK nach BPSK-Wandlers, so wie beispielsweise einen QPSK-Zerlegungsfilter 740 mit einer Schalter-Regelungsschaltung gemäß einer Ausführungsform. Ein Eingangs-QPSK-Signal 750 wird unter Verwendung von hierin beschriebenen Techniken in zwei Kanäle gespalten. Gemäß der in 9 dargestellten Ausführungsform wird ein Kanal mit einem positiven Phasenverschieber 754 gekoppelt, implementiert unter Verwendung Techniken einschließlich von hierin beschriebenen. Für eine Ausführungsform ist ein positiver Phasenverschieber 754 eine positiv fünfundvierzig Grad (”+45°”) Phasenverschieber. Ein zweiter Kanal ist mit einem negativen Phasenverschieber 752 gekoppelt, implementiert unter Verwendung von Techniken, einschließlich der hierin beschriebenen. Zur Einbindung ist ein negativer Phasenverschieber 752 ein negativer fünfundvierzig Grad (”–45°”) Phasenverschieber.
  • Wie in 9 dargestellt ist, umfasst eine Ausführungsform einen positiven Phasenverschieber 754, der mit einem Mischer 756 gekoppelt ist, einen ersten Schalter 758 und einen zweiten Schalter 764. Ein negativer Phasenverschieber 752 wird nach einem Ausführungsbeispiel an einen Mischer 756, einen ersten Schalter 758 und einen zweiten Schalter 764 gekoppelt. Ein erster Schalter 758 ist unter Verwendung eines ersten Transistors 760 und eines zweiten Transistors 762 implementiert. Ein zweiter Schalter 764 ist unter Verwendung eines dritten Transistors 766 und eines vierten Transistor 768 implementiert. Ein Mischer 756 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden.
  • Bei einer Ausführungsform ist ein Mischer 756 mit einem Phasendetektor 770 direkt und über eine Verzögerungsschaltung 772 gekoppelt. Bei einem Ausführungsbeispiel ist eine Verzögerungsschaltung 772 derart konfiguriert, um eine Ausgabe des Mischers 756 um ein paar Nanosekunden zu verzögern. Bei einem Ausführungsbeispiel ist eine Verzögerungsschaltung 1024 derart konfiguriert, um eine Ausgabe des Mischers 1008 um eine Zeit in einem Bereich einschließlich 1 Nanosekunde bis zu und einschließlich 20 Nanosekunden zu verzögern. Eine Verzögerungsschaltung 772 gemäß einem Ausführungsbeispiel ist als Widerstands-Kondensator-(”RC”)-Schaltung implementiert. Ein Phasendetektor 770 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden. Ein Phasendetektor 770 ist mit einem Tiefpassfilter 774 gekoppelt, implementiert unter Verwendung von Techniken einschließlich der hierin beschriebenen. Der Tiefpassfilter 774 ist mit einem Vorzeichendetektor (”Zeichen”) 776 gekoppelt, der konfiguriert ist, um das Vorzeichen der Ausgabe des Tiefpassfilters basierend auf einer bestimmten Schwellenspannung, wie der Hälfte der Stromversorgungsspannung, zu bestimmen. Für eine Ausführungsform ist ein Vorzeichendetektor mit Hilfe von im Stand der Technik bekannten Techniken als Komparator implementiert. Ein Vorzeichendetektor 776 ist mit einer Schalter-Regelungsschaltung gekoppelt, implementiert unter Verwendung eines D-Flip-Flop 778. Der D-Flip-Flop 778 beinhaltet einen Q-Ausgang 780, Q-Ausgang 782, einen D-Eingang 784 und einen Takteingang 786. Bei einem Ausführungsbeispiel ist die Ausgabe von Vorzeicheninverter 776 mit einem Takteingang 786 des D-Flip-Flop 778 gekoppelt. Q-Ausgang 780 ist mit dem ersten Transistor 760 des ersten Schalters 758 und mit einem vierten Transistor 768 des zweiten Schalters 764 gekoppelt. Der Q-Ausgang 782 ist mit dem D-Eingang 784 eines D-Flip-Flop 778, mit dem zweiten Transistor 762 des ersten Schalters 758 und mit dem dritten Transistors 766 des zweiten Schalters 764 gekoppelt. Der D-Flip-Flop 778 ist konfiguriert, um einen ersten Schalter 758 und einen zweiten Schalter 764 zu schalten, um ein erstes BPSK-Signal 788 und ein zweites BPSK-Signal 790 durch Auswählen zwischen einer Ausgabe von einem negativen Phasenverschieber 752 und einem Ausgangssignal eines positiven Phasenverschiebers 754, wie hierin in Bezug auf einen QPSK Zerlegungsfilter beschrieben, zu erzeugen.
  • 10 zeigt ein Schaltungsblockdiagramm einer Empfängerarchitektur 800 einschließlich eines QPSK nach BPSK-Wandler, wie beispielsweise einem QPSK-Interlacing-Filter gemäß einer Ausführungsform. Gemäß einer in 10 dargestellten Ausführungsform ist ein Filter 804 konfiguriert, um ein QPSK-Signal 802 zu empfangen. Für eine Ausführungsform kann ein QPSK-Signal von einer Antenne 802 und/oder Schaltung sein, einschließlich aber nicht beschränkt auf eine oder mehrere Komponenten, konfiguriert zum Empfangen, Verstärken, Formen oder anderweitigen Empfangen eines sich durch ein Medium, einschließlich aber nicht beschränkt auf einen Leiter, Luft und Glas, wie einem Glasfaserkabel, ausbreitenden Signals. Ein Filter 804 kann unter Verwendung von Techniken, einschließlich der hierin beschriebenen, implementiert werden. Für eine Ausführungsform ist ein Filter 804 als Bandpassfilter konfiguriert. Gemäß einer Ausführungsform wird ein Eingangs-QPSK-Signal 802 durch einen als ein Bandpassfilter (”BPF”) konfigurierten Filter 804 gefiltert, der das Signalband zentriert bei einer zu verarbeitenden Trägerfrequenz (fc) auswählt.
  • Wie in 10 dargestellt, ist ein Filter 804 mit einem Verstärker 808 gekoppelt. Ein Verstärker 808 kann unter Verwendung von Techniken, wie sie hierin beschrieben werden, implementiert werden. Bei einem Ausführungsbeispiel ist der Verstärker 808 ein rauscharmer Verstärker (”LNA”), wie diejenigen, die hier beschrieben werden. Ein Verstärker 808 ist gemäß einer Ausführungsform mit einem QPSK-Interlacing-Filter 812 gekoppelt. Ein QPSK-Interlacing-Filter 812 ist gemäß einer Ausführungsform konfiguriert, um ein BPSK-Signal 816 basierend auf einem QPSK-Signals, wie einem verstärkten QPSK Signal 810, zu erzeugen. Gemäß einer Ausführungsform wird ein BPSK-Signal 816 mit der gleichen Datenrate erzeugt, wie ein QPSK-Signal 802, und mit einer Symbolrate, die das Doppelte der Symbolrate der QPSK-Signal 802 beträgt.
  • Nach der in 10 dargestellten Ausführungsform ist eine QPSK-Interlacing Filter 812 mit einem BPSK-Empfänger 818 gekoppelt. Ein BPSK-Empfänger 818 ist konfiguriert, um ein von einem QPSK-Interlacing-Filter 812 erzeugtes BPSK-Signal 816 zu empfangen. Ein BPSK-Empfänger 818 ist konfiguriert, um ein demoduliertes Ausgangssignal 820 basierend auf einem BPSK-Signal 816 zu erzeugen. Gemäß einer Ausführungsform, wird des weiteren ein Demodulations-Ausgangssignal 820 unter Verwendung von aus dem Stand der Technik bekannten Techniken verarbeitet, um die demodulierten Daten zu decodieren oder anderweitig in eine andere Form zu transformieren.
  • 11 zeigt ein Schaltungsblockdiagramm eines QPSK BPSK-Wandlers, wie beispielsweise ein QPSK-Interlacing-Filter 900 gemäß einer Ausführungsform. Ein QPSK-Signal 902 wird in zwei Kanäle aufgeteilt. Gemäß einer Ausführungsform wird ein Eingangs-QPSK-Signal 902 mit einem Leistungsteiler 904, wie sie in der Technik bekannt sind, in zwei Kanäle aufgeteilt. Bei einem Ausführungsbeispiel ist ein Leistungsteiler konfiguriert, um ein erstes Kanalsignal 905 mit positiver fünfundvierzig Grad (”+45°”) Phasenverschiebung in Bezug auf ein QPSK-Signal 902 und ein zweites Kanalsignal 906 mit einer negativen fünfundvierzig Grad (”–45°”) Phasenverschiebung in Bezug auf das QPSK-Signal 902 zu erzeugen. Solch ein Leistungsteiler 904 enthält Phasenverschieber, um ein erstes Kanalsignal 905 mit einer positiven fünfundvierzig Grad Phasenverschiebung in Bezug auf ein QPSK-Signal 902 und ein zweites Kanal-Signal 906 mit einer negativen fünfundvierzig Grad Phasenverschiebung in Bezug auf das QPSK-Signal 902 zu erzeugen.
  • Nach der in 11 dargestellten Ausführungsform, ist ein Leistungsteiler 904 mit einem positive fünfundvierzig Grad (”+45°”) Phasenverschieber 908 und einem negative fünfundvierzig Grad (”–45°”) Phasenverschieber 910 gekoppelt. Ein Phasenverschieber kann unter Verwendung von Techniken, einschließlich der hierin beschriebenen, implementiert sein. Wie in 11 dargestellt ist, umfasst eine Ausführungsform einen positiven Phasenverschieber 908, der mit einem Mischer 912 und einem ersten Schalter 914 gekoppelt ist. Ein negativer Phasenverschieber 910 ist nach einem Ausführungsbeispiel mit einem Mischer 912 und einem zweiten Schalter 916 gekoppelt. Ein Mischer 912 ist konfiguriert, um ein erstes phasenverschobenes Signal 918 von einem positiven Phasenverschieber 908 und ein zweites phasenverschobenes Signal 920 von einem negativen Phasenverschieber 910 zu empfangen. Ein Mischer 912 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden.
  • Bei einer Ausführungsform ist ein Mischer 912 mit einem Phasendetektor 922 gekoppelt. Der Mischer 912 ist konfiguriert, um ein gemischtes Signal 924 zu erzeugen, das heißt das Produkt eines ersten phaseverschobenen Signals 918 und eines zweiten phasenverschobenen Signals 920. Ein Phasendetektor 922 ist konfiguriert, um ein Phasenausgangssignal 926 basierend auf der Phase eines gemischten Signals 924 zu erzeugen. Ein Phasenausgangssignal 926 kann in der Spannung und/oder Strom variieren, basierend auf Änderungen in einer Phase eines gemischten Signals 924, das von einem Phasendetektor 922 empfangen wird. Für eine Ausführungsform ist ein Phasenausgangssignal 926 ein Signal, das zwischen einer hohen Spannung und einer niedrigen Spannung basierend auf einem gemischten Signal 924, das von einem Phasendetektor 922 empfangen wird, variiert. Bei einem Ausführungsbeispiel ist eine hohe Spannung ein Spannungspegel entsprechend einer logischen ”1” und eine niedrige Spannung ist ein Spannungspegel entsprechend einer logischen ”0”. Ein Phasendetektor 922 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden.
  • Nach der in 11 dargestellten Ausführungsform, ist der Phasendetektor 922 mit einem ersten Schalter 914 und einem zweiten Schalter 916 gekoppelt. Der erste Schalter 914 und der zweite Schalter sind gemäß einer Ausführungsform so konfiguriert, um durch ein Phasenausgangssignal 926 von einem Phasendetektor 922 gesteuert zu werden. Wenn die Phase eines gemischten Signals 924 p/2 Radianten ist, ist der Phasendetektor 922 konfiguriert, um ein Phasenausgangssignal 926 zu erzeugen, um einen ersten Schalter 914 und einen zweiten Schalter 916 zu einem ”0”-Zustand 928 zu schalten. Wenn die Phase eines gemischten Signals 924 3p/2 Radianten ist, ist der Phasendetektor 922 konfiguriert, um ein Phasenausgangssignal 926 zu erzeugen, um einen ersten Schalter 914 und einen zweiten Schalter 916 zu einem ”1”-Zustand 930 zu schalten. Bei einer Ausführungsform alternieren ein erster Schalter 914 und ein zweiter Schalter 916 abwechselnd zwischen einem ”0”-Zustand 928 und einem ”1”-Zustand 930 basierend auf einem Phasenausgangssignals 926 eines Phasendetektors 926. Gemäß der in 11 dargestellten Ausführungsform, ist ein erster Schalter 914 so konfiguriert, um ein erstes phasenverschobenes Signal 918 zu verwenden, um ein erstes BPSK-Signal 932 zu erzeugen, wenn der erste Schalter 914 in einem ”0”-Zustand 928 ist, und der erste Schalter 914 ist konfiguriert, um das erste phaseverschobene Signal 918 zu verwenden, um ein zweites BPSK-Signal 934 zu erzeugen, wenn der erste Schalter 914 in einem Zustand ”1” 930 ist. Ein zweiter Schalter 916 ist so konfiguriert, um ein zweites phasenverschobenes Signal 920 zu verwenden, um ein zweites BPSK-Signal 934 zu erzeugen, wenn der zweite Schalter 916 in einem Zustand ”0” 928 ist, und der zweite Schalter 916 ist so konfiguriert, um das zweite phasenverschobene Signal 920 zu verwenden, um ein erstes BPSK-Signal 932 zu erzeugen, wenn der zweite Schalter 916 in einem Zustand ”1” 930 ist. Gemäß einer Ausführungsform erzeugt ein QPSK-Interlacing-Filter 900 zwei Kanäle der BPSK-Signale, ein erstes BPSK-Signal 932 und ein zweites BPSK-Signal 934.
  • Gemäß der in 11 gezeigten Ausführungsform, ist ein erster Schalter 914 mit einem zweiten positive fünfundvierzig Grad Phasenverschieber 936 gekoppelt und ein zweiter Schalter 916 ist mit einem zweiten negative fünfundvierzig Grad Phasenverschieber 938 gekoppelt. Ein zweiter positive fünfundvierzig Grad Phasenverschieber 936 ist so konfiguriert, um die Phase eines ersten um fünfundvierzig Grad verschobenen BPSK-Signals 932 mit Hilfe von Techniken, wie sie hierin beschrieben werden, zu verschieben. Eine zweiter negative fünfundvierzig Grad Phasenverschieber 938 ist so konfiguriert, um die Phase eines zweiten um fünfundvierzig Grad verschobenen BPSK-Signals 934 mit Hilfe von Techniken, wie sie hierin beschrieben werden, zu verschieben. Gemäß einer Ausführungsform sind ein zweiter positive fünfundvierzig Grad Phasenverschieber 936 und ein zweiter negative fünfundvierzig Grad Phasenverschieber 938 mit einem dritten Schalter 940 gekoppelt. Ein dritter Schalter 940 gemäß einer Ausführungsform ist konfiguriert, um zwischen der Ausgabe eines zweiten positive fünfundvierzig Grad Phasenverschiebers 936 und der Ausgabe des zweiten negative fünfundvierzig Grad Phasenverschiebers 938 auszuwählen. Ein dritter Schalter 940 erzeugt eine BPSK Ausgabe 942 basierend auf der Ausgabe eines zweiten positive fünfundvierzig Grad Phasenverschiebers 936 und der Ausgabe des zweiten negative fünfundvierzig Grad Phasenverschiebers 938.
  • Nach der in 11 dargestellten Ausführungsform ist ein Mischer 912 mit dem dritten Schalter 940 gekoppelt. Ein dritter Schalter 940 ist konfiguriert, um ein gemischtes Signal 924, das von dem Mischer 912 erzeugt wird, zu empfangen. Bei einer Ausführungsform ist ein dritter Schalter 940 konfiguriert, um zwischen einem ”C”-Zustand 944 und einem ”D”-Zustand 946 basierend auf dem gemischten Signal 924 zu wählen. Gemäß der in 11 dargestellten Ausführungsform ist ein dritter Schalter 940 konfiguriert, um die Ausgabe eines positiven Phasenverschiebers 936 zu verwenden, um ein Ausgangs-BPSK-Signal 942 zu erzeugen, wenn der dritte Schalter 940 im ”C”-Zustand 944 ist. Ein dritter Schalter 940 ist konfiguriert, um die Ausgabe eines negativen Phasenverschiebers 938 zu verwenden, um ein Ausgangs-BPSK-Signal 942 zu erzeugen, wenn der dritte Schalter 940 im ”D”-Zustand 946 ist. Gemäß einer Ausführungsform ist ein dritter Schalter 940 konfiguriert, um zwischen ”C”-Zustand 944 und ”D”-Zustand 946 des dritten Schalters 940 basierend auf der Phase eines gemischten Signals 924 zu alternieren. Bei einem Ausführungsbeispiel hat ein Ausgangssignal BPSK 942, das durch einen dritten Schalter 940 erzeugt ist, die gleiche Datenrate wie ein QPSK-Signal 902 und eine Symbolrate, die das Doppelte der Symbolrate des QPSK-Signals 902 ist.
  • 12 zeigt ein Diagramm eines QPSK-Interlace-Filters 1000 mit Schalter Regelschaltungen gemäß einer Ausführungsform. Ein QPSK-Signal 1002 wird in zwei Kanäle unter Verwendung von Techniken, einschließlich der hierin beschriebenen, aufgeteilt. Gemäß einer Ausführungsform ist ein Kanal mit einem positiven Phasenverschieber 1004 gekoppelt, implementiert mit Hilfe von Techniken, einschließlich der hierin diskutierten. Für eine Ausführungsform ist ein positiver Phasenverschieber 1004 ein positive fünfundvierzig Grad (”45°”) Phasenverschieber. Ein zweiter Kanal ist mit einem negativen Phasenverschieber 1006 gekoppelt, implementiert mit Hilfe von Techniken, einschließlich der hierin diskutierten. Für eine Einbettung ist ein negativer Phasenverschieber 1006 ein negative fünfundvierzig Grad (”–45°”) Phasenverschieber.
  • Wie in 12 dargestellt ist, umfasst eine Ausführungsform einen positiven Phasenverschieber 1004 mit einem Mischer 1008, einen ersten Schalter 1010 und einen zweiten Schalter 1016. Ein negativer Phasenverschieber 1006 gemäß einem Ausführungsbeispiel ist mit einem Mischer 1008, einem ersten Schalter 1010 und einem zweiten Schalter 1016 gekoppelt. Ein erster Schalter 1010 ist implementiert unter Verwendung eines ersten Transistors 1012 und eines zweiten Transistors 1014. Ein zweiter Schalter 1016 ist implementiert unter Verwendung eines dritten Transistors 1018 und eines vierten Transistors 1020. Ein Mischer 1008 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden.
  • Bei einer Ausführungsform ist ein Mischer 1008 mit einem Phasendetektor 1026 direkt und über eine Verzögerungsschaltung 1024 gekoppelt. Bei einer Ausführungsform verzögert eine Verzögerungsschaltung 1024 eine Ausgabe des Mischers 1008 um ein paar Nanosekunden unter Verwendung von Techniken, einschließlich der hierin beschriebenen. Bei einer Ausführungsform ist eine Verzögerungsschaltung 1024 konfiguriert, um eine Ausgabe des Mischers 1008 um eine Zeit in einem Bereich von einschließlich 1 Nanosekunde bis zu und einschließlich 20 Nanosekunden zu verzögern. Ein Phasendetektor 1026 kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert werden. Ein Phasendetektor 1026 ist mit einem Tiefpassfilter 1028 gekoppelt, implementiert unter Verwendung von Techniken, einschließlich der hierin beschriebenen. Ein Tiefpassfilter 1028 ist mit einem Vorzeichendetektor 1030 gekoppelt, der konfiguriert ist, um das Vorzeichen der Ausgabe des Tiefpassfilters basierend auf einer bestimmten Schwellenspannung, wie die Hälfte der Stromversorgungsspannung, unter Verwendung von Techniken, wie sie hierin beschrieben sind, zu bestimmen. Ein Vorzeicheninverter 1030 ist mit einer ersten Schalter Regelungsschaltung gekoppelt, implementiert unter Verwendung eines D-Flip-Flop 1032. Ein D-Flip-Flop 1032 enthält einen Q Ausgang (”Q”) 1034, einen Q-Ausgang (”Q-”) 1036, einen D-Eingang (”D”) 1038 und einen Takteingang (”CLK”) 1040. Bei einem Ausführungsbeispiel ist die Ausgabe von Vorzeicheninverter 1030 mit einem Takteingang 1040 des D-Flip-Flops 1032 gekoppelt. Die Q Ausgabe 1034 ist mit dem ersten Transistor 1012 des ersten Schalters 1010 und mit einem vierten Transistor 1020 des zweiten Schalters 1016 gekoppelt. Q-Ausgabe 1036 ist mit dem D-Eingang 1038, mit einem zweiten Transistor 1014 des erste Schalter 1010 und mit einem dritten Transistor 1018 des zweiter Schalters 1016 gekoppelt. Ein D-Flip-Flop 1032 ist konfiguriert, um einen ersten Schalter 1010 und einen zweiten Schalter 1016 zu schalten, um ein erstes BPSK-Signal 1042 und ein zweites BPSK-Signal 1044, wie hier in Bezug auf einen QPSK-Interlacing-Filter 1000 beschrieben, zu erzeugen.
  • Ein dritter Schalter 1046 gemäß einer Ausführungsform ist konfiguriert, um zwischen dem Ausgang eines zweiten positiven Phasenverschiebers 1048 und dem Ausgang des zweiten negativen Phasenvererschiebers 1050 auszuwählen. Bei einem Ausführungsbeispiel ist ein zweiter positiver Phasenverschieber 1048 konfiguriert, um eine Phase eines Signals um positive fünfundvierzig Grad zu verschieben, und ein zweiter negativer Phasenverschieber 1050 ist konfiguriert, um eine Phase eines Signals um negative fünfundvierzig Grad zu verschieben. Der dritte Schalter 1046 ist konfiguriert, um ein BPSK-Ausgangssignal 1048 basierend auf der Ausgabe eines zweiten positiven Phasenverschiebers 1048 und der Ausgabe des zweiten negativen Phasenverschiebers 1050 zu erzeugen.
  • Nach der in 12 dargestellten Ausführungsform ist ein Vorzeicheninverter 1030 mit einem dritten D-Flip-Flop 1052 gekoppelt. Ein drittes D-Flip-Flop 1052 ist mit einem UND-Gatter 1054 und einem ersten D-Flip-Flop 1032 gekoppelt. Das zweite D-Flipflop 1052 gemäß der in 12 dargestellten Ausführungsform umfasst eine Q Ausgabe 1056 gekoppelt mit einem UND-Gatter 1054. Ein zweites D-Flip-Flop 1052 enthält auch einen Takteingang 1058 gekoppelt mit Zeichen Inverter 1030. Ein D-Eingang 1060 eines zweiten D-Flip-Flops 1052 ist mit einem hohen Potential, wie einer positiven Spannung (”VDD”), gekoppelt. Ein UND-Gatter 1054 ist mit einem dritten Schalter 1046 gekoppelt. Bei einer Ausführungsform ist ein UND-Gatter 1054 mit einen zweiten Transistor 1014 eines dritten Schalters 1046 gekoppelt und ist mit einem ersten Transistor 1012 des dritten Schalters 1046 über einen Inverter 1062 gekoppelt. Ein Inverter 1062 auch mit einem Eingang des UND-Gatters 1054 über eine zweite Verzögerungsschaltung 1064 gekoppelt. Bei einem Ausführungsbeispiel ist eine Verzögerungsschaltung 1064 konfiguriert, um eine Ausgabe eines Inverters 1062 um eine halbe Symbolperiode eines Eingangs-QPSK-Signal 1002 zu verzögern.
  • Eine zweiter D-Flip-Flop 1058, ein UND-Gatter 1054, ein Inverter 1062 und ein zweiter Verzögerungsschaltkreis 1064 sind konfiguriert, um eine Regelungsschaltung für einen dritten Schalter 1046 so anzusteuern, um zwischen einer Ausgabe eines zweiten positiven Phasenverschiebers 1048 und einer Ausgabe eines negativen Phasenverschiebers 1050 basierend auf einer Ausgabe eines Mischers 1008 zu wählen. Ein dritter Schalter 1046 ist konfiguriert, um ein Ausgangs-BPSK-Signal 1051 durch Auswählen zwischen einer Ausgabe eines zweiten positiven Phasenverschiebers 1048 und einer Ausgabe eines zweiten negativen Phasenverschiebers 1050 mit Hilfe von Techniken, einschließlich der hierin im Hinblick auf QPSK-Interlacing-Filter beschriebenen, zu erzeugen.
  • 13 zeigt ein Schaltungsblockdiagramm einer Sender-Empfänger oder Transceiver-Architektur 1300 gemäß einer Ausführungsform. Gemäß einer Ausführungsform weist eine Transceiver-Architektur 1300 einen BPSK-Empfänger und einen BPSK-Sender auf. Eine Transceiver-Architektur 1300 für einen Transceiver gemäß einer Ausführungsform enthält einen Modulator 1340 gekoppelt mit einem zweiten Mischer (”MIX2”) 1341. Ein zweiter Mischer 1341 ist unter Verwendung von Mischtechniken, einschließlich der hierin beschriebenen, implementiert. Ein zweiter Mischer 1341 ist mit einer ILO1 Ausgabe 1320 und einer ILO2 Ausgabe 1322 gekoppelt. Ein zweiter Mischer 1341 ist konfiguriert, um ein Trägerfrequenzsignal 1336 basierend auf einer ILO1 Ausgabe 1320 und einer ILO2-Ausgabe 1322 zu erzeugen. Bei einem Ausführungsbeispiel ist ein zweiter Mischer 1341 konfiguriert, um ein Trägerfrequenzsignal 1336 mit einer Frequenz auf der gleichen Trägerfrequenz wie das an einem Filter 1304 empfange BPSK-Signal 1302 zu erzeugen.
  • Bei einer Ausführungsform ist ein Modulator 1340 ein direkter Funkfrequenzmodulator. Ein Modulator ist konfiguriert, um ein Basisbandsignal 1338 mit einem Analog- oder Digitalsignal zu empfangen. Für eine Ausführungsform kann ein Basisbandsignal 1338 ein digitaler Bitstrom sein. Bei einer Ausführungsform ist ein Basisbandsignal 1338 vorverarbeitet, bevor das Signal von einem Modulator 1340 unter Verwendung von in der Technik bekannten Techniken empfangen wird. Für eine Ausführungsform kann eine Transceiver-Architektur 1300 einen Filter, wie einen Pulsformungs- und Vorverzerrungs-Filter mit endlicher Impulsantwort (FIR) für die Vorverarbeitung aufweisen, konfiguriert ein Basisbandsignal 1338 vorzuverarbeiten. Ein Pulsformungs- und Vorverzerrungs-FIR-Filter gemäß einer Ausführungsform ist mit einem Modulator 1340 gekoppelt.
  • Ein Modulator kann unter Verwendung eines Mischers einschließlich solcher, die hierin beschriebene Techniken implementieren, implementiert werden. Ein Modulator 1340 ist konfiguriert, um ein moduliertes Signal 1342 zu erzeugen. Für eine Ausführungsform ist ein Modulator 1340 konfiguriert, um ein moduliertes Signal 1342 mit einer Trägerfrequenz gleich der Frequenz des Trägerfrequenzsignals 1336 zu erzeugen. Für eine Ausführungsform kann ein moduliertes Signal 1342 unter Verwendung eines Verstärkers implementiert mit Hilfe von Techniken, einschließlich der hierin beschriebenen, verstärkt werden. Eine Ausführungsform einer Transceiver-Architektur kann einen oder mehrere Sendeschaltungen gekoppelt mit einem Modulator 1340 aufweisen, einschließlich, aber nicht beschränkt auf, einen Sende-Empfangsschalter, einen Leistungsverstärker, einen Filter, eine Antenne und andere Schaltungen, die verwendet werden, um ein moduliertes Signal zu übertragen oder ein moduliertes Signal für die Übertragung aufbereiten.
  • Gemäß der in 13 gezeigten Ausführungsform weist eine Transceiver-Architektur 1300 einen Empfänger auf, der eine Empfängerarchitektur, wie sie hier beschrieben ist, verwendet. Eine ILO-Regelungsschaltung, wie ein PLL1 1314, ist mit einem ILO1 1310 und eine ILO-Regelungsschaltung, wie einer PLL2 1316, ist mit einer ILO2 1312 gekoppelt. Bei einer Ausführungsform kann eine ILO-Regelungsschaltung eine PLL oder eine FLL sein, wie hierin beschrieben ist. Für eine Ausführungsform ist ein PLL1 1314 konfiguriert, um eine Anfangsfrequenz eines ILO1 1310 bei fc/2 + Δf einzustellen und ein PLL2 1316 ist konfiguriert, um eine Anfangsfrequenz eines ILO2 1312 bei fc/2 – Δf unter Verwendung von Techniken, einschließlich der hierin beschriebenen, einzustellen. Wie hierin beschrieben, sind ein ILO1 1310 und eine ILO2 1312 konfiguriert, um ein BPSK-Signal, wie ein verstärktes BPSK-Signal 1308 mit einer Trägerfrequenz fc zu empfangen. ILO1 1310 und ILO2 1312 werden von ihren ursprünglichen Frequenzen, wie durch ihre jeweiligen ILO Regelkreise zu einer Frequenz von fc/2 eingestellt, wieder schließen.
  • Wie oben beschrieben, ist ein Modulator konfiguriert, um ein Trägerfrequenzsignal 1336, das ein gemischtes Signal aus einem ILO1-Ausgangssignal 1320 und einem ILO2-Ausgangssignal 1322 ist, zu empfangen. Das Mischen der Ausgaben der ILO1 1310 und ILO2 1312 wird ein Trägerfrequenzsignal 1336 mit einer Trägerfrequenz fc erzeugen. Ein Modulator ist konfiguriert, um ein moduliertes Signal 1342 mit einer Trägerfrequenz fc für die Übertragung zu erzeugen. Bei einer Ausführungsform reduziert die Trennung zwischen einer ILO-Frequenz von fc/2 + Δf (oder einer ILO-Frequenz von fc/2 – Δf) und ein moduliertes Signal für die Übertragung bei einer Trägerfrequenz von fc die ”Zeilenversatz”-Probleme in einem Sender, welche eine Frequenzverschiebung in der Betriebsfrequenz eines Oszillators, wie einem ILO, sind und durch ein starkes Sendesignal verursacht werden. Dies kann die Leistung in einem Empfangsteil in einem Sender beeinträchtigen.
  • Nach der in 13 dargestellten Ausführungsform enthält der Transceiver einen Filter 1304, der konfiguriert ist, um ein BPSK-Signal 1302 unter Verwendung von Techniken, einschließlich der hierin beschriebenen, zu empfangen. Ein Filter 1304 ist konfiguriert, um ein gefiltertes BPSK-Signal 1305 unter Verwendung von Techniken, wie sie hierin beschrieben sind, zu erzeugen. Ein Filter 1304 ist mit einem Verstärker 1306 gekoppelt. Bei einer Ausführungsform ist der Verstärker 1306 entsprechend der oben beschriebenen Techniken konfiguriert. Bei einer Ausführungsform wird PLL1 1314 mit einer ILO1 Ausgabe 1320 gekoppelt und PLL2 1316 wird mit ILO2 Ausgabe 1322 gekoppelt. Eine ILO1-Ausgabe 1320 und eine ILO2 Ausgabe 1322 werden als Teil einer Rückkopplungsschleife zum PLL1 1314 und PLL2 1316 jeweils unter Verwendung von Techniken, einschließlich der hierin beschriebenen, verwendet. Bei einer Ausführungsform können ein FSM 1318 und ein erstes Steuersignal (”CTRL1”) 1324 und ein zweites Steuersignal (”CTRL2”) 1326 unter Verwendung von hierin beschriebenen Techniken implementiert werden.
  • Nach der in 13 Ausführungsform weist die Transceiver-Architektur 1300 umfasst einen ersten Mischer (”MIX 1”) 1328 auf, der mit einer ILO1 1310 und einer ILO2 1312 gekoppelt ist. Ein Mischer 1328 kann unter Verwendung von Techniken, einschließlich der hierin beschrieben, konfiguriert sein. Bei einer Ausführungsform ist ein Mischer 1328 mit einem LPF 1330 gekoppelt. Ein LPF 1330 kann unter Verwendung von Techniken, einschließlich der hierin beschriebenen, implementiert sein. Wie weiter in 13 dargestellt, umfasst eine Ausführungsform ein LPF 1330, das mit einem ADC 1332 gekoppelt ist. Bei einer Ausführungsform kann ein LPF 1330 mit einem ADC 1332 unter Verwendung von Techniken, einschließlich der hierin beschriebenen, gekoppelt werden. Ein ADC 1332 gemäß einer Ausführungsform kann unter Verwendung von Techniken, wie sie hierin beschrieben sind, implementiert sein, um ein Ausgangssignal 1334 zu erzeugen, einschließlich, aber nicht beschränkt auf, eine Bit-Sequenz und eine andere Form eines Basisbandsignals basierend auf einem BPSK-Signal 1302. Eine Transceiver-Architektur 1300 gemäß einem Ausführungsbeispiel kann einen Empfänger einschließlich einen QPSK nach BPSK-Wandler mit einem QPSK-Zerlegungsfilter, wie hierin beschrieben, und einem QPSK-Interlace-Filter, wie hierin beschrieben, einschließen.
  • Entsprechend einigen Ausführungsformen, könnten eine oder mehrere der hierin beschriebenen Empfängerarchitekturen und Transceiver (Sender-Empfänger) Architekturen auf eine integrierte Schaltung unter Verwendung von aus dem Stand der Technik bekannten Halbleiterprozessen implementiert werden, um Komponenten und Schaltungen der Empfängerarchitekturen und Transceiver-Architekturen zu erzeugen. Es sollte anerkannt werden, dass eine Anzahl von Variationen der oben genannten Ausführungsformen für einen Fachmann auf dem Gebiet angesichts der vorstehenden Beschreibung und Lehre offensichtlich sein. Dementsprechend ist die Erfindung nicht auf diese spezifischen Ausführungsformen, veranschaulichenden Beispiele und Methoden der hier gezeigten und beschriebenen vorliegenden Offenbarung beschränkt. Vielmehr soll der Umfang der Erfindung durch die folgenden Ansprüche und ihre Äquivalente definiert sein.

Claims (37)

  1. Ein Empfänger, der folgendes aufweist: einen ersten injektionssynchronisierten Oszillator (ILO) (110, 216) mit einem ersten Eingang, der konfiguriert ist, um ein binäres Phasenumtastungssignal (BPSK-Signal) (102, 206) zu empfangen, und einen zweiten Eingang, der konfiguriert ist, um ein erstes Referenzfrequenzsignal zu empfangen; einen zweiten injektionssynchronisierten Oszillator (ILO) (112, 218) mit einem dritten Eingang, der konfiguriert ist, um das BPSK-Signal (102, 206) zu empfangen, und einen vierten Eingang, der konfiguriert ist, um ein zweites Referenzfrequenzsignal zu empfangen; eine erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202), die mit dem zweiten Eingang des ersten ILO (110, 216) gekoppelt ist, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) konfiguriert ist, um das erste Referenzfrequenzsignal zu erzeugen; und eine zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204), die mit dem vierten Eingang des zweiten ILO (112, 218) gekoppelt ist, wobei die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) konfiguriert ist, um das zweite Referenzfrequenzsignal zu erzeugen; einen Mischer (128, 230), der mit dem ersten ILO (110, 216) und dem zweiten ILO gekoppelt (112, 218) ist; und eine Zustandsmaschine (finite state machine) (118, 220), die mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) gekoppelt ist.
  2. Empfänger nach Anspruch 1, wobei die Zustandsmaschine (finite state machine) (118, 220) mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) durch eine Steuerleitung gekoppelt ist.
  3. Empfänger nach Anspruch 2, wobei das Steuersignal (124) einen Teilungsfaktor der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) einstellt.
  4. Empfänger nach Anspruch 1, wobei die Zustandsmaschine (118, 220) zumindest einen der Zustände aufweist, aus der Gruppe ausgewählt, die besteht aus: Kanal-Erkennung, Beurteilung der Kanalfreiheit (Clear Channel Assessment), Datenübertragung, PVT-Kalibrierung, Empfänger-Aufwecken und Empfänger-Abschalten.
  5. Empfänger nach Anspruch 1, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) eine analoge Phasenregelschleife (PLL) ist.
  6. Empfänger nach Anspruch 1, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) eine digitale Phasenregelschleife (PLL) ist.
  7. Empfänger nach Anspruch 1, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) derart konfiguriert ist, um eine erste Ausgabe des ersten ILO (110, 216) zu empfangen, und wobei das erste Referenzfrequenzsignal zumindest auf der ersten Ausgabe des ersten ILO (110, 216) basiert.
  8. Empfänger nach Anspruch 1, wobei das erste Referenzfrequenzsignal den ersten ILO (110, 216) an eine Frequenz anpasst, die größer als die Hälfte einer Trägerfrequenz des BPSK-Signals (102, 206) ist, und wobei das zweite Referenzfrequenzsignal den zweiten ILO (112, 218) an eine Frequenz anpasst, die kleiner als die Hälfte der Trägerfrequenz des BPSK-Signals (102, 206) ist.
  9. Empfänger nach Anspruch 1, weiter umfassend einen Verstärker (106, 212) mit einem positiven Ausgang und einem negativen Ausgang, wobei der positive Ausgang mit dem ersten ILO (110, 216) gekoppelt ist, und wobei der negative Ausgang mit dem zweiten ILO (112, 218) gekoppelt ist.
  10. Empfänger, der folgendes aufweist: einen ersten injektionssynchronisierten Oszillator (ILO) (110, 216) mit einem ersten Eingang, der konfiguriert ist, um ein binäres Phasenumtastungs(BPSK)-Signal (102, 206) zu empfangen, einen ersten variablen Kondensator, um eine Resonanzfrequenz des ersten ILO zu ändern, und einen zweiten Eingang, der konfiguriert ist, um eine erste Regeleingabe zum Regeln des ersten variablen Kondensators zu empfangen; einen zweiten injektionssynchronisierten Oszillator (ILO) (112, 216) mit einem dritten Eingang, der konfiguriert ist, um das BPSK-Signal (102, 206) zu empfangen, einen zweiten variablen Kondensator, um eine Resonanzfrequenz des zweiten ILO zu ändern, und einen vierten Eingang, der konfiguriert ist, um eine zweite Regeleingabe zum Regeln des zweiten variablen Kondensators zu empfangen; eine digitale Regellogikschaltung mit einer Kanalauswahleingabe, einer ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) und einer zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204); die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202), die mit dem zweiten Eingang des ersten ILO gekoppelt ist, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) konfiguriert ist, um die erste Regeleingabe zu erzeugen; und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204), die mit dem vierten Eingang des zweiten ILO gekoppelt ist, wobei die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) konfiguriert ist, um die zweite Regeleingabe zu erzeugen; und wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) konfiguriert ist, um die Resonanzfrequenz des ersten ILO durch ein positives Frequenzoffset einzustellen, und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) konfiguriert ist, um die Resonanzfrequenz des zweiten ILO mit einem negativen Frequenzoffset einzustellen, wobei der positive Frequenzoffset und der negative Frequenzoffset entsprechend einer Datenrate des BPSK Signal bestimmt sind.
  11. Empfänger nach Anspruch 10, der weiter einen Mischer (128, 230) aufweist, der mit dem ersten ILO (110, 216) und dem zweiten ILO (112, 218) gekoppelt ist.
  12. Empfänger nach Anspruch 11, der eine Zustandsmaschine (118, 220) aufweist, die mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) gekoppelt ist und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) gekoppelt ist.
  13. Empfänger nach Anspruch 12, wobei die Zustandsmaschine (118, 220) mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) durch eine Steuerleitung (124) gekoppelt ist.
  14. Empfänger nach Anspruch 13, wobei das Steuersignal (CTRL1) eine konstante Abstimmung der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) einstellt.
  15. Empfänger nach Anspruch 10, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 203) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) eine Phasenregelschleife (PLL) ist.
  16. Empfänger nach Anspruch 10, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116, 204) eine Frequenzregelschleife (FLL) ist.
  17. Empfänger nach Anspruch 10, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114, 202) konfiguriert ist, um eine erste Ausgabe des ersten ILO (110, 216) zu empfangen, und wobei der erste Regeleingang zumindest auf der ersten Ausgabe des ersten ILO (110, 216) basiert.
  18. Empfänger nach Anspruch 10, wobei der erste Regeleingang den ersten ILO (110, 216) an eine Frequenz anpasst, die größer als die Hälfte einer Trägerfrequenz des BPSK-Signals (102, 206) ist und wobei der zweite Regeleingang den zweiten ILO (112, 218) an eine Frequenz anpasst, die kleiner als die Hälfte der Trägerfrequenz des BPSK-Signals (102, 206) ist.
  19. Verfahren zur Demodulation, welches folgendes aufweist: Empfangen eines binär phasenumgetasteten Signals; Erzeugen eines ersten Kanals, der auf dem binären phasenumgetasteten Signal basiert; Erzeugen eines zweiten Kanals, der auf dem binären phasenumgetasteten Signal basiert; Verarbeiten des ersten Kanals unter Verwendung einer ersten Schaltung, die einen ersten ILO einschließt, der mit einer ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) gekoppelt ist, um eine erste Ausgabe zu erzeugen; Verarbeiten des zweiten Kanals unter Verwendung einer zweiten Schaltung, die einen zweiten ILO einschließt, der mit einer zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) gekoppelt ist, um eine zweite Ausgabe zu erzeugen; wobei eine Zustandsmaschine (finite state machine), mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) gekoppelt ist; und Multiplizieren der ersten Ausgabe mit der zweiten Ausgabe.
  20. Sender-Empfänger (Transceiver) (1300), der folgendes aufweist: einen ersten injektionssynchronisierten Oszillator (ILO) (1310) mit einem ersten Eingang, der konfiguriert ist, um ein binäres Phasenumtastungs-(BPSK)-Signal (1302) zu empfangen, und einen zweiten Eingang, der konfiguriert ist, um ein erstes Referenzfrequenzsignal zu empfangen, wobei der erste ILO (1310) konfiguriert ist, um eine erste ILO Ausgabe (1320) zu erzeugen; einen zweiten injektionssynchronisierten Oszillator (ILO) (1312) mit einem dritten Eingang, der konfiguriert ist, um das BPSK-Signal (1302) zu empfangen, und einem vierten Eingang, der konfiguriert ist, um ein zweites Referenzfrequenzsignal zu empfangen; wobei der zweite ILO (1312) konfiguriert ist, um eine zweite ILO Ausgabe (1322) zu erzeugen; einer ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314), die mit dem zweiten Eingang des ersten ILO (1310) gekoppelt ist, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) konfiguriert ist, um das erste Referenzfrequenzsignal zu erzeugen; eine zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1316), die mit dem vierten Eingang des zweiten ILO (1312) gekoppelt ist, wobei die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1316) konfiguriert ist, um das zweite Referenzfrequenzsignal zu erzeugen; einen ersten Mischer (1341), der mit dem ersten ILO (1310) und dem zweiten ILO (1312) gekoppelt ist; eine Zustandsmaschine (finite state machine) (1318), die mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1316) gekoppelt ist; einen zweiten Mischer (1328), der konfiguriert ist, um die erste ILO-Ausgabe (1320) zu empfangen, und konfiguriert ist, um die zweite ILO-Ausgabe (1322) zu empfangen, wobei der Mischer (1341) konfiguriert ist, um ein Trägerfrequenzsignal (1336) basierend auf der ersten ILO-Ausgabe (1320) und der zweiten ILO-Ausgabe (1322) zu erzeugen; und einen Modulator (1340), der konfiguriert ist, um das Trägerfrequenzsignal (1336) zu empfangen.
  21. Sender-Empfänger nach Anspruch 20, wobei die Zustandsmaschine (1318) mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) über eine Steuerleitung (1324) gekoppelt ist.
  22. Sender-Empfänger nach Anspruch 21, wobei das Steuersignal (CTRL1) einen Teilungsfaktor der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) einstellt.
  23. Sender-Empfänger nach Anspruch 20, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1316) digitale Phasenregelkreise sind.
  24. Sender-Empfänger nach Anspruch 20, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1316) analoge Phasenregelkreise sind.
  25. Sender-Empfänger nach Anspruch 20, der folgendes aufweist: einen Quadratur-Phasenumtastungs-(”QPSK”)-Zerlegungsfilter, der mit dem ersten ILO (1310) und dem zweiten ILO (1312) gekoppelt ist.
  26. Empfänger nach Anspruch 20, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (1314) konfiguriert ist, um eine erste Ausgabe des ersten ILO (1310) zu empfangen, und wobei das erste Referenzfrequenzsignal zumindest auf der ersten Ausgabe des ersten ILO (1310) basiert.
  27. Empfänger nach Anspruch 20, wobei das erste Referenzfrequenzsignal den ersten ILO (1310) an eine Frequenz anpasst, die größer als die Hälfte einer Trägerfrequenz des BPSK-Signals (1302) ist und wobei das zweite Referenzfrequenzsignal den zweiten ILO (1312) an eine Frequenz anpasst, die kleiner als die Hälfte der Trägerfrequenz des BPSK-Signals (1302) ist.
  28. Sender-Empfänger (1300), der folgendes aufweist: einen ersten injektionssynchronisierten Oszillator (ILO) (1310) mit einem ersten Eingang, der konfiguriert ist, um ein binäres Phasenumtastungs-(BPSK)-Signal (1302) zu empfangen, einen ersten variablen Kondensator, um eine Resonanzfrequenz des ersten ILO zu ändern, und einen zweiten Eingang, der konfiguriert ist, um eine erste Regeleingabe zum Regeln des ersten variablen Kondensators zu empfangen; einen zweiten injektionssynchronisierten Oszillator (ILO) mit einem dritten Eingang, der konfiguriert ist, das BPSK-Signal zu empfangen, einen zweiten variablen Kondensator, um eine Resonanzfrequenz des zweiten ILO zu ändern, und einen vierten Eingang, der konfiguriert ist, um eine zweite Regeleingabe zum Regeln des zweiten variablen Kondensators zu empfangen; eine digitale Regellogikschaltung mit einer Kanalauswahleingabe, einer ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) und einer zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204); die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202), die mit dem zweiten Eingang des ersten ILO gekoppelt ist, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) konfiguriert ist, um den ersten Regeleingang zu erzeugen; die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204), die mit dem vierten Eingang des zweiten ILO gekoppelt ist, wobei die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) konfiguriert ist, um den zweiten Regeleingang zu erzeugen; wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) konfiguriert ist, um die Resonanzfrequenz des ersten ILO durch ein positives Frequenzoffset einzustellen, und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) konfiguriert ist, um die Resonanzfrequenz des zweiten ILO mit einem negativen Frequenzoffset einzustellen, wobei der positive Frequenzoffset und der negative Frequenzoffset entsprechend einer Datenrate des BPSK Signal bestimmt sind, einen Mischer, der konfiguriert ist, um eine erste ILO-Ausgabe zu empfangen, und konfiguriert ist, um eine zweite ILO-Ausgabe zu empfangen, wobei der Mischer konfiguriert ist, um ein Trägerfrequenzsignal basierend auf der ersten ILO-Ausgabe und der zweiten ILO-Ausgabe zu erzeugen; und einen Modulator, der konfiguriert ist, um das Trägerfrequenzsignal zu empfangen.
  29. Sender-Empfänger nach Anspruch 28, der weiter folgendes aufweist: einen zweiten Mischer, der mit dem ersten ILO und dem zweiten ILO gekoppelt ist.
  30. Sender-Empfänger nach Anspruch 29, der folgendes aufweist: eine Zustandsmaschine, die mit der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) und mit der zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) gekoppelt ist.
  31. Sender-Empfänger nach Anspruch 30, wobei das Steuersignal eine konstante Abstimmung der ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) einstellt.
  32. Sender-Empfänger nach Anspruch 28, wobei der Modulator konfiguriert ist, um einen digitalen Bit-Strom zu empfangen.
  33. Sender-Empfänger nach Anspruch 28, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) eine Phasenregelschleife (PLL) ist.
  34. Sender-Empfänger nach Anspruch 28, wobei zumindest die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) oder die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) eine Frequenzregelschleife (FLL) ist.
  35. Sender-Empfänger nach Anspruch 28, wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) konfiguriert ist, um die erste Ausgabe des ersten ILO zu empfangen, und wobei der erste Regeleingang zumindest auf der ersten Ausgabe des ersten ILO basiert.
  36. Sender-Empfänger nach Anspruch 28, wobei der erste Regeleingang den ILO an eine Frequenz anpasst, die größer als die Hälfte einer Trägerfrequenz des BPSK-Signals ist, und wobei der zweite Regeleingang kleiner als die die Hälfte der Trägerfrequenz des BPSK-Signals ist.
  37. Verfahren zum Demodulieren eines Signals und zum Modulieren eines Basisbandsignals, welches folgendes aufweist: Empfangen eines binären Phasenumtastungsignals; Erzeugen eines ersten Kanals, basierend auf dem binären phasenumgetasteten Signal; Erzeugen eines zweiten Kanals basierend auf dem binären phasenumgetasteten Signals; Verarbeiten des ersten Kanals unter Verwendung einer ersten Schaltung, die einen ersten injektionssynchronisierten Oszillator aufweist (ILO), der mit einer ersten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) gekoppelt ist, um eine erste Ausgabe zu erzeugen; Verarbeiten des zweiten Kanals unter Verwendung einer zweiten Schaltung, die einen zweiten injektionssynchronisierten Oszillator (ILO) aufweist, der mit einer zweiten Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) gekoppelt ist, um eine zweite Ausgabe zu erzeugen; wobei die erste Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (114; 202) und die zweite Phasenregelschleife (PLL) oder Frequenzregelschleife (FLL) (116; 204) mit einer Zustandsmaschine (finite state machine) gekoppelt sind; Multiplizieren der ersten Ausgabe mit der zweiten Ausgabe, um ein Trägerfrequenzsignal zu erzeugen; und Modulieren eines Basisbandsignals basierend auf dem Trägerfrequenzsignal.
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