DE112007003169T5

DE112007003169T5 - Mikroelektronischer Chip mit Lötabdeckungen auf Verbindungsstellen und Verfahren zum Herstellen desselben

Info

Publication number: DE112007003169T5
Application number: DE112007003169T
Authority: DE
Inventors: Mengzhi Phoenix Pang; Charan Higley Gurumurthy
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-12-28
Filing date: 2007-12-03
Publication date: 2009-10-29
Also published as: TW200830509A; CN101573789B; WO2008088479A1; CN101573789A; US20080160751A1

Abstract

Verfahren zum Bereitstellen eines mikroelektronischen Chips, welches umfasst:
Bereitstellen eines Chipsubstrats;
Bereitstellen von Verbindungsstellen auf einer Oberfläche des Substrats; und
Bereitstellen von Lötabdeckungen auf den Verbindungsstellen.

Description

Gebiet der Erfindung
Ausführungsformen der vorliegenden Erfindung betreffen allgemein Verfahren zum Anbringen eines mikroelektronischen Chips an einem Substrat und Gehäuse, die nach solchen Verfahren hergestellt werden.
Hintergrund der Erfindung
Eines der wohlbekannten Verfahren zum Anbringen eines mikroelektronischen Chips oder IC-Chips an ein Substrat umfasst die so genannte Flip-Chip-Gehäusetechnik (flip chip packaging). Das Substrat ermöglicht ein Verschalen des Chips bei gleichzeitigem Übertragen von Strom und Signalen an den Chip und Empfangen derselben von dem Chip. Die Flip-Chip-Gehäusung umfasst die Verwendung einer Anordnung von Löthöckern, welche an die Bondflächen des Substrats in einem Prozess angebracht werden, der sich „Bumping” nennt. Die Anordnung von Löthöckern ist dazu eingerichtet, mit einzelnen Verbindungsstellen auf einer Gegenkomponente, wie beispielsweise einem Chip, zusammen zu passen. Mit dem Begriff „Verbindungsstelle” („bumping site”) ist im Zusammenhang der vorliegenden Erfindung eine Stelle gemeint, welche eine oder mehrere Metallisierungsschichten auf einer Bond-Fläche einer mikroelektronischen Komponente (wie beispielsweise einem Chip oder einem Substrat) umfasst, wobei die Verbindungsstelle dazu eingerichtet ist, ein elektrisches und mechanisches Zusammenfügen der mikroelektronischen Komponente mit einer anderen mikroelektronischen Komponente, beispielsweise durch eine Lötverbindung, zu ermöglichen. Ein Beispiel einer Verbindungsstelle, wie sie hier verwendet wird, umfasst die wohlbekannte ENIG-Kontaktfläche, welche eine Barriereschicht umfasst, die beispielsweise eine Schicht aus Ni überzogen mit einer Schicht aus Au umfasst. Die Gehäusung (package) kann nachfolgend im Anschluss an das Zusammenbringen des Chips und des Substrats zum teilweisen Verflüssigen der Höcker oder zum Bewirken eines „Reflow” der Höcker erwärmt werden, wodurch elektrische und mechanische Verbindungen in Form von jeweiligen Lötverbindungen an entsprechenden Verbindungsstellen und Kontaktflächen gebildet werden. Diese Technologie wird häufig als „Flip-Chip”-Technologie bezeichnet, da die Löthöcker (solder bumps) üblicherweise an dem Substrat befestigt werden, wobei der Chip und die zugehörigen Verbindungsstellen anschließend „umgedreht” (flipped) werden, um den Chip an dem Substrat zu befestigen.
In dieser Hinsicht wird auf die 1 und 2 Bezug genommen, welche Stufen in der Flip-Chip-Anbringung eines Chips an einem Substrat zum Bilden eines mikroelektronischen Gehäuses gezeigt sind. Wie es in 1 zu sehen ist, ist ein Teil eines Substrats 102 gezeigt, welches Bond-Flächen 104 mit darauf gebildeten Löthöckern 106 umfasst, einschließlich eines Löthöckers 106' mit geringem Volumen. Wie es bekannt ist, können Löthöcker mit geringem Volumen, wie Höcker 106', das Resultat einer Anzahl von Ereignissen sein, wie beispielsweise Lift-off der Lötmaske während des Lötdruckprozesses auf dem Substrat. Wie es weiter aus der 1 zu entnehmen ist, ist ein Teil eines Chips 108 gezeigt, einschließlich darauf befindlicher Verbindungsstellen 110. Wendet man sich der 2 zu, würde ein üblicher Flip-Chip-Anbringungsprozess das Platzieren jeweiliger Löthöcker 106 des Substrats ausgerichtet mit und in Kontakt mit entsprechenden Verbindungsstellen 110 sowie ein Aussetzen der solchermaßen gebildeten Anordnung hoher Temperaturen umfassen, um ein Schmelzen (reflow) des Lötmaterials zu bewirken. Im Laufe des Reflow-Prozesses schmelzen die Löthöcker 106/106', welche sich in Kontakt mit den Verbindungsstellen 110 befinden, wodurch geschmolzene Lötabschnitte 112 gebildet werden. Nachteilig hierbei ist, dass einige der geschmolzenen Lötabschnitte 112 im Übermaß von den entsprechenden Verbindungsstellen 110 aufgesogen sind, wodurch möglicherweise das Risiko einer durchbrochenen Lötstelle (solder wicking open SWO), wie es in dem Beispiel in dem Fall des Lötabschnitts 112' dargestellt ist, erzeugt wird. In einem solchem Fall mag an dem Ort des SWO nach dem Übergang des Lötmaterials in die feste Phase keine wirksame Lötverbindung gebildet worden sein. Wo ein Löthöcker mit geringem Volumen, wie etwa Löthöcker 106' auf einer Lötfläche 104 des Substrats vorlag, kann solches Lötmaterial, wie es beispielsweise durch den Lötabschnitt 112'' dargestellt ist, nach dem Übergang in die feste Phase zum Bilden einer schwachen Lötverbindung führen, was möglicherweise letztendlich zu Bruchstellen und Elektromigration in der Lötverbindung führt. Ein weiteres üblicherweise beobachtetes LVSB-bezogenes Problem besteht darin, dass sich überhaupt keine Lötverbindung bildet, was zu einem Ausfall der Baugruppe führen kann.
Aus dem Stand der Technik sind keine zuverlässigen Verfahren zum Anbringen eines Chips an einem Substrat bekannt, welche nicht Probleme zeigen, die üblicherweise mit Lift-Up des Lötmaterials in Verbindung stehen, wie beispielsweise fehlende Lötverbindungen, Lötverbindungen mit geringem Volumen und Rissbildung in Lötverbindungen.
Kurze Beschreibung der Zeichnungen
1 und 2 zeigen Stufen in der Flip-Chip-Anbringung eines Chips an einem Substrat gemäß dem Stand der Technik; und
3 bis 5 zeigen Stufen in der Flip-Chip-Anbringung eines Chips an einem Substrat gemäß einer Ausführungsform; und
6 ist eine schematische Ansicht eines Systems einschließlich einer Gehäusung (package), wie demjenigen aus 5.
Aus Gründen der Vereinfachung und Klarheit der Darstellung sind in den Zeichnungen Elemente nicht notwendigerweise maßstabsgerecht gezeichnet. Beispielsweise können die Abmessungen einiger der Elemente relativ zu anderen Elementen aus Gründen der Klarheit übertrieben sein. Wo dies angemessen erscheint, sind Bezugsziffern in den Zeichnungen wiederholt worden, um entsprechende oder analoge Elemente zu bezeichnen.
Detaillierte Beschreibung
In der nachfolgenden detaillierten Beschreibung werden ein Verfahren zum Bilden eines mikroelektronischen Chips, ein mikroelektronischer Chip gebildet nach dem Verfahren und ein Verfahren zum Bilden eines mikroelektronischen Packages einschließlich des Chips offenbart. Bezug wird auf die beigefügten Zeichnungen genommen, worin im Wege der Illustration spezifische Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung umgesetzt werden kann. Es ist ersichtlich, dass andere Ausführungsformen bestehen können und das andere strukturelle Änderungen gemacht werden könne, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.
Die Begriffe auf, über, unter und benachbart zu/nahe, wie sie hier verwendet werden, beziehen sich auf die Position eines Elements relativ zu einem anderen Element. Als solches kann ein erstes Element, welches auf, über oder unterhalb eines zweiten Elements angeordnet ist, unmittelbar in Kontakt mit dem zweiten Element stehen oder kann ein oder mehrere dazwischen liegende Elemente einschließen. Zusätzlich hierzu kann ein erstes Element, welches neben oder nahe einem zweiten Element angeordnet ist, unmittelbar in Kontakt mit dem zweiten Element stehen oder ein oder mehrere dazwischen liegende Elemente umfassen.
In einer Ausführungsform wird ein Verfahren zum Anbringen eines Chips an einem Substrat offenbart. In einer weiteren Ausführungsform wird eine Mikroelektronik-Gehäusung, welche nach dem Verfahren gebildet ist, offenbart. Aspekte dieser und weiterer Ausführungsformen werden hier nachfolgend unter Bezugnahme auf die 3 bis 6 diskutiert werden, wobei die 3 bis 5 Stufen in der Flip-Chip-Anbringung eines Chips an einem Substrat zum Bilden einer Mikroelektronik-Gehäusung zeigen. Die Figuren sollten jedoch nicht als einschränkend angesehen werden, da sie zum Zwecke der Erläuterung und des Verständnisses vorgesehen sind.
Zunächst wird auf 3 Bezug genommen, wobei eine Verfahrensausführungsform des Bildens einer Mikroelektronik-Gehäusung das Bereitstellen eines Mikroelektronik-Substrats 202 umfasst, von dem ein Teil in 3 gezeigt ist. Mit „mikroelektronisches Substrat” ist im Zusammenhang der vorliegenden Beschreibung ein Substrat gemeint, auf dem Mikroelektronische leitfähige Muster bereitgestellt worden sind. Das Substrat kann entweder das Substrat eines vollständigen mikroelektronischen Bauteils oder ein Substrat, welches dazu eingerichtet ist, weiter behandelt werden, um ein mikroelektronisches Bauteil zu bilden, oder ein Substrat umfassen, wie eine gedruckte Leiterplatte, einschließlich leitfähiger Muster, welche dazu eingerichtet sind, Verbindungen zwischen mikroelektronischen Komponenten bereitzustellen. Beispielsweise kann das Substrat ein organisches aufgebautes Substrat (organic buildup substrate), ein keramisches Substrat oder ein Halbleitersubstrat sein, wie etwa ein Silizium-Substrat eines Mikroelektronik-Chips. Der Teil des Substrats 202 ist in 3 dargestellt als Bondflächen 204 mit darauf gebildeten Löthöckern 206 umfassend, einschließlich beispielsweise eines Löthöckers 206' mit geringem Volumen. Wie zuvor erwähnt worden ist, können Löthöcker mit geringem Volumen, wie etwa Höcker 206' das Resultat einer Anzahl an Ereignissen sein, wie beispielsweise dem Lift-off der Lötmaske während des Lötdruckprozesse auf dem Substrat. LVAB kann ebenfalls durch einen anhand von Löt-Reflow induzierten Fehler verursacht werden, wenn das Vorliegen eines übermäßigen Anteils an Flussmittel in dem Löt-Material das Lötbenetzungsverhalten stört und fehlendes Lötmaterial nach dem Defluxing-Schritt zur Folge haben kann. Eine weitere mögliche Ursache von LVSB kann auf geometrische Irregularitäten einer oder mehrerer zurückversetzter Öffnungen in dem Lötlack zurückzuführen sein. In einem solchen Fall kann eine Öffnung in dem Lötlack, die größer als der Nominalwert ist, LVSB herbeiführen, da ein größeres Lötmaterialvolumen benötigt werden würde, wo tatsächlich ein geringeres Lötmaterialvolumen bereitgestellt wird. Durch die Darstellung eines Löthöckers 206' mit geringem Volumen als auf dem Substrat 202 existierend beabsichtigt die vorliegende Beschreibung nicht, es nahe zu legen, dass das Bereitstellen eines Löthöckers 206' mit geringem Volumen als Teil einer Ausführungsform angesehen wird, sondern vielmehr ist beabsichtigt, dass die Ausführungsformen Vorteile für die Flip-Chip-Anbringung sogar bei Vorliegen von Löthöckern mit geringem Volumen, wie den Löt höckern 206', bieten, wie es nachfolgend unter Bezugnahme auf die 4 und 5 beschrieben werden wird. Die Bond-Flächen 204 des Substrats können jede geeignete Art des Oberflächenabschlusses auf dem Substrat umfassen, wie beispielsweise Under-Bump-Metallisierung, welche Schichten von Gold und Nickel umfasst, was innerhalb des Fachwissens des Fachmanns auf diesem Gebiet liegt. Es ist anzumerken, dass Ausführungsformen nicht auf die Verwendung eines Substrats mit Bondflächen einer gleichförmigen Größe und eines gleichförmigen Abstands zueinander beschränkt sind, wie im Fall der Bondflächen 206, sondern dass Ausführungsformen in ihrem Umfang das Bereitstellen von Bondflächen unterschiedlicher oder nicht einheitlicher Größen und Abstände umfassen. Das Substrat kann ferner eine Löt-Lackschicht darauf umfassen (nicht gezeigt), welche, wie es bekannt ist, aus einem wärmeresistenten Beschichtungsmaterial aufgebracht auf spezielle Gebiete auf der Oberfläche eines Substrats besteht, welches hauptsächlich als ein schützender Film für die leitfähigen Muster auf dem Substrat bereitgestellt werden kann.
Wie es weiterhin in 3 gezeigt ist, umfasst eine Verfahrensausführungsform das Bereitstellen eines mikroelektronischen Chips, wie etwa des Chips 208, von dem ein Teil in 3 gezeigt ist. Mit „mikroelektronischer Chip” ist im Zusammenhang von Ausführungsformen ein Chip-Substrat gemeint, worauf Mikroschaltkreise gebildet sind, und welches Verbindungsstellen umfassen kann, wie sie nachfolgend definiert werden. Beispiele von Chip-Substraten umfassen, unter anderem, Wafer, welche Silizium (Si), Gallium Arsenid (GaAs), Indium Phosphat (InP) und davon abgeleitete Varianten umfassen. Verschiedene Techniken werden verwendet, wie etwa Schichtenbildung, Dotierung, Maskierung und Ätzen, um Tausende und sogar Millionen von mikroskopischen IC-Bauteilen in Form von Transistoren, Widerständen und weiteren Elementen als Teil des Chips zu produzieren. Die IC-Bauteile sind miteinander verbunden, um einen speziellen elektronischen Schaltkreis zu bilden, der eine spezielle Funktion ausführt, wie etwa die Funktion eines Mikroprozessors oder eines Computerspeichers. Wendet man sich nun der 3 zu, umfasst das Chipsubstrat 211 Verbindungsstellen 210 darauf. Die Verbindungsstellen 210 können Metallisierungsschichten umfassen, wie es im Stand der Technik wohl bekannt sein sollte, wie etwa eine elektrisch leitfähige Schicht einschließlich beispielsweise Cu, eine Stabilisierungsschicht darauf, wie etwa Au. Als Option können die Verbindungsstellen 210 auch eine Barriereschicht umfassen, wie beispielsweise eine Ni-Schicht auf der Au-Schicht oder jede andere Metallschicht nach den Anforderungen der jeweiligen Anwendung (nicht gezeigt). Die Schichten in den Verbindungsstellen 210, wie etwa beispielsweise Cu-Schichten, Ni-Schichten und Au-Schichten, können gemäß einem von vielen wohlbekannten Verfahren bereitgestellt werden, wie etwa beispielsweise durch stromloses oder elektrolytisches/galvanisches Überziehen, wie es vom Fachmann auf diesem Gebiet unschwer erkannt werden würde.
Weiterhin Bezug nehmend auf 3, umfasst eine Verfahrensausführungsform das Vorsehen von Lötabdeckungen 214 auf den Verbindungsstellen 210. Die Lötabdeckungen 214 können aus einem nachgiebigen (compliant) Material hergestellt werden, wie beispielsweise einem Material auf Sn-Basis, welches beispielsweise SnAg, SnCu oder im Wesentlichen reines Sn umfasst. Das Material für die Lötabdeckungen würde in der am meisten bevorzugten Ausführungsform reines Sn umfassen und weiter bevorzugt SnCu, und seine Auswahl wäre eine Funktion der Erfordernisse der Anwendung. Eine „Nachgiebigkeit” („compliance”) des Materials der Lötabdeckungen kann als deren Elastizitätsmodul ausgedrückt werden. Bevorzugt kann gemäß einiger Ausführungsformen, in denen eine Anzahl an unterschiedlichen Lötmaterialen zur Verwendung als das Material für die Lötabdeckungen denkbar sind, eine Wahl des Lötmaterials, das letztendlich verwendet werden soll, basierend darauf getroffen werden, welches jener Lötmaterialien das nachgiebigere der Gruppe ist, das heißt, eine Wahl desjenigen Lötmaterials, dass das geringste Elastizitätsmodul der Gruppe aufweist. Eine nachgiebigere Lötabdeckung hilft dabei, Chip-Spannungen zu reduzieren und wäre demnach eine bevorzugte Wahl. Die Lötabdeckungen können gemäß einem der bekannten Verfahren zum Aufbringen von Lötmaterial bereitgestellt werden, wie beispielsweise durch galvanisches Abscheiden der Lötbedeckungen 214 auf die Verbindungsstellen 210. Andere Arten des Bereitstellen der Lötabdeckungen liegen im Umfang der Ausführungsformen, wie zum Beispiel Drucken, mit einem Überzug versehen, Ion-Abscheidungen, chemische Abscheidung, Gasphasenabscheidung, Verteilen und Anordnen. Beispielsweise können die Abdeckungen in Form einer Paste auf die Verbindungsstellen mit einer Schablone gedruckt oder durch eine nadelartige Aufbringvorrichtung abgegeben werden. Gemäß einer Ausführungsform beträgt eine Höhe H zumindest 10 Mikrometer. Gemäß einer Ausführungsform ist ein Volumen der Lötabdeckungen 214, welche auf die Lötstellen 210 aufgebracht werden, eine Funktion der minimalen vorbestimmten Menge an Lötmaterial (minimum predetermined amount of solder, MPAS), welche zum Bonden des Chips an das Substrat zwischen dem Chip und dem Substrat zu verwenden ist. Wie es dem Fachmann auf diesem Gebiet ersichtlich sein wird, ist MPAS selbst eine Funktion des minimal benötigten Abstandes oder der minimalen benötigten Lücke (minimum required gap, MRG) zwischen dem Chip und dem Substrat. Die MRG ist, wie es bekannt ist, wiederum eine Funktion einer Anzahl verschiedener Faktoren, welche beispielsweise die Bondflächen auf dem Substrat einschließen. Beispielsweise kann durch den Durchmesser der Kontaktfläche bestimmt sein, wie viel Lötmaterial die Oberfläche der Kontaktfläche benetzen muss, und dann kann, mit dem gleichen Volumen des abgeschiedenen Lötmaterials, eine größere Kontaktfläche zu einer geringeren Abstandslücke zwischen Chip und Substrat führen., ob ein Material zum Auffüllen zur Verwendung zwischen dem Chip und dem Substrat angedacht ist oder nicht, falls anwendbar, die Art des Materials zum Auffüllen, welches zur Verwendung angedacht ist (wie beispielsweise ein kapillares oder nicht fließendes), der thermisch mechanische Widerstand der Lötverbindungen und der Elektromigrationswiderstand der Lötverbindungen. Ein Fachmann auf diesem Gebiet würde beispielsweise, für den Fall, dass ein kapillares Material zum Auffüllen einschließlich eines Füllstoffes zur Verwendung angedacht ist, wie beispielsweise ein Material zum Auffüllen, welches ein Epoxidharz mit Silika-Partikeln darin als Füllstoff einschließt, erkennen, dass die MRG etwa das Doppelte der maximalen Größe der Füllstoffpartikel beträgt, um ein Strömen des Materials zum Auffüllen während einer Abgabe desselben zwischen dem Chip und das Substrat zu ermöglichen. Bei einem Minimalwert kann die MRG gemäß einer Ausführungsform groß genug sein, um eine thermisch, elektrisch und mechanisch zuverlässige Lötverbindung zwischen dem Chip und Substrat herzustellen, welche dazu in der Lage ist, Wärmezyklen und Zuverlässigkeitsbelastungstests zu bestehen, denen das Package üblicherweise ausgesetzt wird, wie es für den Fachmann auf diesem Gebiet ersichtlich sein wird. Ein wichtiger, zu berücksichtigender Faktor ist der Elektromigrationswiderstand der Lötverbindungen, wenn, während des Betriebs beispielsweise einer CPU, eine wesentliche, große Stromdichte durch die Lötverbindungen gepumpt werden soll. Gemäß gewisser Ausführungsformen werden demnach größere Volumina an Lötmaterial anstelle von kleineren Volumina an Lötmaterial bevorzugt. Gemäß einer Ausführungsform kann das Bereitstellen der Lötabdeckungen das derartige Bereitstellen jedes der Lötabdeckungen umfassen, dass ein gemeinsames Volumen der bereitgestellten Lötabdeckung und eines entsprechenden Löthöckers gleich oder größer als die MPAS ist. Beim Feststellen dieser Werte ist jedoch anzunehmen, dass das Volumen des entsprechenden Löthöckers nicht einem Volumen eines Löthöckers mit geringem Volumen entspricht, wie etwa dem Höcker 206', sondern vielmehr, dass das Volumen dem Volumen eines Löthöckers entspricht, dass zur Verwendung auf jeder Bondflächen des Substrats angedacht ist. Bezug nehmend auf 4, umfasst eine Verfahrensausführungsform das Positionieren des Chips 208 auf dem Substrat 202 zum Bilden einer Chip-Substrat-Kombination 205 und Anwenden von Reflow-Temperaturen auf die Chip-Substrat-Kombination 205, wie beispielsweise etwa 230°C bis etwa 260°C, um einen Reflow-Schritt der Löthöcker 206 und Lötabdeckungen 214 zum Bilden von Lötverbindungen 220 (5) zu erzielen. Während des Reflow Schritts schmelzen die Löthöcker 206/206', die in Kontakt mit den Lötabdeckungen 214 auf den Ver bindungsstellen 210 stehen, wodurch geschmolzene Lötabschnitte 212 gebildet werden, welche eine Kombination aus Löthöckern 206/206' und Lötabdeckungen 214 umfassen. Speziell führt eine Kombination der Höcker 206' mit der entsprechenden Lötabdeckung zu einem dargestellten Lötabschnitt 212'. Eine verbesserte Benetzbarkeit (wettability) der Lötabdeckungen mit den Löthöckern (im Gegensatz zu einer Benetzbarkeit der Verbindungsstellen mit den Löthöckern), welche zum Teil durch eine Minimierung einer Oberflächenspannung aufgrund des Vorhandenseins der Lötabdeckungen während des Schmelzens des Lotmaterials hervorrufen wird, soll die Lötabdeckungen und die Löthöcker leichter vermischen, im Vergleich zu einem Vermischen der Verbindungsstellen mit den Löthöckern gemäß dem Stand der Technik. Wie es in 4 durch die Lötabschnitte 212 angedeutet ist, soll die bevorzugte Benetzung zwischen den Lötabdeckungen 214 und den Löthöckern 206/206' das Ausmaß des Lötmaterialaufsaugens (solder wicking) durch die Verbindungsstellen 210 begrenzen und zumindest zum Teil Löthöcker mit geringem Volumen kompensieren, wie etwa Höcker 206', wodurch das Risiko von SWO, Rissen in dem Lötmaterial, Elektromigration oder einem Ausfall eines Löthöckers mit geringem Volumen vermindert werden soll. Zusätzlich führt das Vorhandensein der Lötabdeckungen 214 zu längeren Lötverbindungen und demnach zu einer größeren Lückenhöhe zwischen dem Chip 208 und dem Substrat 202, als es mit den Löthöckern 206/206' allein erzielbar wäre. Als Ergebnis würden nachgiebigere Lötverbindungen erzielt werden, da eine längere Lötverbindung eine größere Fähigkeit aufweist, Spannungen zu absorbieren und diese demnach als nachgiebiger angesehen werden würden, als sein kürzeres Gegenstück, was auf höhere Zuverlässigkeit der Lötverbindung und bessere Leistungsfähigkeit bezüglich Elektromigrationswiderstand hindeutet. Der Elektromigrationswiderstand bezieht sich, wie es bekannt ist, auf die Anzahl der Stunden, für die die Lötverbindung unter elektrischem Strom noch elektrisch funktioniert. Ein Übergang in die feste Phase der geschmolzenen Lötabdeckungen 214 und Löthöcker 206/206' als Resultat eines Reflows würde Lötverbindungen 220 liefern, wie es in 5 gezeigt ist.
Bezug nehmend auf 5, umfasst eine Verfahrensausführungsform das Bereitstellen eines Materials zum Auffüllen (underfill material) 218 zwischen dem Chip 208 und dem Substrat 202. Das Material zum Auffüllen 218 kann in der Lücke 219 zwischen dem mikroelektronischen Chip 208 und dem Trägersubstrat 202 bereitgestellt und ausgehärtet werden, wobei die Lücke die Lötverbindungen 220 umgibt, welche durch einen Reflow der Lötabdeckungen 214 und Löthöcker 206/206' gebildet wurden. Der Prozess des Auftragens des Materials 218 zum Auffüllen in die Lücken 219, wie es in 5 gezeigt ist, geschieht in einem kapillarem Regime des Auffüllens, wie es im Stand der Technik bekannt ist. Jedoch sind Ausführungsfor men nicht auf die Verwendung eines Materials zum Auffüllen oder auf die Verwendung eines kapillaren Regimes zum Auffüllen (capillary underfill regime), wie es in den Figuren gezeigt ist, beschränkt, sondern umfassen vielmehr, unter anderem, ein Package, bei dem in der Lücke 219 zwischen dem Chip 208 und dem Substrat 202 kein Auffüller (underfill) verwendet wird und ein Package, bei dem ein nicht fließender Auffüller in der Lücke 219 zwischen dem Chip 208 und dem Substrat 202 verwendet wird. Ein Material zum Auffüllen, wie etwa das Material 218 zum Auffüllen, hilft nach dem Aushärten dabei, eine Belastung auf die Lötverbindungen 220 während thermischer Zyklen durch Stützen des mikroelektronischen Chips 208 und des Trägersubstrats 202 zu vermeiden.
Unter Bezugnahme auf 6 ist darin eines von mehreren möglichen Systemen 900 dargestellt, in dem Ausführungsformen der vorliegenden Erfindung angewandt werden können. In einer Ausführungsform kann der elektronische Aufbau 1000 ein mikroelektronisches Gehäuse, wie etwa Packages 200 aus 4, umfassen. Der Aufbau 1000 kann ferner einen Mikroprozessor umfassen. In einer alternativen Ausführungsform kann der elektronische Aufbau 1000 einen applikationsspezifischen IC (application specific IC, ASIC) umfassen. Es können auch integrierte Schaltungen, die sie in Chipsets (beispielsweise Graphic-/Audio- und Steuerungs-Chipsets) zu finden sind, gemäß Ausführungsformen dieser Erfindung verkapselt sein.
Für die in 6 dargestellte Ausführungsform kann das System 900 auch einen Hauptspeicher 1002, einen Graphikprozessor 1004, eine Vorrichtung 1006 zur Massenspeicherung und/oder ein Eingabe-/Ausgabe-Modul 1008 umfassen, welche mit Hilfe eines Busses 110, wie dargestellt, miteinander gekoppelt sind. Beispiele des Speichers 1002 umfassen, sind jedoch nicht beschränkt auf SRAM (static random access memory) und DRAM (dynamic random access memory). Beispiele der Vorrichtung 1006 zur Massenspeicherung umfassen, sind jedoch nicht beschränkt auf ein Festplattenlaufwerk, ein Kompaktdisklaufwerk (CD), ein DVD-Laufwerk und dergleichen. Beispiele des Eingabe-/Ausgabe-Moduls 1008 umfassen, sind jedoch nicht beschränkt auf eine Tastatur, Cursor-Steuerungsanordnungen, eine Anzeige, eine Netzwerkschnittstelle und dergleichen. Beispiele des Busses 110 umfassen, sind aber nicht beschränkt auf einen PCI-Bus (parapheral control interface bus) und einen ISA-Bus (industry standard architecture bus) und dergleichen. In verschiedenen Ausführungsformen kann das System 90 ein drahtloses Mobiltelefon, ein PDA (personal digital assistant), ein Taschen-PC, ein Tablett-PC, ein Notebook-PC, ein Desktop-Rechner, eine Set-Top Box, ein Media-Center-PC, ein DVD-Spieler und ein Server sein.
Die verschiedenen Ausführungsformen, die vorstehend beschrieben worden sind, sind im Wege eines Beispiels und nicht im Wege einer Beschränkung dargelegt worden. Es ist, nachdem somit Ausführungsformen der vorliegenden Erfindung im Detail beschrieben worden sind, ersichtlich, dass die Erfindung, die durch die beigefügten Ansprüche definiert ist, nicht durch spezielle Details beschränkt werden soll, die in der vorstehenden Beschreibung angegeben worden sind, da unterschiedliche Abwandlungen davon möglich sind, ohne vom Schutzumfang abzuweichen.
Zusammenfassung
Offenbart sind ein Verfahren zum Bilden einer mikroelektronischen Gehäusung und eine Gehäusung, welche gemäß dem Verfahren gebildet ist. Das Verfahren umfasst das Bereitstellen eines mikroelektronischen Substrats einschließlich Bondflächen und Löthöckern auf jeweiligen der Bondflächen, das Bereitstellen eines mikroelektronischen Chips einschließlich darauf gebildeter Verbindungsstellen, das Bereitstellen von Lötabdeckungen auf den Verbindungsstellen, das Positionieren des Chips auf den Substrat, um eine Chip-Substrat-Kombination zu bilden, wobei das Positionieren ein Plazieren jeweiliger Lötabdeckungen auf dem Chip in Ausrichtung mit entsprechenden Löthöckern auf dem Substrat umfasst, und Bonden des Chips an das Substrat dadurch, das die Chip-Substrat-Kombination einem Reflow unterzogen wird, um Lötverbindungen aus den Lötabdeckungen und den Löthöckern zu bilden.

Claims

Verfahren zum Bereitstellen eines mikroelektronischen Chips, welches umfasst: Bereitstellen eines Chipsubstrats; Bereitstellen von Verbindungsstellen auf einer Oberfläche des Substrats; und Bereitstellen von Lötabdeckungen auf den Verbindungsstellen.
Verfahren nach Anspruch 1, wobei das Bereistellen der Lötabdeckungen umfasst: Auswählen einer Gruppe unterschiedlicher Lötmaterialien für die Lötabdeckungen; Auswählen eines Lötmaterials aus der Gruppe, welches ein geringstes Elastizitätsmodul innerhalb der Gruppe aufweist.
Verfahren nach Anspruch 1, wobei die Lötabdeckungen Sn umfassen.
Verfahren nach Anspruch 3, wobei die Lötabdeckungen SnAg, SnCu oder im wesentlichen reines Sn umfassen.
Verfahren nach Anspruch 1, wobei das Bereitstellen der Lötabdeckungen galvanisches Abscheiden der Lötabdeckungen auf die Verbindungsstellen umfasst.
Verfahren nach Anspruch 1, wobei die Lötabdeckungen eine Höhe von wenigstens etwa 10 Mikrometern aufweisen.
Verfahren zum Bilden einer mikroelektronischen Gehäusung, welches umfasst: Bereitstellen eines mikroelektronischen Substrats, welches Bond-Flächen und Löthöcker auf den jeweiligen Bondflächen umfasst; Bereitstellen eines mikroelektronischen Chips, welcher darauf angeordnete Verbindungsstellen umfasst; Bereitstellen von Lötabdeckungen auf den Verbindungsstellen; Positionieren des Chips auf dem Substrat zum Bilden einer Chip-Substrat-Kombination, wobei das Positionieren ein Platzieren jeweiliger Lötabdeckungen auf dem Chip ausgerichtet mit entsprechenden Löthöckern auf dem Substrat umfasst; Bonden des Chips an das Substrat dadurch, dass die Chip-Substrat-Kombination einem Reflow unterzogen wird, um Lötverbindungen aus den Lötabdeckungen und den Löthöckern zu bilden.
Verfahren nach Anspruch 7, wobei das Bereitstellen von Lötabdeckungen umfasst: Auswählen einer Gruppe unterschiedlicher Lötmaterialien für die Lötabdeckungen; Auswählen eines Lötmaterials aus der Gruppe, welches ein geringstes Elastizitätsmodul innerhalb der Gruppe aufweist.
Verfahren nach Anspruch 7, wobei die Lötabdeckungen Sn umfassen.
Verfahren nach Anspruch 9, wobei die Lötabdeckungen SnAg, SnCu oder im wesentlichen reines Sn umfassen.
Verfahren nach Anspruch 7, wobei das Bereitstellen der Lötabdeckungen ein galvanisches Abscheiden der Lötabdeckungen auf die Verbindungsstellen umfasst.
Verfahren nach Anspruch 7, wobei die Lötabdeckungen eine Höhe von mindestens etwa 10 Mikrometern aufweisen.
Verfahren nach Anspruch 7, wobei das Bereitstellen der Lötabdeckungen ein derartiges Bereitstellen der Lötabdeckungen umfasst, dass jede der Lötabdeckungen ein solches Volumen aufweist, dass ein kombiniertes Volumen jedes der Lötabdeckungen mit einem entsprechenden Löthöcker gleich oder größer als ein minimales, vorbestimmtes Volumen an Lötmaterial ist, welches zwischen dem Chip und dem Substrat verwendet werden soll.
Mikroelektronischer Chip, welcher umfasst: ein Chipsubstrat; mehrere Verbindungsstellen auf dem Chipsubstrat; mehrere Lötabdeckungen auf jeweiligen Verbindungsstellen.
Chip nach Anspruch 14, wobei die Lötabdeckungen Sn umfassen.
Chip nach Anspruch 14, wobei die Lötabdeckungen SnAg, SnCu oder im wesentlichen reines Sn umfassen.
Chip nach Anspruch 14, wobei die Lötabdeckungen eine Höhe von größer gleich 10 Mikrometern aufweisen.