DE112005000895T5

DE112005000895T5 - Verteilte Schleifenkomponenten

Info

Publication number: DE112005000895T5
Application number: DE112005000895T
Authority: DE
Inventors: Joseph Beaverton Kennedy; Stephen Beaverton Mooney
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2004-04-27
Filing date: 2005-04-08
Publication date: 2007-03-22
Also published as: CN1947083A; CN100480949C; US20050237828A1; KR100866422B1; KR20060135039A; TW200607075A; TWI257167B; WO2005109148A1; US7177205B2

Abstract

Chip, der umfaßt:
eine Chip-Schnittstelle zur Aufnahme eines Verzögerungsregelsignals von außerhalb des Chips; und
eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals in Reaktion auf das Verzögerungsregelsignal zum Bereitstellen eines Ausgangssignals mit einer spezifischen Phasenbeziehung zum Eingangssignal.

Description

HINTERGRUND
GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft Chips mit integrierten Schaltungen und insbesondere Chips, in denen die Komponenten von Schleifen, wie zum Beispiel verzögerte Regelschleifen, über mehr als einen Chip verteilt sind.
ALLGEMEINER STAND DER TECHNIK
Regelbare Verzögerungsleitungen werden oft durch einen Phasendetektor geregelt, der zum Vergleichen der Ausgabe der Verzögerungsleitung mit einer gewissen Referenz und einer gewissen Art von Verzögerungscontroller verwendet wird, um die Ausgabe des Phasendetektors zu verarbeiten und die Verzögerung der regelbaren Verzögerungsleitung entsprechend einzustellen.
Herkömmliche regelbare Verzögerungsleitungen werden über einen gewissen internen, chipintegrierten Mechanismus, digital oder analog, geregelt, der Steuer- und Signalverarbeitungsblöcke nutzt, die relativ große Flächen oder viel Energie verbrauchen können. Dies kann besonders in Geräten problematisch sein, wo Fläche und Energie starken Einschränkungen unterliegen, zum Beispiel DRAM-(dynamische Speicher-)Chips.
1 stellt einen Chip 2 nach dem Stand der Technik dar, der verzögerte Regelschleifen (DLL) 6 umfaßt. DLL 6 umfaßt eine regelbare Verzögerungsleitung 8, einen Phasendetektor 10 und einen Verzögerungscontroller 12. Die regelbare Verzögerungsleitung 8 stellt eine regelbare Verzögerung für ein Eingangssignal (wie zum Beispiel ein Takteingangssignal) von Empfänger 4 bereit, um ein Ausgangssignal (wie zum Beispiel ein Taktausgangssignal), das eine besondere Phasenbeziehung zum Eingangssignal besitzt, bereitzustellen. Phasendetektor 10 empfängt die Eingangs- und Ausgangssignale und stellt dem Verzögerungscontroller 12 ein Phasendifferenzanzeigesignal zur Verfügung (manchmal auch Fehlersignal genannt) bereit, das auf eine Phasenverzögerung zwischen Eingangs- und Ausgangssignal hindeutet. Als Reaktion auf das Phasendifferenzanzeigesignal stellt der Verzögerungscontroller 14 der regelbaren Verzögerungsleitung 8 zur Regelung der Verzögerung des Eingangssignals ein Verzögerungsregelsignal bereit.
In einigen Systemen nach dem Stand der Technik ist ein Kondensator eines Analogschleifenfilters als diskrete Komponente abseits vom Chip auf eine Leiterplatine gesetzt worden. Wenn zum Beispiel der Verzögerungscontroller 12 ein Analogschleifenfilter umfaßt, könnte ein Kondensator des Schleifenfilters als diskrete Komponente abseits vom Chip auf eine Leiterplatine gesetzt worden, die Chip 2 unterstützt.
Die gewünschte Phasendifferenz zwischen dem Takteingangssignal und dem Taktausgangssignal kann null Grad betragen oder einen anderen Betrag haben, wie zum Beispiel 90 oder 180 Grad. Es kann verschiedene Abzweigungen von der Verzögerungsleitung 8 geben, die Signale mit unterschiedlichen Phasenbeziehungen zum Eingangssignal bereitstellen.
Es gibt zahlreiche Wege, die DLLs zu implementieren. Zum Beispiel stellt in einigen DLLs der Phasendetektor 10 nur fest, ob die Phase des Ausgangssignals der Phase des Eingangssignals nach- oder voreilt, und stellt ein binäres Signal für Verzögerungscontroller 12 als Reaktion darauf bereit. Man beachte, daß ein Voreilen von mehr als einem halben Zyklus dasselbe ist wie ein Nacheilen, und daß das Nacheilen um mehr als einen halben Zyklus dasselbe ist wie ein Voreilen. In anderen DLLs stellt der Phasendetektor 10 einen Betrag der Phasendifferenz zum Ausgangssignal fest und stellt ein Signal bereit, das sich auf die Phasendifferenz (zum Beispiel proportional) zum Verzögerungscontroller 12 bezieht. Es existieren verschiedene andere Details. Die regelbaren Verzögerungsleitungen und der Verzögerungscontroller können digital oder analog sein. Es können Ladungspumpen, Tiefpaßfilter, digitale Signalprozessoren (DSPs), DSP-Filter und Endlichautomaten (FSMs) verwendet werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung ist umfassender aus der ausführlichen Beschreibung, die unten angeführt wird, sowie aus den begleitenden Zeichnungen von Ausführungsformen der Erfindung zu verstehen, die jedoch nicht zur Beschränkung der Erfindungen auf die speziellen Ausführungsformen, die beschrieben werden, verwendet werden dürfen, sondern nur zur Erklärung und zum Verständnis dienen.
1 ist eine schematische Blockdiagrammdarstellung eines Chips nach dem Stand der Technik, in dem sich eine verzögerte Regelschleife in einem einzigen Chip befindet.
Die 2–10 sind jeweils schematische Blockdiagrammdarstellungen eines Systems, in dem eine verzögerte Regelschleife über mehr als einen Chip gemäß einigen Ausführungsformen der Erfindungen verteilt ist.
DETAILLIERTE BESCHREIBUNG
2 umfaßt eine DLL, die der nach dem Stand der Technik von 1 ähnlich ist, außer daß der Verzögerungscontroller sich auf einem anderen Chip befindet. Mit Bezug auf 2 umfaßt ein Chip 30 die regelbare Verzögerungsleitung 16, die das empfangene Takteingangssignal von einem Empfänger 14 verzögert, um Taktausgangssignal bereitzustellen. Die Phasen des Takteingangssignals und des Taktausgangssignals werden von Phasendetektor 20 verglichen. Das Phasendifferenzanzeigesignal (manchmal Fehlersignal genannt) von Phasendetektor 20 wird durch einen Treiber 26 und Empfänger 34 zum Verzögerungscontroller 38 auf Chip 32 geschickt. Das Verzögerungsregelsignal von Verzögerungscontroller 38 wird durch Treiber 42, Chip-Schnittstelle 40 und Empfänger 28 zur regelbaren Verzögerungsleitung 16 geschickt. Die Details der Chip-Schnittstelle 40 variieren je nach der speziellen Technologie, die verwendet wurde. In einigen Ausführungsformen umfaßt die Chip-Schnittstelle 40 eine Bondkontaktstelle.
Empfänger 14, regelbarer Empfänger 14, Verzögerungsleitung 16, Phasendetektor 20 und Verzögerungscontroller 38 können dasselbe sein wie der Empfänger 4 nach dem Stand der Technik, regelbarer Verzögerungsleitung 8, Phasendetektor 10 bzw. Verzögerungscontroller 12 oder können verschieden davon sein. Die Erfindungen sollen eine breite Palette von Implementierungen dieser Komponenten abdecken.
Die Natur des Phasendifferenzanzeigesignals von Phasendetektor 20 ist in verschiedenen Ausführungsformen unterschiedlich. In einigen Ausführungsformen gibt es nur an, ob die Phase des Ausgangssignals der Phase des Eingangssignals vor- oder nacheilt. In anderen Ausführungsformen zeigt das Phasenanzeigesignal die Größe der Differenz an. In weiteren Ausführungsformen kann es zusätzliche Informationen enthalten. Wenn es mehr als ein Bit enthält, können das Phasendifferenzanzeigesignal und andere Signale, wie zum Beispiel das Verzögerungsregelsignal, seriell oder parallel sein. Dementsprechend können die Zwischenverbindungen zwischen Treiber 26 und Empfänger 34 und zwischen Treiber 42 und Empfänger 28 jeweils ein oder mehrere Leiter sein. Wie in anderen Ausführungsformen gezeigt, kann es einen einzelnen Leiter geben, der sequentiell oder simultan bidirektional ist. Die Treiber 26 und 42 und Empfänger 14, 28 und 34 sind optional.
In 2 wird nicht festgelegt, ob die regelbare Verzögerungsleitung 16 eine digitale oder eine analoge Verzögerungsleitung ist. Ferner werden Details des Verzögerungscontrollers 38 nicht festgelegt. Die 2-6 stellen Ausführungsformen mit zusätzlichen Details bereit.
In den 2-10 kann die gewünschte Phasendifferenz zwischen dem Takteingangssignal und dem Taktausgangssignal null Grad betragen oder ein anderer Betrag sein, wie zum Beispiel 90 oder 180 Grad. Es kann verschiedene Abzweigungen von der Verzögerungsleitung geben, die Signale mit unterschiedlichen Phasenbeziehungen zum Eingangssignal bereitstellen.
In 3 umfaßt ein Chip 50 die regelbare analoge Verzögerungsleitung 54, die ein empfangenes Takteingangssignal vom Empfänger 14 verzögert, um ein Taktausgangssignal bereitzustellen. Die Phasen des Takteingangssignals und des Taktausgangssignals werden vom Phasendetektor 20 verglichen. Das Phasendifferenzanzeigesignal von Phasendetektor 20 wird durch Treiber 26 und Empfänger 34 zu einer Ladungspumpe 56 eines Verzögerungscontrollers 60 auf einem Chip 52 geschickt. Der Verzögerungscontroller 60 umfaßt auch ein Tiefpaßfilter (LP-Filter) 58. Die Ladungspumpe 56 stellt ein Ladungspumpensignal für ein Filter 58 bereit. Die Spannung des Ladungspumpensignals steht in Beziehung zur Phasendifferenz, die von Phasendetektor 20 festgestellt wird. Das gefilterte Ladungspumpensignal ist ein Verzögerungsregelsignal, das durch Treiber 62 zur Chip-Schnittstelle 40, Empfänger 64 und analogen Verzögerungsleitung 54 geschickt wird.
In 4 umfaßt ein Chip 70 die regelbare digitale Verzögerungsleitung 78, die ein empfangenes Takteingangssignal von Empfänger 14 verzögert, um ein Taktausgangssignal bereitzustellen. Die Phasen des Takteingangssignals und des Taktausgangssignals werden von Phasendetektor 20 verglichen. Das Phasendifferenzanzeigesignal von Phasendetektor 20 wird durch einen Treiber 26 und Empfänger 34 an ein Digitalsignalprozessor-(DSP-)Filter 74 geschickt. Das DSP-Filter 74 stellt für Treiber 80 ein Signal bereit, das in Beziehung zur Phasendifferenz steht, die von Phasendetektor 20 festgestellt wird. Das Signal vom DSP-Filter 74 wird vom Treiber 80 für den Empfänger 82 und den Endlichautomaten (FSM) 76 bereitgestellt. DSP-Filter 74 und FSM 76 kann man sich als zwei Teile eines Verzögerungscontrollers vorstellen. FSM 76 stellt für die digitale Verzögerungsleitung 78 ein Verzögerungsregelsignal bereit. FSM 76 bestimmt die Größe der Verzögerung auf der Basis des Signals vom DSP-Filter 74. Die Treiber 26 und 80 und die Empfänger 34 und 82 sind optional.
5 ist 4 ähnlich, außer daß in 5 die Zwischenverbindungen, die zwischen den Chips 90 und 92 gezeigt werden, bidirektional sind (zwischen den Treibern 94 und 106 und Empfängern 96 und 104), und in 4 sind die zwei Zwischenverbindungen, die zwischen den Chips 70 und 72 gezeigt werden, unidirektional (eine Zwischenverbindung zwischen Treiber 26 und Empfänger 34 und eine weitere Zwischenverbindung zwischen Treiber 80 und Empfänger 82). Die Systeme, die mit einer bidirektionalen Zwischenverbindung gezeigt werden, können so abgeändert werden, daß eine unidirektionale Signalübertragung verwendet wird. Die Systeme, die mit unidirektionalen Zwischenverbindungen gezeigt werden, können so abgeändert werden, daß sie durch eine bidirektionale Zwischenverbindung ersetzt werden. Die bidirektionale Signalübertragung kann eine sequentielle oder simultane Signalübertragung sein. Die bidirektionale und die unidirektionale Signalübertragung können dem Stand der Technik entsprechend oder gemäß einem Verfahren, das nicht Stand der Technik ist, sein.
Das folgende ist ein Verfahren nach dem Stand der Technik, bei dem die simultane bidirektionale Signalübertragung ausgeführt werden kann. Mit Bezug auf 5, kann ein simultanes bidirektionales Signal durch Treiber 94, der ein spezielles Signal steuert, und Empfänger 96, der die Spannung an Zwischenverbindung 98 überwacht, erzeugt werden. Empfänger 96 kann die Spannung des Ausgangssignals von der Spannung an Zwischenverbindung 98 subtrahieren, um das ankommende Signal zu empfangen. Empfänger 96 kann die abgehende Subtraktion mit einem Paar von wählbaren Referenzspannungen ausführen. Mit dem Status des Ausgangssignals werden die geeigneten Referenzspannungen gewählt, was die Subtraktion des abgehenden Signals vom Signal, das auf Leiter 98 vorhanden ist, bewirkt. Zeitlich muß die Änderung der Referenzspannung so erfolgen, daß sie richtig zur Ausgabe aus dem Sender 94 liegt. Tabelle I unten zeigt ein Beispiel für die simultane bidirektionale Signalübertragung, wobei Vcc die Versorgungsspannung für Sender und Empfänger der Chips 90 und 92 ist und wobei eine auf logischem Hoch liegende Spannung in der Nähe von Vcc liegt und eine im logischen Nullzustand liegende Spannung in der Nähe von Vss (Erde) liegt. Dies könnte bei einem vollen Spannungshub oder bei einem geringen Spannungshub auftreten.
Tabelle 1 (Beispiel für simultane bidirektionale Signalübertragung)
Das System von 6 ist dem von 5 ähnlich, außer daß in 4 die regelbare digitale Verzögerungsleitung 78 und der Phasendetektor 20 auf demselben Chip sind (Chip 90), während in 6 die regelbare digitale Verzögerungsleitung 78 und der Phasendetektor 20 auf unterschiedlichen Chips sind (Chip 120 und 122). 6 umfaßt den optionalen Treiber 126 und Empfänger 128, womit das Taktausgangssignal zu Phasendetektor 20 geleitet werden kann. In 6 ist das Signal, das durch Treiber 94 und Empfänger 104 geschickt wird, das Takteingangssignal, das für den Phasendetektor 20 bereitgestellt wird. (Andere Systeme, wie zum Beispiel die in 2 und 3, können so modifiziert werden, daß bei ihnen der Phasendetektor auf einem anderen Chip vorliegt als die Verzögerungsleitung.)
Die Komponenten der 2-10 sind nicht neu, jedoch ist nach Kenntnis der Erfinder das Verteilen derselben auf mehrere Chips, wie in den 2–10 gezeigt, neu.
Die Chips 20, 32, 50, 52, 70, 72, 90, 120 und 122 können verschiedene Arten von Chips sein, sowohl was ihren Zweck angeht als auch die Technologie, die zu ihrer Herstellung verwendet wird. Beispielsweise können die Chips 20, 50, 70, 90 und 120 Speicherchips, wie zum Beispiel DRAM (dynamischer Speicher), sein, und die Chips 32, 52, 72, 92 und 122 können Speichersteuereinheiten, ein Puffer, ein weiterer Speicherchip oder eine andere An von Chip sein.
7 illustriert ein System, bei dem die Chips 30A und 30B mit Chip 132 verbunden sind. Die Chips 30A und 30B haben jeweils eine regelbare Verzögerungsleitung, Phasendetektor, Empfänger und einen Treiber, wie in Chip 30, obwohl diese nicht in 7 illustriert werden. Ferner erläutert 7, daß die Chips 30A und 30B Speicherkerne 134A bzw. 134B haben und Beispiele für Speicherchips sind, wie zum Beispiel DRAM-Chips. Chip 132 ist wie Chip 32 von 2, außer daß es zwei Verzögerungscontroller (28A und 38B) ähnlich dem Verzögerungscontroller 38 von 2 und entsprechende Treiber 42A und 42B und Empfänger 34A und 34B gibt.
8 illustriert ein System, bei dem die Chips 30A und 30B mit Chip 42 verbunden sind. Die Chips 30A und 30B haben jeweils eine regelbare Verzögerungsleitung, Phasendetektor, Empfänger und einen Treiber, wie in Chip 30, obwohl diese nicht in 8 illustriert werden. Ferner erläutert 8, daß die Chips 30A und 30B Speicherkerne 134A bzw. 134B haben und Beispiele für Speicherchips sind, wie zum Beispiel DRAM-Chips. Chip 142 ist wie Chip 32 von 2, außer daß der Verzögerungscontroller 144 Signale von Phasendetektoren auf beiden Chips 30A und 30B empfängt. Man beachte, daß die 7 und 8 Beispiele für die unidirektionale Signalübertragung zeigen, sie könnten aber auch die bidirektionale Signalübertragung verwenden.
In 7 legt der Verzögerungscontroller 38A das Verzögerungsregelsignal fest, das für Chip 30A bereitgestellt wird, während unabhängig davon der Verzögerungscontroller 38B das Verzögerungsregelsignal festlegt, das für Chip 30B bereitgestellt wird. Im Gegensatz dazu ist in 8 das Verzögerungsregelsignal, das vom Verzögerungscontroller 144 bereitgestellt wird, für beide Treiber 42A und 42B dasselbe und erfolgt zum Beispiel als Reaktion auf den Durchschnitt der Signale von den Empfängern 34A und 34B. In 7 könnten die Verzögerungscontroller 38A und 38B einige Schaltungen gemeinsam nutzen, aber immer noch unabhängig Berechnungen ausführen.
9 illustriert ein Speichersystem mit einer Speichersteuereinheit 146, die mit einem Puffer 148 in einem Speichermodul 152 verbunden ist. Speichermodul 152 umfaßt auch Speicherchips 30A, 30B, 30C und 30D (zum Beispiel DRAM-Chips), die mit Puffer 148 verbunden sind. In der Praxis kann eine größere Zahl von Speicherchips in dem Speichermodul vorhanden sein. Schaltungssysteme, wie sie in den Chips 32, 52, 72, 92 und 122 illustriert werden, können in den Puffer 148 aufgenommen werden, während Schaltungssysteme, wie die in Chips 30, 50, 70, 90 oder 120, können sich in den Speicherchips 30A, 30B, 30C und 30D befinden. Das Schaltungssystem in Puffer 148 kann wie das von 7 oder 8 sein.
10 illustriert einen Scancontroller 162, der Chip 160 prüft. Signale liefernde Schaltsysteme 172 schicken Scan-Eingangssignale (ScanIn) durch Treiber 176 und Empfänger 28 zum FSM/Scanregister (ScanReg) 166. Als Reaktion auf die Scan-Eingangssignale liefert das FSM/Scanregister 166 ein Verzögerungsregelsignal an die regelbare digitale Verzögerungsleitung 78. Der Phasendetektor 20 vergleicht das Takteingangssignal von Empfänger 14 und das Taktausgangssignal von der digitalen Verzögerungsleitung 78 und liefert ein Phasendifferenzsignal (das als ScanOut bezeichnet wird) über Treiber 26 und Empfänger 178 an die Auswertungsschaltungen 174. Durch die Bereitstellung von Differenzscan-Eingangssignalen und Auswerten der sich ergebenden Phasendifferenzsignale kann der Scan-Controllerchip 162 Aspekte der Verzögerungsleitung 78 von Chip 160 prüfen. Die Chips der 2–9 können so modifiziert werden, daß sie Scanfähigkeiten ähnlich denen von 10 umfassen.
Die Chips der 3-6 könnten auch in Anordnungen wie denen in den 7–10 verwendet werden.
Das Verzögerungsregelsignal kann modifiziert werden, wie zum Beispiel durch bidirektionale Signalübertragung, oder kann umgekehrt werden und immer noch als das Verzögerungsregelsignal angesehen werden.
Die Chips der 1–10 umfassen Schaltungen und Zwischenverbindungen zusätzlich zu den in den Figuren illustrierten. Es können zusätzliche Steuerschaltungen vorhanden sein, die nicht gezeigt werden und die steuern, wann die Signale zwischen den Chips ausgetauscht werden. In den 2–10 können die Zwischenverbindungen auch andere Signale, die hier nicht beschrieben werden, weiterleiten. Es können zusätzliche Schaltungen vorhanden sein, wie zum Beispiel elektrostatische Entladungsschaltungen in den Leitungen. Es kann verschiedene weitere Zwischenverbindungen zwischen den Chips der Figuren geben. Die Signalübertragung zwischen den Chips kann auf elektrischem, optischem oder elektromagnetischem Wege erfolgen.
Die Eingangs- und Ausgangssignale brauchen keine Taktsignale zu sein. Die Treiber und Empfänger und anderen Schaltungen können verschiedener Art sein, einschließlich der spannungsgesteuerten oder stromgesteuerten Art. Der Verzögerungscontroller kann eine weitere Verzögerungsleitung steuern, die sich nicht in der Schleife befindet.
Die Chips der Figuren können sich in einem Computersystem, einschließlich eines Desktop-Computersystems, eines Server-Computersystems, eines mobilen Computersystems und eines eingebetteten Computersystems befinden. Die Chips können sich auch in Kommunikationssystemen befinden, die sich in einem Computersystem befinden oder auch nicht.
Die Signale sind nicht auf einen bestimmten Typ der Signalübertragung beschränkt. Die Signale können zum Beispiel paketiert sein oder im Zeitmultiplexbetrieb verwendet werden. Die Zwischenverbindungen und Signale können differentiell oder unsymmetrisch sein. Die Signale können codiert werden, wie zum Beispiel in der 8b/10b-Codierung.
Die Treiber und Empfänger können die Signale, die sie empfangen, invertieren oder auch nicht.
Eine Ausführungsform ist eine Implementierung oder Beispiel für die Erfindungen. Der Verweis in den Spezifikationen auf „eine Ausführungsform", „einige Ausführungsformen" oder "andere Ausführungsformen" bedeutet, daß ein spezielles Merkmal, Struktur oder Charakteristikum, das in Verbindung mit den Ausführungsformen beschrieben wird, zumindest in einigen Ausführungsformen enthalten ist, aber nicht notwendigerweise in allen Ausführungsformen der Erfindungen. Die verschiedenen Erscheinungsformen „einer Ausführungsform" oder „einiger Ausführungsformen" beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen.
Wenn die Spezifikation angibt, eine Komponente, ein Merkmal, eine Struktur oder ein Charakteristikum „kann" oder „könnte" enthalten sein, braucht diese spezielle Komponente, Merkmal, Struktur oder Charakteristikum nicht enthalten zu sein. Wenn die Spezifikation oder der Anspruch auf „ein" Element verweist, bedeutet das nicht, daß nur ein Element vorhanden ist. Wenn die Spezifikation oder der Anspruch auf „ein zusätzliches" Element verweist, schließt dies nicht aus, daß mehr als ein zusätzliches Element vorhanden ist.
Die Erfindungen sind nicht auf die speziellen Details, die hierin beschrieben werden, beschränkt. Tatsächlich können viele andere Abwandlungen der vorhergehenden Beschreibung und Zeichnungen innerhalb des Geltungsbereichs der vorliegenden Erfindungen vorgenommen werden. Dementsprechend definieren die folgenden Ansprüche, einschließlich aller Abänderungen, den Geltungsbereich der Erfindungen.
Zusammenfassung
Ein Chip umfaßt eine Chip-Schnittstelle zur Aufnahme eines Verzögerungsregelsignals von außerhalb des Chips. Der Chip umfaßt auch eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals als Reaktion auf das Verzögerungssteuerungssignal, um ein Ausgangssignal mit einer spezifischen Phasenbeziehung zum Eingangssignal bereitzustellen.

Claims

Chip, der umfaßt: eine Chip-Schnittstelle zur Aufnahme eines Verzögerungsregelsignals von außerhalb des Chips; und eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals in Reaktion auf das Verzögerungsregelsignal zum Bereitstellen eines Ausgangssignals mit einer spezifischen Phasenbeziehung zum Eingangssignal.
Chip nach Anspruch 1, der ferner einen Phasendetektor zum Empfangen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen den Eingangssignal und dem Ausgangssignal hinweist.
Chip nach Anspruch 1, wobei die regelbare Verzögerungsleitung eine analoge Verzögerungsleitung ist.
Chip nach Anspruch 1, wobei der Chip ein Speicherchip ist.
Chip nach Anspruch 4, wobei der Speicherchip ein DRAM-Chip ist.
Chip nach Anspruch 1, der ferner einen Empfänger zwischen der Chip-Schnittstelle und der regelbaren Verzögerungsleitung zum Empfangen des Verzögerungsregelsignals umfaßt.
Chip nach Anspruch 6, wobei der Empfänger Unterstützung bei der simultanen bidirektionalen Signalübertragung leistet und wobei sich die Spannung des Verzögerungsregelsignals im Empfänger ändern kann.
Chip, der umfaßt: eine Chip-Schnittstelle zur Aufnahme eines Signals von außerhalb des Chips; eine Ablaufsteuereinheit zum Bereitstellen eines Verzögerungsregelsignals in Reaktion auf das Signal von außerhalb des Chips; und eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals in Reaktion auf das Verzögerungsregelsignal zum Bereitstellen eines Ausgangssignals mit einer spezifischen Phasenbeziehung zum Eingangssignal.
Chip nach Anspruch 8, der ferner einen Phasendetektor zum Empfangen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
Chip nach Anspruch 8, wobei das Signal von außerhalb des Chips ein gefiltertes Phasendifferenzsignal ist.
Chip nach Anspruch 8, wobei das Eingangssignal und das Ausgangssignal Taktsignale sind.
Chip nach Anspruch 8, wobei der Chip ein Speicherchip ist.
Chip nach Anspruch 8, der ferner einen Empfänger zwischen der Chip-Schnittstelle und der Ablaufsteuereinheit zum Empfangen des Signals von außerhalb des Chips umfaßt.
Chip nach Anspruch 13, wobei der Empfänger bei der simultanen bidirektionalen Signalübertragung Unterstützung leistet und wobei sich die Spannung des Signals von außerhalb des Chips im Empfänger ändern kann.
Chip nach Anspruch 8, wobei die regelbare Verzögerungsleitung eine digitale Verzögerungsleitung ist.
System, das umfaßt: einen ersten Chip, der umfaßt: eine Chip-Schnittstelle zur Aufnahme eines Verzögerungsregelsignals von außerhalb des Chips; und eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals in Reaktion auf das Verzögerungsregelsignal zum Bereitstellen eines Ausgangssignals mit einer spezifischen Phasenbeziehung zum Eingangssignal; und einen zweiten Chip, der umfaßt: einen Verzögerungscontroller zum Empfangen eines Signals, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hindeutet, und in Reaktion darauf Bereitstellen des Verzögerungsregelsignals.
System nach Anspruch 16, wobei der erste Chip einen Phasendetektor zum Empfangen des Eingangssignals und des Ausgangssignals und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 16, wobei regelbare Verzögerungsleitung, Phasendetektor und Verzögerungscontroller Teil einer verzögerten Regelschleife sind.
System nach Anspruch 16, wobei der zweite Chip einen Phasendetektor zum Empfangen des Eingangssignals und des Ausgangssignals und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 16, wobei der erste Chip ein Speicherchip ist und der zweite Chip einen Speichercontroller umfaßt.
System nach Anspruch 16, das ferner ein Speichermodulsubstrat umfaßt und wobei der erste Chip ein Speicherchip auf dem Substrat ist und der zweite Chip ein Puffer auf dem Substrat ist und wobei es andere Chips ähnlich dem ersten Chip gibt, die den Verzögerungscontroller des zweiten Chips mit benutzen.
System nach Anspruch 16, wobei der Verzögerungscontroller eine Ladungspumpe und ein Tiefpaßfilter umfaßt.
System nach Anspruch 16, wobei die Signalübertragung entsprechend dem Verzögerungsregelsignal bei der unidirektionalen Signalübertragung vom zweiten Chip zum ersten Chip erfolgt.
System nach Anspruch 16, wobei die Signalübertragung entsprechend dem Verzögerungsregelsignal bei der bidirektionalen Signalübertragung vom zweiten Chip zum ersten Chip erfolgt.
System nach Anspruch 16, wobei die Signalübertragung entsprechend dem Verzögerungsregelsignal bei der simultanen bidirektionalen Signalübertragung vom zweiten Chip zum ersten Chip erfolgt.
System, das umfaßt: einen ersten Chip, der umfaßt: eine Chip-Schnittstelle zum Empfangen eines Signals von außerhalb des Chips; eine Ablaufsteuereinheit zum Bereitstellen eines Verzögerungsregelsignals als Reaktion auf das Signal von außerhalb des Chips; und eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals in Reaktion auf das Verzögerungsregelsignal zum Bereitstellen eines Ausgangssignals mit einer spezifischen Phasenbeziehung zum Eingangssignal; und einen zweiten Chip, der umfaßt: einen Teil eines Verzögerungscontrollers zum Empfangen eines Signals, das auf eine Differenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist, und als Reaktion darauf zum Bereitstellen eines ersten Verzögerungsregelsignals, wobei das Verzögerungsregelsignal vom zweiten Chip für die Chip-Schnittstelle des ersten Chips bereitgestellt ist.
System nach Anspruch 26, wobei der erste Chip einen Phasendetektor zum Empfangen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 26, wobei der zweite Chip einen Phasendetektor zum Empfangen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 26, wobei der Teil eines Verzögerungscontrollers im zweiten Chip ein digitales Signalprozessorfilter (DSP-Filter) umfaßt.
System nach Anspruch 26, wobei der erste Chip ein Speicherchip ist und der zweite Chip eine Speichersteuereinheit umfaßt.
System nach Anspruch 26, ferner ein Speichermodulsubstrat umfassend und wobei der erste Chip ein Speicherchip auf dem Substrat ist und der zweite Chip ein Puffer auf dem Substrat ist und wobei es andere Chips ähnlich dem ersten Chip gibt, die den Verzögerungscontroller des zweiten Chips mit benutzen.
System, das umfaßt: einen ersten Chip, der umfaßt: eine Chip-Schnittstelle zum Empfangen eines Signals von außerhalb des Chips; eine Ablaufsteuereinheit zum Bereitstellen eines Verzögerungsregelsignals in Reaktion auf das Signal von außerhalb des Chips; und eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals als Reaktion auf das Verzögerungsregelsignal, um ein Ausgangssignal mit einer spezifischen Phasenbeziehung zum Eingangssignal bereitzustellen; und einen zweiten Chip, der umfaßt: Signale bereitstellende Schaltungen zum Bereitstellen eines Scan-Eingangssignals für die Chip-Schnittstelle des ersten Chips; und Signalauswertungsschaltungen zum Empfangen eines Scan-Ausgangssignals vom ersten Chip und daraus zum Auswerten der regelbaren Verzögerungsleitung.
System nach Anspruch 32, wobei der erste Chip einen Phasendetektor zum Empfangen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 32, wobei der erste Chip ein Speicherchip ist und der zweite Chip eine Speichersteuereinheit umfaßt.
System, das umfaßt: einen ersten Chip, der umfaßt: eine Chip-Schnittstelle zur Aufnahme eines Verzögerungsregelsignals von außerhalb des Chips; eine regelbare Verzögerungsleitung zum Verzögern eines Eingangssignals als Reaktion auf das Verzögerungsregelsignal, um ein Ausgangssignal mit einer besonderen Phasenbeziehung zum Eingangssignal bereitzustellen; und einen zweiten Chip, der umfaßt: Signale bereitstellende Schaltungen zur Lieferung eines Scan-Eingangssignals an die Chip-Schnittstelle des ersten Chips; und Signalauswertungsschaltungen zum Empfangen eines Scan-Ausgangssignals vom ersten Chip und daraus zum Auswerten der regelbaren Verzögerungsleitung.
System nach Anspruch 35, wobei der erste Chip einen Phasendetektor zum Aufnehmen der Eingangs- und Ausgangssignale und zum Bereitstellen eines Phasendifferenzsignals umfaßt, das auf eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal hinweist.
System nach Anspruch 35, wobei der erste Chip ein Speicherchip ist und der zweite Chip eine Speichersteuereinheit umfaßt.