DE102019117499A1 - Einrichtung zum Synchronisieren von Takten konfigurierbarer Dies integrierter Schaltungen über eine Zwischenverbindungsbrücke - Google Patents

Einrichtung zum Synchronisieren von Takten konfigurierbarer Dies integrierter Schaltungen über eine Zwischenverbindungsbrücke Download PDF

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Abstract

Eine IC, die bei einer ersten Taktphase betreibbar ist, beinhaltet erste und zweite EAs und einen PLL. Der PLL beinhaltet eine erste Steuerschaltung, einen Eingang zum Empfangen eines ersten Taktsignals, einen Ausgang zum Ausgeben eines zweiten Taktsignals und einen ersten Detektor zum Erzeugen eines ersten Phasendifferenzsignals aus dem ersten und zweiten Taktsignal. Die IC beinhaltet einen zweiten Phasendetektor, der mit dem Ausgang des PLL gekoppelt ist, um das zweite Taktsignal zu empfangen, und der mit dem ersten EA gekoppelt ist, um ein drittes Taktsignal von einer zweiten IC, die bei einer zweiten Taktphase betreibbar ist, zu empfangen. Der zweite Detektor erzeugt ein zweites Phasendifferenzsignal aus dem zweiten und dritten Taktsignal. Falls der PLL das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, dann wird das zweite Taktsignal mit dem dritten Taktsignal zum synchronen Datentransfer synchronisiert.

Description

  • Gebiet der Offenbarung
  • Die vorliegende Offenbarung betrifft Dies integrierter Schaltungen, die in einem Mehrchip-Package untergebracht sind. Genauer gesagt betrifft die vorliegende Offenbarung ein Mehrchip-Package, in dem Dies untergebracht sind, die verschiedene Timing-Charakteristiken aufweisen, wobei die Timing-Charakteristiken durch einen Phasendetektor detektiert und durch einen Phasenregelkreis synchronisiert werden.
  • Hintergrund der Erfindung
  • Das Packaging integrierter Schaltungen hat sich von dem Unterbringen eines einzigen IC-Dies in einem Package zum Unterbringen und Verbinden einer Anzahl von Dies entwickelt, um SiP(System-in-Package)-Vorrichtungen zu bilden. SiP-Vorrichtungen sind häufig hochintegrierte Halbleiter, die eine Anzahl von IC-Dies mit verschiedenen Funktionalitäten, verschiedenen Verarbeitungsgenerationen oder verschiedenen Herstellungsprozessen, alle in einem einzigen Package, kombinieren können. Die in einem SiP kombinierten IC-Dies bilden häufig ein System oder Untersystem für eine Vorrichtung.
  • SiP-Vorrichtungen reduzieren im Vergleich zu diskret gekapselten ICs, die auf einer Leiterplatte (PCB, Printed Circuit Board) montiert sind, nicht nur die Grundfläche von IC-Dies, die in einem einzelnen Package untergebracht sind, sondern verkürzen im Vergleich zu diskret gekapselten ICs, die auf einer PCB montiert sind, auch die Abstände, die elektrische Signale zwischen auf dem SiP untergebrachten IC-Dies zurücklegen.
  • Dadurch können SiP-Vorrichtungen im Vergleich zu einem System oder Untersystem von diskret gekapselten ICs, die auf einer PCB montiert sind, einen schnelleren Betrieb auf einer kleineren Grundfläche eines Systems oder Untersystems, das durch die SiP-Vorrichtung gebildet wird, ermöglichen. Es besteht jedoch weiterhin der Drang, den Betrieb von SiP-Vorrichtungen weiter zu verbessern, und verschiedene, in dieser Beschreibung beschriebene Ausführungsformen sind auf eine weitere Verbesserung der Interoperabilität, Flexibilität und Leistungsfähigkeit der auf Dies enthaltenen SiP-Vorrichtungen über ein Taktsynchronisationssystem ausgerichtet.
  • Figurenliste
    • 1 veranschaulicht eine Halbleitervorrichtung, die bei einer Ausführungsform einen ersten und zweiten Die beinhaltet, die auf einem Package-Substrat montiert sind.
    • 2 ist ein Flussdiagramm für ein Taktsynchronisationsverfahren bei einer Ausführungsform.
    • 3 ist ein Timing-Diagramm von Taktsignalen, die durch einen ersten und zweiten Die synchronisiert werden, bei einer Ausführungsform.
    • 4 veranschaulicht die Zwischenverbindung zwischen einem Phasendetektor-und-Sequenzierer und einem PLL für einen der Dies bei einer Ausführungsform.
    • 5 veranschaulicht eine Halbleitervorrichtung mit mindestens drei Dies bei einer Ausführungsform.
    • 6 veranschaulicht eine Halbleitervorrichtung mit mindestens vier Dies bei einer Ausführungsform.
    • 7 veranschaulicht ein Datensystem bei einer Ausführungsform.
    • 8 veranschaulicht ein Emulationssystem bei einer Ausführungsform.
    • 9 ist ein Flussdiagramm für ein Taktsynchronisationsverfahren bei einer Ausführungsform.
  • Ausführliche Beschreibung der Erfindung
  • SiP(System-in-Package)-Vorrichtungen, wie etwa SiP-Vorrichtungen, die System- und Untersystemarchitekturen bereitstellen, treiben die Entwicklung in Märkten für integrierte Schaltungen (IC, Integrated Circuits) weiterhin voran. Märkte für die Schaltungsemulation, Märkte für die ASIC-Prototypentwicklung und Märkte für Datenzentralen sind einige wenige der sich entwickelnden IC-Märkte, die durch SiP-Vorrichtungen vorangetrieben werden. SiP-Vorrichtungen, die auf die Märkte für die Schaltungsemulation ausgerichtet sind, beinhalten häufig eine Anzahl konfigurierbarer ICs, um eine fast unbegrenzte Anzahl emulierter Schaltungen dort zu ermöglichen, wo eine einzelne konfigurierbare Schaltung möglicherweise nicht in der Lage ist, ausreichend programmierbares Fabric zum Implementieren einer Schaltungsemulation zu liefern. SiP-Vorrichtungen, die auf die Märkte für die ASIC-Prototypentwicklung ausgerichtet sind, beinhalten häufig eine Anzahl konfigurierbarer ICs, um eine Vielfalt von ASICs zu implementieren. SiP-Vorrichtungen, die auf die Märkte für Datenzentralen ausgerichtet sind, beinhalten häufig eine Anzahl konfigurierbarer ICs, um eine Beschleunigung in der Datenzentrale zu ermöglichen.
  • 1 veranschaulicht eine Halbleitervorrichtung 10, die bei einer Ausführungsform einen ersten Die 15 und einen zweiten Die 20 beinhaltet, die auf einem Package-Substrat 25 montiert sind. Die Halbleitervorrichtung 10 kann eine SiP-Vorrichtung sein und kann bei manchen Ausführungsformen mehr als zwei Dies beinhalten.
  • Der erste und zweite Die können durch das Package-Substrat, eine Zwischenverbindungsbrücke 32 oder beides verbunden sein. Das Package-Substrat, die Zwischenverbindungsbrücke oder beides können leitfähige Vias, elektrische Leiterbahnen oder beides beinhalten, die die elektrischen Verbinder des ersten und zweiten Dies verbinden. Das Package-Substrat kann ein organisches Substrat, wie etwa FR4, FR5, FR6, oder andere Arten von Material sein. FR4, FR5 und FR6 bezeichnen flammhemmende Stufen für Package-Substrate, die durch Underwriters Laboratories der Vereinigten Staaten unter der Standardnummer UL 94 und durch National Electrical Manufacturers Association (NEMA) der Vereinigten Staaten bezeichnet werden.
  • Die Zwischenverbindungsbrücke kann eine organische Brücke, wie etwa FR4, FR5, FR6 oder andere, ein Silizium-Interposer, ein CoWos (Chip on Wafer on Substrate - Chip auf Wafer auf Substrat), ein EMIB-Element (EMIB: Embedded Multi-Die Interconnect Bridge - eingebettete Multi-Die-Zwischenverbindungsbrücke) oder andere Brückenarten sein. Die Zwischenverbindungsbrücke kann in dem Package-Substrat eingebettet sein, wobei das Package-Substrat ein organisches Substrat, wie etwa FR4, sein kann und die Brücke ein EMIB-Element ist.
  • Die Zwischenverbindungsbrücke kann eine passive Brücke sein, die keine elektronischen Vorrichtungen auf der Brücke beinhaltet, oder kann eine aktive Brücke sein, die elektronische Vorrichtungen auf der Brücke beinhaltet. Die Zwischenverbindungsbrücke kann zum Beispiel eine Silizium-Vorrichtung mit im Silizium ausgebildeten Halbleiterschaltungen sein.
  • Der erste Die 15 und der zweite Die 20 können die gleiche Art von Die sein oder können verschiedene Arten von Die sein. Der erste Die kann ein konfigurierbarer Logik-Die sein, wie etwa ein feldprogrammierbares Gate-Array (FPGA), eine programmierbare Logikvorrichtung (PLD, Programmable Logic Device), eine komplex programmierbare Logikvorrichtung (CPLD), eine elektrisch programmierbare Logikvorrichtung (EPLD), eine elektrisch löschbare programmierbare Logikvorrichtung (EEPLD), ein Logikzellenarray (LCA), ein programmierbares Logikarray (PLA), ein konfigurierbares Logikarray (CLA), ein feldprogrammierbares Logikarray (FPLA) oder andere ICs. Der zweite Die kann ein FPGA, eine PLD, eine CPLD, eine EPLD, eine EEPLD, ein LCA, ein anwendungsspezifisches Standardteil (ASSP), eine Zentralverarbeitungseinheit (CPU), ein Mikroprozessor, eine Grafikverarbeitungseinheit (GPU), ein Digitalsignalprozessor (DSP), eine anwendungsspezifische integrierte Schaltung (ASIC), eine Visionsverarbeitungseinheit (VPU), ein Bildarrayprozessor (SIMD), ein Prozessor mit neuronalem Netzwerk, ein Prozessor mit künstlicher Intelligenz, ein kryptografischer Beschleuniger sein, um nur einige zu nennen.
  • Die Dies können unterschiedliche Timing-Charakteristiken aufweisen. Die Dies können zum Beispiel unterschiedliche Verarbeitungscharakteristiken aufweisen, die während der Waferverarbeitung auftreten und dazu führen, dass die Dies unterschiedliche Timing-Charakteristiken aufweisen. Dies mit unterschiedlichen Verarbeitungscharakteristiken werden manchmal als von unterschiedlichen Verarbeitungsecken ausgehend beschrieben. Unterschiedliche Verarbeitungscharakteristiken treten aufgrund einer Anzahl von Gründen auf, wie etwa Unterschiede in der Luftfeuchtigkeit oder Temperatur während der Waferverarbeitung oder des Transports, die Die-Größe, die Position von Dies bezüglich der Mitte eines Wafers oder aus anderen Gründen. Relativ große Dies können eine größere Differenz bei den Verarbeitungscharakteristiken aufweisen als kleinere Dies.
  • Die unterschiedlichen Timing-Charakteristiken können dazu führen, dass die Dies bei unterschiedlichen Taktphasen oder unterschiedlichen Taktfrequenzen arbeiten. Die Dies können unterschiedliche Taktbäume aufweisen, die die unterschiedlichen Timing-Charakteristiken der Taktsignale der Dies berücksichtigen. Die unterschiedlichen Taktbäume können zum Beispiel bewirken, dass die Taktsignale des ersten und zweiten Dies phasenverschoben sind. Die Taktsignale können an den Blattknoten der Taktbäume phasenverschoben sein, wo die Taktsignale zum Takten der Schaltungen der Dies verwendet werden. Obwohl Taktbäume ermöglichen, dass die Dies zueinander phasenverschoben arbeiten, können die Phasen der Taktsignale in den verschiedenen Dies synchronisiert werden, sodass die Dies in der Lage sind, Informationen zwischen den Dies zu takten. Die Taktsynchronisation wird weiter unten beschrieben.
  • Bei einer Ausführungsform beinhaltet der erste Die eine Datenquelle 30, einen ersten Sender 35, einen ersten Empfänger 40, einen Taktgenerator 45, ein Takteingangselement 50, einen Brückenuntersystemadapter 55, ein Eingangs(EA)-Gebiet 60, einen Phasendetektor-und-Sequenzierer 70, eine Anzahl von Taktbaumpuffern 75a, 75b, 75c und 75d und eine Anzahl von EA-Elementen 85a, 85b, 85c und 85d. Der zweite Die beinhaltet eine Datenquelle 130, einen zweiten Sender 135, einen zweiten Empfänger 140, einen Taktgenerator 145, ein Takteingangselement 150, einen Brückenuntersystemadapter 155, ein EA-Gebiet 160, einen Phasendetektor-und-Sequenzierer 170, einen oder mehrere Taktbaumpuffer 175a, 175b und 175c und eine Anzahl von EA-Elementen 185a, 185b, 185c und 185d.
  • Die EA-Elemente 85a-85d des ersten Dies 15 sind über ein Package-Substrat 25, eine Zwischenverbindungsbrücke 32 oder beide dieser Elemente mit den EA-Elementen 185a-185d des zweiten Dies verbunden. Die EA-Elemente der Dies können mit den EA-Elementen des Package-Substrats, der Zwischenverbindungsbrücke oder beiden verbunden sein. Das Package-Substrat, die Brücke oder beides können elektrische Leiterbahnen, plattierte Vias oder beides beinhalten, die die EA-Elemente des ersten und zweiten Dies verbinden. Die Leiterbahnen des Package-Substrats können Metallleiterbahnen sein, wie etwa Kupferleiterbahnen. Die Leiterbahnen der Zwischenverbindungsbrücke können Metallleiterbahnen auf einem Silizium-Substrat sein. Die EA-Elemente 85a-85d und 185a-185d können elektrische Verbinder, wie etwa Lötkontakthügel, Lötkugeln, Stifte, Lötpads oder andere Zwischenverbindungselemente beinhalten, die manchmal allgemein als Kontakthügel bezeichnet werden.
  • Bei einer Ausführungsform ist die Zwischenverbindungsbrücke 32 ein Interposer. Der Interposer kann ein Silizium-Interposer für ein 2D-, 2,5D- oder 3D-IC-Package sein. Der Interposer kann ein erweiterter Silizium-Interposer sein, der sich unter dem ersten und zweiten Die 15 und 20 erstreckt, und kann zusätzliche Dies mit dem Die 15, 20 oder beiden verbinden. Für ein 2D-Package ist die Brücke zwischen den Dies angeordnet und kann eine PCB 25 (z. B. FR4-PCB) sein. Die Brücke für ein 2D-Package wird manchmal als ein SiP-Substrat bezeichnet, wobei eine erste Seite der Brücke mit den Dies über Lötkontakthügel mit einer ersten Größe (z. B. einem Durchmesser von etwa 100 Mikrometer oder anderen Durchmessern) verbunden ist und eine zweite Seite der Brücke mit der PCB durch Lötkontakthügel mit einer zweiten größeren Größe (z. B. einem größeren Durchmesser) als die erste Größe verbunden ist. Die kleineren Lötkontakthügel werden manchmal als Flip-Chip-Kontakthügel bezeichnet und die Lötkontakthügel mit größerem Durchmesser werden manchmal als Package-Kontakthügel bezeichnet. Für ein 2,5D-Package ist die Brücke zwischen den Dies und einem SiP-Substrat angeordnet, wobei die Brücke Vias beinhaltet, die die Dies mit dem SiP-Substrat verbinden. Das SiP-Substrat ist im Gegenzug mit der PCB 25 (z. B. FR4-PCB) verbunden. Eine erste Seite einer Brücke für ein 2,5D-Package ist mit den Dies über relativ kleine Lötkontakthügel verbunden, die manchmal als Mikrokontakthügel bezeichnet werden (z. B. mit einem Durchmesser von etwa 10 Mikrometer oder anderen Durchmessern), und eine zweite Seite der Brücke ist mit dem SiP-Substrat durch Lötkontakthügel mit einem größeren Durchmesser verbunden, wie etwa einem Durchmesser von etwa 100 Mikrometer oder anderen Durchmessern.
  • Bei einer Ausführungsform sind sowohl der erste als auch der zweite Die FPGAs. Die Datenquellen 30 und 130 sind die Kern-Fabrics der FPGAs. Das Kern-Fabric jedes Dies beinhaltet eine Anzahl konfigurierbarer Logikblöcke, die konfiguriert sein können, verschiedene Schaltungen zu implementieren. Die konfigurierbaren Logikblöcke sind durch konfigurierbare Zwischenverbindungsstrukturen miteinander verbunden, die konfiguriert sein können, die Logikblöcke in nahezu jeder gewünschten Konfiguration miteinander zu verbinden, um nahezu jede gewünschte Schaltung bereitzustellen.
  • Auf dem ersten Die werden der erste Sender 35 und der erste Empfänger 40 aus den konfigurierbaren Logikblöcken des ersten Kern-Fabric 30 gebildet. Der erste Sender und der erste Empfänger können jeweils ein Flipflop (z. B. D-Flipflop) oder eine andere Schaltung sein. Die Taktbaumpuffer 75a-75d können auch aus den konfigurierbaren Logikblöcken gebildet werden. Der Taktgenerator 45 kann ein erster Phasenregelkreis (PLL, Phase-Locked Loop) sein. Der erste PLL kann aus den konfigurierbaren Logikblöcken des ersten Kern-Fabric gebildet werden. Alternativ dazu kann der erste PLL eine festverdrahtete Schaltung sein, die nicht aus den konfigurierbaren Logikblöcken des ersten Dies gebildet wird. Festverdrahtete Schaltungen sind in dem Silizium-Substrat ausgebildet und sind nicht durch eine Hardwarebeschreibungssprache konfigurierbar, im Gegensatz zu Schaltungen, die in den konfigurierbaren Logikblöcken ausgebildet sind, die unter Verwendung einer Hardwarebeschreibungssprache (z. B. VHDL) konfiguriert werden. Der erste PLL beinhaltet einen Phasendetektor 45c, ein Schleifenfilter 45d und einen gesteuerten Oszillator 45e.
  • Auf dem zweiten Die werden der zweite Sender 135 und der zweite Empfänger 140 aus den konfigurierbaren Logikblöcken des zweiten Kern-Fabric 130 gebildet. Der zweite Sender und der zweite Empfänger können jeweils ein Flipflop (z. B. D-Flipflop) oder eine andere Schaltung sein. Die Taktbaumpuffer 175a-175c können auch aus den konfigurierbaren Logikblöcken des zweiten Dies gebildet werden. Der zweite PLL kann aus den konfigurierbaren Logikblöcken des ersten Kern-Fabric gebildet werden. Alternativ dazu kann der zweite PLL eine festverdrahtete Schaltung sein, die nicht aus den konfigurierbaren Logikblöcken des zweiten Dies gebildet wird. Der zweite PLL beinhaltet einen Phasendetektor 145c, ein Schleifenfilter 145d und einen gesteuerten Oszillator 145e.
  • Bei einer Ausführungsform ist der erste Phasendetektor-und-Sequenzierer 70 des ersten Dies eine festverdrahtete Schaltung, die nicht aus den konfigurierbaren Logikblöcken des Dies gebildet wird. Der erste Phasendetektor-und-Sequenzierer kann in dem ersten Brückenuntersystemadapter 55 des ersten Dies ausgebildet sein. Der erste Brückenuntersystemadapter 55 kann in einem Peripheriegebiet (z. B. nicht in dem Kern-Fabric) des ersten Dies angrenzend zu den EA-Elementen des Dies ausgebildet sein.
  • Bei einer Ausführungsform ist der zweite Phasendetektor-und-Sequenzierer 170 des zweiten Dies eine festverdrahtete Schaltung, die nicht aus den konfigurierbaren Logikblöcken des Dies gebildet wird. Der zweite Phasendetektor-und-Sequenzierer kann in dem zweiten Brückenuntersystemadapter 155 des zweiten Dies 20 ausgebildet sein. Der zweite Brückenuntersystemadapter 155 kann in einem Peripheriegebiet (z. B. nicht in dem Kern-Fabric) des zweiten Dies angrenzend zu den EA-Elementen des Dies ausgebildet sein.
  • Der erste und zweite Brückenuntersystemadapter können Schaltungen zum Steuern des Eingangs, Ausgangs oder beider für den ersten und zweiten Die beinhalten. Der erste und zweite Brückenuntersystemadapter können zum Beispiel verschiedene EA-Register zum Takten von Daten aus den Dies und zum Takten von Daten in die Dies beinhalten (z. B. registrierter Ausgang und Eingang). Der erste und zweite Brückenuntersystemadapter können auch Schaltungen zum kombinatorischen Ausgang und Eingang (z. B. nicht getakteten oder nicht registrierten Eingang und Ausgang), EA-Puffer, EA-Steuerlogik, eine oder mehrere Dateischichten zum Anordnen von Daten gemäß einem Protokoll, wie etwa dem PCIe-Protokoll, oder andere Schaltungen beinhalten.
  • Der erste PLL 45 ist mit der Takteingangsleitung 50 verbunden und ist dazu eingerichtet, ein Referenztaktsignal über die Takteingangsleitung zu empfangen. Das Referenztaktsignal kann ein Kristalltaktsignal oder ein anderes Taktsignal sein. Der erste PLL ist auch mit einer Ausgangsleitung des Phasendetektor-und-Sequenzierers 70 verbunden. Der erste PLL ist dazu eingerichtet, Phaseninformationen von der Ausgangsleitung des Phasendetektor-und-Sequenzierers 70 zu empfangen. Die Phaseninformationen können digitale Informationen sein, die in einem digitalen Signal übertragen werden. Der erste PLL kann eine DPS-Steuerung 95 beinhalten, die dazu eingerichtet ist, das Phasendifferenzsignal von dem Phasendetektor-und-Sequenzierer 70 zu empfangen, wobei das Phasendifferenzsignal die Phaseninformationen beinhaltet. Die Phaseninformationen, die durch den Phasendetektor-und-Sequenzierer 70 erzeugt werden, sind unten beschrieben.
  • Ein erster Taktausgang 45a des ersten PLL ist mit einem Takteingang des ersten Senders 35 und mit dem Takt-EA-Element 85a verbunden. Ein zweiter Taktausgang 45b des ersten PLL ist mit einem Takteingang des ersten Empfängers 40 und mit einem Takteingang des Phasendetektor-und-Sequenzierers 70 verbunden. Der erste Taktausgang 45a und der zweite Taktausgang 45b des ersten PLL können die gleichen oder unterschiedliche Taktsignale ausgeben, die die gleichen oder unterschiedliche Taktfrequenzen oder die gleichen oder unterschiedliche Taktphasen aufweisen. Bei einer Ausführungsform kann der erste PLL einen einzigen Taktausgang aufweisen, der mit den Eingängen des ersten Senders 35, des Takt-EA-Elements 85a, des ersten Empfängers 40 und des Phasendetektor-und-Sequenzierers 70 verbunden ist.
  • Bei einer Ausführungsform ist ein Taktbaumpuffer 75a zwischen dem ersten Taktausgang 45a des ersten PLL und dem Takteingang des ersten Senders 35 geschaltet. Der Taktbaumpuffer 75b ist zwischen dem ersten Taktausgang 45a des ersten PLL und dem Takt-EA-Element 85a geschaltet. Der Taktbaumpuffer 75c ist zwischen dem zweiten Taktausgang 45b des ersten PLL und einem Takteingang des Phasendetektor-und-Sequenzierers 70 geschaltet. Der Taktbaumpuffer 75d ist zwischen dem zweiten Taktausgang 45b des ersten PLL und dem Takteingang des ersten Empfängers 40 geschaltet.
  • Die Taktbaumpuffer 75a-75d können Teile eines Taktbaumschemas des ersten Dies sein. Die Taktbaumpuffer können Phasenverzögerungen des einen oder der mehreren Taktsignale erzeugen, die durch den ersten PLL erzeugt werden. Die durch die Taktbaumpuffer 75a-75d erzeugten Phasenverzögerungen können die gleiche Phasenverzögerung oder eine oder mehrere unterschiedliche Phasenverzögerungen sein. Die Taktbaumpuffer können unterschiedliche Taktungsdomänen im ersten Die erstellen, wenn die Taktbaumpuffer unterschiedliche Phasenverzögerungen des Taktsignals erzeugen. Die Taktbaumpuffer 75a und 75b können zum Beispiel die gleiche erste Phasenverzögerung erzeugen, wodurch eine erste Taktdomäne erzeugt wird. In dem Beispiel können die Taktbaumpuffer 75c und 75d eine zweite Phasenverzögerung erzeugen, wodurch eine zweite Taktdomäne erzeugt wird. Falls die erste und zweite Phasenverzögerung unterschiedliche Verzögerungen sind, sind die erste und zweite Taktdomäne unterschiedliche Taktdomänen. Die beschriebenen Taktdomänen sind beispielhafte Domänen. Die Taktbaumpuffer können mehr oder weniger Taktdomänen im ersten Die erstellen.
  • Bei einer Ausführungsform ist eine Datenausgangsleitung des ersten Senders 35 mit dem Sender-EA-Element 85b verbunden. Der Takteingang des ersten Senders 35 ist dazu eingerichtet, ein Taktsignal vom ersten Taktausgang 45a des ersten PLL zum Takten des Senders zu empfangen. Unter Verwendung des Taktsignals ist der erste Sender 35 dazu eingerichtet, Daten vom Sender zum Sender-EA-Element 85b zu takten.
  • Der Phasendetektor-und-Sequenzierer 70 ist zwischen dem zweiten Ausgang 45b des ersten PLL 45 und einem Eingang der DPS-Steuerung 95 des ersten PLL 45 geschaltet. Genauer gesagt ist ein Eingang des Phasendetektor-und-Sequenzierers 70 dazu eingerichtet, ein Taktsignal zu empfangen, das durch den ersten PLL erzeugt wird. Das Taktsignal kann vom Taktbaumpuffer 75c empfangen werden, der zwischen dem zweiten PLL-Ausgang 45b des PLL 45 und einem Eingang 70a des Phasendetektor-und-Sequenzierereingangs 70 positioniert ist. Phaseninformationen, die durch den Phasendetektor-und-Sequenzierer 70 erzeugt werden, werden zurück in den Eingang der DPS-Steuerung 95 des ersten PLL 45 gekoppelt. Die Phaseninformationen, die durch den Phasendetektor-und-Sequenzierer 70 erzeugt werden, sind unten beschrieben.
  • Ein Dateneingang des ersten Empfängers 40 ist mit dem Empfänger-EA-Element 85d verbunden. Der Takteingang des ersten Empfängers 40, der mit dem zweiten Ausgang 45b des ersten PLL verbunden ist, ist dazu eingerichtet, ein Taktsignal vom Ausgang zu empfangen. Unter Verwendung des Taktsignals ist der erste Empfänger 40 dazu eingerichtet, Daten, die von dem Empfänger-EA-Element 85d empfangen werden, zu einem Datenausgang des ersten Empfängers zu takten. Das heißt, der erste Empfänger 40 ist dazu eingerichtet, das Taktsignal zum Takten von Daten in den ersten Die zu verwenden.
  • Bei einer Ausführungsform ist der zweite PLL 145 mit einer Takteingangsleitung 150 verbunden und ist dazu eingerichtet, ein Referenztaktsignal über die Takteingangsleitung zu empfangen. Das Referenztaktsignal kann das Kristalltaktsignal oder ein anderes Taktsignal sein. Die Referenztaktsignale, die durch den ersten und zweiten PLL empfangen werden, können die gleichen Referenztaktsignale sein oder können unterschiedliche Taktsignale mit unterschiedlichen Frequenzen oder unterschiedlicher Phase sein. Der zweite PLL ist auch mit einer Ausgangsleitung des Phasendetektor-und-Sequenzierers 170 verbunden. Der zweite PLL ist dazu eingerichtet, Phaseninformationen von der Ausgangsleitung des Phasendetektor-und-Sequenzierers zu empfangen. Der zweite PLL kann eine DPS-Steuerung 195 beinhalten, die dazu eingerichtet ist, das digitale Signal von dem Phasendetektor-und-Sequenzierer 70 zu empfangen.
  • Ein erster Taktausgang 145a des zweiten PLL ist mit einem Takteingang des zweiten Senders 135 und mit dem Takt-EA-Element 185a verbunden. Ein zweiter Taktausgang 145b des zweiten PLL ist mit einem Takteingang des zweiten Empfängers 140 und mit einem Takteingang des Phasendetektor-und-Sequenzierers 170 verbunden. Der erste Taktausgang 145a und der zweite Taktausgang 145b des zweiten PLL können die gleichen oder unterschiedliche Taktsignale ausgeben, die die gleichen oder unterschiedliche Taktfrequenzen oder die gleichen oder unterschiedliche Taktphasen aufweisen. Bei einer Ausführungsform kann der zweite PLL einen einzigen Taktausgang aufweisen, der mit dem zweiten Sender 135, dem Takt-EA-Element 185a, dem zweiten Empfänger 140 und dem Phasendetektor-und-Sequenzierer 170 verbunden ist.
  • Bei einer Ausführungsform ist ein Taktbaumpuffer 175a zwischen dem ersten Taktausgang 145a des zweiten PLL und dem Takteingang des zweiten Senders 135 geschaltet. Der Taktbaumpuffer 175a ist auch zwischen dem ersten Taktausgang 145a des zweiten PLL und dem Takt-EA-Element 185a geschaltet. Der Taktbaumpuffer 175b ist zwischen dem zweiten Taktausgang 145b des zweiten PLL und einem Takteingang des zweiten Empfängers 140 geschaltet. Der Taktbaumpuffer 175c ist zwischen dem zweiten Taktausgang 145b des zweiten PLL und einem Takteingang des Phasendetektor-und-Sequenzierers 170 geschaltet.
  • Die Taktbaumpuffer 175a-175c können Teile eines Taktbaumschemas des zweiten Dies sein. Die Taktbaumpuffer 175a-175c können eine Phasenverzögerung des einen oder der mehreren Taktsignale erzeugen, die durch den zweiten PLL erzeugt werden. Die durch die Taktbaumpuffer 175a-175c erzeugten Phasenverzögerungen können die gleiche Phasenverzögerung oder eine oder mehrere unterschiedliche Phasenverzögerungen sein. Die Taktbaumpuffer können unterschiedliche Taktungsdomänen im zweiten Die erstellen, wenn die Taktbaumpuffer unterschiedliche Phasenverzögerungen des Taktsignals erzeugen, das durch den zweiten PLL erzeugt wird. Die Taktbaumpuffer 175a und 175b können zum Beispiel die gleiche erste Phasenverzögerung erzeugen, wodurch eine erste Taktdomäne erzeugt wird. In dem Beispiel kann der Taktbaumpuffer 175c eine zweite Phasenverzögerung erzeugen, wodurch eine zweite Taktdomäne erzeugt wird. Die erste und zweite Phasenverzögerung, die durch die Taktbaumpuffer erzeugt werden, sind unterschiedliche Verzögerungen, falls unterschiedliche Taktdomänen erzeugt werden. Die beschriebenen Taktdomänen sind beispielhafte Domänen. Die Taktbaumpuffer können mehr oder weniger Taktdomänen im zweiten Die erstellen.
  • Die Knoten der Taktbäume, die die Ausgänge der Taktbaumpuffer sind, werden als die Blattknoten der Taktbäume bezeichnet. Die Knoten der Taktbäume, die die Eingänge der Taktbaumpuffer sind, werden als die Zweigknoten der Taktbäume bezeichnet.
  • Bei einer Ausführungsform ist ein Datenausgang des zweiten Senders 135 mit dem Empfänger-EA-Element 185b verbunden. Der Takteingang des zweiten Senders 135 ist mit dem ersten Ausgang 145a des zweiten PLL verbunden. Der Takteingang des zweiten Senders 135 ist dazu eingerichtet, ein Taktsignal vom ersten Ausgang 145a des zweiten PLL zum Takten des Senders zu empfangen. Unter Verwendung des Taktsignals ist der zweite Sender dazu eingerichtet, Daten vom Sender zum Empfänger-EA-Element 185b zu takten.
  • Der Phasendetektor-und-Sequenzierer 170 ist zwischen dem zweiten Ausgang 145b des zweiten PLL 145 und einem Eingang der DPS-Steuerung 195 des zweiten PLL 145 geschaltet. Genauer gesagt ist ein Eingang des Phasendetektor-und-Sequenzierers 170 dazu eingerichtet, ein Taktsignal zu empfangen, das durch den zweiten PLL erzeugt wird. Das Taktsignal kann vom Taktbaumpuffer 175c empfangen werden, der zwischen dem ersten PLL-Ausgang 145b des PLL 145 und einem Eingang 170a des Phasendetektor-und-Sequenzierers 170 positioniert ist. Phaseninformationen, die durch den Phasendetektor-und-Sequenzierer 170 erzeugt werden, werden zurück in den Eingang der DPS-Steuerung 195 des zweiten PLL 145 gekoppelt. Die Phaseninformationen, die durch den Phasendetektor-und-Sequenzierer 170 erzeugt werden, sind unten beschrieben.
  • Ein Dateneingang des zweiten Empfängers 140 ist mit dem Sender-EA-Element 185d verbunden. Der Takteingang des zweiten Empfängers 140 ist mit dem zweiten Ausgang 145b des zweiten PLL verbunden und ist dazu eingerichtet, ein Taktsignal vom Ausgang zu empfangen. Unter Verwendung des Taktsignals ist der zweite Empfänger 140 dazu eingerichtet, Daten, die von dem Empfänger-EA-Element 185d empfangen werden, zu einem Datenausgang des zweiten Empfängers zu takten. Das heißt, der zweite Empfänger 140 ist dazu eingerichtet, das Taktsignal zum Takten von Daten in den zweiten Die zu verwenden.
  • Bei einer Ausführungsform bilden der erste und zweite Brückenuntersystemadapter 55 und 155, das erste und zweite EA-Gebiet 60 und 160 und die Zwischenverbindungsbrücke 32 zumindest einen Teil eines Brücken-EA-Untersystems 192 der Halbleitervorrichtung 10. Das Brücken-EA-Untersystem 192 und die Elemente, die das Untersystem bilden, sind nicht in dem Kern-Fabric entweder des ersten Dies 15 oder des zweiten Dies 20 enthalten (d. h. ausgebildet). Das Brücken-EA-Untersystem 192 ist ein Gebiet der Halbleitervorrichtung, in dem Signale zwischen dem ersten und zweiten Die übertragen werden.
  • In dem Brücken-EA-Untersystem 192 sind die Sender-EA-Elemente 85b und 185d verbunden, sind die Takt-EA-Elemente 85a und 185c verbunden, sind die Takt-EA-Elemente 85c und 185a verbunden und sind die Empfänger-EA-Elemente 85d und 185b verbunden. Genauer gesagt sind die verbundenen EA-Elemente (z. B. Lötkontakthügel der Dies) über Leiterbahnen verbunden, die in der Zwischenverbindungsbrücke 32 ausgebildet sind, wie etwa Leiterbahnen, die in einem EMIB-Element ausgebildet sind. Signale können vom Sender 35 über die EA-Elemente 85b und 185d zum Empfänger 140 übertragen werden. Signale können vom PLL 45 über die EA-Elemente 85a und 185c zum Phasendetektor-und-Sequenzierer 170 übertragen werden. Signale können vom PLL 145 über die EA-Elemente 185a und 85c zum Eingang 70b des Phasendetektor-und-Sequenzierers 70 übertragen werden. Signale können vom Sender 135 über die EA-Elemente 185b und 85d zum Empfänger 40 übertragen werden.
  • 2 ist ein Flussdiagramm für ein Taktsynchronisationsverfahren bei einer Ausführungsform. Elemente können zu dem Flussdiagramm hinzugefügt, aus dem Flussdiagramm entfernt oder kombiniert werden, ohne vom Schutzumfang und Geltungsbereich des Verfahrens abzuweichen.
  • Bei 200 erzeugen sowohl der erste PLL 45 als auch der zweite PLL 145 Taktsignale unter Verwendung der Taktreferenzsignale, die über die Takteingänge 50 bzw. 150 empfangen werden. Die in dem ersten Die durch den ersten PLL 45 erzeugten Taktsignale können durch den Taktbaumpuffer 75a zu dem ersten Sender 35, durch den Taktbaumpuffer 75c zu dem Phasendetektor-und-Sequenzierer 70 und durch den Taktbaumpuffer 75d zu dem ersten Empfänger 40 übertragen werden.
  • Die Taktsignale werden auch durch den Taktbaumpuffer 75b im ersten Die 15 zu dem Phasendetektor-und-Sequenzierer 170 im zweiten Die 20 übertragen. Die Taktsignale, die vom ersten Die zum zweiten Die übertragen werden, werden durch das Takt-EA-Element 85a im ersten Die zum Takt-EA-Element 185c im zweiten Die übertragen. Zusätzlich dazu werden die Taktsignale, die vom ersten Die 15 zum zweiten Die 20 übertragen werden, vom Blattknoten des Taktbaumpuffers 75b zum zweiten Die übertragen. Die Blattknoten der Taktbaumpuffer befinden sich an den Ausgangsseiten der Taktbaumpuffer und an den Seiten der Taktbaumpuffer, an denen die Taktsignale zum Takten von Schaltungen in den Dies verwendet werden.
  • Die in dem zweiten Die 20 durch den zweiten PLL 145 erzeugten Taktsignale können durch den Taktbaumpuffer 175a zu dem zweiten Sender 135, durch den Taktbaumpuffer 175c zu dem Phasendetektor-und-Sequenzierer 170 und durch den Taktbaumpuffer 175d zu dem zweiten Empfänger 140 übertragen werden.
  • Bei 205 werden die durch den zweiten PLL 145 erzeugten Taktsignale auch durch den Taktbaumpuffer 175a im zweiten Die 20 zu dem Phasendetektor-und-Sequenzierer 70 im ersten Die 15 übertragen. Die Taktsignale, die vom zweiten PLL zum Phasendetektor-und-Sequenzierer 70 übertragen werden, werden durch die Takt-EA-Elemente 185a im zweiten Die zum Takt-EA-Element 85c im ersten Die übertragen. Die Taktsignale, die vom zweiten Die 20 zum Phasendetektor-und-Sequenzierer 70 im ersten Die übertragen werden, werden vom Blattknoten des Taktbaumpuffers 175a zum ersten Die übertragen.
  • Um Daten aus einem Die (z. B. dem ersten Die) synchron zu dem anderen Die (z. B. dem zweiten Die) zu takten, werden die Taktsignale von den Blattknoten synchronisiert. Eine Synchronisation kann eine Frequenzsynchronisation oder Phasenausrichtung beinhalten. Die Synchronisation wird unten beschrieben.
  • Wie oben kurz beschrieben, werden die Taktsignale, die durch den ersten und zweiten PLL erzeugt werden, zu sowohl dem Phasendetektor-und-Sequenzierer 70 als auch 170 übertragen. Bei 210 bestimmt der erste Phasendetektor-und-Sequenzierer 70 eine Phasendifferenz zwischen den Taktsignalen, die durch den ersten und zweiten PLL erzeugt werden.
  • Bei 215 erzeugt der Phasendetektor-und-Sequenzierer 70 ein erstes Phasendifferenzsignal basierend auf den Taktsignalen, die von dem ersten und zweiten PLL empfangen werden. Das erste Phasendifferenzsignal gibt eine Differenz in der Phase zwischen den Taktsignalen an, die durch den Phasendetektor-und-Sequenzierer 70 vom ersten und zweiten PLL empfangen werden. Das Phasendifferenzsignal kann ein Zählersignal sein, das durch den Phasendetektor-und-Sequenzierer erzeugt wird. Der Wert des Zählersignals kann den Betrag der zeitlichen Differenz zwischen den Flanken (z. B. steigenden Flanken) des ersten und zweiten Taktsignals, die durch den ersten und zweiten PLL erzeugt werden, angeben.
  • Bei 220 wird das erste Phasendifferenzsignal vom Phasendetektor-und-Sequenzierer 70 zum Eingang der DPS-Steuerung 95 des ersten PLL 45 übertragen.
  • Falls die DPS-Steuerung 95 des ersten PLL 45 ein Synchronisationsfreigabesignal empfängt, dann konfiguriert die DPS-Steuerung 95 bei 225 den ersten PLL, das erste Phasendifferenzsignal, das durch den ersten Phasendetektor-und-Sequenzierer 70 erzeugt wird, zum Synchronisieren der Taktsignale, die durch den ersten PLL 45 und den zweiten PLL 145 erzeugt werden, zu verwenden.
  • Bei 230 synchronisiert der erste PLL die Taktsignale unter Verwendung des ersten Phasendifferenzsignals, das durch den Phasendetektor-und-Sequenzierer 70 erzeugt wird. Genauer gesagt werden die Taktflanken der Taktsignale, die durch den ersten PLL 45 erzeugt werden, so angepasst, dass sie mit den Taktflanken (z. B. steigenden Flanken) der Taktsignale, die durch den zweiten PLL 145 erzeugt werden, ausgerichtet sind. Die Taktflanken der Taktsignale, die durch den zweiten PLL 145 erzeugt werden, werden möglicherweise nicht angepasst. Genauer gesagt kann ein Filter 45d (z. B. ein Digitalfilter) das erste Phasendifferenzsignal filtern und ein gefiltertes Signal an den gesteuerten Oszillator 45d bereitstellen. Der gesteuerte Oszillator kann dann die Phase der Taktsignale anpassen, die durch den ersten PLL erzeugt werden. Der Phasendetektor 45c des ersten PLL wird möglicherweise nicht verwendet, wenn die Taktsignale durch den ersten PLL synchronisiert werden. Das heißt der Phasendetektor-und-Sequenzierer 70 arbeitet als der Phasendetektor des ersten PLL.
  • Die DPS-Steuerung kann eine oder mehrere Schaltungen beinhalten, die dem ersten PLL ermöglichen, das erste Phasendifferenzsignal zur Taktsynchronisation zu verwenden. Die DPS-Steuerung kann einen oder mehrere Schalter, einen Multiplexer oder eine andere Schaltung beinhalten, die dem ersten PLL ermöglicht, das erste Phasendifferenzsignal anstelle eines zweiten Phasendifferenzsignals, das durch den Phasendetektor 45c erzeugt wird, zu verwenden. Das zweite Phasendifferenzsignal wird unten beschrieben.
  • Bei 235 können ein oder mehrere Sender (z. B. der Sender 35) des ersten Dies 15 das durch den ersten PLL erzeugte synchronisierte Taktsignal zum Takten von Daten vom ersten Die zum zweiten Die verwenden. Ein oder mehrere Empfänger (z. B. der Empfänger 40) des ersten Dies können das synchronisierter Taktsignal ebenfalls zum Takten von Daten in den ersten Die verwenden, die vom zweiten Die empfangen werden.
  • Falls der erste PLL das Synchronisationsfreigabesignal nicht empfängt, dann konfiguriert die DPS-Steuerung bei 240 den ersten PLL, ein zweites Phasendifferenzsignal zum Synthetisieren eines Taktsignals zu verwenden. Das zweite Phasendifferenzsignal kann durch den Phasendetektor 45c des ersten PLL erzeugt werden. Der Phasendetektor 45c kann das zweite Phasendifferenzsignal erzeugen, das durch das Filter 45d des ersten PLL und den gesteuerten Oszillator 45e zum Synthetisieren des synthetisierten Taktsignals verwendet wird. Schaltungen der DPS-Steuerung können dem ersten PLL ermöglichen, das zweite Phasendifferenzsignal zur Taktsynthese zu verwenden, anstatt das erste Phasendifferenzsignal zur Taktsynchronisation der Taktsignale, die durch den ersten und zweiten PLL erzeugt werden, zu verwenden.
  • Bei 245 synthetisiert der erste PLL ein Taktsignal unter Verwendung des zweiten Phasendifferenzsignals, das durch den Phasendetektor 45c erzeugt wird. Der erste PLL kann auch das Taktsignal (z. B. Kristalltaktsignal), das vom Takteingang 50 empfangen wird, und eine Rückkopplung von einem der Taktausgänge des ersten PLL verwenden, um das synthetisierte Taktsignal zu erzeugen. Das zweite Phasendifferenzsignal kann durch das Filter 45d des ersten PLL zum Steuern des gesteuerten Oszillators 45e verwendet werden, um das synthetisierte Taktsignal zu erzeugen.
  • Bei einer Ausführungsform kann das Synchronisationsfreigabesignal durch einen Phasenselektor 90, den Phasendetektor-und-Sequenzierer 70 oder eine andere Schaltung erzeugt werden. Das Synchronisationsfreigabesignal kann an den ersten PLL angelegt werden, falls Daten vom ersten Die und zum zweiten Die synchron zu übertragen sind, die durch den ersten Die vom zweiten Die empfangen werden, oder beides. Der Phasenselektor 90 kann eine festverdrahtete Schaltung sein oder kann im Kern-Fabric des ersten Dies ausgebildet sein.
  • Bei 250 können eine oder mehrere Schaltungen das durch den ersten PLL erzeugte synthetisierte Taktsignal zum Takten der verschiedenen Schaltungen des ersten Dies verwenden.
  • Bei einer Ausführungsform bestimmt der Phasendetektor-und-Sequenzierer 70 relativ kontinuierlich die Phasendifferenz zwischen den Taktsignalen, die durch den ersten und zweiten PLL erzeugt werden, und erzeugt das erste Phasendifferenzsignal. Die relativ kontinuierliche Bestimmung der Phasendifferenz ermöglicht ein relativ schnelles Umschalten von der Taktsynthese durch den ersten PLL zu dem Taktsynchronisationsmodus des ersten PLL. Das relativ schnelle Umschalten zwischen den Modi findet statt, da der Phasendetektor-und-Sequenzierer 70 kein Steuersignal zum Initiieren des Taktvergleichs empfangen und verwenden und die Phasendifferenzinformationen für die Takte erzeugen muss. Das heißt, die Phasendifferenzinformationen werden auf laufender Basis bestimmt und stehen zur Verwendung durch den ersten PLL zur Verfügung, wenn der PLL zur Taktsynchronisation ausgewählt wird.
  • Bei einer alternativen Ausführungsform bestimmt der Phasendetektor-und-Sequenzierer 70 die Phasendifferenz zwischen den Taktsignalen, die durch den ersten und zweiten PLL erzeugt werden, und erzeugt das erste Phasendifferenzsignal, nachdem der Phasendetektor-und-Sequenzierer 70 ein Freigabesignal empfängt. Das heißt, bei der alternativen Ausführungsform bestimmt der Phasendetektor-und-Sequenzierer 70 nicht relativ kontinuierlich die Phasendifferenz zwischen den Taktsignalen, die durch den ersten und zweiten PLL erzeugt werden, und erzeugt nicht das erste Phasendifferenzsignal, es sei denn, das Freigabesignal wird angelegt. Der Leistungsverbrauch des SiP kann gesenkt werden, falls sich der Phasendetektor-und-Sequenzierer nicht im relativ kontinuierlichen Betrieb befindet.
  • Bei einer Ausführungsform sind der erste Phasendetektor-und-Sequenzierer 170 und der zweite PLL 145 des zweiten Dies 20 konfiguriert, ähnlich zu dem Phasendetektor-und-Sequenzierer 70 und dem ersten PLL 45 des ersten Dies 15 bei 200-250 von 2 und wie oben beschrieben zu arbeiten. Das heißt der Phasendetektor-und-Sequenzierer 170 des zweiten Dies 20 kann eine Phasendifferenz zwischen den Taktsignalen bestimmen, die durch den ersten und zweiten PLL erzeugt werden, ein Phasendifferenzsignal (z. B. ein Zählersignal, das durch den Phasendetektor-und-Sequenzierer 170 erzeugt wird) erzeugen, das der zweite PLL zum Synchronisieren der durch den zweiten PLL erzeugten Taktsignale mit dem durch den ersten PLL 45 erzeugten Taktsignal verwendet. Das heißt, der zweite PLL verwendet das Phasendifferenzsignal, um die durch den zweiten PLL erzeugten Taktsignale mit den durch den ersten PLL erzeugten Taktsignalen auszurichten (z. B. die Taktflanken auszurichten). Der zweite PLL ist konfiguriert, die Taktsignale zu synchronisieren, falls der zweite PLL durch die DPS-Steuerung 195 zur Taktsynchronisation konfiguriert wird (z. B. 225-230 von 2). Alternativ dazu wird der zweite PLL konfiguriert sein, die Taktsignale zu synthetisieren, falls der zweite PLL durch die DPS-Steuerung 195 zur Taktsynthese (z. B. 240-245 von 2) und nicht zur Taktsynchronisation (225-230) konfiguriert wird.
  • Der erste und zweite PLL werden möglicherweise nicht durch die jeweilige DPS-Steuerung konfiguriert, gleichzeitig zu versuchen, die Taktsignale, die durch den ersten und zweiten PLL erzeugt werden, zu synchronisieren. Das heißt, der erste PLL oder der zweite PLL, aber nicht beide, kann zu einer beliebigen gegebenen Zeit ein Synchronisationsfreigabesignal zum Synchronisieren von Taktsignalen, die durch den ersten und zweiten PLL erzeugt werden, empfangen. Taktinstabilitäten können vermieden werden, indem sowohl dem ersten als auch zweiten PLL nicht gestattet wird, gleichzeitig zu versuchen, die Taktsignale, die durch den ersten und zweiten PLL erzeugt werden, zu synchronisieren.
    3 ist ein Timing-Diagramm von Taktsignalen bei einer Ausführungsform, die durch den zweiten Die 20 erzeugt und mit durch den ersten Die 15 erzeugten Taktsignalen synchronisiert werden. Das Timing-Diagramm beinhaltet ein erstes Taktsignal 300 und ein zweites Taktsignal 305. Das Timing-Diagramm beinhaltet Steuersignale, die ein Taktvalidierungssignal 315, ein nfreeze-Signal 320 und verschiedene Zustände 325 des Phasendetektor-und-Sequenzierers beinhalten. Obwohl das Timing-Diagramm so beschrieben ist, dass es Taktsignale beinhaltet, die durch den zweiten Die 20 erzeugt und mit durch den ersten Die 15 erzeugten Taktsignalen synchronisiert werden (z. B. werden die zweiten Taktsignale verschoben, um mit den Taktsignalen des ersten Die ausgerichtet zu werden, wobei die Taktsignale des ersten Die nicht verschoben werden), kann das Timing-Diagramm bei einer Ausführungsform gleichermaßen bei Taktsignalen zutreffen, die durch den ersten Die 15 erzeugt und mit durch den zweiten Die 20 erzeugten Taktsignalen synchronisiert werden.
  • Das erste Taktsignal 300 ist das Taktsignal am Ausgang (d. h. Blattknoten) eines Taktbaumpuffers, wie etwa des Taktbaumpuffers 75b. Das heißt, das erste Taktsignal 300 ist das Taktsignal, das durch den ersten PLL 45 im ersten Die 15 erzeugt und nach der Übertragung durch den Taktbaumpuffer 75b ausgegeben (z. B. Ausgang 45a) wird. Das zweite Taktsignal 305 ist das Taktsignal, das durch den zweiten PLL 145 erzeugt und ausgegeben (z. B. Ausgang 145a) wird.
  • Das dritte Taktsignal 310 ist das Taktsignal an einem der Blattknoten des zweiten Dies 20. Das dritte Taktsignal 310 kann zum Beispiel an den Blattknoten von einem der Taktbaumpuffer 175a, 175b, 175c oder Kombinationen von diesen sein, in Abhängigkeit davon, ob sich irgendwelche der Blattknoten in derselben Zeitdomäne befinden. Die Taktsignale 300 und 310 werden bei dem Ausführungsbeispiel von 3 im zweiten Die 20 synchronisiert.
  • Das Taktvalidierungssignal 315 ist ein Signal, das angibt, dass das durch den zweiten PLL 145 erzeugte Taktsignal zulässig ist. Das Taktzulässigkeitssignal 315 kann durch den zweiten PLL 145 erzeugt und vom PLL zu dem Phasendetektion-und-Sequenzierer 170 oder einer anderen Schaltung übertragen werden, bevor die Taktsynchronisation durchgeführt wird. Die Phasendetektion und Taktsynchronisation kann beginnen, nachdem das Taktzulässigkeitssignal empfangen wird.
  • Das nfreeze-Signal 320 ist ein Signal, das angibt, dass Daten von der Datenquelle (z. B. Daten von einem Kern-Fabric eines FPGA) von der Quelle herausgegeben wurden, wie etwa zu einem oder mehreren Registern durchgeschaltet wurden. Das nfreeze-Signal kann von einer oder mehreren Schaltungen der Datenquelle zu dem Phasendetektor-und-Sequenzierer oder anderen Schaltungen transferiert werden. Die Phasendetektion und Taktsynchronisation kann beginnen, nachdem das nfreeze-Signal empfangen wird. Das nfreeze-Signal 320 kann nach dem Taktzulässigkeitssignal 315 ausgestellt werden.
  • Das Rücksetzsignal ist ein Signal, das zu dem Phasendetektor-und-Sequenzierer 170 vor der Taktsynchronisation transferiert wird. Das Rücksetzsignal signalisiert dem Phasendetektor-und-Sequenzierer, in einen bekannten Zustand einzutreten. Nachdem der Phasendetektor-und-Sequenzierer das Rücksetzsignal empfängt, kann der Phasendetektor-und-Sequenzierer zum Beispiel Nullen in verschiedenen Registern des Phasendetektor-und-Sequenzierers eingeben. Das Rücksetzsignal kann von außerhalb des zweiten Dies über einen der Allgemeinzweck-EAs des zweiten Dies empfangen werden. Alternativ dazu kann das Rücksetzsignal durch die Datenquelle (z. B. das Kern-Fabric eines FPGA) erzeugt und zu dem Phasendetektor-und-Sequenzierer übertragen werden. Alternativ dazu kann das Rücksetzsignal durch ein firmware- oder softwareinitiiertes Rücksetzbit erzeugt und zu dem Phasendetektor-und-Sequenzierer übertragen werden. Das Rücksetzsignal kann zu dem Phasendetektor-und-Sequenzierer vor der Durchführung der Taktsynchronisation transferiert werden. Das Rücksetzsignal kann auch zu dem Phasendetektor-und-Sequenzierer transferiert werden, bevor das Taktzulässigkeitssignal und das nfreeze-Signal zu dem Phasendetektor-und-Sequenzierer transferiert werden.
  • Das Phasendetektorfreigabesignal ist ein Signal, das zu dem Phasendetektor-und-Sequenzierer transferiert wird, damit der Phasendetektor-und-Sequenzierer die Taktsynchronisation initiiert. Danach können der Phasendetektor-und-Sequenzierer 170 und der zweite PLL 145 des zweiten Dies 20 das durch den zweiten PLL erzeugte Taktsignal dynamisch phasenverschieben (d. h. synchronisieren), um die Flanken des Taktsignals mit den Flanken des durch den ersten PLL 45 des ersten Dies 15 erzeugten Taktsignals auszurichten. Während der dynamischen Phasenverschiebung verwendet der zweite PLL das Phasenverschiebungssignal, das durch den Phasendetektor-und-Sequenzierer bereitgestellt wird, um das erste und zweite Taktsignal zu synchronisieren.
  • Es ist anzumerken, dass auf der linken Seite von 3, bevor das Phasendetektorfreigabesignal durch den Phasendetektor-und-Sequenzierer empfangen wird und bevor die dynamische Phasenverschiebung stattfindet, die Taktsignale 300 und 310 phasenverschoben (d. h. nicht synchronisiert) sind. Es ist anzumerken, dass auf der rechten Seite von 3 im Anschluss an die dynamische Phasenverschiebung die Taktsignale 300 und 310 phasengleich (d. h. synchronisiert) sind. Wenn der erste und zweite Takt synchronisiert sind, kann der zweite PLL ein Phasensynchronisationsbestätigungssignal erzeugen und zu dem Phasendetektor-und-Sequenzierer 170 übertragen.
  • 3 und die vorstehenden Absätze beschreiben die Timing-Sequenz des Phasendetektor-und-Sequenzierers 170 und des zweiten PLL 145 des zweiten Dies 20, die das erste und zweite Taktsignal, die durch den Phasendetektor-und-Sequenzierer empfangen werden, synchronisiert. Das Timing-Sequenzdiagramm und die Beschreibung können auch die Timing-Sequenz des Phasendetektor-und-Sequenzierers 70 und des ersten PLL 45 des ersten Dies 15 repräsentieren und beschreiben, die das erste und zweite Taktsignal, die durch den Phasendetektor-und-Sequenzierer 70 empfangen werden, synchronisiert.
  • 4 veranschaulicht die Zwischenverbindungen zwischen einem Phasendetektor-und-Sequenzierer und einem PLL desselben Dies. 4 kann die Zwischenverbindungen zwischen dem Phasendetektor-und-Sequenzierer 70 und dem ersten PLL 45 des ersten Dies 15 veranschaulichen oder kann die Zwischenverbindungen zwischen dem Phasendetektor-und-Sequenzierer 170 und dem zweiten PLL 145 des zweiten Dies 20 veranschaulichen.
  • Die Zwischenverbindungen können eine erste Zwischenverbindung 400 beinhalten, die dazu eingerichtet ist, die Phasensynchronisationsbestätigung vom PLL zu dem Phasendetektor-und-Sequenzierer zu übertragen. Das Phasensynchronisationsbestätigungssignal ist oben unter Bezugnahme auf 3 beschrieben.
  • Die Zwischenverbindungen können eine zweite Zwischenverbindung 405 beinhalten, die dazu eingerichtet ist, das Phasendifferenzsignal vom Phasendetektor-und-Sequenzierer zum PLL zu übertragen. Das Phasendifferenzsignal kann numerische Informationen für die Phasendifferenz beinhalten.
  • Die Zwischenverbindungen können eine dritte Zwischenverbindung 410 beinhalten, die dazu eingerichtet ist, ein Phasenauswahlsignal vom Phasendetektor-und-Sequenzierer zum PLL zu übertragen. Der PLL kann eine Anzahl von Taktausgangsleitungen beinhalten. In dem Beispiel von 1 weisen sowohl der erste als auch zweite PLL zwei Taktausgangsleitungen auf. Der erste PLL weist zum Beispiel zwei Taktausgangsleitungen 45a und 45b auf und der zweite PLL weist zwei Taktausgangsleitungen 145a und 145b auf. Bei anderen Ausführungsformen beinhaltet jeder PLL mehr als zwei Taktausgangsleitungen, wie etwa 3, 4, 5, 6, 7, 8, 9, 10 oder mehr Taktausgangsleitungen. Das Phasenauswahlsignal beinhaltet Informationen, die die speziellen Taktausgangsleitungen angeben, von denen ein phasenverschobenes Taktsignal zu übertragen ist. Das Phasenauswahlsignal kann zum Beispiel dem PLL signalisieren, ein phasenverschobenes Taktsignal auf den 4, 8 und 9 Taktausgangsleitungen auszugeben, aber kein phasenverschobenes Taktsignal auf den 1, 2, 3, 5, 6 und 7 Taktausgangsleitungen auszugeben. Bei einem alternativen Beispiel kann das Phasenauswahlsignal dem PLL signalisieren, ein phasenverschobenes Taktsignal auf den 1, 2, 3, 4 und 8 Taktausgangsleitungen auszugeben, aber kein phasenverschobenes Taktsignal auf den 5, 6, 7 und 9 Taktausgangsleitungen auszugeben. Allgemein gesagt kann das Phasenauswahlsignal Informationen zum Ausgeben eines phasenverschobenen Taktsignals auf einer oder mehreren Taktausgangsleitungen in einer beliebigen Kombination beinhalten.
  • Die Zwischenverbindungen können eine vierte Zwischenverbindung 415 beinhalten, die dazu eingerichtet ist, das Synchronisationsfreigabesignal vom Phasendetektor-und-Sequenzierer zum PLL zu übertragen. Das Synchronisationsfreigabesignal ist oben unter Bezugnahme auf 2 beschrieben.
  • 5 veranschaulicht eine Halbleitervorrichtung 500 bei einer Ausführungsform. Die Halbleitervorrichtung 500 ähnelt der oben beschriebenen Halbleitervorrichtung 10, aber unterscheidet sich darin, dass die Halbleitervorrichtung 500 drei Dies integrierter Schaltungen beinhaltet, in denen die Taktsignale synchronisiert werden. Die Halbleitervorrichtung 500 kann eine SiP-Vorrichtung sein.
  • Die Halbleitervorrichtung 500 beinhaltet einen ersten Die 515, einen zweiten Die 520 und einen dritten Die 522, die auf einem Package-Substrat 25 montiert sind. Die Halbleitervorrichtung 500 beinhaltet eine erste Brücke 530, die die EA-Elemente des ersten und zweiten Dies 515 und 520 miteinander verbindet. Die Halbleitervorrichtung 500 beinhaltet eine zweite Brücke 532, die die EA-Elemente des zweiten und dritten Dies 520 und 522 miteinander verbindet.
  • Der erste, zweite und dritte Die können eine beliebige Kombination der oben beschriebenen Arten von Dies sein, wie etwa konfigurierbare Logik-Dies. Die konfigurierbaren Logik-Dies können FPGAs, CPLD oder andere Arten von oben beschriebenen konfigurierbaren Logik-Dies sein. Der erste, zweite und dritte Die können unterschiedliche Verarbeitungscharakteristiken (z. B. von unterschiedlichen Verarbeitungsecken) aufweisen und können infolgedessen unterschiedliche Timing-Charakteristiken aufweisen.
  • Jeder der Dies kann eine Anzahl von Taktbaumpuffern (z. B. Taktpuffer 575a, 575b, 575c und 575d) beinhalten, die eine Anzahl von Taktbaumschemen in den Dies implementieren. Die Taktbaumpuffer und Taktbäume können den oben beschriebenen Taktbaumpuffern und Taktbäumen ähneln. Die Taktbaumpuffer passen die Phase der Taktsignale in den Dies gemäß den Taktbaumschemen an, sodass die Dies gemäß den speziellen Timing-Charakteristiken der Dies getaktet werden.
  • Die Zwischenverbindungsbrücken können beliebige der oben beschriebenen Arten von Brücken (z. B. EMIBs) in einer beliebigen Kombination sein. Das Package-Substrat 25 kann ein beliebiges der oben beschriebenen Arten von Substraten sein, wie etwa FR4.
  • Der erste und dritte Die 515 und 522 können dieselben wie die oben beschriebenen Dies 15 und 20 sein oder diesen ähneln. Der zweite Die 520 kann den oben beschriebenen Dies 15 und 20 ähneln, kann aber zwei Phasendetektor-und-Sequenzierer 575 und 580 beinhalten.
  • Bei einer Ausführungsform ist ein Phasendetektor-und-Sequenzierer 570 des ersten Dies 515 mit einem Taktausgang eines PLL 545 des ersten Dies verbunden und ist mit einem Taktausgang eines PLL 547 des zweiten Dies 520 verbunden. Ein Phasendetektor-und-Sequenzierer 585 des dritten Dies 522 ist mit einem Taktausgang eines PLL 549 des dritten Dies 522 verbunden und ist mit einem Taktausgang des PLL 547 des zweiten Dies verbunden.
  • Der Phasendetektor-und-Sequenzierer 570 ist dazu eingerichtet, die Blattknoten-Taktsignale des ersten Dies 515 zu empfangen, die durch den PLL 545 erzeugt werden. Der Phasendetektor-und-Sequenzierer 570 ist ebenfalls dazu eingerichtet, die Blattknoten-Taktsignale (z. B. Referenztaktsignale) des zweiten Dies 520 zu empfangen, die durch den PLL 547 erzeugt werden.
  • Der Phasendetektor-und-Sequenzierer 570 ist dazu eingerichtet, die Phasendifferenz zwischen den durch den PLL 545 erzeugten Blattknoten-Taktsignalen und den durch den PLL 547 erzeugten Blattknoten-Taktsignalen zu detektieren. Der Phasendetektor-und-Sequenzierer 570 ist dazu eingerichtet, ein erstes Phasendifferenzsignal zu erzeugen und zu dem PLL 545 zu übertragen. Der PLL 545 ist dazu eingerichtet, das erste Phasendifferenzsignal zum Synchronisieren der Blattknoten-Taktsignale des ersten Dies 515 mit den Blattknoten-Taktsignalen des zweiten Dies 520 zu verwenden. Das heißt, der PLL 545 ist dazu eingerichtet, die Taktflanken der Blattknoten-Taktsignale des ersten Dies anzupassen, um sie mit den Taktflanken der Blattknoten-Taktsignale (z. B. Referenztaktsignale) des zweiten Dies auszurichten.
  • Der Phasendetektor-und-Sequenzierer 585 ist dazu eingerichtet, die Blattknoten-Taktsignale des dritten Dies 522 zu empfangen, die durch den PLL 549 erzeugt werden. Der Phasendetektor-und-Sequenzierer 585 ist auch dazu eingerichtet, die Blattknoten-Taktsignale des zweiten Dies 520 zu empfangen, die durch den PLL 547 erzeugt werden.
  • Der Phasendetektor-und-Sequenzierer 585 ist dazu eingerichtet, die Phasendifferenz zwischen den durch den PLL 547 erzeugten Blattknoten-Taktsignalen und den durch den PLL 549 erzeugten Blattknoten-Taktsignalen zu detektieren. Der Phasendetektor-und-Sequenzierer 585 ist dazu eingerichtet, ein zweites Phasendifferenzsignal zu erzeugen und zu dem PLL 549 zu übertragen. Der PLL 549 ist dazu eingerichtet, das zweite Phasendifferenzsignal zum Synchronisieren der Blattknoten-Taktsignale des dritten Dies 515 mit den Blattknoten-Taktsignalen des zweiten Dies 520 zu verwenden. Das heißt, der PLL 549 ist dazu eingerichtet, die Taktflanken der Blattknoten-Taktsignale des dritten Dies anzupassen, um sie mit den Taktflanken der Blattknoten-Taktsignale (z. B. Referenztaktsignale) des zweiten Dies auszurichten.
  • Bei einer Ausführungsform werden die Blattknoten-Taktsignale des ersten und dritten Dies mit den Blattknoten-Taktsignalen des zweiten Dies gleichzeitig (z. B. parallel) oder zu unterschiedlichen Zeiten (z. B. asynchron) synchronisiert. Die Taktsignale, mit denen ein oder mehrere andere Taktsignale synchronisiert werden, werden manchmal als die Referenztaktsignale bezeichnet und der Die, der die Taktsignale erzeugt, mit denen ein oder mehrere andere Taktsignale synchronisiert werden, wird manchmal als der Referenztakt-Die bezeichnet.
  • Im Anschluss an die Taktsynchronisation der Blattknoten-Taktsignale des ersten Dies, des dritten Dies oder beider mit dem Blattknoten-Taktsignalen des zweiten Dies können der erste Die, der dritte Die oder beide die synchronisierten Taktsignale zum Takten von Daten mit dem zweiten Die verwenden. Der zweite Die kann die durch den PLL 547 erzeugten Taktsignale zum Takten der Daten in den zweiten Die verwenden. Der erste, zweite und dritte Die beinhalten Sender und Empfänger (z. B. D-Flipflops), wie etwa jene, die oben beschrieben sind, zum Takten von Daten aus den Dies und zum Takten von Daten in die Dies. Die oben unter Bezugnahme auf die 2 und 3 beschriebenen Steuersignale können zum Beispiel erzeugt und durch den ersten, zweiten und dritten Die zum Initiieren einer Synchronisation, zum Bestätigen einer Synchronisation und für andere Zwecke verwendet werden.
  • Bei einer Ausführungsform richtet der Phasendetektor-und-Sequenzierer 575 die Blattknoten-Taktsignale, die durch den PLL 547 des zweiten Dies 520 erzeugt werden, mit dem Blattknoten-Taktsignalen, die durch den PLL 545 des ersten Dies 515 erzeugt werden, aus. Dadurch können Daten vom zweiten Die zum ersten Die unter Verwendung der synchronisierten Blattknoten-Taktsignale, die durch den PLL 547 erzeugt werden, übertragen (d. h. getaktet) werden.
  • Bei einer anderen Ausführungsform richtet der Phasendetektor-und-Sequenzierer 580 die Blattknoten-Taktsignale, die durch den PLL 547 des zweiten Dies 520 erzeugt werden, mit den Blattknoten-Taktsignalen, die durch den PLL 549 des dritten Dies 522 erzeugt werden, aus. Dadurch können Daten vom zweiten Die zum dritten Die unter Verwendung der synchronisierten Blattknoten-Taktsignale, die durch den PLL 547 des zweiten Dies erzeugt werden, übertragen (d. h. getaktet) werden.
  • 6 veranschaulicht eine Halbleitervorrichtung 600 bei einer Ausführungsform. Die Halbleitervorrichtung 600 ähnelt den oben beschriebenen Halbleitervorrichtungen 10 und 500, aber unterscheidet sich darin, dass die Halbleitervorrichtung 600 vier Dies integrierter Schaltungen beinhaltet, in denen die Taktsignale synchronisiert werden. Die Halbleitervorrichtung 600 kann eine SiP-Vorrichtung sein.
  • Die Halbleitervorrichtung 600 beinhaltet einen ersten Die 615, einen zweiten Die 620, einen dritten Die 622 und einen vierten Die 624. Die Dies können auf einem Package-Substrat 25 montiert sein. Die Halbleitervorrichtung 600 beinhaltet eine erste Brücke 630, eine zweite Brücke 632 und eine dritte Brücke 634. Die erste Brücke 630 verbindet die EA-Elemente des ersten und zweiten Dies 615 und 620 miteinander. Die zweite Brücke 632 verbindet die EA-Elemente des zweiten und dritten Dies 620 und 622 miteinander. Die dritte Brücke 634 verbindet die EA-Elemente des dritten und vierten Dies 622 und 624 miteinander.
  • Der erste, zweite, dritte und vierte Die können eine beliebige Kombination der oben beschriebenen Arten von Dies sein, wie etwa konfigurierbare Logik-Dies. Die konfigurierbaren Logik-Dies können FPGAs, CPLD oder andere Arten von oben beschriebenen konfigurierbaren Logik-Dies sein. Der erste, zweite, dritte und vierte Die können unterschiedliche Verarbeitungscharakteristiken (z. B. von unterschiedlichen Verarbeitungsecken) aufweisen und können infolgedessen unterschiedliche Timing-Charakteristiken aufweisen. Die unterschiedlichen Timing-Charakteristiken können einschließen, dass die Dies bei unterschiedlichen Frequenzen oder Taktphasen arbeiten.
  • Die Zwischenverbindungsbrücken können beliebige der oben beschriebenen Arten von Brücken (z. B. EMIBs) in einer beliebigen Kombination sein. Das Package-Substrat 25 kann ein beliebiges der oben beschriebenen Arten von Substraten sein, wie etwa FR4.
  • Der erste und vierte Die 615 und 624 können dieselben wie die oben beschriebenen Dies 15 und 20 sein oder diesen ähneln. Der zweite Die 620 kann den oben beschriebenen Dies 15 und 20 ähneln, kann aber zwei Phasendetektor-und-Sequenzierer 671 und 672 beinhalten. Der dritte Die 622 kann den oben beschriebenen Dies 15 und 20 ähneln, kann aber zwei Phasendetektor-und-Sequenzierer 673 und 674 beinhalten.
  • Bei einer Ausführungsform ist ein Phasendetektor-und-Sequenzierer 671 des zweiten Dies 620 mit einem Taktausgang eines PLL 645 des ersten Dies 615 verbunden und ist mit einem Taktausgang eines PLL 646 des zweiten Dies 620 verbunden. Ein Phasendetektor-und-Sequenzierer 673 des dritten Dies 622 ist mit einem Taktausgang des PLL 646 des zweiten Dies 620 verbunden und ist mit einem Taktausgang eines PLL 647 des dritten Dies 622 verbunden. Ein Phasendetektor-und-Sequenzierer 675 des vierten Dies 624 ist mit einem Taktausgang des PLL 647 des dritten Dies 622 verbunden und ist mit einem Taktausgang eines PLL 648 des vierten Dies 624 verbunden. Jeder Die kann eine Anzahl von Taktbaumpuffern (nicht dargestellt) beinhalten, die zwischen dem PLL-Ausgang und den Phasendetektoreingängen positioniert sind, wie in den 1 und 5 dargestellt und wie oben beschrieben.
  • Der Phasendetektor-und-Sequenzierer 671 ist dazu eingerichtet, die Blattknoten-Taktsignale des ersten Dies 615 zu empfangen, die durch den PLL 645 erzeugt werden. Der Phasendetektor-und-Sequenzierer 671 ist auch dazu eingerichtet, die Blattknoten-Taktsignale des zweiten Dies 620 zu empfangen, die durch den PLL 646 erzeugt werden. Der Phasendetektor-und-Sequenzierer 671 ist dazu eingerichtet, die Phasendifferenz zwischen den durch den PLL 645 erzeugten Blattknoten-Taktsignalen und den durch den PLL 646 erzeugten Blattknoten-Taktsignalen zu bestimmen. Der Phasendetektor-und-Sequenzierer 671 ist dazu eingerichtet, ein erstes Phasendifferenzsignal zu erzeugen und zu dem PLL 646 zu übertragen. Der PLL 646 ist dazu eingerichtet, das erste Phasendifferenzsignal zum Synchronisieren der Blattknoten-Taktsignale des zweiten Dies 620 mit den Blattknoten-Taktsignalen des ersten Dies 615 zu verwenden. Das heißt, der PLL 646 ist dazu eingerichtet, die Taktflanken der Blattknoten-Taktsignale des zweiten Dies anzupassen, um sie mit den Taktflanken der Blattknoten-Taktsignale (z. B. Referenztaktsignale) des ersten Dies auszurichten. Die Taktflanken des ersten Dies werden möglicherweise nicht angepasst.
  • Der Phasendetektor-und-Sequenzierer 673 des dritten Dies 622 ist dazu eingerichtet, die Blattknoten-Taktsignale zu empfangen, die durch den PLL 646 des zweiten Dies 620 erzeugt werden. Die durch den PLL 646 erzeugten Blattknoten-Taktsignale bleiben mit den durch den PLL 645 erzeugten Blattknoten-Taktsignalen zu der Zeit synchronisiert, wenn der Phasendetektor-und-Sequenzierer 673 die durch den PLL 646 erzeugten Blattknoten-Taktsignale empfängt.
  • Der Phasendetektor-und-Sequenzierer 673 ist dazu eingerichtet, die Phasendifferenz zwischen den durch den PLL 646 erzeugten Blattknoten-Taktsignalen und den durch den PLL 647 erzeugten Blattknoten-Taktsignalen zu bestimmen. Zu der Zeit, wenn der Phasendetektor-und-Sequenzierer 673 die durch die PLLs 646 und 647 erzeugten Blattknoten-Taktsignale empfängt, werden die durch die PLLs 465 und 646 erzeugten Blattknoten-Taktsignale synchronisiert.
  • Der Phasendetektor-und-Sequenzierer 673 ist dazu eingerichtet, ein zweites Phasendifferenzsignal zu erzeugen und zu dem PLL 647 zu übertragen. Der PLL 647 ist dazu eingerichtet, das zweite Phasendifferenzsignal zum Synchronisieren der durch den PLL 647 erzeugten Blattknoten-Taktsignale mit den Blattknoten-Taktsignalen des PLL 646 zu verwenden. Das heißt, der PLL 647 ist dazu eingerichtet, die Taktflanken der Blattknoten-Taktsignale des dritten Dies anzupassen, um sie mit den Taktflanken der Blattknoten-Taktsignale (z. B. Referenztaktsignale) des zweiten Dies auszurichten. Zu der Zeit, wenn die durch den zweiten und dritten PLL erzeugten Blattknoten-Taktsignale durch den dritten PLL 647 synchronisiert werden, werden die durch den ersten, zweiten und dritten PLL erzeugten Blattknoten-Taktsignale synchronisiert.
  • Der Phasendetektor-und-Sequenzierer 675 ist dazu eingerichtet, die durch den PLL 647 des dritten Dies 622 erzeugten Blattknoten-Taktsignale zu empfangen. Zu der Zeit, wenn der Phasendetektor-und-Sequenzierer 675 die durch die PLLs 647 und 648 erzeugten Blattknoten-Taktsignale empfängt, werden die durch die PLLs 645, 646 und 647 erzeugten Blattknoten-Taktsignale synchronisiert.
  • Der Phasendetektor-und-Sequenzierer 675 ist dazu eingerichtet, die Phasendifferenz zwischen den durch den PLL 647 erzeugten Blattknoten-Taktsignalen und den durch den PLL 648 erzeugten Blattknoten-Taktsignalen zu bestimmen. Der Phasendetektor-und-Sequenzierer 675 ist dazu eingerichtet, ein drittes Phasendifferenzsignal zu erzeugen und zu dem PLL 648 zu übertragen. Der PLL 648 ist dazu eingerichtet, das dritte Phasendifferenzsignal zum Synchronisieren der durch den PLL 648 erzeugten Blattknoten-Taktsignale mit den Blattknoten-Taktsignalen des PLL 647 zu verwenden. Das heißt, der PLL 648 ist dazu eingerichtet, die Taktflanken der Blattknoten-Taktsignale des vierten Dies anzupassen, um sie mit den Taktflanken der Blattknoten-Taktsignale (z. B. Referenztaktsignale) des dritten Dies auszurichten. Zu der Zeit, wenn die durch den dritten und vierten PLL erzeugten Blattknoten-Taktsignale durch den vierten PLL 648 synchronisiert werden, werden die durch den ersten, zweiten, dritten und vierten PLL erzeugten Blattknoten-Taktsignale synchronisiert.
  • Das heißt, der zweite Die verwendet die Blattknoten-Taktsignale des ersten Dies als Referenztaktsignale, um die Blattknoten-Taktsignale des zweiten Dies anzupassen. Danach verwendet der dritte Die die Blattknoten-Taktsignale des zweiten Dies als Referenztaktsignale, um die Blattknoten-Taktsignale des dritten Dies anzupassen. Und dann verwendet der vierte Die die Blattknoten-Taktsignale des dritten Dies als Referenztaktsignale, um die Blattknoten-Taktsignale des vierten Dies anzupassen.
  • Dadurch werden die Blattknoten-Taktsignale des ersten, zweiten, dritten und vierten Dies sequenziell synchronisiert und werden gleichzeitig miteinander synchronisiert. Durch das Verwenden der synchronisierten Taktsignale können Daten getaktete Daten vom ersten Die zum zweiten Die, vom zweiten Die zum dritten Die und vom dritten Die zum vierten Die sein. Jeder Die verwendet die synchronisierten Blattknoten-Taktsignale zum Takten der Sender und Empfänger der Dies zur Übertragung von Daten von einem Die zum nächsten.
  • Bei einer Ausführungsform werden die Blattknoten- Taktsignale der drei Dies sequenziell für einen Datentransfer zwischen den Dies synchronisiert. Bei einer anderen Ausführungsform werden die Blattknoten- Taktsignale von fünf oder mehr Dies sequenziell für einen Datentransfer zwischen den Dies synchronisiert.
  • Verschiedene Vorteile werden durch die beschriebenen Ausführungsformen ermöglicht. Dies, die als relativ schnelle Teile getestet werden und als diese gelten (d. h. binout), und Dies, die als langsamere Teile getestet werden und als diese gelten, können zum Beispiel in einem einzelnen SiP kombiniert werden. Die Kosten für den SiP können geringer als für einen SiP mit zwei relativ schnellen Teilen sein, da schnelle Teile typischerweise für höhere Beträge als langsamere Teile verkauft werden. Dadurch können SiPs mit unterschiedlichen Preispunkten für eine Vielfalt von Budgets und eine Vielfalt von Anwendungen angeboten werden. Zusätzlich dazu können die Prozessparameter für relativ große Dies, wie etwa relativ große FPGA-Dies, für Dies auf einem einzelnen Wafer oder über eine Anzahl von Wafern driften, was zu Dies führt, die unterschiedliche Timing-Charakteristiken aufweisen. Die beschriebenen Synchronisationsausführungsformen ermöglichen, dass diese Diversität von Dies in einen einzelnen SiP kombiniert wird.
  • Zusätzlich dazu können Dies unterschiedlicher Verarbeitungsgenerationen in einen einzelnen SiP kombiniert werden. Dies unterschiedlicher Verarbeitungsgenerationen können unterschiedliche Timing-Charakteristiken aufweisen und die beschriebenen Synchronisationsausführungsformen ermöglichen, dass diese Dies in einen einzelnen SiP kombiniert werden.
  • 7 veranschaulicht ein Datensystem 700 bei einer Ausführungsform. Das Datensystem 700 beinhaltet ein Client-System 705, das dazu eingerichtet ist, unter Verwendung eines Kommunikationsnetzwerks 715 auf eine Datenzentrale 710 zuzugreifen. Das Client-System 705 kann einen oder mehrere Client-Computer beinhalten, die dazu eingerichtet sind, auf Daten zuzugreifen, die in der Datenzentrale gespeichert sind. Das Client-System kann einen Server, einen Desktop-Computer, einen Laptop-Computer, eine mobile Vorrichtung (z. B. einen Tablet-Computer, ein Smartphone oder andere Vorrichtungen), eine beliebige Kombination dieser Vorrichtungen oder andere Vorrichtungen beinhalten. Das Client-System kann Daten zu der Datenzentrale zur Speicherung in der Datenzentrale transferieren, Daten von der Datenzentrale abrufen oder Änderungen an Daten in der Datenzentrale anfordern. Das Kommunikationsnetzwerk 715 kann ein oder mehrere Netzwerke beinhalten, wie etwa das Internet, ein oder mehrere Intranets oder andere Netzwerksysteme.
  • Die Datenzentrale 710 beinhaltet einen oder mehrere Server, wie etwa Server 720a, 720b ... 720n, eine Massenspeicherung 730, einen IP-Switch 735, und kann andere Elemente beinhalten. Die Massenspeicherung 730 beinhaltet ein oder mehrere Arten von Speichervorrichtungen, wie etwa ein Plattenarray, das eine Anzahl von Plattenspeichervorrichtungen (z. B. magnetischen Plattenspeicher) beinhaltet, eine optische Speicherung (z. B. optische Plattenspeicherung), Festkörperspeicher, Bandspeicher und andere. Die Speichervorrichtungen können sich in einem oder mehreren Datenzentralenracks befinden, die einen oder mehrere der Server, den IP- Switch, beides oder nicht die Server und den IP-Switch beinhalten. Der IP-Switch routet Kommunikationspakete zwischen den Servern und den Speichervorrichtungen der Massenspeicherung.
  • Jeder Server beinhaltet einen oder mehrere Prozessoren 740, eine oder mehrere Halbleitervorrichtungen 10, 500 und 600 (oben beschrieben), ein Speicheruntersystem 745 und andere Vorrichtungen. In jedem Server kann ein erster Prozessor 740, der in dem Server enthalten ist, mit einem zweiten Prozessor 740 in dem Server unter Verwendung einer Busstruktur und eines Buskommunikationsstandards, wie etwa des UPI(UltraPath Interconnect)-Standards für Punkt-zu-Punkt-Prozessor-Interconnect kommunizieren oder kann einen anderen Kommunikationsstandard verwenden. Der Prozessor und die Halbleitervorrichtung eines Servers können unter Verwendung einer Busstruktur und eines Buskommunikationsstandards, wie etwa des PCIe(Peripheral Component Interconnect Express)-Standards, kommunizieren. Der Prozessor, die Halbleitervorrichtung oder beide können mit dem Speicheruntersystem mit einer Einzeldatenrate (STR), Doppeldatenrate (DDR) oder Vierfachdatenrate (QDR) in Halb- oder Voll-Duplexmodus kommunizieren. Das Speicheruntersystem kann einen nichtflüchtigen DDR-Speicher, einen nichtflüchtigen 3D-xPoint-Speicher oder andere Arten von Speicher beinhalten.
  • Jede Halbleitervorrichtung (z. B. die oben beschriebene Halbleitervorrichtung 10, 500 oder 600) kann sich auf einer PCB (z. B. einer PCI-Karte) befinden, wobei die PCB konfiguriert ist, in einen PCI- oder PCIe-Slot eines Servers eingefügt und darin gehalten zu werden. Bei manchen Ausführungsformen beinhalten ein oder mehrere Server eine Anzahl von Halbleitervorrichtungen 10, 500 oder 600, die auf einer Anzahl von PCB-Karten positioniert sein können, die sich in PCI- oder PCIe-Slots eines Servers befinden.
  • In jedem Server befinden sich der Prozessor, die Halbleitervorrichtung und das Speicheruntersystem auf einem einzelnen Schlitten in einem Datenzentralenrack, sind zwischen zwei oder mehr Schlitten in einem Datenzentralenrack verteilt oder sind zwischen einer Anzahl von Schlitten in einer Anzahl von Datenzentralenracks verteilt. Das heißt, jeder Server ist ein konsolidierter Server (z. B. Komponenten in einem einzelnen Schlitten und in einem einzelnen Datenzentralenrack) oder ein verteilter Server (z. B. Komponenten in mehreren Schlitten in einem einzelnen Datenzentralenrack oder Komponenten in mehreren Schlitten und in mehreren Datenzentralenracks). Das Verteilen von Komponenten eines Servers zwischen Schlitten, Datenzentralenracks oder beiden kann eine relativ schnelle Kommunikation zwischen den Komponenten ermöglichen, indem ausgewählte Komponenten, die sich in häufiger Kommunikation zueinander befinden, nahe zueinander positioniert werden. In einem Server, in dem der Prozessor auf das Speicheruntersystem häufiger zugreift als die Halbleitervorrichtung, können sich der Prozessor und das Speicheruntersystem zum Beispiel relativ nahe (z. B. auf einem ersten Schlitten) in einem Datenzentralenrack befinden und die Halbleitervorrichtung kann sich weiter entfernt vom Speicheruntersystem (z. B. auf einem anderen zweiten Schlitten) in dem Datenzentralenrack befinden. Alternativ dazu kann der zweite Schlitten näher an die Massenspeicherung als der erste Schlitten positioniert werden, falls die Halbleitervorrichtung zum Beispiel häufiger als der Prozessor auf die Massenspeicherung zugreift.
  • Bei einer Ausführungsform können sich die Speicheruntersysteme einer Anzahl von Servern auf einem einzelnen Schlitten befinden (z. B. einem Schlitten, der sich bei etwa dem Mittelpunkt eines Datenzentralenracks befindet) und die Prozessoren und Halbleitervorrichtungen können sich auf einem oder mehreren anderen Schlitten befinden, die sich über und unter dem mittleren Schlitten befinden. Eine derartige Konfiguration kann einen relativ schnellen Zugriff auf das Speicheruntersystem ermöglichen, insbesondere, falls mehrere Server auf die Speicheruntersysteme zugreifen.
  • In der Datenzentrale ermöglichen ein FPGA der Halbleitervorrichtung in Kombination mit einer oder mehreren anderen Vorrichtungen (z. B. einem anderen FPGA, einer ASIC, einem Prozessor oder einer anderen Vorrichtung) auf der Halbleitervorrichtung die Beschleunigung einer oder mehrerer Funktionen, die von einem Prozessor 740 zu dem FPGA abgeladen werden können. Das als ein Beschleuniger arbeitende FPGA kann zum Beispiel dazu ausgelegt sein, massiv parallele Echtzeit-Verarbeitungsfunktionen durchzuführen, die von dem Prozessor zu dem FPGA abgeladen und schneller als der Prozessor durchgeführt werden. Beispielhafte massiv parallele Echtzeit-Verarbeitungsfunktionen beinhalten eine massiv parallele Echtzeit-Datenprüfung, Datenumwandlung, Datenverarbeitung, Videoverarbeitung, Frame-Grabbing, Bildverbesserung von Grabbing-Frames, Erosionsfilterung, Dilatationsfilterung, Verschlüsselung, Entschlüsselung, Datenextraktion aus einem langen Wort oder andere Funktionen, die an relativ kleinen Abschnitten von Daten durchgeführt werden, an denen im Vergleich zum Prozessor parallel mit höheren Betriebsraten gearbeitet werden kann.
  • Verschiedene Vorteile werden in der Datenzentrale aufgrund des Einschlusses von SiPs und Dies gemäß verschiedenen beschriebenen Ausführungsformen bereitgestellt. Dies aus verschiedenen Verarbeitungsecken, die unterschiedliche Timing-Charakteristiken aufweisen, können zum Beispiel aufgrund der Verwendung des hierin beschriebenen relativ einfachen Taktsynchronisationsschaltkreises in einem SiP eingeschlossen werden. Eine derartige Synchronisation kann ohne den Einschluss von übergreifenden Takt-FIFO(First in, First Out)-Registern und -Synchronisiervorrichtungen mit großer Grundfläche erzielt werden. Zusätzlich dazu, da Dies mit unterschiedlichen Timing-Charakteristiken und unterschiedlichen Preispunkten in einem SiP enthalten sein können, können SiPs mit einer Vielfalt von Preispunkten angeboten werden. Genauer gesagt können Dies mit geringer Geschwindigkeit und geringen Kosten mit Dies mit höherer Geschwindigkeit und höheren Kosten in einem SiP gemischt werden, wobei die unterschiedlichen Timing-Charakteristiken der Dies aufgrund der hierin beschriebenen Ausführungsformen nicht ihren Einschluss in einen SiP verhindern. Variierende Preispunkte können aufgrund der Vielfalt von Kosten von Dies mit niedrigen Kosten und der Vielfalt von Kosten von Dies mit höheren Kosten und der selektiven Kombination von niedrigeren Kosten und höheren Kosten in SiPs angeboten werden.
  • 8 veranschaulicht ein Emulationssystem 800, das ein Computersystem 805 und einen Hardware-Emulator 810 beinhaltet, der eine oder mehrere Halbleitervorrichtungen, wie etwa die Vorrichtungen 10, 500 oder 600, in einer beliebigen Kombination beinhalten kann. Der Hardware-Emulator ist ein Emulator, der die Form einer Hardware-Vorrichtung annimmt, die eine andere Vorrichtung emuliert. Der Hardware-Emulator kann zum Beispiel eine elektronische Vorrichtung emulieren, wie etwa einen Drucker, einen Scanner, eine Kamera, eine oder mehrere Arten von Prozessoren, einen Computer, eine Spielekonsole, einen Tablet-Computer, ein Smartphone, einen Fernseher, eine medizinische Vorrichtung, ein elektronisches System eines Fahrzeugs (z. B. eines Autos, eines Flugzeugs, eines Motorrads oder anderer), ein Haushaltsgerät, einen Zähler, wie etwa einen Gaszähler, einen Router oder andere Vorrichtungen.
  • Das Computersystem 805 kann ein Personal-Computer, ein Laptop-Computer, ein Server, ein Tablet-Computer, ein kundenspezifisches Computersystem, wie etwa ein kundenspezifisches Computersystem, das zum Testen des Emulators eingerichtet ist, oder andere Computerarten sein. Das Computersystem kann einen Prozessor 820, eine Anzeige 825, einen Lautsprecher 830, einen flüchtigen Speicher 835, einen nichtflüchtigen Speicher 840, eine Human-Interface-Vorrichtung 845, eine Leistungsquelle 850, einen oder mehrere Busse 855, die die Komponenten verknüpfen, eine beliebige Kombination dieser Komponenten oder andere zusätzliche Komponenten beinhalten. Das Computersystem kann den Hardware-Emulator über eine verdrahteten oder eine drahtlosen Kommunikationslink verknüpfen. Der verdrahtete Kommunikationslink kann zum Beispiel USB und/oder Ethernet und/oder serielles RS-232 und/oder paralleles DB25 und/oder eSATA und/oder DisplayPort und/oder HDMI und/oder einen optischen Link und/oder PCI und/oder PCIe und/oder andere beinhalten. Der drahtlose Kommunikationslink kann zum Beispiel einen HF-Link (z. B. Bluetooth, WiFi oder andere) und/oder einen IR-Link oder andere beinhalten.
  • Der Hardware-Emulator kann eine oder mehrere konfigurierbare ICs, wie etwa FPGAs 870a, 870b, 870c und 870d, einen oder mehrere Sendeempfänger (d. h. XCVRs), wie etwa Sendeempfänger 875a, 875b, 875c und 875d, und eine oder mehrere allgemeine Schnittstellenbrücken (d. h. GIBs) oder andere Brückenarten (z. B. EMIBs) beinhalten. Die FPGAs und die Sendeempfänger können kommunikativ durch die Brücken verknüpft werden. Der Hardware-Emulator kann andere Schaltungen beinhalten, wie etwa einen Prozessor, einen Speicher, eine Netzwerkschnittstellenvorrichtung, einen USB-Hub und -Anschluss, einen PCIe-Verbinder, eine CPLD (Complex Programmable Logic Device), eine ASIC oder eine beliebige Kombination dieser Vorrichtungen. Die Schaltungen (z. B. FPGA, ASIC, Prozessor oder andere oben beschriebene) des Hardware-Emulators können einen Teil der Schaltungen einer oder mehrerer der oben beschriebenen Halbleitervorrichtungen 10, 400 oder 500 bilden. Die Schaltungen des Hardware-Emulators (z. B. FPGAs oder andere Schaltungen) können konfiguriert sein, entweder in einem Peer-zu-Peer-Modus oder einem Master-Slave-Modus zu arbeiten, wie oben beschrieben. Zum Beispiel können zwei oder mehr FPGAs in einem Peer-zu-Peer-Modus arbeiten und andere FPGAs können in einem Master-Slave-Modus arbeiten, falls die FPGAs zum Beispiel unterschiedlicher Arten sind oder von unterschiedlichen Verarbeitungsgenerationen stammen.
  • Ein oder mehrere der FPGAs sind zum Emulieren einer oder mehrerer Vorrichtungen konfigurierbar, wie etwa der oben aufgelisteten emulierten Vorrichtungen. Die FPGAs können konfiguriert sein, eine Vorrichtung unter Verwendung einer Hardwarebeschreibungssprache, wie etwa HDL, zu emulieren, um den Logikarrayblock des FPGA zu konfigurieren.
  • Verschiedene Vorteile werden in Hardware-Emulatoren aufgrund dessen bereitgestellt, dass FPGAs verschiedener Verarbeitungsecken in SiP-Vorrichtungen in den Emulatoren eingeschlossen werden. Die gelieferten Vorteile ähneln jenen, die oben unter Bezugnahme auf die Vorteile der Datenzentrale beschrieben sind.
  • Bei einer Ausführungsform beinhaltet eine Halbleitervorrichtung eine erste konfigurierbare IC, die bei einer ersten Taktphase betreibbar ist. Die erste IC beinhaltet ein erstes EA-Element und ein zweites EA-Element. Die erste konfigurierbare IC beinhaltet einen ersten PLL. Der PLL beinhaltet eine erste Steuerschaltung, einen ersten Takteingang zum Empfangen eines ersten Taktsignals, einen ersten Taktausgang zum Ausgeben eines zweiten Taktsignals und einen ersten Phasendetektor. Der erste Phasendetektor ist konfiguriert, ein erstes Phasendifferenzsignal für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal zu erzeugen.
  • Die erste konfigurierbare IC beinhaltet einen zweiten Phasendetektor, der mit dem ersten Ausgang des ersten PLL verbunden ist, um das zweite Taktsignal zu empfangen. Der zweite Phasendetektor ist auch mit dem ersten EA-Element verbunden, um ein drittes Taktsignal von einer zweiten konfigurierbaren IC zu empfangen. Der zweite Phasendetektor ist auch mit einem Eingang der ersten Steuerschaltung verbunden. Die zweite konfigurierbare IC ist bei einer zweiten Taktphase betreibbar, die zu der ersten Taktphase phasenverschoben ist. Der zweite Phasendetektor ist konfiguriert, ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen.
  • Die erste Steuerschaltung ist konfiguriert, den ersten PLL zu steuern, das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden oder das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden. Falls die erste PLL-Vorrichtung das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, dann ist das zweite Taktsignal ein synthetisiertes Taktsignal, das unter Verwendung des ersten Taktsignals synthetisiert wird. Das erste Taktsignal kann ein Kristalltaktsignal sein. Falls die erste PLL-Vorrichtung das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, dann wird das zweite Taktsignal mit dem dritten Taktsignal synchronisiert.
  • Die erste konfigurierbare IC beinhaltet einen ersten Sender, der zwischen einem zweiten Taktausgang der ersten PLL-Vorrichtung und dem zweiten EA-Element geschaltet ist. Falls das zweite Taktsignal durch die erste PLL-Vorrichtung mit dem dritten Taktsignal unter Verwendung des zweiten Phasendifferenzsignals synchronisiert wird, dann ist der erste Sender konfiguriert, das zweite Taktsignal zum Takten des ersten Senders zu verwenden, um Daten über das zweite EA-Element zu der zweiten konfigurierbaren IC zu übertragen.
  • Die Halbleitervorrichtung kann einen ersten Taktpuffer beinhalten, der zwischen dem ersten Taktausgang der ersten PLL-Vorrichtung und dem zweiten Phasendetektor geschaltet ist. Die Halbleitervorrichtung kann einen zweiten Taktpuffer beinhalten, der zwischen dem ersten Sender und dem zweiten Taktausgang der ersten PLL-Vorrichtung geschaltet ist. Der erste und zweite Taktpuffer bilden zumindest einen Teil eines Taktbaumes und Ausgänge des ersten und zweiten Taktpuffers sind Blattknoten des Taktbaumes. Der erste Taktpuffer und der zweite Taktpuffer bilden verschiedene Taktdomänen in der ersten IC.
  • Die erste PLL-Vorrichtung kann ein mit dem ersten Phasendetektor verbundenes Filter und einen mit dem Filter verbundenen gesteuerten Oszillator beinhalten. Der gesteuerte Oszillator ist konfiguriert, das zweite Taktsignal zu erzeugen, und die erste Steuerschaltung ist konfiguriert, entweder das erste Phasendifferenzsignal zu dem Filter zu transferieren oder das zweite Phasendifferenzsignal zu dem Filter zu transferieren.
  • Der erste und zweite Ausgang des ersten PLL können derselbe Ausgang sein. Der zweite und dritte Takt können die gleiche Frequenz aufweisen.
  • Die Halbleitervorrichtung kann ferner die zweite konfigurierbare IC beinhalten. Die zweite konfigurierbare IC kann ein drittes EA-Element und ein viertes EA-Element beinhalten. Die zweite konfigurierbare IC kann eine zweite PLL-Vorrichtung beinhalten. Der zweite PLL kann eine zweite Steuerschaltung, einen zweiten Takteingang zum Empfangen des ersten Taktsignals, einen dritten Taktausgang zum Ausgeben des dritten Taktsignals und einen dritten Phasendetektor beinhalten. Der dritte Phasendetektor kann ein drittes Phasendifferenzsignal für eine Phasendifferenz zwischen dem ersten und dritten Taktsignal erzeugen.
  • Die zweite konfigurierbare IC kann einen vierten Phasendetektor beinhalten. Der vierte Phasendetektor kann mit den dritten Taktausgang der zweiten PLL-Vorrichtung verbunden sein, um das dritte Taktsignal zu empfangen. Der vierte Phasendetektor kann mit dem dritten EA-Element verbunden sein, um das zweite Taktsignal von der ersten konfigurierbaren IC zu empfangen. Die vierte konfigurierbare IC kann mit einem Eingang der zweiten Steuerschaltung verbunden sein. Die zweite konfigurierbare IC ist bei der zweiten Taktphase betreibbar und der vierte Phasendetektor ist konfiguriert, ein viertes Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen.
  • Die zweite Steuerschaltung ist konfiguriert, die zweite PLL-Vorrichtung zu steuern, das dritte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals zu verwenden oder das vierte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals zu verwenden. Falls die zweite PLL-Vorrichtung das dritte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals verwendet, dann ist das dritte Taktsignal ein synthetisiertes Taktsignal, das unter Verwendung des ersten Taktsignals (z. B. des Kristalltaktsignals) synthetisiert wird. Falls die zweite PLL-Vorrichtung das vierte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals verwendet, dann wird das dritte Taktsignal mit dem zweiten Taktsignal synchronisiert.
  • Die zweite konfigurierte IC kann einen zweiten Sender beinhalten, der zwischen einem vierten Taktausgang der zweiten PLL-Vorrichtung und dem vierten EA-Element geschaltet ist. Falls das dritte Taktsignal durch die zweite PLL-Vorrichtung mit dem zweiten Taktsignal unter Verwendung des vierten Phasendifferenzsignals synchronisiert wird, dann ist der zweite Sender konfiguriert, das dritte Taktsignal zum Takten des zweiten Senders zu verwenden, um Daten über das vierte EA-Element zu der ersten konfigurierbaren IC zu übertragen.
  • Die Halbleitervorrichtung kann eine Zwischenverbindungsbrücke beinhalten, die das erste EA-Element mit dem dritten EA-Element verbindet und das zweite EA-Element mit dem vierten EA-Element verbindet. Die Zwischenverbindungsbrücke kann ein EMIB-Element sein.
  • Die erste konfigurierbare IC kann ein erstes feldprogrammierbares Gate-Array (FPGA) sein und die zweite konfigurierbare IC kann ein zweites FPGA sein. Das erste und zweite FPGA arbeiten bei verschiedenen Taktphasen basierend auf unterschiedlichen Verarbeitungscharakteristiken des ersten und zweiten FPGA.
  • 9 ist ein Flussdiagramm für ein Taktsynchronisationsverfahren bei einer Ausführungsform. Elemente können zu dem Flussdiagramm hinzugefügt, aus dem Flussdiagramm entfernt oder kombiniert werden, ohne vom Schutzumfang und Geltungsbereich des Verfahrens abzuweichen.
  • Bei 900 wird eine erste konfigurierbare IC bereitgestellt, die bei einer ersten Taktphase betreibbar ist.
  • Bei 905 wird ein erstes EA-Element der ersten konfigurierbaren IC bereitgestellt.
  • Bei 910 wird ein zweites EA der ersten konfigurierbaren IC bereitgestellt.
  • Bei 915 wird ein PLL der ersten konfigurierbaren IC bereitgestellt. Der erste PLL beinhaltet eine erste Steuerschaltung, einen ersten Takteingang zum Empfangen eines ersten Taktsignals, einen ersten Taktausgang zum Ausgeben eines zweiten Taktsignals und einen ersten Phasendetektor. Der erste Phasendetektor ist konfiguriert, ein erstes Phasendifferenzsignal für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal zu erzeugen.
  • Bei 920 wird ein zweiter Phasendetektor der ersten konfigurierbaren IC bereitgestellt.
  • Bei 925 wird der zweite Phasendetektor mit dem ersten Taktausgang der ersten PLL-Vorrichtung gekoppelt, um das zweite Taktsignal zu empfangen.
  • Bei 930 wird der zweite Phasendetektor mit dem ersten EA-Element gekoppelt, um ein drittes Taktsignal von einer zweiten konfigurierbaren IC zu empfangen.
  • Bei 935 wird der zweite Phasendetektor mit einem Eingang der ersten Steuerschaltung gekoppelt.
  • Bei 940 wird der zweiten konfigurierbaren IC gestattet, bei einer zweiten Taktphase zu arbeiten, die zu der ersten Taktphase phasenverschoben ist.
  • Bei 945 ist der zweite Phasendetektor konfiguriert, ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen.
  • Bei 950 ist die erste Steuerschaltung konfiguriert, die erste PLL-Vorrichtung zu steuern, das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden oder das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden.
  • Bei 955 wird ein erster Sender zwischen einem zweiten Taktausgang der ersten PLL-Vorrichtung und dem zweiten EA-Element gekoppelt. Falls das zweite Taktsignal durch die erste PLL-Vorrichtung mit dem dritten Taktsignal unter Verwendung des zweiten Phasendifferenzsignals synchronisiert wird, dann ist der erste Sender konfiguriert, das zweite Taktsignal zum Takten von Daten über das zweite EA-Element zu der zweiten konfigurierbaren IC zu verwenden.
  • Das Verfahren kann Konfigurieren des ersten Senders beinhalten, in einer ersten Taktdomäne der ersten konfigurierbaren IC zu arbeiten, und kann Konfigurieren des ersten Phasendetektors beinhalten, in einer zweiten Taktdomäne der ersten konfigurierbaren IC zu arbeiten.
  • Das Verfahren kann Konfigurieren der Bereitstellung eines ersten Taktpuffers zwischen dem zweiten Taktausgang und dem ersten Sender, um die erste Taktdomäne zu erstellen, und der Bereitstellung eines zweiten Taktpuffers zwischen dem ersten Taktausgang und dem ersten Phasendetektor, um die zweite Taktdomäne zu erstellen, beinhalten.
  • Taktsignale, die aus dem ersten und zweiten Taktpuffer ausgegeben werden, sind Blattknoten-Taktsignale. Falls die erste PLL-Vorrichtung das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, dann ist das zweite Taktsignal ein synthetisiertes Taktsignal, das unter Verwendung des ersten Taktsignals synthetisiert wird. Falls die erste PLL-Vorrichtung das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, dann wird das zweite Taktsignal mit dem dritten Taktsignal synchronisiert.
  • Das Verfahren kann Bereitstellen der zweiten konfigurierbaren IC, Bereitstellen einer Zwischenverbindungsbrücke, die die erste und zweite konfigurierbare IC verknüpft, und Konfigurieren der zweiten konfigurierbaren IC zum Erzeugen und Übertragen des dritten Taktsignals zu dem zweiten Phasendetektor über die Zwischenverbindungsbrücke beinhalten.
  • Bei einer Ausführungsform beinhaltet eine Halbleitervorrichtung eine erste konfigurierbare IC, die konfiguriert ist, bei einer ersten Taktphase zu arbeiten. Die erste konfigurierbare IC beinhaltet einen ersten PLL, der einen ersten Taktausgang zum Ausgeben eines ersten Taktsignals mit der ersten Phase beinhaltet. Die Halbleitervorrichtung beinhaltet eine zweite konfigurierbare IC, die konfiguriert ist, bei einer zweiten Taktphase zu arbeiten, die sich von der ersten Taktphase unterscheidet.
  • Die zweite konfigurierbare IC beinhaltet einen ersten Phasendetektor und einen zweiten PLL. Der zweite PLL beinhaltet einen zweiten Taktausgang zum Ausgeben eines zweiten Taktsignals mit der zweiten Phase. Der erste Phasendetektor ist konfiguriert, das erste und zweite Taktsignal zu empfangen und ein erstes Phasendifferenzsignal für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal zu erzeugen. Der zweite PLL ist konfiguriert, das erste Phasendifferenzsignal zu empfangen, um das erste und zweite Taktsignal unter Verwendung des ersten Phasendifferenzsignals zu synchronisieren.
  • Die Halbleitervorrichtung kann eine dritte konfigurierbare IC beinhalten, die konfiguriert ist, bei einer dritten Taktphase zu arbeiten, die sich von der ersten und zweiten Taktphase unterscheidet. Die dritte konfigurierbare IC beinhaltet einen zweiten Phasendetektor und einen dritten PLL. Der dritte PLL beinhaltet einen dritten Taktausgang zum Ausgeben eines dritten Taktsignals mit der dritten Phase. Der zweite Phasendetektor ist konfiguriert, das zweite und dritte Taktsignal zu empfangen und ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen. Obwohl das erste und zweite Taktsignal synchronisiert werden, ist der dritte PLL konfiguriert, das zweite Phasendifferenzsignal zu empfangen, um das zweite und dritte Taktsignal unter Verwendung des zweiten Phasendifferenzsignals zu synchronisieren.
  • Die Halbleitervorrichtung kann eine vierte konfigurierbare IC beinhalten, die konfiguriert ist, bei einer vierten Taktphase zu arbeiten, die sich von der ersten, zweiten und dritten Taktphase unterscheidet. Die vierte konfigurierbare IC kann einen dritten Phasendetektor und einen vierten PLL beinhalten. Der vierte PLL kann einen vierten Taktausgang zum Ausgeben eines vierten Taktsignals mit der vierten Phase beinhalten. Der dritte Phasendetektor ist konfiguriert, das dritte und vierte Taktsignal zu empfangen und ein drittes Phasendifferenzsignal für eine Phasendifferenz zwischen dem dritten und vierten Taktsignal zu erzeugen. Obwohl das erste, zweite und dritte Taktsignal synchronisiert werden, ist der vierte PLL konfiguriert, das dritte Phasendifferenzsignal zu empfangen, um das dritte und vierte Taktsignal unter Verwendung des dritten Phasendifferenzsignals zu synchronisieren.
  • Die Halbleitervorrichtung kann eine erste Zwischenverbindungsbrücke beinhalten, die eine erste Vielzahl von EA-Elementen der ersten konfigurierbaren IC und eine zweite Vielzahl von EA-Elementen der zweiten konfigurierbaren IC verbindet. Die Halbleitervorrichtung kann auch eine zweite Zwischenverbindungsbrücke beinhalten, die eine dritte Vielzahl von EA-Elementen der zweiten konfigurierbaren IC und eine dritte Vielzahl von EA-Elementen der dritten konfigurierbaren IC verbindet. Die Zwischenverbindungsbrücken können EMIB-Elemente sein, die in einem Substrat eingebettet sind, mit dem die erste, zweite, dritte und vierte konfigurierbare IC gekoppelt sind. Die Halbleitervorrichtung kann eine SiP-Vorrichtung sein.
  • Die Beschreibung wurde zum Zwecke der Veranschaulichung und Beschreibung präsentiert. Es wird nicht beabsichtigt, dass sie vollständig ist oder die Erfindung auf die präzise beschriebene Form beschränkt, und viele Modifikationen und Variationen sind angesichts der obigen Lehren möglich. Obwohl SiP-Vorrichtungen oben beschrieben wurden, können beschriebene Ausführungsformen zum Beispiel bei einer Vielzahl von Mehrchipmodulen, Multi-Die-Baugruppen, System-auf-Package-Vorrichtungen und anderen Multi-Die-Vorrichtungen angewendet werden. Obwohl verschiedene Schaltungen als digitale Schaltungen beschrieben wurden, können die Schaltungen zusätzlich analoge Schaltungen sein oder die Schaltungen können Mischsignal Schaltungen beinhalten. Die Implementierungen wurden so gewählt und beschrieben, dass sie die Prinzipien der Ausführungsformen und ihrer praktischen Anwendungen am besten erläutern. Diese Beschreibung wird anderen Fachleuten ermöglichen, die Erfindung in verschiedenen Implementierungen und mit verschiedenen Modifikationen, wie sie für eine spezielle Verwendung geeignet sind, am besten zu nutzen und umzusetzen. Der Schutzumfang der Erfindung wird durch die folgenden Ansprüche definiert.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: eine erste konfigurierbare integrierte Schaltung (IC), die bei einer ersten Taktphase betreibbar ist und Folgendes umfasst: ein erstes Eingang-Ausgang(EA)-Element; ein zweites EA-Element, eine erste Phasenregelkreis(PLL)-Vorrichtung, die eine erste Steuerschaltung, einen ersten Takteingang zum Empfangen eines ersten Taktsignals, einen ersten Taktausgang zum Ausgeben eines zweiten Taktsignals und einen ersten Phasendetektor zum Erzeugen eines ersten Phasendifferenzsignals für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal umfasst; einen zweiten Phasendetektor, der mit dem ersten Taktausgang der ersten PLL-Vorrichtung zum Empfangen des zweiten Taktsignals gekoppelt ist, der mit dem ersten EA-Element zum Empfangen eines dritten Taktsignals von einer zweiten konfigurierbaren IC gekoppelt ist und der mit einem Eingang der ersten Steuerschaltung gekoppelt ist, wobei die zweite konfigurierbare IC bei einer zweiten Taktphase betreibbar ist, die zu der ersten Taktphase phasenverschoben ist, und wobei der zweite Phasendetektor betreibbar ist, ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen, und wobei die erste Steuerschaltung betreibbar ist, die erste PLL-Vorrichtung zu steuern, das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden oder das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden, wobei, falls die erste PLL-Vorrichtung das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, das zweite Taktsignal dann ein synthetisiertes Taktsignal ist, das unter Verwendung des ersten Taktsignals synthetisiert wird, und wobei, falls die erste PLL-Vorrichtung das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, das zweite Taktsignal dann mit dem dritten Taktsignal synchronisiert wird; und einen ersten Sender, der zwischen einem zweiten Taktausgang der ersten PLL-Vorrichtung und dem zweiten EA-Element gekoppelt ist, wobei, falls das zweite Taktsignal durch die erste PLL-Vorrichtung mit dem dritten Taktsignal unter Verwendung des zweiten Phasendifferenzsignals synchronisiert wird, dann der erste Sender betreibbar ist, das zweite Taktsignal zum Takten des ersten Senders zu verwenden, um Daten über das zweite EA-Element zu der zweiten konfigurierbaren IC zu übertragen.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen ersten Taktpuffer, der zwischen dem ersten Taktausgang der ersten PLL-Vorrichtung und dem zweiten Phasendetektor gekoppelt ist; und einen zweiten Taktpuffer, der zwischen dem ersten Sender und dem zweiten Taktausgang der ersten PLL-Vorrichtung gekoppelt ist, wobei der erste und zweite Taktpuffer zumindest einen Teil eines Taktbaumes bilden und Ausgänge des ersten und zweiten Taktpuffers Blattknoten des Taktbaumes sind.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste PLL-Vorrichtung ein mit dem ersten Phasendetektor gekoppeltes Filter und einen mit dem Filter gekoppelten gesteuerten Oszillator umfasst, wobei der gesteuerte Oszillator betreibbar ist, das zweite Taktsignal zu erzeugen, und die erste Steuerschaltung betreibbar ist, entweder das erste Phasendifferenzsignal zu dem Filter zu transferieren oder das zweite Phasendifferenzsignal zu dem Filter zu transferieren.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der erste und zweite Ausgang des ersten PLL derselbe Ausgang sind.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der erste Taktpuffer und der zweite Taktpuffer unterschiedliche Taktdomänen in der ersten IC bilden.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das zweite und dritte Taktsignal die gleiche Frequenz aufweisen.
  7. Halbleitervorrichtung nach Anspruch 1, die ferner Folgendes umfasst: die zweite konfigurierbare IC, die Folgendes umfasst: ein drittes EA-Element, ein viertes EA-Element, eine zweite PLL-Vorrichtung, die eine zweite Steuerschaltung, einen zweiten Takteingang zum Empfangen des ersten Taktsignals, einen dritten Taktausgang zum Ausgeben des dritten Taktsignals und einen dritten Phasendetektor zum Erzeugen eines dritten Phasendifferenzsignals für eine Phasendifferenz zwischen dem ersten und dritten Taktsignal umfasst; einen vierten Phasendetektor, der mit dem dritten Taktausgang der zweiten PLL-Vorrichtung zum Empfangen des dritten Taktsignals gekoppelt ist, der mit dem dritten EA-Element zum Empfangen des zweiten Taktsignals von der ersten konfigurierbaren IC gekoppelt ist und der mit einem Eingang der zweiten Steuerschaltung gekoppelt ist, wobei die zweite konfigurierbare IC bei der zweiten Taktphase betreibbar ist und wobei der vierte Phasendetektor betreibbar ist, ein viertes Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen, und wobei die zweite Steuerschaltung betreibbar ist, die zweite PLL-Vorrichtung zu steuern, das dritte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals zu verwenden oder das vierte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals zu verwenden, wobei, falls die zweite PLL-Vorrichtung das dritte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals verwendet, das dritte Taktsignal dann ein synthetisiertes Taktsignal ist, das unter Verwendung des ersten Taktsignals synthetisiert wird, und wobei, falls die zweite PLL-Vorrichtung das vierte Phasendifferenzsignal zum Erzeugen des dritten Taktsignals verwendet, das dritte Taktsignal dann mit dem zweiten Taktsignal synchronisiert wird; und einen zweiten Sender, der zwischen einem vierten Taktausgang der zweiten PLL-Vorrichtung und dem vierten EA-Element gekoppelt ist, wobei, falls das dritte Taktsignal durch die zweite PLL-Vorrichtung mit dem zweiten Taktsignal unter Verwendung des vierten Phasendifferenzsignals synchronisiert wird, dann der zweite Sender betreibbar ist, das dritte Taktsignal zum Takten des zweiten Senders zu verwenden, um Daten über das vierte EA-Element zu der ersten konfigurierbaren IC zu übertragen.
  8. Halbleitervorrichtung nach Anspruch 7, die ferner eine Zwischenverbindungsbrücke umfasst, die das erste EA-Element mit dem dritten EA-Element verbindet und das zweite EA-Element mit dem vierten EA-Element verbindet.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Zwischenverbindungsbrücke ein EMIB-Element ist.
  10. Halbleitervorrichtung nach Anspruch 7, wobei die erste konfigurierbare IC ein erstes feldprogrammierbares Gate-Array (FPGA) ist und die zweite konfigurierbare IC ein zweites FPGA ist und das erste und zweite FPGA bei unterschiedlichen Taktphasen basierend auf unterschiedlichen Verarbeitungscharakteristiken des ersten und zweiten FPGA arbeiten.
  11. Verfahren, das Folgendes umfasst: Bereitstellen einer ersten konfigurierbaren integrierten Schaltung (IC), die bei einer ersten Taktphase betreibbar ist; Bereitstellen eines ersten Eingang-Ausgang(EA)-Elements der ersten konfigurierbaren IC; Bereitstellen eines zweiten EA der ersten konfigurierbaren IC; Bereitstellen einer ersten Phasenregelkreis(PLL)-Vorrichtung der ersten konfigurierbaren IC, wobei die erste PLL-Vorrichtung eine erste Steuerschaltung, einen ersten Takteingang zum Empfangen eines ersten Taktsignals, einen ersten Taktausgang zum Ausgeben eines zweiten Taktsignals und einen ersten Phasendetektor zum Erzeugen eines ersten Phasendifferenzsignals für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal umfasst; Bereitstellen eines zweiten Phasendetektors der ersten konfigurierbaren IC; Koppeln des zweiten Phasendetektors mit dem ersten Taktausgang der ersten PLL-Vorrichtung, um das zweite Taktsignal zu empfangen; Koppeln des zweiten Phasendetektors mit dem ersten EA-Element, um ein drittes Taktsignal von einer zweiten konfigurierbaren IC zu empfangen; Koppeln des zweiten Phasendetektors mit einem Eingang der ersten Steuerschaltung, Gestatten, dass die zweite konfigurierbare IC bei einer zweiten Taktphase arbeitet, die zu der ersten Taktphase phasenverschoben ist; Konfigurieren des zweiten Phasendetektors, ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen; Konfigurieren der ersten Steuerschaltung, die erste PLL-Vorrichtung zu steuern, das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden oder das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals zu verwenden, und Koppeln eines ersten Senders zwischen einen zweiten Taktausgang der ersten PLL-Vorrichtung und den zweiten EA-Element, wobei, falls das zweite Taktsignal durch die erste PLL-Vorrichtung mit dem dritten Taktsignal unter Verwendung des zweiten Phasendifferenzsignals synchronisiert wird, dann der erste Sender betreibbar ist, das zweite Taktsignal zum Takten von Daten über das zweite EA-Element zu der zweiten konfigurierbaren IC zu verwenden.
  12. Verfahren nach Anspruch 11, ferner umfassend Konfigurieren des ersten Senders, in einer ersten Taktdomäne der ersten konfigurierbaren IC zu arbeiten, und Konfigurieren des ersten Phasendetektors, in einer zweiten Taktdomäne der ersten konfigurierbaren IC zu arbeiten.
  13. Verfahren nach Anspruch 12, ferner umfassend Bereitstellen eines ersten Taktpuffers zwischen dem zweiten Taktausgang und dem ersten Sender, um die erste Taktdomäne zu erstellen, und Bereitstellen eines zweiten Taktpuffers zwischen dem ersten Taktausgang und dem ersten Phasendetektor, um die zweite Taktdomäne zu erstellen.
  14. Verfahren nach Anspruch 13, wobei Taktsignale an Ausgängen des ersten und zweiten Taktpuffers Blattknoten-Taktsignale sind.
  15. Verfahren nach Anspruch 11, wobei, falls die erste PLL-Vorrichtung das erste Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, das zweite Taktsignal dann ein synthetisiertes Taktsignal ist, das unter Verwendung des ersten Taktsignals synthetisiert wird, und wobei, falls die erste PLL-Vorrichtung das zweite Phasendifferenzsignal zum Erzeugen des zweiten Taktsignals verwendet, das zweite Taktsignal dann mit dem dritten Taktsignale synchronisiert wird.
  16. Verfahren, das ferner Folgendes umfasst: Bereitstellen der zweiten konfigurierbaren IC; Bereitstellen einer Zwischenverbindungsbrücke, die die erste und zweite konfigurierbare IC verknüpft, und Konfigurieren der zweiten konfigurierbaren IC, das dritte Taktsignal zu erzeugen und über die Zwischenverbindungsbrücke zu dem zweiten Phasendetektor zu übertragen.
  17. Halbleitervorrichtung, die Folgendes umfasst: eine erste konfigurierbare integrierte Schaltung (IC), die bei einer ersten Taktphase betreibbar ist und einen ersten PLL umfasst, wobei der erste PLL eine ersten Taktausgang zum Ausgeben eines ersten Taktsignals mit der ersten Phase umfasst; und eine zweite konfigurierbare IC, die bei einer zweiten Taktphase betreibbar ist, die sich von der ersten Taktphase unterscheidet, umfassend einen ersten Phasendetektor und einen zweiten PLL, wobei der zweite PLL einen zweiten Taktausgang zum Ausgeben eines zweiten Taktsignals mit der zweiten Phase umfasst, der erste Phasendetektor betreibbar ist, das erste und zweite Taktsignal zu empfangen und ein erstes Phasendifferenzsignal für eine Phasendifferenz zwischen dem ersten und zweiten Taktsignal zu erzeugen, und der zweite PLL betreibbar ist, das erste Phasendifferenzsignal zu empfangen, um das erste und zweite Taktsignal unter Verwendung des ersten Phasendifferenzsignals zu synchronisieren.
  18. Halbleitervorrichtung nach Anspruch 17, die eine dritte konfigurierbare IC umfasst, die bei einer dritten Taktphase betreibbar ist, die sich von der ersten und zweiten Taktphase unterscheidet, umfassend einen zweiten Phasendetektor und einen dritten PLL, wobei der dritte PLL einen dritten Taktausgang zum Ausgeben eines dritten Taktsignals mit der dritten Phase umfasst, der zweite Phasendetektor betreibbar ist, das zweite und dritte Taktsignal zu empfangen und ein zweites Phasendifferenzsignal für eine Phasendifferenz zwischen dem zweiten und dritten Taktsignal zu erzeugen, und, während das erste und zweite Taktsignal synchronisiert werden, der dritte PLL betreibbar ist, das zweite Phasendifferenzsignal zu empfangen, um das zweite und dritte Taktsignal unter Verwendung des zweiten Phasendifferenzsignals zu synchronisieren.
  19. Halbleitervorrichtung nach Anspruch 18, die eine vierte konfigurierbare IC umfasst, die bei einer vierten Taktphase betreibbar ist, die sich von der ersten, zweiten und dritten Taktphase unterscheidet, umfassend einen dritten Phasendetektor und einen vierten PLL, wobei der vierte PLL einen vierten Taktausgang zum Ausgeben eines vierten Taktsignals mit der vierten Phase umfasst, der dritte Phasendetektor betreibbar ist, das dritte und vierte Taktsignal zu empfangen und ein drittes Phasendifferenzsignal für eine Phasendifferenz zwischen dem dritten und vierten Taktsignal zu erzeugen, und, während das erste, zweite und dritte Taktsignal synchronisiert werden, der vierte PLL betreibbar ist, das dritte Phasendifferenzsignal zu empfangen, um das dritte und vierte Taktsignal unter Verwendung des dritten Phasendifferenzsignals zu synchronisieren.
  20. Halbleitervorrichtung nach Anspruch 17, die eine erste Zwischenverbindungsbrücke umfasst, die eine erste Vielzahl von EA-Elementen der ersten konfigurierbaren IC und eine zweite Vielzahl von EA-Elementen der zweiten konfigurierbaren IC verbindet; und eine zweite Zwischenverbindungsbrücke umfasst, die eine dritte Vielzahl von EA-Elementen der zweiten konfigurierbaren IC und eine dritte Vielzahl von EA-Elementen der dritten konfigurierbaren IC verbindet.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11528029B2 (en) * 2018-06-29 2022-12-13 Intel Corporation Apparatus to synchronize clocks of configurable integrated circuit dies through an interconnect bridge
US10530367B2 (en) * 2018-12-28 2020-01-07 Intel Corporation Clock synchronization in multi-die field programmable gate array devices
US10666261B2 (en) 2018-12-28 2020-05-26 Intel Corporation High-speed core interconnect for multi-die programmable logic devices
CN110069834A (zh) * 2019-04-01 2019-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
CN113678377A (zh) * 2019-05-31 2021-11-19 华为技术有限公司 一种相位同步装置、相位同步系统及收发装置
CN111176548B (zh) * 2019-12-02 2023-08-08 北京时代民芯科技有限公司 一种基于SiP的一体化星载计算机系统
US11288222B1 (en) * 2020-09-28 2022-03-29 Xilinx, Inc. Multi-die integrated circuit with data processing engine array
US11989148B2 (en) * 2020-12-30 2024-05-21 Stmicroelectronics International N.V. Data bridge for interfacing source synchronous datapaths with unknown clock phases
CN112817908B (zh) * 2021-02-05 2023-06-20 中国电子科技集团公司第五十八研究所 裸芯间高速扩展系统及其扩展方法
US11757610B1 (en) * 2022-04-18 2023-09-12 Nxp B.V. Low phase noise clock recovery over a data connection

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321524B2 (en) * 2005-10-17 2008-01-22 Rambus Inc. Memory controller with staggered request signal output
US8957398B2 (en) * 2010-12-22 2015-02-17 Easic Corporation Via-configurable high-performance logic block involving transistor chains
US20140105246A1 (en) * 2012-10-11 2014-04-17 Easic Corporation Temperature Controlled Structured ASIC Manufactured on a 28 NM CMOS Process Lithographic Node
US8629548B1 (en) * 2012-10-11 2014-01-14 Easic Corporation Clock network fishbone architecture for a structured ASIC manufactured on a 28 NM CMOS process lithographic node
US8677306B1 (en) * 2012-10-11 2014-03-18 Easic Corporation Microcontroller controlled or direct mode controlled network-fabric on a structured ASIC
US9024657B2 (en) * 2012-10-11 2015-05-05 Easic Corporation Architectural floorplan for a structured ASIC manufactured on a 28 NM CMOS process lithographic node or smaller
US9543965B1 (en) * 2013-10-04 2017-01-10 Altera Corporation Interposer with embedded clock network circuitry
US9350339B2 (en) * 2014-07-18 2016-05-24 Qualcomm Incorporated Systems and methods for clock distribution in a die-to-die interface
US9971733B1 (en) * 2014-12-04 2018-05-15 Altera Corporation Scalable 2.5D interface circuitry
US9842633B2 (en) * 2014-12-11 2017-12-12 Micron Technology, Inc. Tracking and correction of timing signals
US10333535B1 (en) 2016-09-28 2019-06-25 Altera Corporation Techniques for signal skew compensation
US10424921B2 (en) * 2017-02-16 2019-09-24 Qualcomm Incorporated Die-to-die interface configuration and methods of use thereof
US11056452B2 (en) * 2017-10-26 2021-07-06 Intel Corporation Interface bus for inter-die communication in a multi-chip package over high density interconnects
US11528029B2 (en) * 2018-06-29 2022-12-13 Intel Corporation Apparatus to synchronize clocks of configurable integrated circuit dies through an interconnect bridge
US11336286B2 (en) * 2018-12-27 2022-05-17 Intel Corporation Scalable micro bumps indexing and redundancy scheme for homogeneous configurable integrated circuit dies
CN113345885A (zh) * 2020-06-01 2021-09-03 广东高云半导体科技股份有限公司 由多片fpga分割和多个fpga裸片提供高密度fpga的方法和系统
US11288222B1 (en) * 2020-09-28 2022-03-29 Xilinx, Inc. Multi-die integrated circuit with data processing engine array
US11442877B2 (en) * 2020-10-30 2022-09-13 Micron Technology, Inc. Data bus duty cycle distortion compensation

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