DE112004000268T5 - Auswahlschaltung für genaue Speicherleseoperationen - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 204
- 238000001514 detection method Methods 0.000 claims description 59
- 230000005611 electricity Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000009467 reduction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract
einen Erd-Selektor (362), der mit der Erde (365) verbunden ist, wobei der Erd-Selektor (362) eine erste Bitleitung (316) der Zielzelle (305) mit der Erde (365) verbindet, und
einen Erfassungsschaltungs-Selektor (364) der mit einer Erfassungsschaltung (360) verbunden ist, wobei der Erfassungsschaltungs-Selektor (364) eine zweite Bitleitung (321) der Zielzelle (305) mit der Erfassungsschaltung (360) verbindet, wobei der Erfassungsschaltungs-Selektor (364) weiterhin eine dritte Bitleitung (341) einer ersten benachbarten Zelle (355) während der Leseoperation mit der Erfassungsschaltung (360) verbindet, wobei die erste benachbarte Zelle (355) neben der Zielzelle (305) angeordnet ist, wobei sich die erste benachbarte Zelle (355) die zweite Bitleitung (321) mit der Zielzelle (305) teilt.
Description
- Technisches Gebiet
- Die vorliegende Erfindung betrifft allgemein das Gebiet von Halbleiter-Bauelementen. Insbesondere betrifft die vorliegende Erfindung Halbleiter-Speicherelemente.
- Aus dem Stand der Technik sind Speicherelemente zum Speichern von Daten in vielen verschiedenen elektronischen Geräten und Anwendungen bekannt. Elektronische Speicher werden zum Beispiel in einer Vielzahl von kommerziellen elektronischen Produkten verwendet. Ein typisches Speicherelement umfasst eine Vielzahl von Speicherzellen. Häufig werden Speicherzellen in einem Array-Format angeordnet, wobei eine Reihe von Speicherzellen einer Wortleitung entspricht, wobei eine Spalte von Speicherzellen einer Bitleitung entspricht und wobei jede Speicherzelle ein Binärbit, d.h. entweder ein „Nullbit" („0") oder ein „Einsbit" („1") definiert. Zum Beispiel kann eine Zelle entweder als „programmierte" Zelle oder als „gelöschte" Zelle definiert sein. Gemäß einer bestimmten Konvention gibt eine programmierte Zelle ein „0"-Bit wieder, während eine gelöschte Zelle ein „1"-Bit wiedergibt. In einem Typ von Speicherzelle speichert jede Zelle zwei Binärbits, ein „linkes Bit" und ein „rechtes Bit". Das linke Bit kann eine „0" oder eine „1" wiedergeben, während das rechte Bit eine „0" oder „1" unabhängig von dem linken Bit angeben kann.
- Gewöhnlich wird der Zustand einer Speicherzelle während einer Leseoperation durch das Erfassen des durch die Speicherzelle gezogenen Stroms bestimmt. Um zum Beispiel den durch eine bestimmte Speicherzelle gezogenen Strom festzustellen, wird der Drain-Anschluss der Speicherzelle mit einer Erfassungsschaltung verbunden, wird der Source-Anschluss der Speicherzelle mit der Erde verbunden und wird das Gate der Speicherzelle gewählt. Die Erfassungsschaltung versucht, den durch die Speicherzelle gezogenen Strom zu erfassen, und vergleicht den erfassten Speicherzellenstrom mit einem Bezugsstrom. Wenn der erfasste Speicherzellenstrom den Bezugsstrom überschreitet, wird die Speicherzelle als eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) betrachtet. Wenn der erfasste Speicherzellenstrom dagegen unter dem Bezugsstrom liegt, wird die Speicherzelle als eine programmierte Zelle (in Entsprechung zu einem „0"-Bit) betrachtet.
- In der Praxis ist es vorteilhaft, wenn der erfasste Speicherzellenstrom um eine „Lesespanne" größer oder kleiner als der Bezugsstrom ist. In der vorliegenden Anmeldung ist die Lesespanne als der absolute Wert der Differenz zwischen dem während einer Leseoperation durch eine Zielspeicherzelle gezogenen Strom und dem durch eine Bezugszelle gezogenen Strom definiert. Bei einer ausreichenden Lesespanne werden die Auswirkungen von externen Faktoren wie etwa einem Rauschen auf die Erfassung des Speicherzellenstroms stark reduziert. Es soll zum Beispiel angenommen werden, dass der für den Vergleich verwendete Bezugsstrom bei fünfzehn (15) Mikroampere (μA) in einem bestimmten Speicherelement liegt. In diesem Fall wäre es vorteilhaft, einen Speicherzellenstrom von zwanzig (20) μA oder mehr für eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) und einen Speicherzellenstrom von zehn (10) μA oder weniger für eine programmierte Zelle (in Entsprechung zu einem „0"-Bit) zu erfassen. Bei einer Lesespanne von fünf (5) μA werden die Auswirkungen von externen Faktoren wie etwa einem Rauschen wesentlich reduziert.
- Herkömmliche Speicherauswahlschaltungen reduzieren jedoch die Lesespanne zum Erfassen des Speicherzellenstroms während der Leseoperationen beträchtlich (in der vorliegenden Anmeldung wird eine Reduktion der Lesespanne auch als „Lesespannenverlust" bezeichnet): Wenn die Lesespanne wesentlich reduziert wird, wird di Zuverlässigkeit beim Erfassen der Speicherzellenstroms vermindert, weil externe Faktoren wie etwa Rauschen eine größere Auswirkung haben. Die Zuverlässigkeit der Leseoperation wird also vermindert, was eine schlechte Leistung des Speicherelements zur Folge hat. Es besteht dementsprechend im Stand der Technik ein Bedarf dafür, die Nachteile von bekannten Speicherauswahlschaltungen zu beseitigen und eine Speicherauswahlschaltung sowie eine entsprechende Technik anzugeben, die den Lesespannenverlust während Speicherleseoperationen schnell und genau reduzieren.
- Zusammenfassung
- Die vorliegende Erfindung betrifft eine Auswahlschaltung für genaue Speicherleseoperationen. Die Erfindung nimmt auf den Bedarf aus dem Stand der Technik nach einer Auswahlschaltung Bezug, die den Lesespannenverlust während Speicherleseoperationen schnell und genau reduzieren kann. Gemäß einer beispielhaften Ausführungsform umfasst die Auswahlschaltung zum Erfassen eines Stroms in einer Zielzelle während Speicherleseoperationen eine Erfassungsschaltungs-Selektor, der mit einer Erfassungsschaltung verbunden ist, und einen Erd-Selektor, der mit der Erde verbunden ist. In der beispielhaften Ausführungsform verbindet der Erd-Selektor eine erste Bitleitung der Zielzelle mit der Erde, während der Erfassungsschaltungs-Selektor eine zweite Bitleitung der Zielzelle mit der Erfassungsschaltung verbindet. Der Erfassungsschaltungs-Selektor verbindet auch eine dritte Bitleitung einer ersten benachbarten Zelle mit der Erfassungsschaltung. Die erste benachbarte Zelle teilt sich die zweite Bitleitung mit der Zielzelle. Die Zielzelle und die erste benachbarte Zelle umfassen jeweils einen entsprechenden Gate-Anschluss, der mit einer gemeinsamen Wortleitung verbunden ist. In einigen Ausführungsformen kann die Zielzelle auch ein erste Bit und ein zweites Bit speichern.
- Gemäß einer weiteren beispielhaften Ausführungsform verbindet der Erfassungsschaltungs-Selektor eine vierte Bitleitung einer zweiten benachbarten Zelle während der Leseoperation mit der Erfassungsschaltung. In dieser bestimmten Ausführungsform ist die zweite benachbarte Zelle neben der ersten benachbarten Zelle angeordnet und teilt sich die dritte Bitleitung mit der ersten benachbarten Zelle. Gemäß einer weiteren beispielhaften Ausführungsform umfasst die Auswahlschaltung weiterhin einen Vorladeschaltungs-Selektor, der mit einer Vorladeschaltung verbunden ist. In dieser besonderen Ausführungsform verbindet der Vorladeschaltungs- Selektor eine fünfte Bitleitung einer dritten benachbarten Zelle während der Leseoperation mit der Vorladeschaltung. Die dritte benachbarten Zelle ist neben der zweiten benachbarten Zelle angeordnet und teilt sich die vierte Bitleitung mit der zweiten benachbarten Zelle.
- Gemäß einer weiteren beispielhaften Ausführungsform verbindet der Vorladeschaltungs-Selektor weiterhin eine sechste Bitleitung einer vierten benachbarten Zelle während der Leseoperation mit der Vorladeschaltung. In dieser besonderen Ausführungsform ist die vierte benachbarte Zelle neben der dritten benachbarten Zelle angeordnet und teilt sich die fünfte Bitleitung mit der dritten benachbarten Zelle. Gemäß einer weiteren beispielhaften Ausführungsform verbindet der Vorladeschaltungs-Selektor eine siebte Bitleitung einer fünften benachbarten Zelle während der Leseoperation mit der Vorladeschaltung. In dieser besonderen Ausführungsform ist die fünfte benachbarte Zelle neben der vierten benachbarten Zelle angeordnet und teilt sich die sechste Bitleitung mit der vierten benachbarte Zelle.
- Gemäß einer weiteren beispielhaften Ausführungsform verbindet der Erd-Selektor eine achte Bitleitung einer sechsten benachbarten Zelle während der Leseoperation mit der Erde. In dieser besonderen Ausführungsform ist die sechste benachbarte Zelle neben der Zielzelle angeordnet und teilt sich die erste Bitleitung mit der Zielzelle. Andere Merkmale und Vorteile der vorliegenden Erfindung werden für den Fachmann aus der folgenden ausführlichen Beschreibung und den beigefügten Zeichnungen verdeutlicht.
- Kurzbeschreibung der Zeichnungen
-
1A zeigt eine Schaltungsdiagramm einer bekannten Speicherschaltungsanordnung, die durch eine bekannte Auswahlschaltung erreicht wird. -
1B zeigt einen vereinfachten Y-Decoder bzw. Y-Wahlpfad, der hier als Y-Pfad bezeichnet wird. -
2 zeigt ein Schaltungsdiagramm einer bekannten Speicherschaltungsanordnung, die durch eine andere bekannte Auswahlschaltung erhalten wird. -
3 zeigt ein Funktionsblockdiagramm einer Auswahlschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. -
4 zeigt ein Schaltungsdiagramm einer Auswahlschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. - Ausführliche Beschreibung der Erfindung
- Die vorliegende Erfindung betrifft eine Auswahlschaltung für genaue Speicherleseoperationen. Die folgende Beschreibung enthält spezifische Informationen zu der Implementierung der vorliegenden Erfindung. Dem Fachmann sollte deutlich sein, dass die vorliegende Erfindung auch in anderer Weise als in der vorliegenden Anmeldung beschrieben implementiert werden kann. Weiterhin werden einige spezifische Details der Erfindung nicht näher erläutert, um nicht durch unnötige Details von der Erfindung abzulenken.
- Die Zeichnungen in der vorliegenden Anmeldung und die begleitende ausführliche Beschreibung betreffen lediglich beispielhafte Ausführungsformen der Erfindung. Um die Darstellung kurz zu halten, werden andere Ausführungsformen der vorliegenden Erfindung in der vorliegenden Anmeldung nicht eigens beschrieben und in den Zeichnungen nicht eigens dargestellt. In der folgenden Beschreibung wird einer bestimmten Konvention gefolgt, bei der ein programmierter Zustand ein „0"-Bit wiedergibt, während ein gelöschter Zustand ein „1-Bit wiedergibt. Es ist jedoch zu beachten, dass die vorliegende Erfindung auch für andere Konventionen geeignet ist.
- Um die Merkmale und Vorteile der vorliegenden Erfindung im Kontrast darstellen zu können, wird mit Bezug auf
1A ,1B und2 kurz eine bekannte Auswahlschaltung beschrieben. Es wird zuerst auf das Schaltungsdiagramm von1A Bezug genommen, das eine bekante Speicherschaltungsanordnung100 zeigt, die durch eine bekannte Auswahlschaltung102 erreicht wird. Die bekannte Speicherschaltungsanordnung100 entspricht einem Teil einer Speichereinrichtung. In der besonderen Anordnung von1A sind die Bitleitungen116 und121 mit einem Schaltungsaufbau und/oder mit Kontakten derart durch eine Auswahlschaltung102 verbunden, dass der durch eine Speicherzelle105 gezogene Speicherzellenstrom110 erfasst werden kann. Die Auswahlschaltung102 kann diese Verbindungen zum Beispiel herstellen, wenn eine Leseoperation an der Speicherzelle105 durchgeführt werden soll. Wie in1A gezeigt, ist die Bitleitung121 als eine „Drain"-Bitleitung (durch „D" in1A angegeben) durch die Auswahlschaltung102 konfiguriert, indem ein Verbindungsknoten123 über einen Y-Pfad166b mit einer Erfassungsschaltung160 verbunden wird. Die Bitleitung116 ist als eine „Source"-Bitleitung (durch „S" in1A angegeben) durch die Auswahlschaltung102 konfiguriert, indem ein Verbindungsknoten117 über einen Y-Pfad166a mit der Erde165 verbunden wird. Die Y-Pfade166a und166b stellen jeweils Verbindungen für die Bitleitungen116 und121 in der Schaltungsanordnung100 her und können der Kürze halber wie in1B gezeigt durch einen vereinfachten Y-Pfad166 wiedergegeben werden.1B zeigt einen vereinfachten „Y-Decodierer" oder „Y-Wahlpfad", der einfach als „Y-Pfad"166 bezeichnet wird. In1B sieht der Y-Pfad166 eine Verbindung zwischen einem Knoten119 und einem Knoten118 über einen Widerstand173 , einen Transistor171 , einen Widerstand169 , einen Transistor167 , einen Widerstand168 und einen Transistor164 vor, wenn die Transistoren171 ,167 und164 aktiviert werden, zum Beispiel indem Aktivierungssignale zu entsprechenden Gates der Transistoren171 ,167 und164 gegeben werden. Die Widerstände173 ,169 und168 geben einen Widerstand aufgrund von globalen Metall-Bitleitungen und einer Diffusions-Bitleitung wieder. - Es wird mit Bezug auf
1A fortgefahren, wobei die Bitleitungen141 und151 „schweben" und einen Musterabhängigen Pfad zu Erde durch benachbarte Speicherzellen aufweisen können. Die Wortleitung125 (durch „WL" in1A angegeben) ist mit dem Gate-Anschluss einer Speicherzelle105 verbunden und wird verwendet, um die Speicherzelle105 zu aktivieren. Wenn die Speicherzelle105 aktiviert ist, gibt die Menge des durch die Speicherzelle105 gezogenen Stroms110 den „programmierten" oder „gelöschten" Status der Speicherzelle105 wieder. Wenn in der vorliegenden beispielhaften Ausführungsform die Speicherzelle105 „programmiert" ist (d.h. einem „0"-Bit entspricht), wird ein niedriger Strom von zum Beispiel weniger als 10 μA durch die Speicherzelle105 gezogen. Wenn umgekehrt die Speicherzelle105 „gelöscht" ist (d.h. einem „1"-Bit entspricht), wird ein hoher Strom von zum Beispiel mehr als 20 μA durch die Speicherzelle105 gezogen. - Mit den durch die Auswahlschaltung
102 wie in1A gezeigt hergestellten Verbindungen, erfasst die Erfassungsschaltung160 den Strom130 in ihrem Versuch, den Speicherzellenstrom110 durch die Speicherzelle105 zu erfassen. Diese Konfiguration weist jedoch mehrere Nachteile auf. Wenn die Speicherzelle105 zum Beispiel eine programmierte Zelle (in Entsprechung zu einem „0"-Bit) ist, kann ein Leckstrom135 von dem Knoten123 zu einem Knoten143 gezogen werden, wenn die benachbarte Speicherzelle155 und alle benachbarten Zellen zwischen der Speicherzelle155 und der Erde gelöschte Zellen (in Entsprechung zu einem „1"-Bit) sind. Eine weitere Potentialquelle für den Leckstrom135 ist ein Übergangsstrom, der zum Laden von einigen der Bitleitungen für Speicherzellen auf der rechten Seite der Speicherzelle155 in1A vorhanden sein kann. Daraus resultiert, dass der durch die Erfassungsschaltung160 erfasste Strom130 gleich der Summe aus dem Speicherzellenstrom110 und dem Leckstrom135 ist, wodurch der Strom130 effektiv erhöht wird und die Lesespanne während der Leseoperation reduziert wird, wenn die Speicherzelle105 eine programmierte Zelle ist. Wie oben beschrieben setzt eine Reduktion der Lesespanne während einer Speicherleseoperation die Zuverlässigkeit der Leseoperation herab. - Im Folgenden wird auf
2 Bezug genommen, die eine Speicherschaltungsanordnung200 zeigt, die gemäß einer anderen bekannten Auswahlschaltung202 erreicht wird. In2 ist die Bitleitung221 der Speicherzelle205 als eine „Drain"-Bitleitung (durch „D" in2 angegeben) durch die Auswahlschaltung202 konfiguriert, indem ein Knoten223 über einen Y-Pfad266b mit einer Erfassungsschaltung260 verbunden wird. Die Bitleitung216 ist als eine „Source"-Bitleitung (durch „S" in2 angegeben) durch die Auswahlschaltung202 konfiguriert, indem ein Knoten217 über einen Y-Pfad266a mit der Erde265 verbunden wird. Die Wortleitung225 (durch „WL" in2 angegeben) ist mit dem Gate-Anschluss der Speicherzelle205 verbunden und wird verwendet, um die Speicherzelle205 zu aktivieren. Wenn die Speicherzelle205 aktiviert ist, gibt die Menge des durch die Speicherzelle205 gezogenen Stroms den „programmierten" oder „gelöschten" Status der Speicherzelle205 an. - In der Speicherschaltungsanordnung
200 ist die Bitleitung241 der benachbarten Zelle255 als eine Vorlade-Bitleitung (durch „P" in2 angegeben) durch die Auswahlschaltung202 konfiguriert, indem ein Knoten243 mit einer Vorladeschaltung280 über einen Y-Pfad266c verbunden wird. Die Bitleitung251 „schwebt" und kann einen Muster-abhängigen Pfad zu der Erde über benachbarte Speicherzellen aufweisen. Die Y-Pfade266a bis266c können wie in1B gezeigt und oben beschrieben durch den Y-Pfad166 wiedergegeben werden. - Zu dem mit der Bitleitung
241 verbundenen Knoten243 wird eine Vorladespannung zugeführt, um den Leckstrom von dem Knoten223 zu dem Knoten243 zu reduzieren, wenn die Speicherzelle105 eine programmierte Zelle (in Entsprechung zu einem „0"-Bit) ist und die benachbarte Zelle255 eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) ist. Zum Beispiel kann die Vorladeschaltung280 an einem Knoten243 eine Spannung mit ungefähr derselben Höhe wie diejenige am Knoten223 durch die Erfassungsschaltung260 vorsehen. Während das Zuführen einer Vorladespannung zu dem Knoten243 das Reduzieren eines Leckstroms von dem Knoten223 und dem Knoten243 unterstützen kann, wenn die Speicherzelle205 eine programmierte Zelle (in Entsprechung zu einem „0"-Bit) ist und die benachbarte Zelle255 eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) ist, kann ein Leckstrom235 von dem Knoten243 zudem Knoten223 auftreten, wenn die Speicherzelle205 eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) ist und die benachbarte Zelle255 eine gelöschte Zelle (in Entsprechung zu einem „1"-Bit) ist. Der Grund hierfür ist, dass wenn die Speicherzelle205 eine gelöschte Zelle ist, der Speicherzellenstrom210 derart wirkt, dass die an dem Knoten223 über den Y-Pfad266b zugeführte Spannung vermindert wird. Daraus resultiert, das die Differenz in der Spannung zwischen dem Knoten243 und dem Knoten223 dazu dient, einen Leckstrom235 von dem Knoten243 über die gelöschte Speicherzelle255 zu dem Knoten223 zu ziehen. In diesem Fall erfasst die Erfassungsschaltung260 einen Strom230 in Entsprechung zu der Differenz zwischen dem Speicherzellenstrom210 und dem Leckstrom235 , wobei der Strom230 effektiv reduziert wird, wenn die Speicherzelle205 eine gelöschte Zelle ist, wodurch die Lesespanne während einer Speicherleseoperation reduziert wird. Wie weiter oben erläutert, setzt eine Reduktion der Lesespanne während einer Speicherleseoperation die Zuverlässigkeit der Leseoperation herab. - Im Folgenden wird auf
3 Bezug genommen, die ein Funktionsblockdiagramm der Auswahlschaltung302 gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Wie hier beschrieben stellt die Auswahlschaltung302 eine Speicherschaltungsanordnung300 als einen Teil eines Speicherelements her, wobei der Lesespannenverlust schnell und genau während Speicherleseoperationen reduziert wird. Die vorliegende Erfindung ist für die Verwendung in Speicherzellen geeignet, die zwei Binärbits, d.h. ein „linkes" Bit und ein „rechtes" Bit, wie in der vorliegenden beispielhaften Ausführungsform speichern können. Das linke Bit kann eine „0" oder eine „1" wiedergeben, während das rechte Bit eine „0" oder eine „1" unabhängig von dem linken Bit wiedergeben kann. Die vorliegende Erfindung ist jedoch auch für die Verwendung mit anderen Typen von Speicherzellen geeignet, die zum Beispiel nur ein einzelnes Bit speichern. - Die Auswahlschaltung
302 umfasst einen Erfassungsschaltungs-Selektor364 , einen Vorladeschaltungs-Selektor367 und einen Erd-Selektor362 , um jeweils Verbindungen zu einer Erfassungsschaltung360 , einer Vorladeschaltung380 und der Erde365 vorzusehen. Der Erfassungsschaltungs-Selektor364 , der Vorladeschaltungs-Selektor367 und der Erd-Selektor362 umfassen einen Schaltungsaufbau zum Herstellen der hier beschriebenen Verbindungen und können Schalteinrichtungen wie etwa Transistoren umfassen, die zum Beispiel durch eine Spaltendecodierlogik (nicht gezeigt) gesteuert werden. Jeder Y-Pfad366a bis366h wie in3 gezeigt und im Folgenden beschrieben kann durch einen Y-Pfad166 wie in1B gezeigt und weiter oben beschrieben wiedergegeben werden. - In der besonderen Ausführungsform von
3 stellt die Auswahlschaltung302 Verbindungen für die Speicherschaltungsanordnung300 her, die benachbarte Speicherzellen301 ,305 ,355 ,370 ,372 ,390 und392 entlang derselben Wortleitung325 (durch „WL" in3 angegeben) umfasst. Die in3 gezeigten und hier beschriebenen Verbindungen werden durch die Auswahlschaltung302 hergestellt, wenn eine Leseoperation an dem linken Bit382 der Speicherzelle305 durchgeführt werden soll. Obwohl hier der Kürze halber nicht beschrieben, kann eine ähnliche Auswahlschaltungsanordnung (nicht gezeigt) gemäß der vorliegenden Erfindung hergestellt werden, wenn eine Leseoperation an dem rechten Bit384 der Speicherzelle305 durchgeführt werden soll. In der vorliegenden Anmeldung wird die Speicherzelle305 , an der eine Leseoperation durchgeführt werden soll, auch als „Zielzelle" bezeichnet, wobei jede zu der Speicherzelle305 benachbarte Speicherzelle301 ,355 ,370 ,372 ,390 und392 auch als „benachbarte Zelle" bezeichnet wird. - In der Speicherschaltungsanordnung
300 konfiguriert die Auswahlschaltung302 die Bitleitung316 als „Source"-Bitleitung (durch „S" in3 angegeben) der Speicherzelle305 . Der Erd-Selektor362 verbindet einen Knoten317 über einen Y-Pfad366b mit der Erde365 . Entsprechend ist die Bitleitung314 der benachbarten Speicherzelle301 durch den Erd-Selektor362 als eine Source-Bitleitung konfiguriert (die Speicherzelle301 teilt sich die Bitleitung316 mit der Speicherzelle305 ). Der Erd-Selektor362 verbindet einen Knoten315 über den Y-Pfad366a mit der Erde365 . Der Wahlschalter302 konfiguriert die Bitleitung321 als „Drain"- Bitleitung (durch „D" in3 angegeben) der Speicherzelle305 . Dementsprechend verbindet der Erfassungsschalter-Selektor364 einen Knoten323 über einen Y-Pfad366c mit einem Knoten320 , wenn die Sensorschaltung360 an dem Knoten320 verbunden ist. Die Wortleitung325 ist mit dem Gate-Anschluss der Speicherzelle305 verbunden und wird verwendet, um die Speicherzelle305 während einer Speicherleseoperation zu aktivieren. Wenn in dem vorliegenden Beispiel die Speicherzelle305 aktiviert wird, gibt die Menge des durch die Speicherzelle305 gezogenen Stroms310 den „programmierten" oder „gelöschten" Status des linken Bits382 der Speicherzelle305 wieder. - Die Speicherzelle
355 ist der Speicherzelle305 benachbart und teilt sich die Bitleitung321 mit der Speicherzelle305 an dem Knoten323 . Gemäß der vorliegenden Erfindung ist die Bitleitung341 der Speicherzelle355 durch den Erfassungsschaltungs-Selektor364 als eine Drain-Bitleitung konfiguriert. Insbesondere verbindet in der Speicherschaltungsanordnung300 der Erfassungsschaltungs-Selektor364 einen Knoten343 der Bitleitung341 mit dem Knoten320 über einen Y-Pfad366d . Weil die mit dem Knoten320 verbundene Bitleitung321 als eine Drain-Bitleitung konfiguriert ist, ist die mit dem Knoten320 verbundene Bitleitung341 auch als eine Drain-Bitleitung konfiguriert und so über den Y-Pfad366d mit der Erfassungsschaltung360 verbunden. In gleicher Weise ist die Bitleitung351 der benachbarten Speicherzelle370 als eine Drain-Bitletiung durch den Erfassungsschaltungs-Selektor364 konfiguriert, indem ein Knoten353 der Bitleitung351 über einen Y-Pfad366e mit dem Knoten320 verbunden ist. Weil die mit dem Knoten320 verbundene Bitleitung321 als eine Drain-Bitleitung konfiguriert ist, ist die mit dem Knoten320 verbundene Bitleitung351 auch als eine Drain-Bitleitung konfiguriert und so über den Y-Pfad366e mit der Erfassungsschaltung360 verbunden. - Indem die Bitleitungen
341 und351 als zusätzliche „Drain"-Bitleitungen in der Speicherschaltungsanordnung300 konfiguriert sind, gibt der Gesamtstrom332 genauer den mit dem linken Bit382 der Speicherzelle305 assoziierten Speicherzellenstrom310 wieder, wodurch der Lesespannenverlust beträchtlich reduziert wird. Die folgende Beschreibung erläutert diese Merkmale der Erfindung. Wenn das linke Bit382 der Speicherzelle305 ein gelöschtes Bit (in Entsprechung zu einem „1"-Bit) ist und die benachbarten Speicherzellen355 und370 gelöschte Zellen (in Entsprechung zu „1"-Bits) sind, ist der Leckstrom355 durch die benachbarte Speicherzelle355 im wesentlichen gleich dem Strom333 , während der Leckstrom337 durch die benachbarte Speicherzelle370 im wesentlichen gleich dem Strom338 ist. Eine Reduktion des Stroms330 aufgrund des Leckstroms335 und337 ist also im wesentlichen ausgeglichen, weil der Strom333 durch die Verbindung des Knotens343 und des Knotens320 zu dem Strom330 addiert ist. Weiterhin ist der Strom338 zu dem Strom393 addiert, um den Strom333 zu bilden, wodurch der Leckstrom337 kompensiert wird. Daraus resultiert, dass der durch die Erfassungsschaltung360 erfasste Gesamtstrom332 dem durch die Speicherzelle305 gezogenen Strom310 sehr nahe ist. - Die Wiederherstellung des Leckstroms durch diese Technik hat eine beträchtliche Reduktion des Lesespannenverlusts zur Folge, wenn der Zustand des linken Bits
382 der Speicherzelle305 erfasst wird. Bei Verwendung eines beispielhaften Bezugsstromwerts von 15 μA und bei einem Speicherzellenstrom310 von ungefähr 21 μA, wenn die Speicherzelle305 eine gelöschte Zelle ist, beträgt der Leckstrom335d durch die Speicherzelle355 ungefähr 6 μA und beträgt der Leckstrom337 durch die Speicherzelle370 1 μA. In diesem Fall entspricht der Strom330 dem Speicherzellenstrom310 minus dem Leckstrom335 und beträgt ungefähr 15 μA. Der Strom333 entspricht dem Strom393 plus dem Strom338 . Der Strom393 beträgt ungefähr 5 μA und der Strom338 beträgt ungefähr 1 μA, sodass der Strom333 bei ungefähr 6 μA liegt. Der durch die Erfassungsschaltung360 erfasste Gesamtstrom332 entspricht also dem Strom330 (15 μA) plus dem Strom333 (μA), sodass er ungefähr 21 μA beträgt und dem durch das linke Bit382 der Speicherzelle305 gezogenen Strom310 sehr nahe ist. Die Größe eines zusätzlichen Leckstroms durch benachbarte Speicherzellen wie zum Beispiel des Stroms340 durch die Speicherzelle372 ist im Vergleich zu dem durch die Speicherzelle310 gezogenen Strom sehr klein, sodass ein derartiger zusätzlicher Leckstrom eine geringere Auswirkung auf den Gesamtstrom332 hat. Aufgrund der durch die Auswahlschaltung302 hergestellten Konfiguration ist der durch die Erfassungsschaltung360 erfasste Gesamtstrom332 dem durch das linke Bit382 der Speicherzelle305 gezogenen Strom310 aufgrund einer Kompensation für die Leckströme335 und337 sehr ähnlich. Außerdem wird die gewünschte Lesespanne von ungefähr 5 μA über dem Bezugsstrom von 15 μA vorgesehen. - Im Folgenden wird weiterhin auf
3 Bezug genommen, wobei der Vorladeschaltung-Selektor367 die Bitleitungen375 ,396 und398 der Speicherzellen372 ,390 und392 jeweils als „Vorlade"-Bitleitungen (durch „P" in3 angegeben) konfiguriert. Als solche sind die Knoten376 ,395 und397 über die Y-Pfade366f ,366g und366h und jeweils über den Vorladeschaltungs-Selektor367 mit der Vorladeschaltung380 verbunden. Zum Beispiel kann die Vorladeschaltung380 eine Spannung zu den Knoten376 ,395 und297 mit ungefähr demselben Pegel zuführen, wie er an dem Knoten353 über den Y-Pfad366e durch die Erfassungsschaltung360 vorgesehen ist. - Bei dieser Konfiguration reduzieren die Vorladespannungen an den Knoten
376 ,395 und397 den Leckstrom339 durch die Speicherzelle372 (d.h. von dem Knoten353 zu dem Knoten376 ) beträchtlich, insbesondere wenn das linke Bit382 der Speicherzelle305 ein programmiertes Bit (in Entsprechung zu einem „0"-Bit) ist und wenn die Speicherzelle372 und alle benachbarten Zellen zwischen der Speicherzelle372 und der Erde gelöschte Zellen (in Entsprechung zu „1"-Bits) sind und/oder wenn der Leckstrom339 durch die Speicherzelle372 aufgrund eines Übergangsstroms gezogen wird, der zum Laden von einigen der Bitleitungen für die Speicherzellen auf der rechten Seite der Speicherzelle392 in3 vorhanden sein kann. Der Leckstrom339 wird reduziert, weil durch das Vorsehen von zusätzlichen Vorladespannungen an der rechten Seite des Knotens376 , d.h. an den Knoten395 und397 , der Knoten376 wesentlich weniger durch den Erdpfad und/oder den Pfad des Übergangstroms zu der rechten Seite des Knotens397 beeinflusst wird. Tatsächlich dienen die Spannungen an den Knoten395 und397 dazu, die Spannung an dem Knoten376 von dem Erdpfad und/oder dem Übergangsstrompfad auf der rechten Seit des Knotens397 zu puffern. Weil der Knoten376 weniger durch den Erdpfad und/oder den Übergangspfad auf der rechten Seite des Knotens397 beeinflusst wird, ist die Spannung an dem Knoten376 nahe der Spannung an dem Knoten353 , wodurch der Strom339 beträchtlich reduziert wird. Der durch die Erfassungsschaltung360 erfasste Gesamtstrom332 ist also sehr nahe an dem durch die Speicherzelle305 gezogenen Speicherzellenstrom310 , weil der Leckstrom339 stark reduziert ist. Daraus resultiert, dass der Lesespannenverlust stark reduziert wird, und zwar sowohl wenn das linke Bit382 der Speicherzelle305 ein programmiertes Bit als auch wenn es ein gelöschtes Bit ist und auch dann, wenn die benachbarten Speicherzellen355 ,370 ,372 ,390 und392 gelöschte Zellen sind. Dementsprechend kann ein Vergleich des Stroms332 mit einem Bezugsstrom (nicht gezeigt) mit größerer Genauigkeit und Zuverlässigkeit während einer Leseoperation an dem linken Bit382 der Speicherzelle305 durchgeführt werden. - Wie in der beispielhaften Ausführungsform von
3 gezeigt, reduziert die Konfiguration von zusätzlichen „Drain"-Bitleitungen wie zum Beispiel den Bitleitungen341 und351 für benachbarte Speicherzellen wie zum Beispiel den Speicherzellen355 und270 den Lesespannenverlust, wenn das linke Bit382 der Speicherzelle305 ein gelöschtes Bit ist und wenn die benachbarten Speicherzellen gelöschte Zellen sind. Die Konfiguration von zusätzlichen „Vorlade"-Bitleitungen wie zum Beispiel den Bitleitungen375 ,396 und398 für die benachbarten Speicherzellen wie zum Beispiel die Speicherzellen372 ,390 und392 reduziert den Lesespannenverlust, wenn das linke Bit382 der Speicherzelle305 ein programmiertes Bit ist und wenn die benachbarten Speicherzellen372 ,390 ,392 gelöschte Zellen sind. In anderen Ausführungsformen der vorliegenden Erfindung kann die Anzahl der zusätzlichen „Drain"-Bitleitungen, der zusätzlichen „Vorlade"-Bitleitungen und/oder der zusätzlichen „Source"-Bitleitungen in Übereinstimmung mit einer bestimmten gewünschten Genauigkeit, dem Leistungsbudget und der Zugriffsgeschwindigkeit gewählt werden. Zum Beispiel kann in einigen Ausführungsformen der Erfassungsschaltungs-Selektor364 nur eine zusätzliche „Drain"-Bitleitung konfigurieren und kann der Vorladeschaltungs-Selektor367 nur zwei „Vorlade"-Bitleitungen konfigurieren. Andererseits können in anderen Ausführungsformen zusätzliche „Drain"-Bitleitungen und „Vorlade"-Bitleitungen für eine größere Genauigkeit auf Kosten eines zusätzlichen Leistungsverbrauchs und der Zugriffsgeschwindigkeit hinzugefügt werden. - Im Folgenden wird auf
4 Bezug genommen, die ein Schaltungsdiagramm für eine Auswahlschaltung402 gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Wie hier beschrieben, stellt die Auswahlschaltung402 Verbindungen für einen Teil eines Speicherelements400 während einer Speicherleseoperation an der Speicherzelle405 her. Die vorliegende beispielhafte Ausführungsform ist für die Verwendung mit Speicherzellen geeignet, die zwei Binärbits, ein „linkes" Bit und ein „rechtes" Bit, wie in der vorliegenden beispielhaften Ausführungsform speichern können. Das linke Bit kann eine „0" oder eine „1" wiedergeben, während das rechte Bit eine „0" oder eine „1" unabhängig von dem linken Bit wiedergeben kann. Die vorliegende Erfindung ist jedoch auch für andere Typen von Speicherzellen geeignet, wie zum Beispiel für solche, die nur ein einzelnes Bit speichern. - Das Speicherelement
400 umfasst eine Vielzahl von Speicherzellen, wobei hier der Kürze halber nur ein Teil gezeigt und beschrieben ist. Insbesondere sind die Speicherzellen401 ,405 ,455 ,470 ,472 ,490 und492 als benachbarte Speicherzellen eines Datenblocks409 in dem Speicherelement400 identifiziert. In der bestimmten Ausführungsform von4 kann der Datenblock409 zum Beispiel zweiunddreißig (32) Speicherzellen umfassen, wobei jede Speicherzelle zwei (2) Bits speichern kann, wobei hier nur ein Teil des Datenblocks409 gezeigt ist. Es kann also jeder Datenblock des Speicherelements400 vierundsechzig (64) Bits speichern. - Gemäß der vorliegenden Erfindung stellt die Auswahlschaltung
402 Verbindungen für den Datenblock409 zu einer Erfassungsschaltung über einen Knoten460 , zu einer Vorladeschaltung über einen Knoten480 und zu der Erde465 her. In der besonderen Ausführungsform von4 stellt die Auswahlschaltung402 eine besondere Konfiguration für den Datenblock409 her, wenn eine Leseoperation an dem linken Bit482 der Speicherzelle405 durchgeführt werden soll. - Wie in
4 gezeigt, konfiguriert die Auswahlschaltung402 die Bitleitung421 der Speicherzelle405 als eine „Drain"-Bitleitung (durch „D" in4 angegeben) und die Bitleitung416 der Speicherzelle405 als eine „Source"-Bitleitung (durch „S" in4 angegeben). Die Bitleitung414 der Speicherzelle410 ist auch als „Source"-Bitleitung wie in4 gezeigt konfiguriert. Die Auswahlschaltung402 konfiguriert weiterhin die Bitleitung441 der Speicherzelle455 und die Bitleitung451 der Speicherzelle470 als „Drain"-Bitleitungen. Die Auswahlschaltung konfiguriert auch die Bitleitung475 der Speicherzelle472 , die Bitleitung496 der Speicherzelle409 und die Bitleitung498 der Speicherzelle492 jeweils als „Vorlade"-Bitleitung (durch „P" in4 angegeben). Die Wortleitung425 ist mit dem Gate-Anschluss jeder Speicherzelle des Speicherblocks409 verbunden und wird verwendet, um die Speicherzellen des Datenblocks409 während einer Leseoperation an einer Speicherzelle in dem Datenblock409 wie etwa der Zielzelle405 zu aktivieren. In der besonderen Ausführungsform von4 gibt der durch das linke Bit482 der Speicherzelle405 gezogene Strom410 den „programmierten" oder „gelöschten" Status des linken Bits482 an, wenn die Speicherzelle405 aktiviert ist. - Wie oben in Verbindung mit
3 beschrieben, sieht das Konfigurieren der Bitleitungen441 und451 als zusätzliche „Drain"-Bitleitungen für eine Leseoperation an dem linken Bit482 der Speicherzelle405 eine Kompensation und Wiederherstellung eines Leckstroms von dem Knoten443 zu dem Knoten423 durch die Speicherzelle455 und von dem Knoten453 zu dem Knoten443 durch die Speicherzelle470 vor, wenn das linke Bit482 der Speicherzelle405 ein gelöschtes Bit (in Entsprechung zu einem „1"-Bit) ist und die Speicherzellen455 und470 gelöschte Zellen sind. Das Konfigurieren der Bitleitungen475 ,496 und498 als „Vorlade"-Bitleitungen für eine Leseoperation an dem linken Bit482 der Speicherzelle405 reduziert einen Leckstrom von dem Knoten453 zu dem Knoten476 durch die Speicherzelle472 wesentlich, wenn das linke Bit482 der Speicherzelle405 ein programmiertes Bit (in Entsprechung zu einem „0"-Bit) ist und die Speicherzellen472 ,490 und492 gelöschte Zellen sind und/oder wenn ein Leckstrom durch die Speicherzelle472 durch den Übergangsstrom gezogen wird, der für das Laden von einigen der Bitleitungen der Speicherzellen auf der rechten Seite der Speicherzelle492 vorhanden sein kann, wie weiter oben mit Bezug auf3 erläutert wurde. - Im Folgenden werden die Details der Auswahlschaltung
402 erläutert, wobei die Verbindungen zu den Bitleitungen des Datenblocks409 durch eine Anzahl von Selektoren gesteuert werden, die Schalteinrichtungen wie zum Beispiel Transistoren umfassen. Wie in4 gezeigt, umfasst die Auswahlschaltung402 Selektoren468a bis468m und Selektoren469a bis469h . Obwohl der Einfachheit halber nicht gezeigt, können auch andere Selektoren vorgesehen sein, um andere Bitleitungen des Datenblocks409 zu steuern. Außerdem umfasst die Auswahlschaltung402 Erd-Selektoren, Erfassungsschaltungs-Selektoren und Vorladeschaltungs-Selektoren in acht (8) Selektorgruppen463a bis463h . Zum Beispiel umfasst die Selektorgruppe463a den Erd-Selektor462a , den Erfassungsschaltungs-Selektor464a und den Vorladeschaltungs-Selektor467a . Jede Selektorgruppe463b bis463h umfasst einen entsprechenden Erd-Selektor, einen entsprechenden Erfassungsschaltungs-Selektor und einen entsprechenden Vorladeschaltungs-Selektor. Es ist zu beachten, dass die Auswahlschaltung402 modifiziert werden kann, indem die Selektoren469a bis469h entfernt werden, wobei jedoch bei dieser Modifikation die Anzahl der Selektorgruppen (z.B. der Selektrogruppe463a ) verdoppelt werden muss. - Die Aktivierung der verschiedenen Selektoren der Auswahlschaltung
402 wird durch Signale gesteuert, die durch eine Spaltendecodierlogik (nicht gezeigt) zu den Selektoren gegeben werden. Für eine bestimmte Speicherzelle in dem Datenblock409 schalten in einer Leseoperation entsprechende Aktivierungssignale bestimmte Selektoren ein und bestimmte Selektoren aus, was zum Beispiel durch eine Spaltendecodierlogik (nicht gezeigt) definiert wird. Auf diese Weise kann die oben beschriebene Konfiguration für zum Beispiel die Speicherzelle405 während einer Speicherleseoperation vorgesehen werden, wobei ein reduzierter Lesespannenverlust schnell und genau erzielt wird. - Um den Betrieb der Auswahlschaltung
402 zu erläutern, wird im Folgenden die beispielhafte Anordnung zum Erfassen eines Stroms410 von4 gemäß der vorliegenden Erfindung beschrieben. Es wird zuerst auf die mit dem Knoten417 verbundene Bitleitung416 Bezug genommen, wobei die Bitleitung416 als eine „Source"-Bitleitung konfiguriert ist, indem der Knoten417 mit der Erde465 verbunden wird, indem die Selektoren468b ,469b und462b eingeschaltet werden und die Selektoren468j ,464b und467b ausgeschaltet werden. Andere Selektoren (nicht gezeigt) können mit dem Knoten471b verbunden sein und werden ebenfalls ausgeschaltet. Entsprechend ist die mit dem Knoten415 verbundene Bitleitung414 als eine „Source"-Bitleitung konfiguriert, indem der Knoten415 mit der Erde465 verbunden wird. Diese Verbindung wird erreicht, indem die Selektoren468a ,469a und462a eingeschaltet werden und die Selektoren468i ,464a ,467a und andere mit dem Knoten471a verbundene Selektoren ausgeschaltet werden. Die mit dem Knoten423 verbundene Bitleitung421 ist als eine „Drain"-Bitleitung konfiguriert, indem der Knoten423 mit einer Erfassungsschaltung über den Knoten460 verbunden ist, indem die Selektoren468c ,469c und464c eingeschaltet werden und die Selektoren468k ,462c ,467c und andere mit dem Knoten471c verbundene Selektoren ausgeschaltet werden. Die verbleibenden Bitleitungen441 ,451 ,475 ,496 ,498 sind ebenfalls konfiguriert, um die gewünschte Anordnung zu erhalten, in der die Bitleitungen441 und451 mit dem Knoten460 verbunden sind und die Bitleitungen475 ,496 und498 über den Knoten480 mit einer Vorladeschaltung verbunden sind. Bei dieser Anordnung erzielt die Auswahlschaltung402 bei Speicherleseoperationen schnell und genau einen reduzierten Lesespannenverlust. -
4 zeigt eine besondere Ausführungsform der Auswahlschaltung402 , wobei Verbesserungen an der Auswahlschaltung402 für spezielle Fälle vorgesehen werden können, wie zum Beispiel für Fälle, in denen die an der Leseoperation beteiligte Speicherzelle in der Nähe des Anfangs oder Endes eines Datenblocks409 vorgesehen ist. In diesen Fällen können zusätzliche Selektoren (nicht gezeigt) vorgesehen werden, um mit Speicherzellen in dem benachbarten Datenblock assoziierte Bitleitungen zu konfigurieren. Außerdem kann die Anordnung der Selektoren in der Selektorschaltung402 in Übereinstimmung mit der gewünschten Anzahl von „Drain"-Bitleitungen und/oder „Vorlade"-Bitleitungen modifiziert werden. - Aus der vorstehenden Beschreibung von beispielhaften Ausführungsformen der Erfindung wird deutlich, dass verschiedene Techniken zur Implementierung der Konzepte der vorliegenden Erfindung verwendet werden können, ohne dass deshalb der Erfindungsumfang verlassen wird. Weiterhin wurde die Erfindung mit Bezug auf bestimmte Ausführungsformen beschrieben, wobei dem Fachmann deutlich sein sollte, dass Änderungen an der Form und den Details vorgenommen werden können, ohne dass deshalb der Erfindungsumfang verlassen wird. Zum Beispiel kann die spezifische Anzahl von „Drain"-Bitleitungen und „Vorlade"-Bitleitungen modifiziert werden, ohne dass deshalb der Erfindungsumfang verlasen wird. Die beschriebenen beispielhaften Ausführungsformen sind in jeder Hinsicht als beispielhaft und nicht einschränkend aufzufassen. Es ist weiterhin zu beachten, dass die Erfindung nicht auf die hier beschriebenen beispielhaften Ausführungsforen beschränkt ist, sondern zahlreiche Umordnungen, Modifikationen und Ersetzungen umfassen kann, ohne dass deshalb der Erfindungsumfang verlassen wird.
- Es wurde eine Auswahlschaltung beschrieben, die bei Leseoperationen schnell und genau einen reduzierten Lesespannenverlust erzielen kann.
- Zusammenfassung
- Es wird eine Auswahlschaltung zum Erfassen von Strom in einer Zielzelle (
305 ) während einer Speicherleseoperation angegeben. Gemäß einer Ausführungsform umfasst die Auswahlschaltung einen Erfassungsschaltungs-Selektor (364 ), der mit einer Erfassungsschaltung (360 ) verbunden ist, und einen Erd-Selektor (362 ), der mit der Erde (365 ) verbunden ist. Der Erd-Selektor (362 ) verbindet eine erste Bitleitung (316 ) der Zielzelle mit der Erde, und der Erfassungsschaltungs-Selektor (364 ) verbindet eine zweite Bitleitung (321 ) der Zielzelle (305 ) mit der Erfassungsschaltung (360 ). Der Erfassungsschaltungs-Selektor (364 ) verbindet auch eine dritte Bitleitung (341 ) einer ersten benachbarten Zelle (355 ) mit der Erfassungsschaltung (360 ). Die erste benachbarte Zelle (355 ) teilt sich die zweite Bitleitung (321 ) mit der Zielzelle (305 ).
Claims (10)
- Auswahlschaltung zum Erfassen einer Stroms in einer Zielzelle (
305 ) während einer Speicherleseoperation, wobei die Auswahlschaltung umfasst: einen Erd-Selektor (362 ), der mit der Erde (365 ) verbunden ist, wobei der Erd-Selektor (362 ) eine erste Bitleitung (316 ) der Zielzelle (305 ) mit der Erde (365 ) verbindet, und einen Erfassungsschaltungs-Selektor (364 ) der mit einer Erfassungsschaltung (360 ) verbunden ist, wobei der Erfassungsschaltungs-Selektor (364 ) eine zweite Bitleitung (321 ) der Zielzelle (305 ) mit der Erfassungsschaltung (360 ) verbindet, wobei der Erfassungsschaltungs-Selektor (364 ) weiterhin eine dritte Bitleitung (341 ) einer ersten benachbarten Zelle (355 ) während der Leseoperation mit der Erfassungsschaltung (360 ) verbindet, wobei die erste benachbarte Zelle (355 ) neben der Zielzelle (305 ) angeordnet ist, wobei sich die erste benachbarte Zelle (355 ) die zweite Bitleitung (321 ) mit der Zielzelle (305 ) teilt. - Auswahlschaltung nach Anspruch 1, wobei der Erfassungsschaltungs-Selektor (
364 ) eine vierte Bitleitung (351 ) einer zweiten benachbarten Zelle (370 ) während der Leseoperation mit der Erfassungsschaltung (360 ) verbindet, wobei die zweite benachbarte Zelle (370 ) neben der ersten benachbarten Zelle (355 ) angeordnet ist, wobei sich die zweite benachbarte Zelle (370 ) die dritte Bitleitung (341 ) mit der ersten benachbarten Zelle (355 ) teilt. - Auswahlschaltung nach Anspruch 1, wobei die Zielzelle (
305 ) und die erste benachbarte Zelle (355 ) jeweils einen entsprechenden Gate-Anschluss umfassen, der mit einer gemeinsamen Wortleitung (325 ) verbunden ist. - Auswahlschaltung nach Anspruch 1, wobei die Zielzelle (
305 ) ein erstes Bit (382 ) und ein zweites Bit (384 ) speichert. - Auswahlschaltung zum Erfassen eines Stroms in einer Zielzelle (
305 ) während einer Speicherleseoperation, wobei die Auswahlschaltung umfasst: eine erste Selektoreinrichtung (362 ) zum Verbinden einer Bitleitung mit der Erde (365 ), wobei die zweite Selektoreinrichtung (362 ) einen Erd-Selektor (362 ) umfasst, wobei der Erd-Selektor (362 ) eine erste Bitleitung (316 ) der Zielzelle (305 ) mit der Erde (365 ) verbindet, und eine zweite Selektoreinrichtung (364 ) zum Verbinden einer Bitleitung mit einer Erfassungsschaltung (360 ), wobei die erste Selektoreinrichtung (364 ) einen Erfassungsschaltungs-Selektor (364 ) umfasst, wobei der Erfassungsschaltungs-Selektor (364 ) eine zweite Bitleitung (321 ) der Zielzelle (305 ) mit der Erfassungsschaltung (360 ) verbindet, wobei der Erfassungsschaltungs-Selektor (364 ) weiterhin während der Leseoperation eine dritte Bitleitung (341 ) einer ersten benachbarten Zelle (355 ) mit der Erfassungsschaltung (360 ) verbindet, wobei die erste benachbarte Zelle (355 ) neben der Zielzelle (305 ) angeordnet ist, wobei sich die erste benachbarte Zelle (355 ) die zweite Bitleitung (321 ) mit der Zielzelle (305 ) teilt. - Auswahlschaltung nach Anspruch 5, wobei die Zielzelle (
305 ) ein erstes Bit (382 ) und ein zweites Bit (384 ) speichert. - Auswahlschaltung zum Erfassen eines Stroms in einer Zielzelle (
305 ) während einer Speicherleseoperation, wobei die Auswahlschaltung einen mit der Erde (365 ) verbundenen Erd-Selektor (362 ) umfasst, wobei der Erd-Selektor (362 ) eine erste Bitleitung (316 ) der Zielzelle (305 ) mit der Erde (365 ) verbindet, wobei die Auswahlschaltung weiterhin einen Erfassungsschaltungs-Selektor (364 ) umfasst, der mit einer Erfassungsschaltung (360 ) verbunden ist, wobei der Erfassungsschaltungs-Selektor (364 ) eine zweite Bitleitung (321 ) der Zielzelle (305 ) mit der Erfassungsschaltung (360 ) verbindet, wobei die Auswahlschaltung dadurch gekennzeichnet ist, dass: der Erfassungsschaltungs-Selektor (364 ) weiterhin während der Leseoperation eine dritte Bitleitung (341 ) einer ersten benachbarten Zelle (355 ) mit der Erfassungsschaltung (360 ) verbindet, wobei die erste benachbarte Zelle (355 ) neben der Zielzelle (305 ) angeordnet ist, wobei sich die benachbarte Zelle (355 ) die zweite Bitleitung (321 ) mit der Zielzelle (305 ) teilt. - Auswahlschaltung nach Anspruch 7, wobei der Erfassungsschaltungs-Selektor (
364 ) während der Leseoperation eine vierte Bitleitung (351 ) der zweiten benachbarten Zelle (370 ) mit der Erfassungsschaltung (360 ) verbindet, wobei die zweite benachbarte Zelle (370 ) neben der ersten benachbarten Zelle (355 ) angeordnet ist, wobei sich die zweite benachbarte Zelle (370 ) die dritte Bitleitung (341 ) mit der ersten benachbarten Zelle (355 ) teilt. - Auswahlschaltung nach Anspruch 8, die weiterhin einem Vorladeschaltungs-Selektor (
367 ) umfasst, der mit einer Vorladeschaltung (380 ) verbunden ist, wobei der Vorladeschaltungs-Selektor (367 ) während der Leseoperation eine fünfte Bitleitung (375 ) einer dritten benachbarten Zelle (372 ) mit der Vorladeschaltung (380 ) verbindet, wobei die dritte benachbarte Zelle (372 ) neben der zweiten benachbarten Zelle (370 ) angeordnet ist, wobei sich die dritte benachbarte Zelle (372 ) die vierte Bitleitung (351 ) mit der zweiten benachbarten Zelle (370 ) teilt. - Auswahlschaltung nach Anspruch 9, wobei der Vorladeschaltungs-Selektor (
367 ) während der Leseoperation eine sechste Bitleitung (396 ) einer vierten benachbarten Zelle (390 ) mit der Vorladeschaltung (380 ) verbindet, wobei die vierte benachbarte Zelle (390 ) neben der dritten benachbarten Zelle (372 ) angeordnet ist, wobei sich die vierte benachbarte Zelle (390 ) die fünfte Bitleitung (375 ) mit der dritten benachbarten Zelle (372 ) teilt.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/361,378 | 2003-02-10 | ||
US10/361,378 US6768679B1 (en) | 2003-02-10 | 2003-02-10 | Selection circuit for accurate memory read operations |
PCT/US2004/000498 WO2004072982A1 (en) | 2003-02-10 | 2004-01-08 | Selection circuit for accurate memory read operations |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112004000268T5 true DE112004000268T5 (de) | 2006-12-28 |
DE112004000268B4 DE112004000268B4 (de) | 2016-12-08 |
Family
ID=32712849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112004000268.0T Expired - Lifetime DE112004000268B4 (de) | 2003-02-10 | 2004-01-08 | Auswahlschaltung für genaue Speicherleseoperationen |
Country Status (8)
Country | Link |
---|---|
US (1) | US6768679B1 (de) |
JP (1) | JP5085934B2 (de) |
KR (1) | KR101050521B1 (de) |
CN (1) | CN100547689C (de) |
DE (1) | DE112004000268B4 (de) |
GB (1) | GB2414583B (de) |
TW (1) | TWI348704B (de) |
WO (1) | WO2004072982A1 (de) |
Families Citing this family (144)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7099204B1 (en) * | 2005-03-23 | 2006-08-29 | Spansion Llc | Current sensing circuit with a current-compensated drain voltage regulation |
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US8369148B2 (en) | 2007-11-06 | 2013-02-05 | Macronix International Co., Ltd. | Operation methods for memory cell and array thereof immune to punchthrough leakage |
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- 2004-01-08 WO PCT/US2004/000498 patent/WO2004072982A1/en active Application Filing
- 2004-01-08 KR KR1020057014548A patent/KR101050521B1/ko not_active IP Right Cessation
- 2004-01-08 CN CNB2004800038272A patent/CN100547689C/zh not_active Expired - Lifetime
- 2004-01-08 DE DE112004000268.0T patent/DE112004000268B4/de not_active Expired - Lifetime
- 2004-01-16 TW TW093101142A patent/TWI348704B/zh active
Also Published As
Publication number | Publication date |
---|---|
CN1826660A (zh) | 2006-08-30 |
TW200423146A (en) | 2004-11-01 |
DE112004000268B4 (de) | 2016-12-08 |
US6768679B1 (en) | 2004-07-27 |
KR101050521B1 (ko) | 2011-07-20 |
GB2414583B (en) | 2006-07-19 |
GB2414583A (en) | 2005-11-30 |
GB0517771D0 (en) | 2005-10-12 |
CN100547689C (zh) | 2009-10-07 |
KR20050098904A (ko) | 2005-10-12 |
JP5085934B2 (ja) | 2012-11-28 |
JP2007501490A (ja) | 2007-01-25 |
WO2004072982A1 (en) | 2004-08-26 |
TWI348704B (en) | 2011-09-11 |
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OP8 | Request for examination as to paragraph 44 patent law |
Ref document number: 112004000268 Country of ref document: DE Date of ref document: 20061228 Kind code of ref document: P |
|
8127 | New person/name/address of the applicant |
Owner name: SPANSION LLC (N.D.GES.D. STAATES DELAWARE), SU, US |
|
R081 | Change of applicant/patentee |
Owner name: CYPRESS SEMICONDUCTOR CORP. (N.D.GES.D.STAATES, US Free format text: FORMER OWNER: SPANSION LLC (N.D.GES.D. STAATES DELAWARE), SUNNYVALE, CALIF., US |
|
R082 | Change of representative |
Representative=s name: MURGITROYD & COMPANY, DE |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R081 | Change of applicant/patentee |
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|
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R071 | Expiry of right |