DE1101818B - Rechenmaschine zur Ausfuehrung von Divisionen und Multiplikationen - Google Patents

Description

DEUTSCHES

Die Erfindung betrifft eine Rechenmaschine zur Ausführung von Divisionen und Multiplikationen, insbesondere zur gleichzeitigen Ausführung dieser Recheriarten.

Es sind verschiedene Methoden für die Erleichterung der Multiplikation und Division von Dezimalzahlen durch Verdoppelung und Halbierung von Zahlen bekanntgeworden. Nach einer dieser Methoden wird eine mehrmalige Verdoppelung und Addition benutzt, um ein ein- bis neunfaches Vielfaches von einem Multiplikanden zu bilden, z. B. ein Fünffaches des Multiplikanden durch zweimalige Addition des verdoppelten Multiplikanden mit dem Multiplikanden gebildet.

Ferner ist noch eine sogenannte »Duplations«- Methode bekanntgeworden. Nach dieser Methode wird ein Faktor mehrfach verdoppelt und der andere Faktor mehrfach halbiert, und jedesmal, wenn der halbierte Faktor ungerade ist, wird der entsprechende verdoppelte Faktor gespeichert, um ein Produkt zu bilden. Durch geeignete Modifikationen kann diese Methode auch für die Ausführung von Divisionen von Dezimalzahlen benutzt werden. Ein Nachteil dieser Methode liegt darin, daß es erforderlich ist, die vergrößerten binären Vielfachen des Divisors zu finden, die dann von dem Dividenden abgezogen werden können und weil nur dann ein genauer Quotient errechnet werden kann, wenn der exakt in beiden Systemen, dem binären und dem dezimalen System, ausgedrückt werden kann.

Es sind zwei Arten von Lochkarten-Rechenmaschinen bekanntgeworden, die die Rechnung —^—

auszuführen gestatten.

Beim ersten Gerät werden übliche elektromechanische Speicher benutzt, während das zweite Gerät mit Relaisspeichern arbeitet.

Das erste Gerät benutzt die Bildung von Vielfachen des Multiplikanden oder Divisors und den Vergleich zur Steuerung der direkten Addition oder Subtraktion. Das zweite bekannte Gerät hingegen benutzt durch und durch nur Subtraktion. Beide Geräte arbeiten nur mit Dezimalzahlen und benutzen Stellenumschaltungsnetzwerke. Das zweite Gerät führt zwar eine Multiplikation und Division gleichzeitig aus und besitzt vier Speicher, jedoch ist die Methode der Übertragung grundsätzlich verschieden, da hier eine wiederholte Subtraktion benutzt wird, während die Rechenmaschine gemäß vorliegender Erfindung die Methode der Halbierung und Verdoppelung benutzt.

Diese Methode hat den großen Vorteil, daß die

Rechnung

A-B

in verschiedenen Bezeichnungssyste-

men ausgeführt werden kann, z. B. in Sterling und Rechenmaschine

zur Ausführung von Divisionen

und Multiplikationen

Anmelder:

International

Computers and Tabulators, Limited,
London

Vertreter: Dipl.-Ing. W. Cohausz, Dipl.-Ing. W. Florack und Dipl.-Ing. K.-H. Eissei, Patentanwälte,

Düsseldorf, Schumannstr. 97

Beanspruchte Priorität:
Großbritannien vom 16. November 1955

Keith Albert Duke, Stevenage, Hertfordshire

(Großbritannien),
ist als Erfinder genannt worden

Dezimalsystem, während keines von den beiden bekannten Geräten geeignet ist, eine solche Rechnung auszuführen, da beide Geräte mit Dezimalstellenumschaltungen arbeiten, die nicht ausgeführt werden können bei nicht gleichartigen Bezeichnungssystemen.

Die Erfindung betrifft eine elektronische Rechenmaschine, die gleichzeitig die Multiplikation von zwei Faktoren und die Division durch einen dritten Faktor ausführt, wobei die mehrfache Halbierung und Verdoppelung angewendet wird.

Es ist einleuchtend, daß bei einer gleichzeitigen Ausführung der beiden Vorgänge eine bedeutende Zeitersparnis gegenüber einer Maschine, die die gleichen Vorgänge in Aufeinanderfolge ausführt, erzielt werden kann.

+5 Ein weiterer wichtiger Vorteil ist, daß die Abmessungen der Zählwerke, die benötigt werden, um eine gegebene Genauigkeit im Resultat zu erhalten, bedeutend geringer sind. Bei Nacheinanderfolge der Rechenoperation erfordert die Speicherung der Zwischenresultate große Speicherzählwerke.

Zum Beispiel wenn zwei fünfstellige Zahlen miteinander multipliziert werden, hat das Produkt zehn Stellen. Wenn jedoch dieses Produkt durch einen fünfstelligen Divisor dividiert wird, wird das Endresultat

109 529/354

ΓΙΟΙ

auf eine fünfstellige Zähl verringert. Infolgedessen wird für die Zwischenspeicherung ein zehnstelliges Zählwerk benötigt, um am Ende ein fünfstelliges Resultat hervorzubringen. Durch gleichzeitige Ausführung der Multiplikation und der Division kann die Benutzung von großen Zählwerken für die Speicherung von Zwischenresultaten vermieden werden. Da die Methode der Halbierung und Verdoppelung sehr häufig nur angenäherte Quotienten ergibt, wie oben erwähnt, ist diese Einsparung besonders bedeutend, wenn erst die Division und dann die Multiplikation durchgeführt wird.

Die Programmgebung wird vereinfacht, indem eine einzelne Instruktion an Stelle von zwei Instruktionen gegeben wird, wobei einer der drei Faktoren gleich »Eins« gesetzt wird, wenn es erwünscht ist, nur eine Multiplikation oder nur eine Division auszuführen. Hierdurch können ferner auch die Kosten, die für die Programmsteuereinrichtungen aufgewendet werden müssen, entsprechend geringer gehalten werden.

Die Erfindung bezweckt die Lösung der Gleichung

A-B

= R.

25

Dabei kann der Wert R die gleiche Dimension haben wie entweder A oder B und C die gleiche Dimension wie entweder B oder A. »Dimension« sei im vorliegenden Fall weit ausgelegt, weil z. B. gleichzeitig in Dezimalwerten und Pfund-Sterling-Werten oder mit anderen von der üblichen Berechnungsart abweichenden Werten gerechnet werden kann. Es kann jedoch auch mit einheitlichen Dimensionen gerechnet werden.

Der Multiplikation und Division liegt das Verfahren der Halbierung und Verdoppelung zugrunde; bei der Multiplikation wird also einer der Faktoren durch schrittweise Halbierung auf einen Einheitswert reduziert, während der andere Faktor in einer entsprechenden Anzahl von Schritten Verdoppelungen erfährt, wobei der verdoppelte andere Faktor jedesmal dann gespeichert wird, wenn der halbierte Faktor ungerade ist. Durch die Speicherung ergibt sich das Endergebnis. In ähnlicher Weise wird bei der Division der Divisor verdoppelt, bis sein Wert höher ist als der halbe Dividend; die schrittweise vorgenommenen Verdoppelungen werden dabei im binären System gezählt. Der verdoppelte Divisor wird dann von dein Dividend abgezogen und der Rest durch schrittweises Subtrahieren von dem verdoppelten Divisor reduziert, wenn er so oft halbiert ist, daß ein positiver Rest verbleibt; die binäre Zählung aller Divisorsubtraktionen ergibt als Summe dann das Endergebnis.

Wenn die beiden Rechenvorgänge nacheinander vorgenommen werden, wobei das durch die Multiplikation erhaltene Resultat als Faktor in die Division eingeht, erfordert eine solche Rechenweise eine große Anzahl von Einzelschritten und erfordert auch eine große Speicherkapazität, um die Zwischenfaktoren aufnehmen zu können.

Wenn die beiden Rechenvorgänge gleichzeitig ausgeführt werden, kann die Anzahl der Schritte und damit auch die Zeit zur Ausrechnung des Ergebnisses erheblich herabgesetzt werden, und es können auch die Zwischenfaktoren auf ein erträgliches Maß zurückgeführt werden. Dieses beschriebene Verfahren kann vielfach schon ein gutes Näherungsergebnis liefern, jedoch wird durch entsprechende Wiederholung der Rechen vorgänge jede gewünschte Genauigkeit erzielt.

Gemäß vorliegender Erfindung wird eine Rechen-

A. · B

maschine zur Berechnung eines Ausdruckes —-— vor-

geschlagen, wobei der Divisor C wenigstens halb so groß ist wie der Dividend B, die nach der Methode der Halbierung und Verdoppelung arbeitet und bei der die Multiplikation und Division gleichzeitig erfolgt, und wobei eine Vorrichtung zum Bilden der Differenz zweier Werte mittels Addition oder Subtraktion, eine Verdoppelungsvorrichtung, eine Halbierungsvorrichtung, eine Vorrichtung zum Einführen des Ergebnisses der Halbierungsvorrichtung in einem Resultatspeicher, wenn das Ergebnis der genannten Differenzvorrichtung positiv ist, vorgesehen ist, wobei diese Vorrichtungen so angeordnet sind, daß in jeder von mehreren aufeinanderfolgenden Rechenoperationen die erstgenannte Vorrichtung die Differenz des Divisors C und des Dividenden B bzw. des verdoppelten Restwertes der vorhergehenden Differenz bildet, die Verdoppelungsvorrichtung den Restwert verdoppelt und die Halbierungsvorrichtung den Multiplikator A halbiert.

Weitere Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung und den Ansprüchen.

Ausführungsbeispiele der Erfindung werden an Hand der Zeichnungen näher beschrieben.

Fig. 1 zeigt schematisch das Rechengerät in einer Vorrichtung) die zur Ausführung der Erfindung geeignet ist;

Fig. 2 zeigt ein Schaltbild der Steuereinrichtung zur Steuerung des Rechengerätes nach Fig. 1;

Fig. 3 A, 3 B und 3 C zeigen Schaltbilder der Detektorkreise, die in der Vorrichtung zur Ausführung der Erfindung eingesetzt werden können.

In Fig. 1 ist die Rechenmaschine schematisch dargestellt. Die vier in Fig. 1 dargestellten Speicher i, 2, 3 und 4 bestehen im wesentlichen aus vier Schieberegistern, die je einer der vier Komponenten 1, 2, 4 und 8 des Kombinationsschlüssels zugeordnet sind, durch den die Zahlen innerhalb des Rechengerätes dargestellt werden. Die Wirkungsweise des Addierers 5, Komplementwertrechners 6, Verdopplers 7 und Halbierers 8 kann als bekannt vorausgesetzt werden. Die Steuerung der erwähnten Einrichtungen durch eine Anzahl von Sperren wird an Hand der beigefügten Zeichnungen noch beschrieben werden.

Die Wirkungsweise der Vorrichtung sei an Hand der Lösung der Aufgabe

£4-2-6-22

beschrieben.

Es wird zunächst der Divisor 3 verdoppelt, bis er größer ist als der halbe Wert des Faktors 22 des Dividend der gleichen Dimension. Der Divisor wird daher so lange verdoppelt, bis sich der Wert 12 ergibt, und der andere Faktor des Dividend, der in gleichen Schritten mit dem Divisor verdoppelt wird, wird dementsprechend so lange verdoppelt, bis sich der Wert £ 16-10-0 ergibt. Da jedoch der Detektor, der anspricht, wenn der Divisor den halben Wert des Dividendfaktors übersteigt, mit der höchsten Stellenziffer zusammenarbeitet, erfolgt eine weitere Verdoppelung, bevor die weiteren Schritte des Rechenvorganges eingeleitet werden. Der Divisor erhält daher den Wert 24 und der Dividend den Wert £ 33.

Der Divisor 24 wird von dem Dividend 22 abgezogen, so daß sich ein Rest von —2 ergibt. Abhängig von dem Vorzeichen des Restes wird der andere Dividendfaktor entweder als Teilresultat eingeführt oder

nicht und für den nächsten Schritt halbiert. Ebenso wird abhängig von dem Vorzeichen des Restes der Divisor entweder zu dem doppelten Wert des Restes der nächsten Stufe hinzugezählt oder von ihm abgezogen.

Da im vorliegenden Fall der Rest —2 ist, wird der Dividend 33 nicht eingeführt und der Divisor 24 zu dem doppelten Rest hinzugezählt. Aus dieser Rechnung ergibt sich ein positiver Rest von 20, so daß der halbe Dividend von £ 16-10-0 als Teilergebnis eingeführt wird. Der Rest 20 wird verdoppelt auf 40, und da dieser Wert positiv ist, wird der Divisor 24 von ihm abgezogen, so daß sich ein Rest von 16 ergibt. Der Faktor £ 8-5-0 wird zu dem vorliegenden Teilergebnis hinzugezählt, so daß man £ 24-15-0 erhält. Nach Verdoppeln des Restes ergibt sich ein neuer Rest von 8, wenn 24 abgezogen wird, und der Faktor £ 4-2-6 wird zu dem Teilergebnis zugezählt, so daß man £ 28-17-6 erhält. Beim nächsten Subtraktionsvorgang wird 24 von 16 abgezogen, so daß sich ein Rest —8 ergibt, und es wird daher der reduzierte Faktor £ 2-1-3 nicht zu dem Ergebnis hinzugezählt.

Beim nächsten Schritt wird der Divisor 24 addiert und nicht abgezogen; der neue Rest ist +8. Der Faktor £ 1-0-7,5 wird daher zu dem Resultat hinzugezählt, und man erhält £ 29-18-1,5. Diese beiden Schritte, die Reste von —8 bzw. +8 ergeben, werden fortlaufend wiederholt, wobei jeder weitere reduzierte Faktor zu dem Ergebnis hinzugezählt wird; man erhält also die folgenden Werte £ 30-3-3,375, £ 30-4-6,86875, £ 30-4-10,7421875 und £ 30-4-11,708046875. Dieses Verfahren kann beliebig fortgesetzt werden, aber die weiteren Ergebnisse können das Endergebnis nur laufend näher an das richtige Ergebnis von £ 30-5-0 heranführen, das man auch durch Abrunden des bisher vorliegenden Ergebnisses erhalten kann. Man würde eine große Speicherkapazität benötigen, wenn man die immer größeren Zahlenreihen hinter dem Komma verwenden wollte, so daß die Rechnung in diesem Punkt abgebrochen und das Resultat abgerundet werden kann. Es ist also nicht notwendig, alle neun Dezimalstellen hinter dem Komma zu berücksichtigen, um zu dem Endergebnis zu gelangen, da bereits die ersten beiden Stellen hinter dem Komma ausreichen, um durch Abrundung das richtige Ergebnis zu erhalten.

Die Ausführung des beschriebenen Rechenvorganges in einer Rechenmaschine sei an Hand von Fig. 1 erläutert:

Nach der Einführung des Divisors 3 in den Speicher 1, des Fatkors £ 4-2-6 in Speicher 2 und des Faktors 22 in Speicher 4 wird die Berechnung in fünf Stufen vorgenommen. In Stufe I wird der Wert in Speicher 2 daraufhin überprüft, ob er die Hälfte der maximalen Kapazität des Speichers übersteigt, und der Inhalt der Speicher 1 und 4 wird daraufhin überprüft, ob der des Speichers 1 höher ist als der halbe Wert in Speicher 2.

Diese Prüfungen werden durch Detektorkreise vorgenommen, die in den Fig. 3 A bis 3C dargestellt sind. Wenn der Wert in Speicher 2 nicht höher ist als die halbe Kapazität und der Wert in Speicher 1 nicht höher ist als der halbe Wert in Speicher 4, wird der Wert in den Speichern 1 und 2 verdoppelt und so oft wieder eingeführt, bis sich das erwartete Überschußverhältnis ergibt. Wenn mehr als die halbe Kapazität des Speichers 2 erreicht ist, bevor der Wert in Speicher 1 den halben in Speicher 4 gespeicherten Wert erreicht, kann die Rechenmaschine die gestellte Aufgabe nicht lösen, und es erscheint ein Warnsignal.

Wenn der Wert in Speicher 1 höher wird als der halbe Wert in Speicher 4, bevor oder wenn die halbe Kapazität erreicht ist, wird die Stufe II des Rechenvorganges eingeleitet.

In Stufe II wird der im Speicher 1 enthaltene Wert in den Speicher 3 dadurch eingeführt, daß Sperren 15 und 13 geöffnet werden, so daß der Wert über Sammelleitung 23, den Addierer 5 und über Sammelleitung 10 und Sperre 13 in den Speicher 3 gelangt.

ίο Der in Speicher 1 enthaltene Wert gelangt dabei auch wieder zurück in den Speicher 1.

In Stufe III wird der Wert im Speicher 3 von dem im Speicher 4 abgezogen und der Rest in den Speicher 1 eingeführt. Zu diesem Zweck wird der Komplementrechner 6 eingesetzt und Sperren 20, 18 und 11 geöffnet, so daß der in Speicher 3 enthaltene Wert über Sammelleitung 24, durch Komplementwertrechner 6 und den Addierer 5 gelangt, wobei gleichzeitig dar in Speicher 4 enthaltene Wert über Sammelleitung 23 durch den Addierer 5 geführt wird. Der Rest gelangt über Sammelleitung 10 durch Sperre 11 in den Speicher 1.

In Stufe IV bereitet der Steuerkreis die nächsten Verfahrenschritte vor. In dieser Stufe wird auch Speicher 4 in die Ausgangslage versetzt, wenn Speicher verwendet werden, welche den Inhalt so lange zurückbehalten, bis neue Daten eingeführt werden, z. B. bei magnetischen Speichern; im Gegensatz zu solchen Speichern, bei denen der Inhalt durch eine Leiterschleife zurückgeführt wird, um die Speicherung aufrechtzuerhalten. In einem solchen Fall würde die Eingangssperre 14 des Speichers 4 geöffnet und der Null-Inhalt des Addierers in die Speichereinrichtung eingeführt werden.

In Stufe V wird der Inhalt des Speichers 1 geprüft, um festzustellen, ob dieser größer oder kleiner als Null ist, und im letzteren Fall wird der Inhalt des Speichers 2 in den Speicher 4 eingeführt und gleichzeitig auch halbiert und wieder in den Speicher 2 eingeführt. Der Inhalt des Speichers 3 wird von dem verdoppelten Inhalt des Speichers 1 abgezogen und das Ergebnis in Speicher 1 eingeführt. Diese beiden Rechenoperationen werden getrennt in zwei Teilen eines Zyklus vorgenommen, wobei der erste Teil durch Öffnung von Sperren 16, 22 und 14 und Verschiebung des Inhaltes des Speichers 2 durch den Addierer in Speicher 4 und durch den Halbierer 8 zurück in Speicher 2 bewirkt wird. Im zweiten Rechenvorgang werden Sperren 11, 9 und 20 geöffnet und der Komplementrechner 6 eingeschaltet, so daß der Inhalt des Speichers 1 durch den Verdoppler 7 über Leitung 23 zu dem Addierer gelangt, während der Inhalt des Speichers 3 über Leitung 24 und durch den Komplementrechner 6 weitergegeben wird, wobei der Ausgang des Addierers über Leitung 10 durch Sperre 11 in den Speicher 1 eingeführt wird.

Im vorherigen Fall (Inhalt des Speichers 1 größer als Null) wird der Inhalt des Speichers 2 im ersten Teil des Zyklus halbiert und im zweiten Teil der Inhalt des Speichers 3 zu dem doppelten Inhalt des Speichers 1 addiert und das Ergebnis in Speicher 1 eingeführt. Dies erfolgt in der gleichen Weise wie im vorangegangenen Fall, wobei Sperren 19 und 14 im ersten Teil des Zyklus geschlossen sind und der Komplementrechner 6 im zweiten Teil außer Betrieb gesetzt ist.

Die Verfahrensschritte der Stufe V werden wiederholt, bis der Wert im Speicher 1 auf Null zurückgegangen ist, oder bis eine vorgesehene Anzahl aufeinanderfolgender Rechenoperationen vorgenommen

7 8

ist und ein Ergebnis mit der gewünschten Genauigkeit Inhalt des Speichers 2 an die beiden Eingänge des erzielt ist, d. h. bis der Inhalt des Speichers 2 unter Addierers gelegt wird, so daß er verdoppelt und zueinen bestimmten Wert herabgesetzt ist. rück in den Speicher 2 geführt wird. Dieses Verfah-

Die Steuerung der Recheneinrichtung nach Fig. 1 ren wird wiederholt, bis Detektor 31 die Sperre 39

im Zusammenhang mit den vorbeschriebenen Verfah- 5 öffnet und Schalter II eingeschaltet wird,

rensschritten ergibt sich aus der nachfolgenden Be- Der Ausgang des Schalters II wird an Sperre 40

Schreibung des Steuerkreises der Fig. 2. gelegt, damit der nächste Schiebeimpuls den Schal-

Der Steuerkreis enthält ein fünfstufiges Schiebe- ter II abschalten und den Schalter III einschalten register mit Umschalteinrichtungen I bis V, welche kann, und er wird auch in Leitungen C13 und C15 die beschriebenen Verfahrensstufen steuern. Die io eingeführt, wobei Sperren 13 und 15 (Fig. 1) öffnen.

Schalter sind während des Betriebszyklus der Einrich- Der folgende Satz von Impulsen des kleinen Zyklus

tung einzeln auf »ein« gestellt, und der »Ein«-Zustand verschiebt den Inhalt des Speichers 1 durch den Ad-

wird von einem Schalter zum nächsten durch Schiebe- dierer 5 in Speicher 3.

impulse aus einer Hauptsteuereinrichtung 29 weiter- Wenn Schalter III durch den nächsten Schiebegegeben. Diese Einrichtung führt auch über Leitung 15 impuls eingeschaltet ist, öffnet Sperre 40, um die Ab-35 zwischen je zwei Schiebeimpulsen diejenigen »Im- schaltung beim nächsten Schiebeimpuls zu ermögpulse des kleinen Zyklus« zu, durch die die Informa- liehen, und sie legt ein Potential an Leitungen C 6, tion durch die Speicher der Recheneinrichtung ver- CIl, C 17, C18 und C 20, setzt damit den Kompleschoben wird. Die Steuereinrichtung 29 erzeugt auch mentrechner 6 in Betrieb und öffnet Sperren 11, 17, die Füllziffern, die dem Addierer, dem Verdoppler 20 18 und 20 (Fig. 1). Der Inhalt des Speichers 3 kann und dem Halbierer der Fig. 1 in bekannter Weise in nun durch die Speicherschleife geführt und von dem bestimmten Zeiten zugeführt werden. Wert in Speicher 4 subtrahiert werden; das Ergebnis

Der Steuerkreis enthält Detektoren 30, 31 und 32, wird in den Speicher 1 eingeführt.

welche prüfen, ob der Inhalt des Speichers 1 gleich Wenn Schalter IV durch den nächsten Schiebeoder nicht gleich Null ist, ob er größer oder kleiner 23 impuls eingeschaltet ist, öffnet Sperre 40, um die Abals der halbe in Speicher 4 vorhandene Rest ist und ob schaltung beim nächsten Schiebeimpuls zu ermöglichen, er positiv oder negativ ist. Weitere Detektoren 33 und und öffnet Sperre 37, so daß der folgende Schiebe-34 prüfen in ähnlicher Weise, ob der Inhalt des Spei- impuls den Schalter 36 einschalten kann,
chers 2 größer oder kleiner als die halbe Kapazität Die Schalter V und 36 werden dann durch den des Speichers 2 ist und ob er größer oder kleiner ist 30 nächsten Schiebeimpuls eingeschaltet, und der Ausais ein vorgegebener Wert, bei dem der Rechenvor- gang des Schalters 36 öffnet Sperre 41 und schließt gang beendet werden soll. Einzelheiten dieser Detek- Sperre 42. Der Ausgang des Schalters V wird an die toren sind in den Fig. 3 A, 3 B und 3 C dargestellt. Leitungen C14, C18 und C 22 angelegt und, wenn De-

Wie erwähnt, ist der Zyklus der Stufe V in zwei tektor 31 feststellt, daß der Inhalt des Speichers 1 po-Teile geteilt, und dies wird erreicht durch einen 35 sitiv ist, an die Leitung C19 über Sperre 43. Der Schalter 36, welcher Verschiebeimpulse erhält und Inhalt des Speichers 2 kann dann durch den Haieingeschaltet wird durch denjenigen Impuls, der auch bierer 8 gelangen und wieder in Speicher 2 zurückzuni Verschieben des »Ein«-Zustandes vom Schal- geführt werden und auch, wenn Sperre 19 geöffnet ist, ter IV zum Schalter V verwendet wird, wenn Sperre durch den (unwirksamen) Komplementrechner 6 und 37 durch den Ausgang des Schalters IV geöffnet wird. 40 Addierer 5 gelangen, wenn der Inhalt des Speichers 4

Wenn ein Signal »Beginn der Rechnung« auf Lei- durch den Addierer hindurchgeführt ist. Der folgende tung 06* eingeht, wird die Sperre 38 in der Ausgangs- Schiebeimpuls schaltet Schalter 36 ab, und der entleitung des Schalters I geöffnet. Wenn in diesem sprechende Ausgangsimpuls schließt Sperre 41 und Augenblick der Wert im Speicher 1 den halben Wert öffnet Sperre 42, so daß der Ausgang des Schalters V im Speicher 4 übersteigt, wird dies durch Detektor 31 45 nun an Leitungen CIl, C17, C20 und C9 liegt und festgestellt. Der Ausgang des Detektors 31 wird an auch, abhängig davon, ob Detektor 32 einen positiven Sperren 26 und 28 angelegt, welche durch den Aus- oder negativen Eingangswert in Speicher 1 feststellt, gang des Detektors 33 gesteuert sind. Detektor 33 an Leitung C 6. Der Inhalt des Speichers 3 kann daher stellt fest, wann der Inhalt des Speichers 2 die halbe durch die Speicherschleife umlaufen und zu dem InKapazität dieses Speichers übersteigt. Wenn nun der 50 halt des Speichers 1 addiert oder von ihm subtrahiert Wert im Speicher 2 größer ist als dessen halbe Kapa- werden, wenn dieser durch den Verdoppler 7 hinzität, öffnet Sperre 26, und der Ausgang des Detektors durchgeführt ist.

31 gelangt zur Leitung W₃ so daß ein Warnsignal er- In beiden Teilen des Zyklus öffnet der Ausgang des

scheint, welches angibt, daß die gestellte Aufgabe nicht Schalters V die Sperren 45 und 46, und wenn durch

gelöst werden kann; durch einen Inverter 27 wird dabei 55 Detektor 30 festgestellt wird, daß der Inhalt des

Sperre 28 geschlossen. Wenn der Wert im Speicher 2 Speichers 1 Null ist, oder wenn durch Detektor 34

nicht höher ist als die halbe Kapazität, öffnet Sperre festgestellt wird, daß der Inhalt des Speichers 2 unter

28 und Sperre 26 schließt, so daß der Ausgang des einem vorgegebenen Wert liegt, wird ein Potential

Detektors 31 über Sperre 28 die Sperre 39 öffnet. von einem dieser Detektoren eingeschaltet, und dieses

Wenn Sperre 39 geöffnet ist, kann der Ausgang des 60 über die Sperre 45 zur Öffnung der Sperre 40 einge-

Schalters I Sperre 40 öffnen, so daß der nächste setzt. Der nächste Schiebeimpuls schaltet dann den

Schiebeimpuls aus der Einrichtung 29 eingehen kann Schalter V aus und gelangt durch eine Sperre 46, um

und den »Ein«-Zustand von Schalter I zum Schalter II einen Impuls »Rechnung beendet« zu erzeugen, der

fortschaltet. in bekannter Weise anzeigt, daß der Rechenvorgang

Wenn dagegen die Sperre 39 nicht auf diese Weise 65 wie vorgesehen ausgeführt ist.

öffnet, kann der Ausgang des Schalters I, der auch an Die Detektoren 32 und 33 arbeiten in gleicher

Leitungen C12, C16, C19 und C21 angelegt ist und Weise; Detektor 32 ist in Fig. 3 A dargestellt In

Sperren 12, 16, 19 und 21 (Fig. 1) öffnet, den Inhalt dieser Figur sei ein Schieber 47 so ausgebildet, daß er

des Speichers 1 durch den Verdoppler 7 und wieder in durch die Schiebeimpulse aus der Steuereinrichtung

den Speicher 1 zurückführen und ermöglicht, daß der 70 29 (Fig. 2) ausgeschaltet werden kann, und er auch

ίο

ausgeschaltet werden kann durch einen der Impulse des kleinen Zyklus auf Leitung TP, wenn die Sperre 48 geöffnet wird durch ein Potential von einer der Schlüsselkomponentenleitungen des Speichers, mit dem der Detektor verbunden ist. Wenn also bei Detektor 32 ein negativer Rest im Speicher 1 in komplementärer Form vorliegt, wird die höchste Stellenziffer »Neun« sein, und in diesem Fall wird ein Potential an Sperre 48 angelegt, wenn der letzte Impuls desi kleinen Zyklus eingeht und Schalter 47 eingeschaltet wird. Schalter 47 gibt ein entsprechendes Ausgangssignal beim Auftreten eines negativen Impulses in Speicher 1.

Wenn angenommen wird, daß die maximale Kapazität eines Speichers eine höchste Stellenziffer »Eins« bedingt und Ziffern »Neun« verbleiben, so ist die halbe Höchstkapazität des Speichers überschritten durch jede Zahl, bei der »Eins« in der höchsten Stellenstufe des Speichers auftritt. Wenn dann bei einem Detektor der beschriebenen Art die Sperre 47 so ausgelegt ist, daß sie ein Potential von der »Eins«- Komponentenleitung des Speichers erhält, wird er entsprechend Detektor 33 arbeiten und anzeigen, wann der Inhalt des Speichers 2 die halbe Speicherkapazität übersteigt.

In dem in Fig. 3 B dargestellten Detektor 34 ist die Sperre 47 so ausgelegt, daß sie durch ein Potential auf einer der vier Schlüsselkomponentenleitungen des Speichers 2 geöffnet wird, um eine Anzahl von Impulsen des kleinen Zyklus auf Leitung TP zum Abschalten des Schalters 48 durchzulassen. Der Schalter 48 wird durch Schiebeimpulse aus der Einrichtung 29 (Fig. 2) eingeschaltet, und sein Schaltausgang zeigt am Ende eines kleinen Zyklus an, daß der Speicher leer ist. Bei Anwendung der Impulse des kleinen Zyklus entsprechend einem vorgegebenen Stellenwert und höherer Stellenwerte wird der Detektor eine Anzeige liefern, wenn der Inhalt des Speichers unter den vorgegebenen Stellenwert herabgesetzt ist. Wenn an Stelle einer Impulsreihe ein Steuerimpuls verwendet wird, der während des ganzen kleinen Zyklus fortdauert, kann dieser Detektor eingesetzt werden, um anzuzeigen, wann der Inhalt eines Speichers gleich Null ist. Detektor 30 ist in dieser Art ausgebildet.

Der in Fig. 3 C dargestellte Detektor 31 enthält vier Sperren 50, 51., 52 und 53, an die Potentiale der vier Schlüsselkomponentenleitungen 4(1), 4(2), 4(4) und 4 (8) des Speichers 4 angelegt werden. Sperre 53 wird durch ein Potential der Leitung 1 (8) des Speichers 1 gesteuert; Sperre 52 wird gemeinsam durch Potentiale dieser Leitung und auch der Leitung 1 (4) gesteuert; Sperre 51 wird gesteuert durch Potentiale von den Leitungen 1 (8), 1(4) und 1(2); Sperre 50 wird durch die Potentiale aller vier Leitungen gesteuert. Die Steuerpotentiale werden eingeführt in Kathodenverstärker 54 bis 57, Trenndioden 58 bis 67 und Inverter 68 bis 71. Die Ausgänge der vier Sperren 50 bis 53 steuern zwei weitere Sperren 72 und 73 in den Ein- und Ausschaltleitungen eines Schalters 49, und sie sind mit einem Inverter 74 derart verbunden, daß die eine geschlossen ist, wenn die andere öffnet. Ein Steuerimpuls wird an beiden Sperren über Leitungen CP angelegt, und Sperre 73 wird ferner gesteuert durch die Potentiale auf allen vier Leitungen des Speichers 1.

Wenn der höchststellige Tail einer Ziffer im Speicher 4 größer ist als der höchststellige Teil der entsprechenden Ziffer in Speicher 1, wird der Schalter 49 abgeschaltet. Wenn jedoch der höchststellige Teil einer Ziffer im Speicher 1 gleich ist oder größer als der höchststellige Teil der entsprechenden Ziffer in Speicher 4, wird der Schalter eingeschaltet.

Da die Ziffern der beiden Speicher in aufsteigender Folge der Stellen verglichen werden, hängt der Endzustand des Schalters 49 nur von den höchststelligen Ziffern in den Speichern 4 und 1 ab, so daß beim Einschalten des Schalters am Ende eines kleinen Zyklus der Inhalt des Speichers 2 größer ist als der halbe Inhalt des Speichers 4 und der Ausgang des Schalters dies anzeigt.

Die übrigen Einzelheiten der beschriebenen Vorrichtungen können in bekannter Weise ausgebildet sein.

Rechenbeispiel der erfindungsgemäßen Rechenmaschine

Rechenaufgabe:

A -B

; wobei A=4, 5=22, C=3 ist.

Rech-	Speicher 1	Speicher 2	Speicher 3	Speicher 4	0	Rechenvorgang	. Stufe I	■
nungs- sdiritt	0	0	0	0	Anfangszustand
0	3	0	0	0	Einführung des Divisors
1	3	4	0	22	Einführung des Multiplikanden
2	3	4	0	22	Einführung des Dividenden
3	6	8	0		Erste Prüfung der Speicher 1 und 4;
4					Divisor ist nicht größer als der halbe
					Dividend; Verdopplung der Speicher
				22	inhalte 1 und 2.
	12	16	0	22	desgl.
5	24	32	0		desgl.
6

Divisor überschreitet halben Dividenden; Steuerung schaltet auf Stufe II um

24	32	24
2	32	24
-2	32	24

22

22

Einführung des Wertes aus Speicher 1
in den Speicher 3

Subtraktion des Speichers 3 vom Speicher 4 und Einführung des Restes in
Speicher 1

Speicher 4 auf Null bringen

Stufe II

Stufe III

Stufe IV

109 529/354

	Speicher 1	11	InIn	Speicher 3	1 101 8	18	12	Fortsetzung	Rechenvorgang	. Stufe V
	-2 + 20		"to "to cn Cn	24 24			Speicher 4	Halbierung des Speichers 2; Addition des Speichers 3 zum doppelten Wert des Speichers I1 Einführung des Restes in Speicher 1
	+20 + 16	Speicher 2	,125	24 24	"] Negatives 0 I Vorzeichen 0 Γ des Spei- J chers 1	Addition des Speichers 2 in Speicher 4; Halbierung des Speichers 2 und Ein führung in Speicher 2, Subtraktion Speicher 3 vom Speicher 1 und Ein führung des Restes in den Speicher 1
Rech nungs- schritt	+ 16	16 16	,125	24	ι Positives 16 I Vorzeichen 16 I des Spei- J chers 1	Wie für Schritt 11
1OA 1OB	+8 -8	8 8	,0625 ,0625	24 . 24	24 Positives Vorzeichen des Spei chers 1	Wie Schritt 11
ΠΑ HB	-8 +8	4	,03125 ,03125	' 24 24	Ί Positives 28 I Vorzeichen 28 [ inRegi- J sterl	Wie Schritt 10
12A	+8 -8	2 2		24 24	"ι Negatives 28 I Vorzeichen 28 [ inRegi- J sterl	Wie Schritt 11
13 A 13B	-8 +8	1 1		24 24	1 Positives 29 I Vorzeichen 29 f inRegi- J sterl	Wie Schritt 10
14A 14B	+8		24	"ι Negatives 29 I Vorzeichen 29 [ inRegi- J sterl	Wie Schritt 11
15A 15B	Q	24	29,25 Positives Vorzeichen in Regi ster 1	Wie Schritt 11
16A 16 B	-8 +8	24 24	29,25 Positives Vorzeichen in Regi ster 1
17A	+8 -8	24 24	"] Negatives 29,25 I Vorzeichen 29,25 f inRegi- J sterl	Wie Schritt 10
17 B		^i Positives 29,3125 Vorzeichen 29,3125 f in Regi ster 1	Wie Schritt 11
18A 18B
19A 19B

Bemerkung:

Bei der Stufe V wird zu Beginn jedes Rechnungsschrittes das Vorzeichen des Speichers 1 überprüft, und diese Prüfung steuert die Teile A und B des Rechnungsschrittes.

"Wenn das Vorzeichen des Speichers 1 positiv ist:
Teil A:

Ablesung des Wertes aus dem Speicher 2 (Multiplikandenspeicher) zur Addition mit dem Wert im Speicher 4 (Teilresultat) und Einführung der Summe in den Speicher 4 und gleichzeitig Durchleitung des Multiplikanden durch die Halbierungsvorrichtung 8 und Einführung des halbierten Wertes in den Speicher 2.

Teil B:

Subtraktion des Wertes aus dem Speicher 3 (Divisor) von dem verdoppelten Wert des Speichers (Rest) und Einführung der Differenz in den Speicher 1.

Wenn das Vorzeichen des Speichers 1 negativ ist: Teil A:

Durchleitung des Multiplikanden in die Halbierungseinrichtung 8 und Einführung des halbierten Wertes in den Speicher 2.

Teil B:

Addition des Wertes aus dem Speicher 3 (Divisor) zu dem doppelten Wert des Speichers 1 (Rest) und Einführung der Differenz in den Speicher 1,

Claims (8)

Patentansprüche:

1. Rechenmaschine zur Berechnung eines Aus- A-B

druckes-

wobei der Divisor C wenigstens

halb so groß ist wie der Dividend B, die nach der Methode der Halbierung und Verdopplung arbeitet und bei der die Multiplikation und Division gleichzeitig erfolgt, gekennzeichnet durch eine Vorrichtung (5, 6) zum Bilden der Differenz zweier Werte mit Addition oder Subtraktion, eine Verdopplungsvorrichtung (7), eine Halbierungsvorrichtung (8), eine Vorrichtung zum Einführen des Ergebnisses der Halbierungsvorrichtung in einem Resultatspeicher (4), wenn das Ergebnis der genannten Differenzvorrichtung positiv ist, wobei diese Vorrichtungen so angeordnet sind, daß in jeder von mehreren aufeinanderfolgenden Rechenoperationen die erstgenannte Vorrichtung (5_} 6) die Differenz des Divisors (C) und des Dividenden (B) bzw. des verdoppelten Restwertes der vor- ao hergehenden Differenz bildet, die Verdopplungsvorrichtung (7) den Restwert verdoppelt und die Halbierungsvorrichtung (8) den Multiplikator (A) halbiert.

2. Rechenmaschine nach Anspruch 1, dadurch as gekennzeichnet, daß die Speicher (I, 2, 3, 4) die Verdopplungsvorrichtung (7) und Halbierungsvorrichtung (8) und die Vorrichtung (5., 6) zur Addition oder Subtraktion durch ein Schieberegister (I bis V in Fig. 2) gesteuert werden, das eine Stufe für jeden der verschiedenen Verfahrensschritte des Rechenvorganges aufweist, und Stufe um Stufe durch Impulse einer Hauptsteuereinrichtung (29) gesteuert wird.

3. Rechenmaschine nach Anspruch 1 oder 2, gekennzeichnet durch eine Einrichtung (33), die anspricht, wenn im Dividendspeicher (2) ein Wert erhalten ist, der einen vorgegebenen Wert überschreitet und ein Warnsignal gibt und/oder die Maschine stillsetzt.

4. Rechenmaschine nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Vergleichs-

einrichtung (Fig. 3 A bis 3 C) zum Vergleichen der Werte in den Divisor- und Multiplikationsfaktorspeichern (1, 4), die die Einführung von Impulsen in das Schieberegister (I bis V) steuert.

5. Rechenmaschine nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Prüfeinrichtung zur Feststellung, wann der in dem Dividendspeicher (2) enthaltene Wert auf oder unter einen vorgegebenen Wert herabgesetzt ist und die die Beendigung des Rechenvorganges einleiten kann.

6. Rechenmaschine nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speicher (1, 2, 3, 4) mehrere Schieberegister aufweisen, deren Zahl gleich der verwendeten Schlüsselelemente ist.

7. Rechenmaschine nach Anspruch 6, dadurch gekennzeichnet, daß die Verdoppler (7) und Halbierer (8) Umlaufwege zwischen den Ausgängen und Eingängen der Schieberegister eines Speichers (1, 2) aufweisen und in diesen Wegen Einrichtungen zum Übertragen von Signalen in jeden Weg zu dem Weg oder den Wegen der nächstniedrigen bzw. nächsthöheren Schlüsselstelle vorgesehen sind.

8. Rechenmaschine nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Addier-Subtrahierer (5, 6) eine Addiereinrichtung (5) aufweist, die zwei Eingänge hat und in Reihe mit einem der Eingänge ein selektiv arbeitender Komplementwertrechner (6) eingeschaltet ist.

40 In Betracht gezogene Druckschriften:
Deutsche Patentschrift Nr. 922 085;
britische Patentschrift Nr. 662 767;
»Electronic Engineering«, Bd. 27, Nr. 327, S. 212 bis 217;

»Arithmetic Operations in Digital Computers«, Februar 1955, D. van Nostrand Comp. Inc., S. 209 bis 285, 331 bis 337.

In Betracht gezogene ältere Patente:
Deutsches Patent Nr. 1 021 189.

Hierzu 1 Blatt Zeichnungen

© 109-52W354 2.61