DE2142636B2 - Rechenwerk für die Durchführung digitaler Multiplikationen - Google Patents
Rechenwerk für die Durchführung digitaler MultiplikationenInfo
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Description
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet
Durch die parallele Eingabe der Multiplikanden sind alle Verarbeitungsstufen des Rechners gleichzeitig
betriebsbereit Die in einfacher Weise erhaltenen > Teilergebnisse jeder Verarbeitungsstufe gelangen parallel
zu den festverdrahteten Eingängen der Addierer, wobei wegen der festen Verdrahtung der Aufwand und
die Zeit für zusätzliche Steuervorgänge entfallen kann. Ebenso einfach und schnell wird aus den Zwischensummen
durch Aufaddieren das Endergebnis gefunden.
Ausführunsbeispiele der Erfindung sind nachfolgend anhand von Zeichnungen näher erläutert. Es zeigt
F i g. 1 im Blockschaltbild den Aufbau eines Rechenwerkes
nach der Erfindung, F i g. 2 ein Beispiel einer digitalen Muktiplikation,
F i g. 3 im Blockschaltbild ein Rechenwerk nach der Erfindung, welches durch zusätzliche Pufferspeicher
ergänzt ist
Bei dem Rechenwerk nach Fig. 1 ist angenommen,
daß als Multiplikand eine dreistellige und als Multiplikator eine sechsstellige Binärzahl vorliegt, wobei diese
Einschränkung nur zur Vereinfachung der Darstellung dient. In der Praxis kann die Anordnung selbstverständlich
für jede beliebige Kombination von Multiplikand >">
und Multiplikator ausgelegt werden. Der Muktiplikand bestehe aus den binären Elementen X2 x\ xo und sei in
einem Multiplikandenregister bzw. -speicher XR gespeichert. Der Multiplikator bestehe aus den binären
Elementen y$ y4 y3 y2 y\ yo und sei im Multiplikatorregi- κι
ster YR gespeichert. Der Multiplikand wird über ein Leitungssystem im Vielfach parallel an die verschiedenen
Verarbeitungsstufen Vl, V 2, V 3 geliefert, wobei für einen n-stelligen Multiplikator mindestens "/2
Verarbeitungsstufen erforderlich sind, sofern η eine r> gerade Zahl ist bzw. wenn η eine ungerade Zahl ist
Y Verarbeitungsstufen. Diese Verarbeitungsstufen
enthalten jeweils zwei Reihen von UND-Gliedern, welche mit US bis L/0 bezeichnet sind. An den einen
Eingang der UND-Glieder jeder Reihe L/5 bis UO werden jeweils die Werte von X2 χι und Xo parallel
angelegt und zwar derart, daß das erste UND-Glied mit X2, das zweite UND-Glied mit Art und das dritte
UND-Glied jeder Reihe mit Xo beaufschlagt wird. ·τ>
Der Multiplikator, welcher im Speicher YR gespeichert ist, wird in paarweise aufeinanderfolgende
Teilmultiplikatoren zerlegt, was für das angegebene Beispiel folgende Teilmultiplikatoren ergibt: ys y*; yj yr,
y\ yo· Der Teilmultiplikator ys y^ wird an die Verarbeitungsstufe
Vl, der Teilmultiplikator yi yi an die
Verarbeitungsstufe V2 und der Teilmultiplikator y\ yo
an die Verarbeitungsstufe V3 angelegt. Dabei wird bei der Verarbeitungsstufe Vl der Wert von /5 an den
zweiten Eingang der Verknüpfungsglieder der UND- « Gliederreihe L/5 und der Wert von y» an den zweiten
Eingang der Verknüpfungsglieder der UND-Gliederreihe L/4 angelegt. Entsprechend ist der Wert von yi an
den zweiten Eingang der Verknüpfungsglieder der UND-Gliederreihe U3, der Wert von yi an den zweiten t>o
Eingang der Verknüpfungsglieder der UND-Gliederreihe U 2, der Wert von y\ an den zweiten Eingang der
Verknüpfungsglieder der UND-Gliederreihe L/l und der Wert von yo an den zweiten Eingang der
Verknüpfungsglieder der UND-Gliederreihe L/0 ange- b5
legt. An den Ausgängen der Verknüpfungsglieder der einzelnen UND-Gliederreihen L/5 bis L/0 ergibt sich,
wenn einer der Werte ys bis yo gleich 0 ist, der Wert 0
und bei denjenigewn Werten von ys bis yo, welche 1 sind,
der gleiche Wert wie derjenige, welcher an dem entsprechenden, mit *2, *i oder x0 beaufschlagten
Eingang der UND-Glieder auftritt.
Zur Erläuterung der Wirkungseise ist in Fig.2 ein
Beispiel für die Werte von χ (101) bzw. y (111000)
angegeben. Daraus ist ersichtlich, daß in Fällen, in welchen der jeweilige Multiplikator y den Wert 1
aufweist, durch die Multiplikation mit dem Multiplikanden 101 jeweils sich wieder der gleiche Wert 101 ergibt,
während in Fällen, in denen der jeweilige Wert von y gleich 0 ist, auch das entsprechende Teilprodukt den
Wert 000 aufweist An den Ausgängen der Verarbeitungsstufen Vl, V2 und V3 stehen somit Teilprodukte
der in F i g. 2 dargestellten Form zur Verfügung, welche nunmehr zu Zwischensummen 2 1 Σ 2 Σ 3 zusammengefaßt
werden, wobei die Stellenwerte der Teilprodukte beachtet werden müssen. In allen Fällen ist aber das am
Ausgang der UND-Gliederreihe L/l sich ergebende Teilprodukt gegenüber dem am Ausgang der UND-Gliederreihe
L/0 auftretenden Teilprodukt um eine Stelle nach rechts zu verschieben.
In der gleichen Weise wie bei dem Addierer S1
beschrieben, werden auch die Ergebnisse der Muktiplikation bei den Verarbeitungsstufen V2 und V3 den
nachgeschalieten Addierern 52 bzw. S3 zugeführt und
dort die Summen £ 2 bzw. X 3 gebildet. Die
Zusammenführung der Zwischensumme £ ' ur|d 2 2
erfolgt in einem weiteren Addierer 512, welcher ebenfalls hinsichtlich seiner Eingangsschaltungen fest
verdrahtet ist. Gegenüber den Addierern 51 bis 53 besteht hier jedoch der Unterschied, daß der Stellenwert
der Zwischensumme X 2 um zwei Stellen gegenüber dem Stellenwert der Zwischensumme £ '
nach rechts verschoben ist.
Das Ergebnis £ '2, welches am Ausgang des
Addierers 512 vorhanden ist, wird einem weiteren Addierer 5123 zugeführt, in den gleichzeitig auch das
Teilergebnis £ 3 des Addierers 53 eingegeben wird.
Bei diesem Addierer 5123 ist der Stellenwert der von
der Verarbeitungsstufe V3 kommenden Zwischensumme um weitere zwei Stellen, also insgesamt vier Stellen
nach rechts verschoben. Am Ausgang des Addierers 5123 steht das gewünschte Ergebnis zur Verfügung,
wobei die Stellenwerte des Ausführungsbeispiels nach F i g. 2 eingetragen sind. Dabei tritt an der ersten Stelle
links ein Übertrag auf, welcher durch eine gestrichelte Linie angedeutet ist.
Da die jeweiligen Stellenverschiebungen bei allen Eingängen der Addierer vorbekannt sind, können diese
Anschlüsse fest verdrahtet werden. Durch die feste Verdrahtung sowohl der Verarbeitungsstufen Vl bis
V3 als auch der Summierstufen 5 2 bis 53 sowie 512 und 5123 läßt sich ohne großen Aufwand an Schalt- und
Steuereinrichtungen in einfacher Weise ein sehr schnell und außerdem sicher und zuverlässig arbeitendes
Multiplizierwerk aufbauen. Für die Addierer 51 bis 5123 kann zweckmäßig ein arithmetischer Baustein,
z.B. die unter der Typenbezeichnung SN 74181 bekannte arithmetische 4-Bit-Einheit, verwendet werden.
In manchen Fällen kann es zweckmäßig sein, die Reci.engeschwindigkeit eines Multiplizierwerkes nach
F i g. 1 zusätzlich zu erhöhen. Hierzu ist der Einsatz von Pufferspeichern vorteilhaft, weiche bei der Ausführungsform
nach Fig.3 mit PO bis P6 bezeichnet sind.
Der übrige Aufbau des Rechenwerkes entspricht vollständig der Anordnung nach Fig. 1, weshalb auch
die entsprechenden Bezeichnungen übernommen worden sind und die Funktion der dort beschriebenen
Elemente hier nicht mehr erläutert wird. Die dick ausgezogenen Linien sollen andeuten, daß eine entsprechende
Vielfachverdrahtung zur parallelen Übertra- r,
gung der einzelnen Größen vorzusehen ist. Die aus dem Multiplikatorregister YR entnommenen Teilmultiplikatoren
/5 y*; yz yi\ y\ .Vo werden durch einen ersten
Arbeitstakt eines zentralen Taktgebers T an die entsprechenden Eingänge der Verarbeitungsstufen Vl in
bis V3 gelegt. Zugleich wird aus dem Multiplikandenregister XR der Multiplikand xm in den Eingangsteil des
Pufferspeichers PO eingegeben. Im nächsten Arbeitstakt wird Xn, in den Ausgangsteil des Pufferspeichers PO
übertragen und damit der Eingangsteil des Pufferspei- r>
chers PO wieder betriebsbereit gemacht für die Einspeicherung eines neuen Multiplikanden xm Gleichzeitig
wird vom Ausgangsteil des Pufferspeichers PO aus der Multiplikand parallel im Vielfach den Verarbeitungsstufen
Vl bis V 3 zugeführt, dort mit den _'o entsprechenden Werten der Teilmultiplikatoren multipliziert,
in den Addierern 51 bis 53 zu Zwischensummen zusammengefaßt und an die Eingangsteile der
Pufferspeicher Pl bis P3 übertragen. Nach Abschluß dieser Arbeitsgänge werden durch den nächsten _'·>
Steuerimpuls des Taktgebers T die erhaltenen Zwischensummen in die Ausgangsteile der Pufferspeicher
Pl bis P3 übernommen und zugleich die Einspeicherung des neuen Multiplikanden xm in die Verarbeitungsstufen
Vl bis V3 zugelassen, die dann dort mit einem jo
neuen Multiplikator ymoder dem früheren Multiplikator
y„ multipliziert werden, wobei die Ergebnisse in den
mittleren freien Eingangsteil der Pufferspeicher Pl bis
P3 aufgenommen werden können. Nach einem weiteren Takt des Taktgebers Γ wird im Addierer 512 r>
die Bildung der Zwischensummen £ 1 uncl Σ 2
vorgenommen und das Ergebnis den Pufferspeicher! P4 und P5 zugeführt. Auf einen weiteren Steuerimpul
vom Taktgeber Thin gelangt das so erhaltene Ergebni 2 12 in die Ausgangsteile der Puffer P4 und P5. Dami
sind die Pufferspeicher Pl bis P3 eingangsseitig fre und können das Ergebnis der in den Verarbeitungsstu
fen Vl bis V3 vorgenommenen zweiten Multiplikatioi
aufnehmen. Durch einen weiteren Arbeitstakt wird da Ergebnis vom Eingang der Pufferspeicher P4 und P5 ii
deren Ausgang umgespeichert. Da die zweite Multipli kation mittlerweile die Verarbeitungsstufen Vl bis V;
und die Addierstufen S1 bis S3 durchlaufen haben, kam
mit dem nächsten Arbeitstakt über den Pufferspeiche PO ein neuer Multiplikand in die Verarbeitungsstufer
V1 bis V3 eingespeichert, gleichzeitig das Ergebnis dei
zweiten Multiplikation dem Addierer 512 durcl Umspeicherung vom Eingang in den Ausgang dei
Pufferspeicher Pl und P2 zugeführt und das Ergebni: im Ausgang des Pufferspeichers P3 in den Eingang de;
Pufferspeichers P5 übernommen werden, währenc ebenfalls gleichzeitig vom Ausgang der Pufferspeichel
P4 und P5 das Ergebnis der ersten Multiplikation ir den Addierer S123 übernommen wird. Beim nächster
Arbeitstakt gelangt das Ergebnis der ersten Multiplika tion in den Pufferspeicher P6, während die übriger
Pufferspeicher ebenfalls um eine Stufe weiter geschalte werden.
Die Erfindung ist mit besonderem Vorteil für die Multiplikationseinrichtungen digitaler Filter, insbeson
dere der Radargeräte, anwendbar. Neben einerr schnellen Wechsel der Faktoren, z. B. für adaptive Filter
ist dort ein rascher Ablauf des Multiplikationsvorgang! erforderlich. Je kürzer die hierfür vorgesehene Zeit ist
desto größer kann z. B. die Stellenzahl bei festei Übertragungszeit gewählt werden und desto kleinei
wird das sogenannte Quantisierungsrauschen.
3 Blatt Zeichnungen
Claims (5)
1. Rechenwerk für die Durchführung von Multiplikationen eines in Binärform vorliegenden Multiplikators
und eines ebenfalls in Binärform vorliegenden Multiplikanden, wobei der Multiplikator in jeweils
paarweise aufeinanderfolgende zweistellige Teilmultiplikatoren zerlegt ist, deren beide Werte in
jeweils einer Teil-Multiplikationseinrichtung mit dem Multiplikanden in Form von Teilprodukten
multipliziert werden und aus dem Ergebnis Zwischensummen gebildet werden, die aufaddiert das
gewünschte Ergebnis der Multiplikation liefern, dadurch gekennzeichnet, daß der Multiplikand
(x2 *1 *o) parallel in eine Anzahl von
Verarbeitungsstufen (Vi, V2, V3) eingegeben ist,
an welche jeweils die beiden Stellen von den zweistelligen Teilmultiplikatoren (y5 y*; yi yi; y\ yo)
angelegt sind, daß je Verarbeitungsstufe (Vi, V2,
V3) zwei UND-Glieder-Reihen (UO bis US) mit jeweils einer der Anzahl der Multiplikandenstellen
entsprechenden Anzahl von UND-Gliedern mit je zwei Eingängen je Verknüpfungsglied vorgesehen
sind, wobei ein Eingang jeweils mit einer Stelle des Multiplikanden (z. B. X2) verbunden ist und der
zweite Eingang jedes UND-Gliedes der ersten UND-Glieder-Reihe mit der ersten Stelle und der
zweite Eingang jedes UND-Gliedes der zweiten UN D-Glieder-Reihe und der zweiten Stelle des
paarweise anliegenden Teilmultiplikators (z. B. ys)
verbunden ist, daß die UND-Glieder (UO bis US) bei der Wertigkeit »0« den jeweiligen Multiplikanden
in allen Stellen zu »0« machen und bei der Wertigkeit »1« den gesamten Multiplikanden
unverändert lassen, daß die beiden Teilergebnisse jeder Verarbeitungsstufe als Eingangsdaten jeweils
einem Addierer (Si, 52, 53) zugeführt werden, dessen Eingänge derart parallel fest verdrahtet sind,
daß die beiden Teilergebnisse in der zugehörigen Verschiebung von einem Stellenwert eingegeben
werden und daß die aus den Teilergebnissen so gebildeten Zwischensummen der verschiedenen
Verarbeitungsstufen aufaddiert werden.
2. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß bei n-stelligen Multiplikatoren
bei geradzahligem η jeweils "Ii und bei ungeradzahligem
η jeweils π+'Λ Verarbeitungsstufen (Vi bis
V3) vorgesehen sind.
3. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum
Aufaddieren der Zwischensummen die Ergebnisse jeweils aufeinanderfolgender Verarbeitungsstufen
(Vi bis V3) fest verdrahtet mit weiteren Addierstufen
(2 12, 2 123) verbunden sind und mit einer
festen Verschiebung um jeweils zwei Stellenwerte je weitere Verarbeitungsstufe (V2, V3) zusammengeführt
sind.
4. Rechenwerk nach einem der vorhergehender. Ansprüche, dadurch gekennzeichnet, daß zwischen
den einzelnen Stufen des Rechenwerkes Pufferspeicher (PO bis P6) eingeschaltet sind, die von einem
zentralen Taktgeber aus angesteuert werden.
5. Rechenwerk nach Anspruch 4, dadurch gekennzeichnet, daß ein erster Pufferspeicher (PO)
vor dem Eingang der Verarbeitungsstufen (Vi bis V 3) vorgesehen ist, daß nach den auf die
Verarbeitungsstufen folgenden Summierstufen (Si,
52,53) je ein weiterer Pufferspeicher (Pi, P2, P3)
vorgesehen ist und daß nach jeder weiteren Addierstufe (S 12,5123) ebenfalls ein Pufferspeicher
(P\, P5; P6) eingeschaltet ist.
ι ο
ι >
Die Erfindung bezieht sich auf ein Rechenwerk für die Durchführung von Multiplikationen eines in Binärform
vorliegenden Multiplikators und eines ebenfalls in Binärform vorliegenden Multiplikanden, wobei der
Multiplikator in jeweils paarweise aufeinanderfolgende zweistellige Teilmultiplikatoren zerlegt ist, deren beide
Werte in jeweils einer Teil-Multiplikationseinrichtung mit dem Multiplikanden in Form von Teilprodukten
multipliziert werden und aus dem Ergebnis Zwischensummen gebildet werden, die aufaddiert das gewünschte
Ergebnis der Multiplikation liefern.
Aus »IBM Technical Disclosure Bulletin«, Vol. 13, Nr. 8, Januar 1971, Seiten 2406 bis 2407, ist ein
Rechenwerk bekannt, bei dem der Multiplikand und der Muktipiikator in je einem eigenen Register enthalten
sind. Die Ausgänge der einzelnen Registerstellen sind im Vielfach zu jeweils einer Reihe von UND-Gliedern
geführt. Die Ausgänge von jeweils drei UND-Gliedern sind mit Zwischenspeichern verbunden, die ihrerseits
ausgangsseitig mit weiteren Zwischenspeichern und einem großen gemeinsamen Addierwerk verbunden
sind.
Aus dem Buch von Speiser, »Digitale Rechenanlagen«,
1965, Seiten 191 bis 193, ist ein Multiplizierwerk bekannt, bei dem vorbereitete Vielfache des Multiplikanden
in der Art von Einmaleins-Tafeln (Seite 191) verarbeitet werden. Bei dem Ausführungsbeispiel nach
Seite 193, Abb. 186 sind mehrere 3-Bit-Produktspeicher verwendet, von denen je drei mit jeweils einem
Addierwerk verbunden sind, die ihrerseits ausgangsseitig mit weiteren Addierwerken und einem Summen- und
Übertragungsregister in Verbindung stehen.
Aus der USA-Patentschrift 30 69 085 ist eine digital arbeitende Multipliziereinrichtung bekannt, bei welcher
der Multiplikator in paarweise aufeinanderfolgende Teilmultiplikatoren zerlegt ist. Diese Teilmultiplikatoren
können aus den Kombinationen 00, 01, 10, 11 bestehen. Mit diesen Teilmultiplikatoren können in
verschiedenen Verfahrensschritten Zwischenergebnisse gebildet werden, welche in bestimmter Weise aufaddiert
das gewünschte Ergebnis der Multiplikation ergeben. Das bekannte Rechenwerk erfordert für die Durchführung
der Rechenvorgänge einen sehr großen Aufwand an Steuerungs- und Speichereinrichtungen, was einerseits
wegen der damit verbundenen Kosten und andererseits wegen der Vergrößerung der Verarbeitungszeit
unerwünscht ist.
Eine ähnliche Anordnung ist in der deutschen Auslegeschrift 12 02 542 beschrieben. Auch hier ist der
Aufwand für das Rechenwerk sehr hoch und es sind komplizierte Steuerungseinrichtungen notwendig.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Rechenwerk zu schaffen, welches
einfacher aufgebaut ist und deshalb mit geringerem Aufwand eine schnelle Durchführung der einzelnen
Rechenoperationen ermöglicht. Gemäß der Erfindung, welche sich auf ein Rechenwerk der eingangs genannten
Art bezieht, wird diese Aufgabe durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712142636 DE2142636C3 (de) | 1971-08-25 | 1971-08-25 | Rechenwerk für die Durchführung digitaler Multiplikationen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712142636 DE2142636C3 (de) | 1971-08-25 | 1971-08-25 | Rechenwerk für die Durchführung digitaler Multiplikationen |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2142636A1 DE2142636A1 (de) | 1973-03-15 |
DE2142636B2 true DE2142636B2 (de) | 1978-12-07 |
DE2142636C3 DE2142636C3 (de) | 1979-08-23 |
Family
ID=5817778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19712142636 Expired DE2142636C3 (de) | 1971-08-25 | 1971-08-25 | Rechenwerk für die Durchführung digitaler Multiplikationen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2142636C3 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3636106A1 (de) * | 1985-10-23 | 1987-04-23 | Mitsubishi Electric Corp | Digitaler signalprozessor |
DE4123186A1 (de) * | 1990-07-13 | 1992-01-23 | Aisuke Katayama | Multiplikationseinrichtung vom typ fuer unterteilte produkte, die zum ausfuehren einer multiplikation numerischer werte mit vielen stellen bei hoher genauigkeit faehig ist |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES8308464A1 (es) | 1981-02-02 | 1983-06-16 | Rca Corp | Perfeccionamientos introducidos en una instalacion de tratamiento de senales de television digitales. |
KR920003908B1 (ko) * | 1987-11-19 | 1992-05-18 | 미쓰비시뎅끼 가부시끼가이샤 | 승산기(乘算器) |
-
1971
- 1971-08-25 DE DE19712142636 patent/DE2142636C3/de not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
DE2142636C3 (de) | 1979-08-23 |
DE2142636A1 (de) | 1973-03-15 |
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