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Die vorliegende Erfindung bezieht
sich allgemein auf ein Grenzabtasttesten (Boundry-Scan testing)
und insbesondere auf ein Grenzabtastesten von Schaltungsanordnungen,
die AC-gekoppelte
Netzwerke aufweisen.
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Eine weitläufig bekannte Weise zum Diagnostizieren
von Verbindungsdefekten (z. B. Kurzschlüssen und Leerläufen) bei
Schaltungsanordnungen (z. B. gedruckten Schaltungsplatinen, Mehrfachchipmodulen
und Silizium-In-Bauelement-Vorrichtungen)
verläuft über Grenzabtasttesten.
Ein Standard zum Grenzabtasttesten ist in dem IEEE-Standard 1149.1
definiert.
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Da sich die Elektronikindustrie bei
der Implementierung von wechselgekoppelten Netzwerken weiterentwickelt
hat, ist der IEEE-Standard 1149.1 veraltet geworden. Der Grund dafür ist, daß der IEEE-Standard
1149.1 zu einer Zeit entwickelt wurde, als gleichgekoppelte Netzwerke
die Norm waren. Bei einem wechselgekoppelten Netzwerk werden z.
B. Reihenkondensatoren verwendet, um Gleichstromfluß entlang
eines Signalwegs zu blockieren, wodurch nur das Passieren von Wechselsignalen
ermöglicht
wird. Ein Standard, der definiert, wie Grenzabtasttechniken an Wechselnetzwerke
angewendet werden, wird daher benötigt. Zu diesem Zweck wird eine
Arbeit betreffend den IEEE-Standard P1149.6 entwickelt – ein Entwurfstandard,
der das Grenzabtasttesten von Schaltungsanordnungen adressiert, die
wechselgekoppelte Netzwerke aufweisen.
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Es ist die Aufgabe der vorliegenden
Erfindung, eine Vorrichtung und ein Verfahren zum Erzeugen von Grenzabtast-Testvektoren, und
eine Vorrichtung und ein Verfahren zum Bewerten einer Testschaltungsanordnung
mit verbesserten Charakteristika zu schaffen.
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Diese Aufgabe wird durch eine Vorrichtung und
ein Verfahren zum Erzeugen von Grenzabtast-Testvektoren gemäß Anspruch
1 oder 6 und eine Vorrichtung und ein Verfahren zum Bewerten von Testschaltungsanordnungen
gemäß Anspruch
3 oder 9 gelöst.
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Ein Aspekt der Erfindung ist in einem
Verfahren zum Erzeugen von Grenzabtast-Testvektoren verkörpert. Das
Verfahren weist folgende Schritte auf: 1) Zuweisen unterschiedlicher
Binärsignaturen zu
allen Treibern und Hysteresetestempfängerspeichern einer Testschaltungsanordnung
und 2) Erzeugen einer Reihe von Grenzabtast-Testvektoren, wobei
jeder Testvektor entsprechende Bits der Binärsignaturen aufweist.
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Ein anderer Aspekt der Erfindung
ist in einer Vorrichtung zum Bewerten einer Testschaltungsanordnung
für Verbindungsdefekte
verkörpert.
Die Vorrichtung weist eine Anzahl von computerlesbaren Medien und
einen computerlesbaren Programmcode auf, der auf der Anzahl von
computerlesbaren Medien gespeichert ist. Der computerlesbare Programmcode
empfängt
1) einen Satz von eindeutigen Binärsignaturen, die Datensignaturen
aufweisen, die Treibern zugewiesen sind, und Initialisierungssignaturen, die
Hysteresetestempfängerspeichern
der Testschaltungsanordnung zugewiesen sind und 2) einen Satz von
Binärsignaturen,
die aus den Hysteresetestempfängerspeichern
während
des Grenzabtasttestens erfaßt
werden. Ansprechend auf diese Eingaben bewertet der Code dann die
Testschaltungsanordnung nach Verbindungsdefekten, durch Vergleichen
von jeder der erfaßten
Binärsignaturen
mit einer oder mehreren der eindeutigen Binärdaten und Initialisierungssignaturen.
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Andere Ausführungsbeispiele der Erfindung sind
ebenfalls offenbart.
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Bevorzugte Ausführungsbeispiele der Erfindung
werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen
näher erörtert. Es
zeigen:
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1 eine
exemplarische Schaltungsanordnung, die ein wechselgekoppeltes Netzwerk
aufweist;
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2 ein
exemplarisches Ausführungsbeispiel
des Testempfängers,
der in 1 gezeigt ist;
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3 ein
erstes exemplarisches Verfahren zum Erzeugen von Grenzabtast-Testvektoren;
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4 einen
exemplarischen Abschnitt einer Testschaltungsanordnung;
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5 eine
beispielhafte Reihe von Testvektoren;
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6 ein
Beispielverfahren zum Bewerten einer Testschaltungsanordnung für Verbindungsdefekte;
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7 ein
exemplarisches Ausführungsbeispiel
von Vorrichtungen zum Bewerten einer Testschaltungsanordnung für Verbindungsdefekte;
und
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8 ein
exemplarisches Ausführungsbeispiel
von Vorrichtungen zum Erzeugen von Grenzabtast-Testvektoren.
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1 stellt
eine exemplarische Schaltungsanordnung 100 dar, die ein
wechselgekoppeltes Netzwerk aufweist. Das Wechselnetzwerk koppelt
einen Treiber 106 einer ersten Vorrichtung 102 mit
einem Empfänger 108 einer
zweiten Vorrichtung 104. Die zwei Vorrichtungen 102, 104 könnten beispielsweise
integrierte Schaltungen (ICs) sein. Die Vorrichtungen 102, 104 könnten aus
verschiedenen Gründen über ein
Wechselnetzwerk gekoppelt sein, wie z. B. wegen ihrer Verwendung
von inkompatiblen Gleichsignalpegeln. In dem Fall von inkompatiblen Gleichsignalpegeln
würde der
Empfänger 108 der zweiten
Vorrichtung 104 ein Vorspannungsnetzwerk zum Zweck des
Einrichtens seines eigenen bevorzugten Betriebspunktes einlagern, üblicherweise
an dem Mittelpunkt von dessen logischem Hub.
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Die Wechselkopplung der Schaltungsanordnung 100 aus 1 weist einen Kondensator
(C) auf, der in Reihe mit dem Treiber 106 der ersten Vorrichtung 102 und
dem Empfänger 108 der
zweiten Vorrichtung 104 gekoppelt ist. Die Wechselkopplung könnte ferner
einen Abschlußwiderstand
(R) aufweisen.
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Obwohl 1 nur
eine Wechselkopplung zwischen den gezeigten Vorrichtungen 102, 104 darstellt,
wären die
zwei Vorrichtungen 102, 104 in der Praxis wahrscheinlich
durch eine Mehrzahl von Wechselkopplungen gekoppelt, und sehr wahrscheinlich
durch eine Mischung von Wechsel- und Gleich-Kopplungen.
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Da Wechselkopplungen keine Gleichspannungspegel
weiterleiten, erfährt
der Empfänger 108 bei
der zweiten Vorrichtung 104 einen kapazitiven Abfall der übertragenen
Signale, wenn die Änderungsrate
der übertragenen
Signale niedrig im Vergleich zu der Zeitkonstante (R*C) der Kopplung
ist. Signale müssen
daher mit einer Frequenz übertragen
werden, die hoch genug ist, und mit Übergängen, die häufig genug sind, um einen Signalabfall
zu verringern. Zu diesem Zweck wird die Missionsschaltungsanordnung 110 einer Übertragungsvorrichtung 102 üblicherweise
Daten auf eine solche Weise codieren, daß häufige Signalübergänge sichergestellt werden,
wodurch die Wechselkopplung für
einen Datentransfer „konditioniert" ist.
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Leider macht es die transiente Eigenschaft einer
Wechselkopplung schwierig, wenn nicht unmöglich, die Kopplung unter Verwendung
der Grenzabtastprinzipien zu testen, die in dem IEEE-Standard 1149.1
ausgeführt
sind (hierin manch mal bezeichnet als der „1149.1-Standard"). Der 1149.1-Standard betrachtet
die Übertragung
von Gleichsignalpegeln zwischen Treibern 106 und Empfängern 120.
Obwohl die Gleichsignalpegel periodisch geändert werden, besteht keine
Anforderung, daß die
Signalpegel mit einer bestimmten Frequenz geändert werden müssen. Folglich
ist die Zeit zwischen Signalpegeländerungen üblicherweise im Vergleich zu
der Zeitkonstante einer Wechselkopplung relativ lang. Die Länge der
Zeit zwischen Signalpegeländerungen
basiert auf einer Kombination von Faktoren, die folgende umfassen:
daß die
Frequenz des Grenzabtast-Testtakts (TCK) Größenordnungen langsamer ist
als eine Missionstaktfrequenz einer Vorrichtung, und einen Bedarf
zum häufigen
Unterbrechen des Testtakts zum Verarbeiten der Testsystem-Mehraufwandfunktionen.
Da Niedrigfrequenzsignale, die durch eine Wechselkopplung übertragen
werden, dazu neigen abzufallen, ist ein herkömmliches Grenzabtasttesten von
wechselgekoppelten Netzwerken bestenfalls unzuverlässig und
häufig
sogar nicht einmal praktikabel.
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Ein Standard zum Anwenden von Grenzabtasttechniken
an wechselgekoppelte Netzwerke ist dabei, entwickelt zu werden.
Der vorübergehende Entwurf
des Standards wurde als der IEEE-Standard P1149.6 identifiziert.
Der Standard berücksichtigt
die Erzeugung eines Wechselsignalverlaufs, der sich zwischen einem
Missionstreiber 106 und einem Testempfänger ausbreitet. Aufgrund der
Variabilität
von Testtaktraten und dem involvierten Betrag von Datenverschiebung
kann der Wechselsignalverlauf trotzdem von einer niedrigen Frequenz
sein. Der Signalverlauf ist jedoch derart aufgebaut, daß jedes
Testbit, das über
den Signalverlauf gesendet wird, zumindest zwei Signalverlaufflanken
aufweist – erst
wird das beabsichtigte Testbit gesendet, gefolgt durch den Komplementärwert des
Testbits, wieder gefolgt durch das beabsichtigte Testbit.
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Wie in 2 dargestellt
ist, weist der Testempfänger 120,
der durch den IEEE-Standard P1149.6 betrachtet wird, An steigende-
und Abfallende-Flanke-Detektoren 202, 204 auf,
die verwendet werden, um einen Originalsignalverlauf aus den Flanken
des Signalverlaufs „zu
rekonstruieren",
die durch eine Wechselkopplung verlaufen. Somit, obwohl Gleichpegel,
die durch einen Treiber 106 erzeugt werden, abfallen können, kann
ein „Original"-Signalverlauf noch
durch den Testempfänger 120 rekonstruiert
werden. Somit „denkt" das Grenzabtasten,
daß es
mit Pegeln testet, aber in Wahrheit überkreuzt ein Wechselsignalverlauf
eine Wechselkopplung und ein Integrator rekonstruiert den Originalsignalverlauf
aus deren Flankeninformationen.
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Detaillierter Bezug nehmend auf den
Testempfänger 120 aus 2 ist zu erkennen, daß der Empfänger 120 zwei
Optimalverstärker 202, 204 aufweist.
Der obere Optimalverstärker 202 ist
ein Ansteigende-Flanke-Detektor, der das Flip-Flop 214 „setzt", das mit „U" markiert ist. Der
untere Optimalverstärker 204 ist
ein Abfallende-Flanke-Detektor, der das „U"-Flip-Flop 214 „zurücksetzt". Somit wird ein
Wechselsignalverlauf, der bei Stift 200 in differenzierter Form
ersichtlich ist, an dem Ausgang des „U"-Flip-Flops 214 rekonstruiert
(d. h., solange der Schalter 210 in dessen „AC"-Position ist). Die
zwei Spannungsquellen (VHyst) 206, 208 liefern
eine Rauschimmunität,
die verhindert, daß ein
geringes Signalrauschen integriert wird. Das Niedrigpaßfilter (RF/CF) hält den letzten
Durchschnittswert des eingehenden Signalverlaufs so, daß die Flankendetektoren 202, 204 diesen
Wert mit dem momentanen Wert des eingehenden Signalsverlaufs vergleichen
können.
Somit, wenn eine Signalflanke an einem Stift 200 ankommt
und dann langsam abfällt,
setzt (oder setzt zurück)
die Signalflanke das „U"-Flip-Flop 214. Das „U"-Flip-Flop 214 kann
als ein „Hysterese"-Speicher (oder Hysteresetestempfängerspeicher)
betrachtet werden, insofern, daß derselbe
den Zustand des letzten gültigen
Signalpegels hält,
der durch den Testempfänger 120 empfangen
wurde – sogar
nachdem der Signalpegel abgefallen ist und vielleicht nicht mehr
existiert.
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Während
des Grenzabtasttestens müssen die
Signalpegel (d. h. Datenwerte), die in dem „U"-Flip-Flop 214 gespeichert
sind, erfaßt
und bewertet werden. Wenn das „U"-Flip-Flop 214 mit
dem Aktualisieren-Flip-Flop einer herkömmlichen Grenzabtastzelle ausgeglichen
wird, dann kann dessen Ausgang mit dem Eingang eines Erfassen-Flip-Flops
(d. h. dem „C"-Flip-Flop 212 in 2) verbunden werden. Von
dort können
Daten aus dem Testempfänger 120 verschoben
werden. Abhängig
von der Position des Erfassen-Flip-Flops 212 in einem Grenzabtastregister
können
dessen Daten durch andere Grenzabtastzellen verschoben werden (z.
B. Zelle 118 sowie andere Zellen, die mit SHIFT_OUT) verbunden
sind.
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Die Grenzabtastzelle 212, 214 weist
ferner einen Multiplexer 216 auf. Ein erster Weg durch
den Multiplexer verbindet den Ausgang des Aktualisieren-Flip-Flops 214 mit
dem Eingang des Erfassen-Flip-Flops 212. Ein zweiter Weg
durch den Multiplexer verbindet den Eingang des Erfassen-Flip-Flops 212 mit
den vorgelagerten Grenzabtastzellen, die einen Teil des zuvor genannten
Grenzabtastregisters bilden (d. h. Zellen, die mit SHIFT_IN verbunden
sind). Ein Steuerungssignal (ShiftDR) bestimmt, welcher der zwei
Wege aktiv ist. Wenn der zweite Weg aktiv ist (ShiftDR=1), können Daten,
die bei SHIFT_IN erscheinen, in das Erfassen-Flip-Flop 212 verschoben
werden, synchron zu dem Steuerungssignal ClockDR, und können dann
in das Aktualisieren-Flip-Flop 214 geladen werden (d. h.
den Hysteresetestempfängerspeicher),
synchron zu dem Steuerungssignal UpdateDR.
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Während
des Grenzabtasttestens wird der Hysteresespeicher 214 eines
Testempfängers 120 vorzugsweise
auf einen bekannten Zustand „voreingestellt" oder „initialisiert". Dies ist eine relativ
einfache Aufgabe wenn der Testempfänger 120 eine Grenzabtastzelle 212 – 216 einlagert – ein bekannter Anfangszustand
wird nur in einen Grenzabtast-Testvektor zusammengeführt, in
die Grenzabtastzelle eines Testempfängers verschoben und dann in
den Hysteresespeicher 214 des Testempfängers geladen. Das Verschieben
und Laden eines Testvektors kann über Grenzabtastinstruktionen
erreicht werden, wie z. B. PRELOAD oder EXTEST.
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Obwohl der IEEE-Standard P1149.6
den Bedarf erörtert,
Hysteresetestempfängerspeicher 214 zu
initialisieren und offenbart, daß die Initialisierung mit Hilfe
von Grenzabtast-Testvektoren durchgeführt werden kann, liefert der
Entwurfsstandard wenig Anleitung über das „Auswählen" von einem oder mehreren Anfangszuständen eines
Hysteresespeichers.
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Die bloße „Initialisierung" von Hysterespeichern 214 ist
nicht ausreichend, um eine angemessene Ausfalldiagnose einer Testschaltungsanordnung sicherzustellen.
Wenn ein Hysteresetestempfängerspeicher 214 z.
B. auf einen logischen niedrigen Zustand initialisiert wird, und
dessen initialisierter Wert sich nicht ändert, besteht keine Art und
Weise, zu bestimmen, 1) ob der Speicher 214 auf einen logischen niedrigen
Zustand „zurückgesetzt" wurde oder 2) der Speicher 214 nur
dessen Initialisierungswert gehalten hat. Auf ähnliche Weise, wenn der Speicher 214 auf
einen logisch hohen Zustand initialisiert wird, besteht keine Art
und Weise zu bestimmen, ob 1) der Speicher 214 auf einen
logisch hohen Zustand „gesetzt" wurde oder 2) der
Speicher 214 nur dessen Initialisierungswert gehalten hat.
Somit wird eine Art und Weise zum Auswählen eines Zustands eines Hysteresespeichers
bei jeder Gelegenheit zum Voreinstellen des Speichers 214 benötigt.
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Beim Erkennen des obigen Bedarfs
stellt 3 ein erstes
exemplarisches Verfahren 300 zum Erzeugen von Grenzabtast-Testvektoren dar.
Das Verfahren 300 beginnt mit der Zuweisung 302 von unterschiedlichen
Binärsignaturen
zu allen Treibern und Hysteresetestempfängerspeichern einer Testschaltungsanordnung.
Eine Reihe von Grenzabtast-Testvektoren
wird darin erzeugt 304, wobei jeder Testvektor entsprechende
Bits der Binärsignaturen aufweist.
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4 und 5 stellen dar, wie das Verfahren aus 3 tatsächlich an eine Testschaltungsanordnung
angewendet werden könnte. 4 stellt einen Abschnitt 400 der
Testschaltungsanordnung dar. Die Testschaltungsanordnung weist zwei
Vorrichtungen 402, 404 auf, wobei eine derselben
drei Treiber 406 – 410 aufweist
und eine derselben drei Empfänger 412 – 416 aufweist.
Jeder der Treiber 406 – 410 ist
mit einem entsprechenden Empfänger 412 – 416 über eine Wechselkopplung 418 – 422 gekoppelt.
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Jeder Treiber 406 – 410 ist
mit einer entsprechenden Grenzabtastzelle 424 – 428 über einen
Multiplexer 430 – 434 gekoppelt.
Die Multiplexer 430 – 434 koppeln
die Treiber 406 – 410 abwechselnd
mit ihren entsprechenden Grenzabtastzellen 424 – 428 oder
mit der Missionslogik, abhängig
von dem Zustand eines MODE-Signals.
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Mit dem Eingang jedes Empfängers 412 – 416 ist
ein entsprechender Testempfänger 436 – 440 gekoppelt.
Jeder Testempfänger 436 – 440 kann
konfiguriert sein, wie in 2 gezeigt
ist (oder anderweitig), und weist einen Hysteresespeicher auf, der
in eine Grenzabtastzelle integriert ist.
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Die Grenzabtastzelle einer Testschaltungsanordnung
kann über
eine Anzahl von Abtastketten verbunden sein. Beispielsweise stellt 4 eine erste Abtastkette
dar, die die Treiberzellen 424 – 428 einer Vorrichtung 402 verbindet
und eine zweite Kette, die die Testempfängerzellen 436 – 440 einer
anderen Vorrichtung 404 verbindet. Ferner beispielsweise stellt 4 den Einschluß einer „Nicht-Testempfänger"-Grenzabtastzelle 442 durch
die zweite Abtastkette dar (z. B. einer Grenzabtastzelle, die das
Ausgangssignal eines gleichgekoppelten Empfängers überwacht). Die „Nicht-Testempfänger"-Grenzabtastzelle 442 stellt
dar, daß nicht
einheitliche Typen von Grenzabtastzellen 436 – 442 miteinander
in derselben Abtastkette verbunden sein können.
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5 stellt
die verschiedenen Binärsignaturen 406' – 442' dar, die den
Treibern und Hysteresetestempfängerspeichern
der Testschaltungsanordnung in 4 zugewiesen
sein können.
Die Signaturen 406' – 442' lesen von links
nach rechts und werden durch die Primzahl des Bezugszeichens ihres entsprechenden
Treibers oder Testempfängers
identifiziert. Somit ist die Binärsignatur 406', die dem Treiber 406 zugeordnet
ist, „01101101011". Wie durch die Ellipsen
in 5 angezeigt ist,
ist nur ein Abschnitt der Signaturen, die einer Testschaltungsanordnung
zugewiesen sind, gezeigt. Die „x-en" in 5 sollen keine „Unwichtigkeiten" sein, sondern reflektieren
Signaturen, die Grenzabtastzellen entsprechen, die in 5 nicht gezeigt sind.
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Nachdem jedem Treiber und Hysteresetestempfängerspeicher
eine Signatur zugewiesen wurde, kann eine Reihe von Grenzabtast-Testvektoren 502, 504 erzeugt
werden, durch Gruppieren entsprechender Bits der Signaturen.
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Nachdem nun eine Reihe von Grenzabtast-Testvektoren 502, 405 erzeugt
wurde, können die
Vektoren dann verwendet werden, um eine Testschaltungsanordnung
für Verbindungsdefekte
zu bewerten. 6 stellt
ein solches Verfahren 600 dar. Das Verfahren 600 beginnt ähnlich zu
dem Verfahren, das in 3 dargestellt
ist. Das heißt,
unterschiedliche Binärsignaturen
werden zumindest einem Treiber und zumindest einem Hysteresetestempfängerspeicher
der Testschaltungsanordnung zugewiesen 602, und dann wird
eine Reihe von Grenzabtast-Testvektoren erzeugt 604 (wobei
jeder Testvektor entsprechende Bits der Binärsignaturen aufweist). Nachfolgend
werden die Testvektoren in eine Testschaltungsanordnung verschoben 606,
608, 612, 614. Zum Zweck dieser Offenbarung werden Bits eines
Testvektors als in einen Treiber verschoben betrachtet (z. B. Treiber 406, 4), wenn dieselben in die
entsprechende Grenzabtastzelle (z. B. Zelle 424) des Treibers
verschoben sind.
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Nach dem Verschieben jedes Testvektors
in die Testschaltungsanordnung wird der Testvektor gestartet 610 und
ein Zustand wird aus jedem der Hysteresetestempfängerspeicher 436 – 442 der
Schaltungsanordnung erfaßt 610.
Die Testschaltungsanordnung kann für Verbindungsdefekte bewertet 614 werden,
durch Vergleichen 1) der Sequenz der Zustände, die
aus jedem Hysteresetestempfängerspeicher
erfaßt
werden, mit 2) einer oder mehreren der Binärsignaturen.
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Eine Vorrichtung zum Bewerten einer
Testschaltungsanordnung nach Verbindungsdefekten ist in 7 gezeigt. Die Vorrichtung
ist in einem computerlesbaren Programmcode 702 verkörpert, der
auf einer Anzahl von computerlesbaren Medien 700 gespeichert
ist. Der computerlesbare Programmcode 702 empfängt 1) einen
Satz von eindeutigen Binärsignaturen 704,
der Datensignaturen, die Treibern zugewiesen sind, und Initialisierungssignaturen
aufweist, die Hysteresetestempfängerspeichern
der Testschaltungsanordnung zugewiesen sind, und 2) einen Satz von
Binärsignaturen 706,
der aus den Hysteresetestempfängerspeichern
während
des Grenzabtasttestens erfaßt
wurde. Die eindeutigen Binärsignaturen 704 können gemäß dem Verfahren aus 3 oder 5 erzeugt werden. Die erfaßten Binärsignaturen 706 entsprechen
den Sequenzen von erfaßten
Zuständen,
die in 15 offenbart sind.
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Die Vorrichtung aus 7 bewertet die Testschaltungsanordnung
nach Verbindungsdefekten durch Vergleichen der erfaßten Binärsignaturen,
die dieselbe empfängt,
mit einer oder mehreren der eindeutigen Binärdaten und Initialisierungssignaturen, die
dieselbe empfängt.
Da jedem Treiber und Hysteresetestempfängerspeicher eine eindeutigen
Binärsignatur
zugewiesen ist, sollte die Binärsignatur,
die aus dem Hysteresetestempfängerspeicher
erfaßt wird,
mit der eindeutigen Binärdatensignatur
von dessen entsprechendem Treiber übereinstimmen. Wenn die zwei
Signaturen nicht übereinstimmen,
bemerkt die Vorrichtung aus 7 einen
Verbindungsdefekt.
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Wenn ein Verbindungsdefekt bemerkt
wird, können
zusätzliche
Schritte unternommen werden, um den Typ von Verbindungsdefekt zu
bestimmen. Die Binärsignatur,
die z. B. aus einem Hysteresetestempfängerspeicher erfaßt wird,
kann mit den eindeutigen Binärdatensignaturen
für einen
oder mehrere Treiber verglichen werden, und ein Kurzschluß kann bemerkt
werden, wenn beliebige zwei Signaturen übereinstimmen. Die Binärsignatur,
die aus einem Hysteresetestempfängerspeicher
erfaßt
wird, kann ferner mit den eindeutigen Binärinitialisierungssignaturen
für einen
oder mehrere andere Hystereseempfängerspeicher verglichen werden,
wobei ein Kurzschluß wiederum
bemerkt wird, wenn beliebige zwei Signaturen übereinstimmen. Die Binärsignatur,
die aus einem Hysteresetestempfängerspeicher
erfaßt wird,
kann ferner mit ihrer eigenen eindeutigen Binärinitialisierungssignatur verglichen
werden, wobei ein Leerlauf bemerkt wird, wenn die zwei Signaturen übereinstimmen.
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Um sicherzustellen, daß der Zustand
eines Hysteresetestempfängerspeichers
häufig „verwackelt", kann die Binärsignatur,
die einem Hysteresetestempfängerspeicher
zugewiesen ist, derart ausgewählt
werden, daß sie
der Komplementärwert
einer Sequenz von Zuständen
ist, von der erwartet wird, daß dieselbe
aus dem Hysteresetestempfängerspeicher
erfaßt
wird, wenn eine Reihe von Testvektoren in einer Testschaltungsanordnung
gestartet wird. Anders ausgedrückt
und angenommen, daß ein
Hysteresetestempfängerspeicher
nicht-invertierend
ist, kann die Signatur, die dem Hysteresetestempfängerspeicher
zugewiesen ist, derart ausgewählt
werden, daß dieselbe
der Komplementärwert
der Signatur ist, die dem entsprechenden Treiber zugewiesen ist.
Auf diese Weise kann die Bewertungsvorrichtung, die in 7 dargestellt ist, bestimmen,
ob die Binärsignatur,
die von einem Hysteresetestempfängerspeicher erfaßt wurde,
der Komplementärwert
der Initialisierungssignatur des Speichers ist und kann einen Verbindungsdefekt
bemerken, falls dies nicht der Fall ist.
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Gemäß dem Verfahren zum Erzeugen
von Grenzabtast-Testvektoren,
das in 3 dargestellt ist,
stellt 8 eine Vorrichtung
zum Erzeugen von Grenzabtast-Testvektoren dar. Die Vorrichtung ist
in einem computerlesbaren Programmcode 804, 806, 808 verkörpert, der
auf einer Anzahl von computerlesbaren Medien 800 gespeichert
ist. Der computerlesbare Programmcode 804 weist einen Code
zum Lesen einer Schaltungsbeschreibungsdatei 802, Regeln
und einen Code 806 zum Zuweisen von Binärsignaturen zu Treibern und
Hysteresetestempfängerspeichern
einer Schaltung und einen Code 808 zum Erzeugen von Grenzabtast-Testvektoren 810 auf.
Die Schaltungsbeschreibungsdatei 802 beschreibt eine Schaltung,
die einen oder mehrere Treiber und einen oder mehrere Hysteresetestempfängerspeicher
aufweist. Die Regeln 806 können mehr oder weniger komplex
sein, erfordern jedoch zumindest die Zuweisung von unterschiedlichen
Binärsignaturen
zu einem entsprechenden Treiber und Hysteresetestempfängerspeicher.
Der Code 808 zum Erzeugen von Grenzabtast-Testvektoren 810 erzeugt
Vektoren, die verwendet werden können,
um den einen oder die mehreren Treiber und den einen die mehreren
Hysteresetestempfängerspeicher
einer Schaltung gemäß ihren
zugewiesenen Binärsignaturen
zu programmieren.
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Bei alternativen Ausführungsbeispielen
der Vorrichtung aus 8 sind
die Regeln 806, die als Teil des Programmcodes beibehalten
werden, komplexer. Die Regeln 806 können z. B. spezifizieren, daß jeder
Hysteresetestempfängerspeicher,
der in der Schaltungsbeschreibungsdatei beschrieben ist, einer Binärsignatur
zugewiesen werden soll, die der Komplementärwert einer Sequenz von Zuständen ist, von
der erwartet wird, daß dieselbe
von dem ersten Hysteresetestempfängerspeicher
während
der Erfassungsphase des nachfolgenden Grenzabtasttestens erfaßt wird.
Alternativ (oder zusätzlich)
können
die Regeln 806 spezifizieren, daß jedem Hysteresetestempfängerspeicher,
der in der Schaltungsbeschreibungsdatei beschrieben ist, eine Binärsignatur
zugewiesen ist, die sich von den Binärsignaturen unterscheidet,
die allen anderen Treibern und Hysteresetestempfängerspeichern zugeordnet sind,
die in der Schaltungsbeschreibungsdatei beschrieben sind.