DE10333280B4 - Halbleiter-Speicherbauelement, Vorrichtung mit Halbleiter-Speicherbauelement und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, wobei Speicherzellen aktiviert, und fallweise vorzeitig deaktiviert werden - Google Patents

Halbleiter-Speicherbauelement, Vorrichtung mit Halbleiter-Speicherbauelement und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, wobei Speicherzellen aktiviert, und fallweise vorzeitig deaktiviert werden Download PDF

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Abstract

Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches die Schritte aufweist:
– Aktivieren von – in einer ersten Menge von Speicherzellen enthaltenen – Speicherzellen eines Speicherzellen-Arrays (3a), wenn auf eine oder mehrere der in der ersten Menge enthaltenen Speicherzellen des Speicherzellen-Arrays (3a) zugegriffen werden soll;
– Zugreifen auf die entsprechende Speicherzelle oder Speicherzellen;
– Deaktivieren der in der ersten Menge von Speicherzellen des Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen des Speicherzellen-Arrays (3a) erfolgen soll, die nicht in der ersten Menge von Speicherzellen enthalten sind;
– Vorzeitiges Deaktivieren der in der ersten Menge von Speicherzellen des Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, wenn eine vorbestimmte Zeitdauer oder Anzahl von Takten (tCOUNTmax), nachdem zuletzt auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen des Speicherzellen-Arrays (3a) zugegriffen wurde, kein weiterer Zugriff auf eine oder mehrere der in der ersten Menge...

Description

  • Die Erfindung betrifft eine Vorrichtung mit Halbleiter-Speicherbauelement, und ein Halbleiter-Speicherbauelement.
  • Des weiteren betrifft die Erfindung ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements.
  • Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PRLs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
  • Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
  • Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z.B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen Schreib/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
  • Da in einem RAM-Bauelement möglichst viele Speicherzeilen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
  • Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
  • Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet.
  • Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („mufti-bank chip") – statt eines einzelnen Arrays – mehrere, z.B. vier – im wesentlichen rechteckförmige – (Sub-)Arrays vorgesehen sein (sog. „memory banks").
  • Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
    Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Sub-Array („memory bank") zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert.
  • Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read-(RD-) bzw. Write-(WT-) Befehl) veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten entsprechend ausgegeben (oder eingelesen) werden.
  • Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Sub-Array („memory bank") auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
  • Um ein fehlerfreies Arbeiten des DRAM-Bauelements zu gewährleisten, müssen bestimmte Zeit-Bedingungen eingehalten werden.
  • Beispielsweise muß zwischen dem Wortleitungs-Aktivier-Befehl (ACT-Befehl) und einem entsprechenden Lese-(oder Schreib-) Befehl (RD-(oder WT-) Befehl) ein bestimmter zeitlicher Abstand tRCD liegen (sog. RAS-CAS-Verzögerung).
  • Die RAS-CAS-Verzögerung ergibt sich z.B. aus der Zeit, die die Leseverstärker („sense amplifier") zur Verstärkung der von den durch die Wortleitung angesprochenen Speicherzellen gelieferten Daten benötigen.
  • Entsprechend muß auch zwischen dem Lese-(oder Schreib-) Befehl (RD-(oder WT-) Befehl) und einem darauffolgenden Wortleitungs-Deaktivier-Befehl (PRE-Befehl) ein entsprechender zeitlicher Abstand tRP (sog. „row precharge time" – Verzögerung) eingehalten werden.
  • Durch das – bereits oben erläuterte – Vorsehen mehrerer, voneinander unabhängiger Sub-Arrays („memory banks") in einem einzelnen DRAM-Bauelement – für die von einer entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") jeweils unabhängig voneinander entsprechende Wortleitungs-Aktivier- und -Deaktivier-Befehle, etc. erzeugt werden – können die – insgesamt sich für das Bauelement, ergebenden, beim Schreiben bzw. Lesen von Daten auftretenden – Verzögerungszeiten reduziert, und damit die Leistungsfähigkeit des DRAM-Bauelements erhöht werden (beispielsweise deshalb, weil parallel bzw. zeitlich überlappend bei mehreren, verschiedenen Sub-Arrays („memory banks") entsprechende Schreib- oder Lesezugriffe durchgeführt werden können).
  • Um die Leistungsfähigkeit eines entsprechenden DRAM-Bauelements weiter zu erhöhen, kann von der entsprechenden Speicherbauelement-Steuereinrichtung („memory controller") – nach der Ausgabe eines entsprechenden Wortleitungs-Aktivier-Befehls (ACT-Befehls), und eines entsprechenden Lese-(oder Schreib-) Befehls (RD-(oder WT-) Befehls) – die jeweilige Wortleitung zunächst in einem aktivierten Zustand belassen werden (d.h. der entsprechende Wortleitungs-Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).
  • Wird dann – was statistisch gesehen relativ häufig der Fall ist – bei dem entsprechenden Sub-Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, kann auf die Ausgabe eines weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.
  • Stattdessen kann von der Speicherbauelement-Steuereinrichtung („memory controller") unmittelbar ein entsprechender Lese- oder Schreib-) Befehl (RD-(oder WT-) Befehl) an den jeweiligen Sub-Array („memory bank") ausgegeben werden (und somit erreicht werden, dass die entsprechenden Daten – ohne dass eine entsprechende RAS-CAS-Verzögerung tRCD auftritt – sofort ausgelesen (bzw. eingegeben) werden).
  • Erst dann, wenn – was statistisch gesehen seltener der Fall ist – bei dem entsprechenden Sub-Array („memory bank") als nächstes auf (eine) Speicherzelle(n) zugegriffen werden soll, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird die entsprechende – zuletzt verwendete – Wortleitung durch Ausgabe eines entsprechenden Wortleitungs-Deaktivier-Befehls (PRE-Befehls) deaktiviert, und dann die – neue – Wortleitung aktiviert (durch Ausgabe eines entsprechenden, weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls)).
  • In der US 5,848,025 A ist ein Verfahren beschrieben, bei dem eine „page" eines Speicherzellen-Arrays vorzeitig deaktiviert wird, wenn eine vorbestimmte Zeitdauer nach dem letzten Zugriff kein (weiterer) Zugriff erfolgt.
  • Aus der US 2003/0084234 A1 ist ein Verfahren bekannt, bei welchem Memory-Controller-Steuerungsfunktionalitäten in ein Halbleiter-Speicherbauelement integriert sind.
  • Die Erfindung hat zur Aufgabe, ein Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, und ein Bauelement-System, sowie ein Halbleiter-Speicherbauelement mit erhöhter Leistungsfähigkeit zur Verfügung zu stellen.
  • Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 6 und 8.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Sub-Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts des in 1 gezeigten Halbleiter-Speicherbauelements; und
  • 3 ein schematisches Timing-Diagramm von bei der Steuerung eines der in 1 gezeigten Sub-Arrays verwendeten Signalen.
  • In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
  • Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z.B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) (z.B. um ein DDR-DRAM (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate)).
  • Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
  • Die Adresse kann in mehreren, z.B. zwei aufeinanderfolgenden Schritten eingegeben werden (z.B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") –, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address")), etc.).
  • Durch Anlegen eines entsprechenden Steuer-Signals (z.B. eines Read/Write-Signals) kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
  • Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
  • Jede Speicherzelle besteht z.B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
  • Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Sub-Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Sub-Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z.B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können.
  • Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z.B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o.g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen-Sub-Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0-3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
  • Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene Adresse enthält eine entsprechende Anzahl (hier z.B. zwei) Bits („Sub-Array-Auswahl-Bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Sub-Array 3a, 3b, 3c, 3d anzusprechen.
  • Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Sub-Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Sub-Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
  • Die – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller") kann – wie in 1 beispielhaft dargestellt – als separates, mit dem DRAM-Halbleiter- Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein.
  • Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z.B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o.g. Speicherzellen-Sub-Arrays 3a, 3b, 3c, 3d (memory banks 0-3).
  • Um einen Schreib- oder Lesezugriff durchzuführen, wird beim hier gezeigten Ausführungsbeispiel eine bestimmte, feststehende Abfolge von Befehlen durchlaufen:
    Und zwar wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – einem bestimmten, durch die o.g. Adresse (insbesondere die o.g. „Sub-Array-Auswahl-Bits") festgelegten Sub-Array 3a, 3b, 3c, 3d zugeordnete – (und durch die jeweilige Zeilen-Adresse („Row-Address") definierte) Wortleitung bzw. Zeile von Speicherzellen aktiviert.
  • Hierzu wird von der Speicherbauelement-Steuereinrichtung 5 über eine entsprechende – dem entsprechenden Sub-Array 3a, 3b, 3c, 3d zugeordnete – (Sub-Array-Steuer-)Leitung 4a, 4b, 4c, 4d eines Steuerleitungs-Datenbusses 4 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Befehls-Signal) gesendet.
  • Daraufhin wird (entsprechend ähnlich wie bei herkömmlichen DRAM-Speicherbauelementen) – von der jeweiligen, separat für jeden Sub-Array 3a, 3b, 3c, 3d vorgesehenen, das jeweilige ACT-Befehls-Signal empfangenden Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d – veranlaßt, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address") definierten – Zeile angeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden.
  • Als nächstes wird – nach Empfang eines entsprechenden, von der Speicherbauelement-Steuereinrichtung 5 (nach einer bestimmten, mindestens einzuhaltenden Zeitdauer bzw. Anzahl von Takten (RAS-CAS-Verzögerungs-Zeit tRCD)) an die jeweilige Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d gesendeten – Lese- oder Schreib-Befehls-Signals (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) durch die entsprechende Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten (z.B. von dem/den entsprechenden Leseverstärker(n)) entsprechend ausgegeben werden (oder in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Die Speicherbauelement-Steuereinrichtung 5 beläßt dann (entsprechend ähnlich wie bei herkömmlichen DRAM-Speicherbauelementen) die jeweilige – durch das o.g. ACT-Befehls-Signal aktivierte – Wortleitung des entsprechenden Sub-Arrays 3a, 3b, 3c, 3d zunächst im o.g. aktivierten Zustand (d.h. sendet zunächst noch kein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an den entsprechenden Sub-Array 3a, 3b, 3c, 3d (s.u.)).
  • Wie in 1 schematisch veranschaulicht ist, weist jede der o.g. Sub-Array-Steuereinrichtungen 6a, 6b, 6c, 6d eine entsprechende Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d auf.
  • Diese wird – wie weiter unten unter Bezug auf 2 noch genauer erläutert wird – zurückgesetzt, sobald die jeweilige Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d von der Speicherbauelement-Steuereinrichtung 5 das o.g. Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) empfangen hat.
  • Wird – wie ebenfalls weiter unten noch genauer erläutert wird – nach einer vorbestimmten Zeitdauer bzw. Anzahl von Takten von der jeweiligen Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d von der Speicherbauelement-Steuereinrichtung 5 kein weiteres Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) empfangen, wird von der Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d ein Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) ausgesendet.
  • Hierdurch wird die Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlasst – obwohl von der Speicherbauelement-Steuereinrichtung 5 noch kein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an die entsprechende Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d ausgesendet wurde – die o.g. Wortleitung wieder zu deaktivieren, und den entsprechenden Sub-Array 3a, 3b, 3c, 3d auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorzubereiten.
  • Soll – was statistisch gesehen relativ häufig der Fall ist – noch vor Ablauf der o.g. – durch die Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d gemessenen – Zeitdauer bzw. Anzahl von Takten (d.h. noch bevor von der Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d das o.g. Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) ausgesendet wird) bei dem entsprechenden Sub-Array 3a, 3b, 3c, 3d auf (eine) Speicherzelle(n) zugegriffen werden, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird – ohne dass vorher ein entsprechendes PRE- oder ACT-Signal ausgesendet würde – von der Speicherbauelement-Steuereinrichtung 5 unmittelbar ein entsprechender Lese- oder Schreib-) Befehl (RD-(oder WT-) Befehl) an die Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d des entsprechenden Sub-Arrays 3a, 3b, 3c, 3d ausgesendet, Dies hat zur Folge, dass durch die entsprechende Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d veranlasst wird, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten – Daten (z.B. von dem/den entsprechenden Leseverstärker(n)) – ohne dass eine entsprechende RAS-CAS-Verzögerung tRCD auftreten würde – sofort ausgegeben werden (oder in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Wird demgegenüber – was statistisch gesehen seltener der Fall ist – bei dem entsprechenden Sub-Array 3a, 3b, 3c, 3d – statt auf die o.g. Speicherzelle(n) – als nächstes auf (eine) Speicherzelle(n) zugegriffen, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird von der Speicherbauelement-Steuereinrichtung 5 ein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an den entsprechenden Sub-Array 3a, 3b, 3c, 3d (bzw. dessen Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d) gesendet.
  • Hierdurch wird die Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d dazu veranlasst, die o.g. Wortleitung wieder zu deaktivieren, und den entsprechenden Sub-Array 3a, 3b, 3c, 3d auf den nächsten – eine andere Wortleitung bzw. Zeile betreffenden – Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorzubereiten.
  • Im folgenden wird – anhand eines in 2 beispielhaft gezeigten Abschnitts der (ersten) Sub-Array-Steuereinrichtung 6a des (ersten) Speicherzellen-Sub-Arrays 3a – die Funktionsweise der (hier: vier) Sub-Array-Steuereinrichtungen 6a, 6b, 6c, 6d der (hier: vier) Speicherzellen-Sub-Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 im Detail erläutert.
  • Wie aus 2 hervorgeht, und wie im folgenden noch genauer erläutert wird, ist die Timer- bzw. Zähler-Einrichtung 7a der Sub-Array-Steuereinrichtung 6a über eine Leitung 13 mit einem Register 10 verbunden.
  • Der Rücksetz-Anschluß der Timer- bzw. Zähler-Einrichtung 7a ist – wie ebenfalls im folgenden noch genauer erläutert wird – über eine Leitung 11 mit einer Lese-/Schreib-Befehls-Detektier-Einrichtung 9 (RD/WT-Detektier-Einrichtung 9) verbunden, und der Zähl-Anschluß der Timer- bzw. Zähler-Einrichtung 7a über eine Leitung 14d mit einer – den zentralen System-Takt (Takt-Signal CLK) des Halbleiter-Speicherbauelements 1 zur Verfügung stellenden – Takt-Leitung 14e.
  • Die Lese-/Schreib-Befehls-Detektier-Einrichtung 9 (genauerderen Takt-Eingang) ist – über eine Leitung 14c – an die Takt-Leitung 14e angeschlossen, und an eine Leitung 14b, über welche ein von der Speicherbauelement-Steuereinrichtung 5 für den jeweiligen Speicherzellen-Sub-Array 3a ausgegebenes Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) an die Lese-/Schreib-Befehls-Detektier-Einrichtung 9 weitergeleitet wird.
  • Wie aus 2 weiter hervorgeht, ist der Ausgangs-Anschluß der Timer- bzw. Zähler-Einrichtung 7a über eine Leitung 12 an eine Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 (row state machine 8) angeschlossen, die zusätzlich – entsprechend ähnlich wie herkömmliche Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtungen – über eine Leitung 14a, und die o.g. Leitung 4a an die Speicherbauelement-Steuereinrichtung 5 angeschlossen ist (wobei mit Hilfe der Leitung 14a das o.g. Wortleitungs-Deaktivier-Befehls-Signal (PRE-Befehls-Signal), und mit Hilfe der Leitung 4a das Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) von der Speicherbauelement-Steuereinrichtung 5 an die Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 übertragen werden kann).
  • Soll bei dem – der in 2 gezeigten Sub-Array-Steuereinrichtung 6a zugeordneten – Sub-Array 3a ein Schreib- oder Lese-Zugriff erfolgen, wird – wie in 3 veranschaulicht ist – von der Speicherbauelement-Steuereinrichtung 5 ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (activate Befehls-(ACT-) Signal) ausgesendet, und – gemäß 2 – über die Leitung 4a an die Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 der Sub-Array-Steuereinrichtung 6a weitergeleitet.
  • Von der Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 wird dann (entsprechend ähnlich wie bei einer herkömmlichen Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung) durch Ausgabe eines entsprechenden Steuer-Signals (hier: eines Page State Control-Signals) auf einer Steuer-Leitung 15 veranlaßt, dass eine entsprechende – durch die jeweilige Zeilen-Adresse („Row-Address") definierte – Zeile bzw. Wortleitung aktiviert wird.
  • Dies hat zur Folge, dass die in den in der jeweiligen – durch die jeweilige Zeilen-Adresse („Row-Address") definierten – Zeile angeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden.
  • Als nächstes wird – wie in 3 veranschaulicht ist – von der Speicherbauelement-Steuereinrichtung 5 über eine entsprechende Leitung ein Lese- oder Schreib-Befehls-Signals (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) an die Sub-Array-Steuereinrichtung 6a gesendet.
  • Dies geschieht – wie ebenfalls aus 3 hervorgeht – nicht unmittelbar nach dem Aussenden des Wortleitungs-Aktivier-Befehls-Signals (activate Befehls-(ACT-) Signal), sondern erst nach einer bestimmten, mindestens einzuhaltenden Zeitdauer bzw. Anzahl von Takten (RAS-CAS-Verzögerungs-Zeit tRCD)).
  • Nach dem Empfang des Lese- oder Schreib-Befehls-Signals (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) wird von der Sub-Array-Steuereinrichtung 6a – entsprechend ähnlich wie bei einer herkömmlichen Sub-Array-Steuereinrichtung – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Rdresse („Column-Address") dann genau spezifizierten – Daten (z.B. von dem/den entsprechenden Leseverstärker(n)) entsprechend ausgegeben werden (oder in die entsprechende(n) Speicherzelle(n) eingelesen werden).
  • Wie bereits oben erläutert wurde, wird – wieder bezogen auf 2 – immer dann, wenn von der Speicherbauelement-Steuereinrichtung 5 für den jeweiligen Speicherzellen-Sub-Array 3a ein Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) ausgegeben wird, das entsprechende Signal – über die o.g. Leitung 14b – an die Lese-/Schreib-Befehls-Detektier-Einrichtung 9 der Sub-Array-Steuereinrichtung 6a weitergeleitet.
  • Wird von der Lese-/Schreib-Befehls-Detektier-Einrichtung 9 ermittelt, dass von der Speicherbauelement-Steuereinrichtung 5 für den jeweiligen Speicherzellen-Sub-Array 3a ein gültiges (d.h. an der steigenden Flanke des – an den Takt-Eingang der Lese-/Schreib-Befehls-Detektier-Einrichtung 9 weitergeleiteten – Takt-Signals CLK stabil anliegendes) Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) ausgegeben wurde, wird von der Lese-/Schreib-Befehls-Detektier-Einrichtung 9 über die Leitung 11 ein Rücksetz-Signal (RESET-Signal) an die Timer- bzw. Zähler-Einrichtung 7a (genauer: deren Rücksetz-Anschluß) gesendet.
  • Empfängt die Timer- bzw. Zähler-Einrichtung 7a das Rücksetz-(RESET-) Signal, wird der Zählstand der Timer- bzw. Zähler- Einrichtung 7a auf „Null" zurückgesetzt (d.h. die Timer- bzw. Zähler-Einrichtung zurück in einen Anfangs-Zustand bzw. -Zählstand gesetzt).
  • Die Timer- bzw. Zähler-Einrichtung 7a zählt die Anzahl tCOUNT der – über die Leitung 14d – in ihren Zähl-Anschluß eingegebenen Takte (bzw. genauer die Anzahl der positiven Takt-Flanken des – über die Takt-Leitung 14e, und die mit dieser verbundenen Leitung 14d an den Zähl-Anschluß der Timer- bzw. Zähler-Einrichtung 7a eingegebenen – Takt-Signals CLK) – d.h. misst die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT.
  • Nach dem Aussenden des o.g. Lese- oder Schreib-Befehls-Signals (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) an die Sub-Array-Steuereinrichtung 6a belässt die Speicherbauelement-Steuereinrichtung 5 die jeweilige – durch das o.g. ACT-Befehls-Signal aktivierte – Wortleitung bzw. Zeile des entsprechenden Sub-Arrays 3a zunächst im o.g. aktivierten Zustand (d.h. sendet zunächst noch kein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an den entsprechenden Sub-Array 3a (bzw. dessen Sub-Array-Steuereinrichtung 6a)).
  • Die Timer- bzw. Zähler-Einrichtung 7a vergleicht den – seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a – erreichten Zählstand tCOUNT (d.h. die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT) mit einem vorbestimmten – im Register 10 abgespeicherten, und über die Leitung 13 an die Timer- bzw. Zähler-Einrichtung 7a übertragenen – Schwellwert tCOUNTmax.
  • Der jeweils gewünschte – ggf. Sub-Array-spezifische (d.h. für die verschiedenen Sub-Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 ggf. unterschiedliche – oder für sämtliche Sub-Arrays 3a, 3b, 3c, 3d identische) – Wert von tCOUNTmax kann von der Speicherbauelement- Steuereinrichtung 5 („memory controller") über eine Leitung 14f an das dem jeweiligen Sub-Array 3a, 3b, 3c, 3d (bzw. der jeweiligen Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Register 10 übertragen werden (bzw. alternativ an ein einziges – für sämtliche Sub-Arrays 3a, 3b, 3c, 3d des Halbleiter-Speicherbauelements 1 den entsprechenden, gleichen Schwellwert tCOUNTmax gemeinsam vorgebendes – Register).
  • Der jeweilige Schwellwert tCOUNTmax kann – abhängig von der jeweils verwendeten Speicherbauelement-Steuereinrichtung 5 („memory controller") – jeweils konstant fest vorgegeben sein, oder von der jeweiligen Speicherbauelement-Steuereinrichtung 5 – vor und/oder ggf. während des Betriebs des Halbleiter-Speicherbauelements 1 – ermittelt (und ggf. angepasst) werden (d.h. das Halbleiter-Speicherbauelement 1 kann von der Speicherbauelement-Steuereinrichtung 5 – abhängig von den spezifisch vorliegenden Gegebenheiten – jeweils optimal konfiguriert werden).
  • Beispielsweise kann der verwendete Schwellwert tCOUNTmax 2 bis 10 gezählte Takte (bzw. gezählte positive Takt-Flanken) betragen, insbesondere z.B. 3 bis 8 gezählte Takte (Takt-Flanken), beim vorliegenden Ausführungsbeispiel z.B. 4 Takte (Takt-Flanken).
  • Das Register 10 kann auf dem Halbleiter-Speicherbauelement 1 angeordnet sein, z.B. nahe bei der jeweiligen Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder kann Teil der jeweiligen Sub-Array-Steuereinrichtung 6a, 6b, 6c, 6d sein), und der jeweilige Schwellwert tCOUNTmax kann – z.B. noch bevor das Halbleiter-Speicherbauelement 1 seinen (eigentlichen) Betrieb aufnimmt – von der Speicherbauelement-Steuereinrichtung 5 über die Leitung 14f an das Register 10 übertragen werden.
  • Wird von der Timer- bzw. Zähler-Einrichtung 7a ermittelt, dass der – seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a – erreichte Zählstand tCOUNT (d.h. die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT) den Schwellwert tCOUNTmax erreicht hat (d.h., dass – die vorbestimmte Zeitdauer bzw. Anzahl von Takten tCOUNTmax lang – von der Sub-Array-Steuereinrichtung 6a von der Speicherbauelement-Steuereinrichtung 5 kein weiteres Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) empfangen wurde), wird – wie z.B. auch in 3 veranschaulicht ist – von der Timer- bzw. Zähler-Einrichtung 7a über die Leitung 12 ein Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) an die Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 gesendet.
  • Von der Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 wird dann vorzeitig (und wie bei einer herkömmlichen Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung erst nach Empfang eines entsprechenden – von der Speicherbauelement-Steuereinrichtung 5 über die Leitung 14a übertragenen – PRE-Signals der Fall) durch Ausgabe eines entsprechenden Steuer-Signals (Page State Control-Signals) auf der Steuer-Leitung 15 veranlaßt, dass die o.g. – durch die o.g. Zeilen-Adresse („Row-Address") definierte – Zeile bzw. Wortleitung (vorzeitig) wieder deaktiviert, und somit der Sub-Array 3a auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet wird.
  • Soll (was statistisch gesehen relativ häufig der Fall ist, und wie in 3, unten veranschaulicht ist) noch bevor von der Timer- bzw. Zähler-Einrichtung 7a ermittelt wird, dass der seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a erreichte Zählstand tCOUNT (d.h. die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT) den Schwellwert tCOUNTmax erreicht hat (d.h. noch bevor von der Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d das o.g. Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) ausgesendet wird) bei dem entsprechenden Sub-Array 3a, 3b, 3c, 3d auf (eine) Speicherzelle(n) zugegriffen werden, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte, wird – ohne dass vorher ein entsprechendes PRE- oder ACT-Signal ausgesendet würde – von der Speicherbauelement-Steuereinrichtung 5 unmittelbar ein entsprechender weiterer Lese-(oder Schreib-) Befehl (RD-(oder WT-) Befehl) an die Sub-Array-Steuereinrichtung 6a des Sub-Arrays 3a ausgesendet (in 3, unten „RD2" genannt).
  • Dies führt dazu, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten – Daten (z.B. von dem/den entsprechenden Leseverstärker(n)) – ohne dass eine entsprechende RAS-CAS-Verzögerung tRCD auftreten würde – sofort ausgegeben werden (oder in die entsprechende(n) Speicherzelle(n) eingelesen werden), und dass – wie oben erläutert – die Timer- bzw. Zähler-Einrichtung 7a zurückgesetzt wird.
  • Wird – was statistisch gesehen seltener der Fall ist – bei dem Sub-Array 3a – statt auf die o.g. Speicherzelle(n) – als nächstes auf (eine) Speicherzelle(n) zugegriffen, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle(n), auf die der letzte Zugriff erfolgte (und noch bevor von der Timer- bzw. Zähler-Einrichtung 7a ermittelt wird, dass der seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a erreichte Zählstand tCOUNT (d.h. die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT) den Schwellwert tCOUNTmax erreicht hat (d.h. noch bevor von der Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d das o.g. Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) ausgesendet wird)), wird von der Speicherbauelement-Steuereinrichtung 5 über die Leitung 14a ein entsprechendes Wortleitungs-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) an die Zeilen- bzw. Wortleitungs-Zustands- Steuereinrichtung 8 der Sub-Array-Steuereinrichtung 6a des Sub-Arrays 3a gesendet.
  • Von der Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 wird dann durch Ausgabe eines entsprechenden Steuer-Signals (Page State Control – Signals) auf der Steuer-Leitung 15 veranlaßt, dass die o.g. – durch die o.g. Zeilen-Adresse („Row-Address") definierte – Zeile bzw. Wortleitung wieder deaktiviert, und somit der Sub-Array 3a auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet wird.
  • Ist die Zeile bzw. Wortleitung bereits deaktiviert (da von der Timer- bzw. Zähler-Einrichtung 7a bereits ermittelt wurde, dass der seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a erreichte Zählstand tCOUNT (d.h. die seit dem letzten Rücksetzen der Timer- bzw. Zähler-Einrichtung 7a vergangene Zeit tCOUNT) den Schwellwert tCOUNTmax erreicht hat, und von der Timer- bzw. Zähler-Einrichtung 7a, 7b, 7c, 7d bereits das o.g. Steuer-Signal (AutoPrecharge- bzw. APRE-Signal) ausgesendet wurde), braucht von der Speicherbauelement-Steuereinrichtung 5 an der Leitung 14a kein PRE-Signal mehr ausgegeben werden (stattdessen kann von der Speicherbauelement-Steuereinrichtung 5 dann unmittelbar über die Leitung 4a ein entsprechendes Wortleitungs-Aktivier-Befehls-Signal (ACT-Signal) an die Zeilen- bzw. Wortleitungs-Zustands-Steuereinrichtung 8 übertragen, und somit – unmittelbar – die entsprechende Zeile bzw. Wortleitung aktiviert werden).
  • Damit die Speicherbauelement-Steuereinrichtung 5 – ohne zusätzliche Kommunikation mit der Sub-Array-Steuereinrichtung 6a – feststellen kann, ob von deren Timer- bzw. Zähler-Einrichtung 7a bereits das o.g. APRE-Signal ausgesendet wurde (und somit von der Speicherbauelement-Steuereinrichtung 5 kein PRE-Signal mehr ausgesendet werden muß, sondern stattdessen gleich ein neues ACT-Signal ausgesendet werden kann), kann in der Speicherbauelement-Steuereinrichtung 5 eine der in 2 gezeigten Timer- bzw. Zähler-Einrichtung 7a in Funktion bzw. Aufbau entsprechende Timer- bzw. Zähler-Einrichtung vorgesehen sein, die ebenfalls die Zeitdauer bzw. die Anzahl von Takten ab dem letzten von der Speicherbauelement-Steuereinrichtung 5 an den Sub-Array 3a ausgesendeten Lese- oder Schreib-Befehls-Signal (Read-(RD-) bzw. Write-(WT-) Befehls-Signal) misst bzw. zählt.
  • Hat die von dieser Timer- bzw. Zähler-Einrichtung gemessene Zeitdauer bzw. ermittelte Taktzahl den o.g. Schwellwert tCOUNTmax erreicht bzw. überschritten, braucht von der Speicherbauelement-Steuereinrichtung 5 bei einem erneuten Zugriff auf den Sub-Array 3a über die Leitung 14a kein PRE-Signal mehr an die Sub-Array-Steuereinrichtung 6a ausgesendet werden (stattdessen kann – unmittelbar – mit Hilfe eines über die Leitung 4a ausgesendeten ACT-Signals eine Aktivierung der entsprechenden Zeile bzw. Wortleitung des Sub-Rrrays 3a veranlasst werden).

Claims (8)

  1. Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches die Schritte aufweist: – Aktivieren von – in einer ersten Menge von Speicherzellen enthaltenen – Speicherzellen eines Speicherzellen-Arrays (3a), wenn auf eine oder mehrere der in der ersten Menge enthaltenen Speicherzellen des Speicherzellen-Arrays (3a) zugegriffen werden soll; – Zugreifen auf die entsprechende Speicherzelle oder Speicherzellen; – Deaktivieren der in der ersten Menge von Speicherzellen des Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen des Speicherzellen-Arrays (3a) erfolgen soll, die nicht in der ersten Menge von Speicherzellen enthalten sind; – Vorzeitiges Deaktivieren der in der ersten Menge von Speicherzellen des Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, wenn eine vorbestimmte Zeitdauer oder Anzahl von Takten (tCOUNTmax), nachdem zuletzt auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen des Speicherzellen-Arrays (3a) zugegriffen wurde, kein weiterer Zugriff auf eine oder mehrere der in der ersten Menge von Speicherzellen des Speicherzellen-Arrays (3a) enthaltenen Speicherzellen erfolgt; – wobei das Halbleiter-Speicherbauelement (1) mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d) aufweist, und wobei das vorzeitige Deaktivieren dezentral für den jeweiligen Speicherzellen-Array (3a, 3b, 3c, 3d) von einer diesem zugeordneten dezentralen Steuereinrichtung (6a) gesteuert wird, wobei das nicht-vorzeitige Deaktivieren für die mehreren Speicherzellen-Arrays (3a, 3b, 3c, 3d) zentral von einer den mehreren Speicherzellen-Arrays (3a, 3b, 3c, 3d) zentral zugeordneten, zentralen Steuereinrichtung (5) gesteuert wird; und – wobei die dezentrale Steuereinrichtung (6a) eine Timer-und/oder Zähler-Einrichtung (7a), und die zentrale Steuereinrichtung (5) eine der Timer- und/oder Zähler-Einrichtung (7a) in deren Funktion entsprechende, weitere Timer- und/oder Zähler-Einrichtung aufweist.
  2. Verfahren nach Anspruch 1, bei welchem die dezentrale Steuereinrichtung (6a) auf dem Halbleiter-Speicherbauelement (1) angeordnet ist, insbesondere nahe bei oder angrenzend an den jeweiligen Speicherzellen-Array (3a, 3b, 3c, 3d).
  3. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die zentrale Steuereinrichtung (5) separat vom Halbleiter-Speicherbauelement (1) angeordnet ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem ein die vorbestimmte Zeitdauer oder -Anzahl von Takten (tOUNTmax), nach der oder denen die in der ersten Menge von Speicherzellen enthaltenen Speicherzellen vorzeitig deaktiviert werden sollen, festlegender Datenwert von der zentralen Steuereinrichtung (5) in ein Register (10) geschrieben wird.
  5. Verfahren nach Anspruch 4, bei welchem der im Register (10) gespeicherte Datenwert an die dezentrale Steuereinrichtung (6a), insbesondere deren Timer- und/oder Zähler-Einrichtung (7a) übertragen wird.
  6. Vorrichtung mit Halbleiter-Speicherbauelement – mehreren auf einem Halbleiter-Speicherbauelement (1) vorgesehenen Speicherzellen-Arrays (3a, 3b, 3c, 3d), und – einer zentralen, die mehreren Speicherzellen-Arrays (3a, 3b, 3c, 3d) zentral steuernden Steuereinrichtung (5) zum Aktivieren von jeweils in einer ersten Menge von Speicherzellen eines entsprechenden Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, – wobei das Halbleiter-Speicherbauelement (1) mehrere dezentrale Array-Steuereinrichtungen (6a) aufweist, die jeweils einem entsprechenden Speicherzellen-Array (3a, 3b, 3c, 3d) zugeordnet sind, und die die in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen vorzeitig deaktivieren, wenn eine vorbestimmte Zeitdauer oder Anzahl von Takten (tCOUNTmax), nachdem zuletzt auf eine oder mehrere der in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen zugegriffen wurde, kein weiterer Zugriff auf eine oder mehrere der in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen erfolgt; – und wobei die dezentrale Steuereinrichtung (6a) eine Timer- und/oder Zähler-Einrichtung (7a), und die zentrale Steuereinrichtung (5) eine der Timer- und/oder Zähler-Einrichtung (7a) in deren Funktion entsprechende, weitere Timer- und/oder Zähler-Einrichtung aufweist.
  7. Vorrichtung mit Halbleiter-Speicherbauelement nach Anspruch 6, bei welchem die zentrale Steuereinrichtung (5) und das Halbleiter-Speicherbauelement (1) als separate Bauelemente (5, 1) ausgebildet sind.
  8. Halbleiter-Speicherbauelement mit – mehreren Speicherzellen-Arrays (3a, 3b, 3c, 3d), und – einer zentralen, die mehreren Speicherzellen-Arrays (3a, 3b, 3c, 3d) zentral steuernden Steuereinrichtung zum Aktivieren von jeweils in einer ersten Menge von Speicherzellen eines entsprechenden Speicherzellen-Arrays (3a) enthaltenen Speicherzellen, – wobei das Halbleiter-Speicherbauelement (1) mehrere dezentrale Array-Steuereinrichtungen (6a) aufweist, die jeweils einem entsprechenden Speicherzellen-Array (3a, 3b, 3c, 3d) zugeordnet sind, und die die in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen vorzeitig deaktivieren, wenn eine vorbestimmte Zeitdauer oder Anzahl von Takten (tCOUNTmax), nachdem zuletzt auf eine oder mehrere der in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen zugegriffen wurde, kein weiterer Zugriff auf eine oder mehrere der in der ersten Menge von Speicherzellen des jeweiligen Speicherzellen-Arrays (3a) enthaltenen Speicherzellen erfolgt; – und wobei die dezentrale Steuereinrichtung (6a) eine Timer- und/oder Zähler-Einrichtung (7a), und die zentrale Steuereinrichtung eine der Timer- und/oder Zähler-Einrichtung (7a) in deren Funktion entsprechende, weitere Timer- und/oder Zähler-Einrichtung aufweist.
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