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Die
vorliegende Erfindung betrifft eine Schaltungsanordnung zur Einstellung
einer Spannungsversorgung für
einen Schreib-Lese-Verstärker eines integrierten
Speichers, welcher zur Bewertung und Verstärkung von in Speicherzellen
gespeicherten Signalen verwendet wird. Die Schaltungsanordnung weist
eine erste Spannungsgeneratorschaltung zur Erzeugung einer Versorgungsspannung
zum Anlegen an den Schreib-Lese-Verstärker während eines Bewertungs- und
Verstärkungsvorgangs
auf sowie eine zweite Spannungsgeneratorschaltung zur Erzeugung
einer Vorladespannung zum Vorladen von mit dem Schreib-Lese-Verstärker verbundenen
Bitleitungen des Speichers. Die vorliegende Erfindung betrifft außerdem ein
Verfahren zur Einstellung einer Spannungsversorgung für einen
Schreib-Lese-Verstärker eines
integrierten Speichers.
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Ein
integrierter Speicher etwa in Form eines DRAMs (Dynamic Random Access
Memory) weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen
und Bitleitungen umfaßt,
wobei die Speicherzellen jeweils in Kreuzungspunkten der Wortleitungen
und Bitleitungen angeordnet sind. Die üblicherweise in integrierten
dynamischen Speichern mit wahlfreiem Zugriff verwendeten Speicherzellen
weisen im allgemeinen eine Speicherzellenkapazität und einen Auswahltransistor
auf. Die Speicherzellenkapazitäten
sind jeweils über
den zugehörigen
Auswahltransistor der jeweiligen Speicherzelle, dessen Steuereingang
mit einer der Wortleitungen verbunden ist, mit einer der Bitleitungen
verbunden, über
die ein Datensignal ausgelesen bzw. eingeschrieben wird.
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Bei
einem Speicherzugriff wird zunächst
eine Wortleitung aktiviert. Dadurch werden die entlang einer Wortleitung
ange ordneten Speicherzellen jeweils über den betreffenden Auswahltransistor
mit einer Bitleitung leitend verschaltet. Dabei teilt sich die gespeicherte
Ladung entsprechend der Speicherzellenkapazität und Bitleitungskapazität auf. Entsprechend dem
Verhältnis
dieser beiden Kapazitäten
(sogenanntes Transfer-Ratio) führt
dies zu einer Auslenkung der Bitleitungsspannung. Der sich an einem Ende
der Bitleitung befindende Schreib-Lese-Verstärker vergleicht diese Spannung
mit der konstanten Spannung auf einer zugehörigen komplementären Bitleitung
und verstärkt
die relativ geringe Potentialdifferenz zwischen der Bitleitung und
der komplementären
Bitleitung, bis die Bitleitung den vollen Signalpegel für eine gespeicherte
logische 1, die beispielsweise einem positiven Versorgungspotential entspricht,
oder den Signalpegel für
eine logische 0, die beispielsweise einem Bezugspotential entspricht, erreicht
hat. Gleichzeitig werden auf der zugehörigen komplementären Bitleitung
die inversen Signalpegel erreicht. Für den beschriebenen Bewertungs-
und Verstärkungsvorgang
wird an den Schreib-Lese-Verstärker
eine Versorgungsspannung durch eine entsprechende Spannungsgeneratorschaltung
angelegt, um den vollen Signalpegel einzustellen.
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Nach
dem Zugriff auf das Speicherzellenfeld werden die zuvor ausgewählten Wortleitungen
deaktiviert. Anschließend
werden die Bitleitungen möglichst
schnell in einen Vorladezustand (sogenannter Precharge-Zustand)
versetzt, von dem ausgehend ein erneuter Speicherzugriff erfolgen
kann. Dazu werden je Bitleitungspaar die jeweilige Bitleitung und zugehörige komplementäre Bitleitung über eine
Vorladeschaltung kurzgeschlossen und zusätzlich hochohmig mit einer
Vorladespannung des Speichers verbunden. Zum Vorladen der Bitleitungen
ist im allgemeinen eine Vorladeschaltung mit zugehöriger Spannungsgeneratorschaltung
zur Erzeugung der Vorladespannung vorgesehen, die sich üblicherweise
in der Nähe
des zugeordneten Schreib-Lese-Verstärkers am Rand des Speicherzellenfeldes
befindet.
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Die
Empfindlichkeit eines Schreib-Lese-Verstärkers hängt wesentlich von der Einsatzspannung der
im Schreib-Lese-Verstärker eingesetzten
Transistoren und von seinem Arbeitspunkt ausgehend von der Vorladespannung
ab. Insbesondere nimmt die Einsatzspannung von CMOS-Transistoren,
die im Schreib-Lese-Verstärker
eingesetzt werden, mit sinkender Speichertemperatur zu. Mit zunehmender Einsatzspannung
der Transistoren im Schreib-Lese-Verstärker werden zur Kompensation
entsprechend höhere
Eingangssignalpegel zur Einspeisung in den Schreib-Lese-Verstärker benötigt, um
einen weiterhin zuverlässigen
Bewertungs- und Verstärkungsvorgang
durchführen
zu können.
Andererseits steigt bei höherliegendem
Arbeitspunkt des Schreib-Lese-Verstärkers durch Anhebung der Vorladespannung
die Empfindlichkeit des Schreib-Lese-Verstärkers.
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In
US 6 084 812 A ist
eine Schaltungsanordnung und ein Verfahren zur Einstellung einer
Bitleitungs-Vorladespannung in einem integrierten Speicher beschrieben.
Die Bitleitungs-Vorladespannung wird
hierbei durch eine Spannungsgeneratorschaltung erzeugt, welche durch
einen Temperaturdetektor angesteuert wird, um die Vorladespannung
in Abhängigkeit
einer Speichertemperatur einzustellen. Hierbei wird die Bitleitungs-Vorladespannung
relativ zu der Versorgungsspannung, welche an einen Schreib-Lese-Verstärker während eines
Bewertungs- und Verstärkungsvorgangs
angelegt wird, variiert. Es soll hierbei bei höherer Speichertemperatur durch Reduktion
der Vorladespannung die Datenerhaltungszeit für eine gespeicherte logische
1 verbessert werden. Die Einstellung der Vorladespannung relativ zu
der Versorgungsspannung des Schreib-Lese-Verstärkers kann in der Praxis Probleme
aufwerfen, da gegen das aufgrund von Ladungsausgleich sich natürlich einstellende
Verhältnis
zwischen Vorladespannung und Versorgungsspannung (Betrag der Vorladespannung
entspricht der Hälfte
des Betrags der Versorgungsspannung) "angekämpft" werden muß mit der Folge, daß sich die
Verlustleistung des Speichers erhöht.
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In
DE 103 15 087 ist ein Verfahren
und eine Speicherschaltung zum Auffrischen von dynamischen Speicherzellen
beschrieben. Neben einer ersten Potentialquelle zur Erzeugung eines
hohen Ladungspotentials, das einem Ausleseverstärker bei einem Lese- und Schreibvorgang
bereitgestellt wird, weist die Speicherschaltung eine zweite Potentialquelle
zur Erzeugung eines hohen Auffrischpotentials auf. Das hohe Auffrischpotential,
das von der zweiten Potentialquelle bereitgestellt wird, ist dabei größer als
das hohe Ladungspotential der ersten Potentialquelle. Die Potentialdifferenz
zwischen dem hohen Auffrischpotential und einem Auffrisch-Mittenpotential
ist somit größer als
die Potentialdifferenz zwischen dem hohen Ladungspotential und einem gemeinsamen
Mittenpotential. Indem die Potentialdifferenz zwischen dem hohen
Auffrischpotential und dem Auffrisch-Mittenpotential erhöht wird,
benötigt das
hohe Auffrischpotential bei gleichem Leckstromverhalten eine längere Zeit
bis das Auffrisch-Mittenpotential erreicht ist, als das hohe Ladungspotential bis
zum Erreichen des gemeinsamen Mittenpotentials benötigt. Bei
diesem Verfahren wird beim Auffrischen die Ladungsinformation für eine längere Zeit
in der Speicherzelle gespeichert, so dass die Ladungsinformation
in der Speicherzelle seltener aufgefrischt werden muss. Dadurch
lässt sich
die Auffrischfrequenz vermindern. Da der Stromverbrauch von integrierten
Speicherschaltungen in großem
Maße von der
Auffrischfrequenz abhängt,
kann somit auch der Stromverbrauch in einer Speicherschaltung reduziert werden.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung
und ein Verfahren zur Einstellung einer Spannungsversorgung für einen
Schreib-Lese-Verstärker
eines integrierten Speichers anzugeben, mit der bzw. mit dem es
ermöglicht
ist, einen Bewertungs- und Verstärkungsvorgang
durch den Schreib-Lese-Verstärker
in einem weiten Temperaturbereich zuverlässig und verlustarm durchzuführen.
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Diese
Aufgabe wird durch eine Schaltungsanordnung zur Einstellung einer
Spannungsversorgung für
einen Schreib-Lese- Schreib-Lese-Verstärker während eines
Bewertungs- und Verstärkungsvorgangs
erzeugt und eingestellt. Die Erzeugung und Einstellung der Vorladespannung
zum Vorladen der mit dem Schreib-Lese-Verstärker verbundenen Bitleitungen
des Speichers erfolgt proportional zur an den Schreib-Lese-Verstärker angelegten
Versorgungsspannung.
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Mit
der vorliegenden Erfindung ist es ermöglicht, die Niedrigtemperatur-Eigenschaften
des Schreib-Lese-Verstärkers
eines integrierten Speichers zu verbessern, da der Temperaturgang
einer Transistor-Einsatzspannung von im Schreib-Lese-Verstärker eingesetzten
Transistoren durch temperaturabhängige
Nachführung
der Versorgungsspannung und Vorladespannung des Schreib-Lese-Verstärkers kompensiert
werden kann. Hierbei ist die Versorgungsspannung zum Anlegen an
den Schreib-Lese-Verstärker die
primäre
Regelgröße, wobei
das sich natürlich
einstellende Verhältnis
zwischen Vorladespannung und Versorgungsspannung erhalten bleibt.
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Insbesondere
wird mit sinkender Temperatur des Speichers ein Betrag der Versorgungsspannung zum
Anlegen an den Schreib-Lese-Verstärker zur Kompensation
der variierenden Transistor-Einsatzspannung
angehoben. Hierzu wird insbesondere die Versorgungsspannung in Abhängigkeit
einer Temperatur des Speichers derart eingestellt, daß sich eine Änderung
der Versorgungsspannung proportional zu einer temperaturbedingten Änderung
einer Transistoreinsatzspannung eines im Schreib-Lese-Verstärker eingesetzten
Transistors verhält.
Bevorzugt ist dabei die Differenz aus Vorladespannung und Transistoreinsatzspannung
konstant.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
zur vorliegenden Erfindung darstellen, näher erläutert. Es zeigen:
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1 eine Ausführungsform
eines Speicherzellenfeldes eines integrierten Speichers mit einem Schreib-Lese-Verstärker und
einer Vorladeschaltung,
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2 eine Ausführungsform
eines Schreib-Lese-Verstärkers des
integrierten Speichers gemäß 1,
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3 eine Ausführungsform
von Spannungsgeneratorschaltungen im Zusammenwirken mit einer Temperaturdetektorschaltung
zur Erzeugung von Vorladespannung und Versorgungsspannung.
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In 1 ist ausschnittsweise eine
Ausführungsform
eines Speicherzellenfeldes eines integrierten Speichers 1 dargestellt,
in dem Speicherzellen jeweils in Kreuzungspunkten von Wortleitungen und
Bitleitungen angeordnet sind. Hierbei sind die Bitleitungen in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines Bitleitungspaares im wesentlichen
parallel zueinander verlaufen. In 1 ist
hierbei der Übersichtlichkeit
halber nur eine Wortleitung WL1 und ein Bitleitungspaar bestehend
aus den Bitleitungen BL1c, BL1t gezeigt. Die beispielhaft gezeigte
Speicherzelle MC1 weist einen Auswahltransistor AT1 und einen Speicherzellenkondensator
C1 auf. Der Steuereingang des Auswahltransistors AT1 ist mit der
Wortleitung WL1 verbunden, durch die die Speicherzelle MC1 bei einem
Speicherzugriff aktiviert wird. Hierzu wird der Auswahltransistor
AT1 durch die Wortleitung WL1 leitend geschaltet. Ist der Auswahltransistor
AT1 offen, kann die Ladung, die in der Speicherzellenkapazität C1 gespeichert
ist, auf die Bitleitung BL1t und von dort in den Schreib-Lese-Verstärker 3 gelangen.
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Der
Speicher gemäß 1 weist weiterhin eine Vorladeschaltung 2 auf,
die mit den Bitleitungen BL1c, BL1t verbunden ist. Die Vorladeschaltung 2 dient
zum Vorladen dieser Bitlei tungen auf eine Vorladespannung VBLEQ,
die im allgemeinen kleiner ist als eine Versorgungsspannung des
Speichers. Die Vorladeschaltung 2 weist die Vorladetransistoren 21 und 22 auf,
deren gesteuerte Strecken einerseits mit einem Anschluß für die Vorladespannung
VBLEQ und andererseits mit einer der Bitleitungen BL1c, BL1t verbunden
sind. Weiterhin ist ein Transistor 23 (sogenannter Equalize-Transistor)
vorgesehen, mit dem die Bitleitungen BL1c, BL1t miteinander verbindbar
sind (sogenanntes "Equalizing"). Die Vorladetransistoren 21, 22 und
der Equalize-Transistor 23 werden über die Steuerleitung S angesteuert.
Die Vorladetransistoren 21, 22 sind über den
Widerstand 24 mit der Vorladespannung VBLEQ verbindbar.
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Bei
einem Auslesevorgang eines Datensignals, das in der Speicherzelle
MC1 gespeichert ist, teilt sich die gespeicherte Ladung entsprechend
der Speicherzellenkapazität
und Bitleitungskapazität
auf. Entsprechend dem Verhältnis
dieser beiden Kapazitäten
führt dies
zu einer Auslenkung der Bitleitungsspannung der Bitleitung BL1t.
Der Schreib-Lese-Verstärker 3 bewertet
diese Bitleitungsspannung und verstärkt die relativ geringe Potentialdifferenz
beim Auslesen der Speicherzelle MC1, bis die betreffende Bitleitung
BL1t den vollen Signalpegel für
eine gespeicherte logische 1 oder den Signalpegel für eine logische
0 erreicht hat. Gleichzeitig werden auf der zugehörigen komplementären Bitleitung
BL1c die inversen Signalpegel erreicht.
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In 2 ist eine Ausführungsform
eines Schreib-Lese-Verstärkers des
integrierten Speichers gemäß 1 näher dargestellt. Der Schreib-Lese-Verstärker 3 weist
hierbei zwei Verstärkerhälften auf,
bestehend aus den PMOS-Transistoren 31 und 32 bzw.
aus den NMOS-Transistoren 33 und 34. Die Verstärkerhälfte mit
den Transistoren 31 und 32 treibt während eines
Bewertungs- und Verstärkungsvorgangs
diejenige der Bitleitungen BL1c, BL1t mit dem höheren Potential auf die Versorgungsspannung VBLH,
die Verstärkerhälfte mit
den Transistoren 33 und 34 treibt diejenige der Bitleitungen
BL1c, BL1t mit dem niedrigeren Potential auf die Bezugsspannung
VSS.
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Bei
der Auslegung des Schreib-Lese-Verstärkers 3 gemäß 2 ist es erforderlich, die
jeweiligen Transistoreinsatzspannungen der Transistoren 31 bis 34 genau
abzustimmen, um einen korrekten Bewertungs- und Verstärkungsvorgang
des relativ kleinen Potentialhubs beim Auslesen einer Speicherzelle
gewährleisten
zu können.
Insbesondere hängt die
Empfindlichkeit des Schreib-Lese-Verstärkers wesentlich von der Transistoreinsatzspannung
der im Schreib-Lese-Verstärker
vorgesehenen Transistoren und von seinem Arbeitspunkt ausgehend
von der Vorladespannung VBLEQ ab. Mit sinkender Speichertemperatur
nimmt die Einsatzspannung der Transistoren 31 bis 34 zu.
Zur Verbesserung der Niedrigtemperatur-Eigenschaften des Schreib-Lese-Verstärkers 3 wird
gemäß der Erfindung
der Temperaturgang der Transistoreinsatzspannung der Transistoren 31 bis 34 kompensiert.
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In 3 ist eine Ausführungsform
von Spannungsgeneratorschaltungen 5 und 6 im Zusammenwirken
mit einer Temperaturdetektorschaltung 4 dargestellt, um
die Versorgungsspannung VBLH und die Vorladespannung VBLEQ temperaturkompensiert einzustellen.
Die Spannungsgeneratorschaltung 5 erzeugt hierbei aus der
externen Versorgungsspannung Vext die Versorgungsspannung VBLH zum
Anlegen an den Schreib-Lese-Verstärker 3 während des
Bewertungs- und Verstärkungsvorgangs.
Die Spannungsgeneratorschaltung 6 erzeugt die Vorladespannung
VBLEQ zum Vorladen der Bitleitungen BL1t, BL1c. Hierbei wird die
Vorladespannung VBLEQ auf einen Vorspannungswert geregelt, der sich
proportional zur an den Schreib-Lese-Verstärker 3 angelegten
Versorgungsspannung VBLH verhält. Hierzu
ist die Spannungsgeneratorschaltung 6 beispielsweise als
Spannungsteiler ausgeführt.
Insbesondere wird das sich aufgrund von Ladungsausgleich beim "Equalizing" natürlich einstellende
Verhältnis VBLEQ = 1/2 VBLH eingestellt. Weiterhin
ist eine Temperaturdetektorschaltung 4 vorgesehen, die
zur Detektion einer Speichertemperatur dient und einen Temperaturreferenzwert
T an die Spannungsgeneratorschaltung 5 weiterleitet. Die
Temperaturdetektorschaltung 4 ist dazu mit der Spannungsgeneratorschaltung 5 verbunden
und wirkt mit dieser derart zusammen, daß die an den Schreib-Lese-Verstärker angelegte
Versorgungsspannung VBLH in Abhängigkeit
der Temperatur des Speichers eingestellt wird. Insbesondere wird
die Versorgungsspannung VBLH von der Spannungsgeneratorschaltung 5 in
Abhängigkeit
des Temperaturreferenzwerts T derart erzeugt, daß sich eine Änderung
der Versorgungsspannung VBLH proportional zu einer temperaturbedingten Änderung
einer Transistoreinsatzspannung Vt eines der im Schreib-Lese-Verstärker 3 eingesetzten
Transistoren 31 bis 34 verhält. Da sich erfindungsgemäß die Vorladespannung
VBLEQ proportional zur Versorgungsspannung VBLH verhält, ist
damit auch die Änderung der
Vorladespannung VBLEQ proportional zur temperaturbedingten Änderung
der Transistoreinsatzspannung Vt. Bevorzugt ist hierbei die Differenz
aus Vorladespannung VBLEQ und Transistoreinsatzspannung Vt konstant,
das heißt VBLEQ (T) – Vt
(T) = const.
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Damit
wird mit sinkender Temperatur des Speichers der Betrag der Versorgungsspannung VBLH
und ebenso der Betrag der Vorladespannung VBLEQ angehoben, da mit
sinkender Temperatur die Transistoreinsatzspannung der im Schreib-Lese-Verstärker eingesetzten
Transistoren zunimmt.
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Im
Gegensatz hierzu ist mit Anhebung der Versorgungsspannung VBLH bei
hoher Temperatur auch eine Erhöhung
von Leckströmen
in den Speicherzellen und damit eine Reduktion des in den Speicherzellen
gespeicherten Zellsignals verbunden. Hierbei besteht der Zusammenhang,
daß Leckströme exponentiell
mit steigender Temperatur wachsen. In diesem Zusammenhang bietet die
Erfindung den Vorteil, daß die
Versorgungsspannung VBLH und proportional dazu die Vorladespannung
VBLEQ nur für
niedrigere Speichertemperaturen angehoben werden. Damit wird auch
der Arbeitspunkt des Schreib-Lese-Verstärkers nur für niedrige Temperaturen angehoben.
Bei sinkender Speichertemperatur ist problematisch, daß mit Zunahme
der Transistoreinsatzspannung das Lesen einer logischen 0, bei dem
das Potential der entsprechenden Bitleitung beim Auslesevorgang
erniedrigt wird, zunehmend schwieriger wird, da die Potentialdifferenz
zwischen Transistoreinsatzspannung und der Spannung der zu bewertenden
Bitleitung zunehmend kleiner wird.
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- 1
- integrierter
Speicher
- 2
- Vorladeschaltung
- 3
- Schreib-Lese-Verstärker
- 4
- Temperaturdetektorschaltung
- 5
- Spannungsgeneratorschaltung
- 6
- Spannungsgeneratorschaltung
- 21,
22
- Vorladetransistor
- 23
- Equalize-Transistor
- 24
- Widerstand
- 31
bis 34
- Transistor
- WL1
- Wortleitung
- BL1c,
BL1t
- Bitleitungen
- MC1
- Speicherzelle
- AT1
- Auswahltransistor
- C1
- Speicherzellenkapazität
- S
- Steuerleitung
- VBLEQ
- Vorladespannung
- VBLH
- Versorgungsspannung
- VSS
- Bezugsspannung
- Vext
- externe
Versorgungsspannung
- T
- Temperaturreferenzwert