DE10300523B4 - Verfahren zur Herstellung eines flaschenförmigen Grabens in einem Halbleiter - Google Patents
Verfahren zur Herstellung eines flaschenförmigen Grabens in einem Halbleiter Download PDFInfo
- Publication number
- DE10300523B4 DE10300523B4 DE10300523A DE10300523A DE10300523B4 DE 10300523 B4 DE10300523 B4 DE 10300523B4 DE 10300523 A DE10300523 A DE 10300523A DE 10300523 A DE10300523 A DE 10300523A DE 10300523 B4 DE10300523 B4 DE 10300523B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- bottle
- forming
- shaped trench
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 239000011521 glass Substances 0.000 claims abstract description 7
- 150000004767 nitrides Chemical group 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 239000005388 borosilicate glass Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 10
- 238000003860 storage Methods 0.000 description 4
- 230000003716 rejuvenation Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
Verfahren zum Ausbilden eines flaschenförmigen Grabens, umfassend:
das Bereitstellen eines Halbleitersubstrats (301), auf dessen Oberfläche nacheinander eine Anschlussfleckschicht (302), eine Hartmaskenschicht (304) und eine strukturierte Isolierschicht ausgebildet werden, die eine Öffnung hat, in der die Oberfläche der Hartmaskenschicht freiliegt;
nacheinander das Ätzen der Hartmaskenschicht (304), der Anschlussfleckschicht (302) und des Halbleitersubstrats (301), so dass ein Graben (305a) gebildet wird, wobei die strukturierte Isolierschicht als Maske dient;
das Entfernen der strukturierten Isolierschicht;
das Ausbilden einer SOG-Schicht (306) auf der Hartmaskenschicht, die den Graben füllt;
das anisotrope Ätzen der SOG-Schicht im Graben auf eine vorbestimmte Tiefe, so dass das Spin-on-Glas auf der Oberfläche der Hartmaskenschicht vollständig entfernt wird;
das konforme Ausbilden einer Isolierschicht (307) auf der Oberfläche der Hartmaskenschicht und des Grabens;
das anisotrope Ätzen der Isolierschicht zum Ausbilden eines Abstandshalters (307a) auf der Grabenseitenwand und das Freilegen der Oberfläche des Spin-on-Glases;
das...
das Bereitstellen eines Halbleitersubstrats (301), auf dessen Oberfläche nacheinander eine Anschlussfleckschicht (302), eine Hartmaskenschicht (304) und eine strukturierte Isolierschicht ausgebildet werden, die eine Öffnung hat, in der die Oberfläche der Hartmaskenschicht freiliegt;
nacheinander das Ätzen der Hartmaskenschicht (304), der Anschlussfleckschicht (302) und des Halbleitersubstrats (301), so dass ein Graben (305a) gebildet wird, wobei die strukturierte Isolierschicht als Maske dient;
das Entfernen der strukturierten Isolierschicht;
das Ausbilden einer SOG-Schicht (306) auf der Hartmaskenschicht, die den Graben füllt;
das anisotrope Ätzen der SOG-Schicht im Graben auf eine vorbestimmte Tiefe, so dass das Spin-on-Glas auf der Oberfläche der Hartmaskenschicht vollständig entfernt wird;
das konforme Ausbilden einer Isolierschicht (307) auf der Oberfläche der Hartmaskenschicht und des Grabens;
das anisotrope Ätzen der Isolierschicht zum Ausbilden eines Abstandshalters (307a) auf der Grabenseitenwand und das Freilegen der Oberfläche des Spin-on-Glases;
das...
Description
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die Erfindung betrifft ein Verfahren zum Herstellen von flaschenförmigen Gräben, wie sie in dynamischen Speichern mit wahlfreiem Zugriff (DRAM) zum Einsatz kommen.
- Die Integrationsdichte bei dynamischen Speichern mit wahlfreiem Zugriff (DRAM) wird immer höher und die Größe der Speicherzellen somit immer kleiner. Die Größe der Speicherzellen ergibt sich hauptsächlich aus der kleinsten Auflösung des lithographischen Verfahrens, aus den Überlappungstoleranzen zwischen den verschiedenen Strukturen und aus deren Layout. Zudem darf die kleinste Speicherkapazität nicht unterschritten werden, mit der das DRAM sicher betrieben werden kann. Zur Erfüllung dieser Anforderungen an Zellengröße und Speicherkapazität hat man den Grabenkondensator erfunden. Die einfache Einzelvorrichtung bzw. die Kondensatorspeicherzelle ist hier anders ausgerichtet – der Kondensator ist vertikal angeordnet. Bei diesem Design liegt der Kondensator in einem in der Oberfläche des Halbleitersubstrats ausgebildeten Graben.
- Wird aber die Größe des DRAMs um den Faktor f (Merkmalsgröße) kleiner skaliert, nimmt auch die Grabenspeicher-Knotenkapazität um den Faktor f ab. Man braucht daher Verfahren, welche die Speicherkapazität erhöhen. Ein bekanntes Mittel zur Erhöhung der Kapazität ist die Verbreiterung der Grabenunterseite, wobei dessen Oberfläche größer und der Kondensator "flaschenförmiger" wird.
- Werden die Kondensatoren eng zueinander angeordnet, wird die Steuerung des Ätzvorgangs zur Verbreitern der Unterseite zu dem entscheidenden Faktor. Die Ausbildung des flaschenför migen Kondensatorabschnitts erfolgt zumeist durch chemisches Trockenätzen. Im US-Patent 5,112,771 (Ishii et al) ist die Unterseite des Grabenkondensators erweitert. Erreicht wird dies, indem ein Siliciumoxidfilm auf der oberen Seitenwand des Grabens belassen und dann die Breite des freigelegten unteren Grabenbereichs durch anisotropes Trockenätzen erweitert wird. Da das Siliciumsubstrat isotrop trockengeätzt wird, erfolgt das Ätzen nicht nur senkrecht zur Substratoberfläche sondern auch parallel dazu. Wenngleich die Kondensatoroberfläche hierdurch größer wird, so ist das Ätzen schwer zu regeln.
-
1 zeigt ein Halbleitersubstrat101 , auf dem eine Anschlussfleck-Stapelschicht106 ausgebildet ist. Die Anschlussfleck-Stapelschicht106 wurde durch chemische Dampfabscheidung (CVD, CVD = Chemical Vapor Deposition) hergestellt. Die Anschlussfleck-Stapelschicht106 kann beispielsweise aus einer Anschlussfleck-Oxidschicht102 , einer Nitridschicht103 und einer Borsilikatglasschicht105 (BSG) zusammengesetzt sein. Die Anschlussfleck-Oxidschicht102 wird auf dem Halbleitersubstrat101 ausgebildet. Die Nitridschicht103 wird auf der Anschlussfleck-Oxidschicht102 ausgebildet. Die BSG-Schicht105 wird auf der Nitridschicht103 ausgebildet. Die Anschlussfleck-Stapelschicht106 dient als Hartmaskenschicht im Ätzschritt für den tiefen Graben. In der Anschlussfleck-Stapelschicht106 ist eine Maskenöffnung108 ausgebildet, damit ein Teil der Oberfläche des Halbleitersubstrats101 freiliegt. - Das freiliegende Halbleitersubstrat
101 wird geätzt, so dass ein Verjüngungsprofil109 entsteht, und zwar mit einem Mischgas aus HBr, NF3 und vorgemischtem He/O2 als primäres Plasmagas. Die Tiefe des Verjüngungsprofils109 beträgt ungefähr 1,2 μm. - In
2 wird das Verjüngungsprofil109 geätzt, um das freiliegende Halbleitersubstrat zu entfernen und ein unteres Profil110 zu bilden, und zwar mit Hilfe des Mischgases aus HBr, NF3 und vorgemischtem He/O2 als primäres Plasmagas. - Das herkömmliche Verfahren zum Ausbilden von flaschenförmigen Gräben ist schwer zu kontrollieren.
- Die
US 6 271 079 B1 offenbart ein Verfahren zum Ausbilden eines Grabenkondensators mit einer Opferschicht aus Siliciumnitrid. Gemäß dem dort beschriebenen Verfahren werden nacheinander eine Siliciumnitridschicht und eine dicke Oxidschicht auf einem Siliciumsubstrat aufgebracht. Im Substrat wird ein Graben ausgeformt und anschließend wird die dicke Oxidschicht durch Nassätzen entfernt. Der Graben wird teilweise mit einer Tetraethylorthosilikatoxidschicht aufgefüllt und anschließend geätzt, um einen Teil des Siliciumsubstrats freizulegen. Durch ein thermisches Oxidierungsverfahren wird auf dem freiliegenden Substrat ein Kragenoxid ausgebildet, auf dem eine Seitenwand aus Siliciumnitrid ausgeformt wird. Anschließend wird die verbleibende Tetraethylorthosilikatoxidschicht durch Nassätzen entfernt. Der Grabenbereich wird dann unter Verwendung der Seitenwand aus Silikonnitrid als Barriere geätzt, um einen flaschenförmigen Grabenbereich zum Erhöhen der Oberfläche des Grabenbereichs auszubilden. Im frischen Grabenbereich wird eine Bodenplatte ausgebildet, worauf die Seitenwand aus Silikonnitrid entfernt wird. Schließlich wird ein dielektrischer Film entlang der Oberfläche der Bodenplatte, dem Oxid und dem Substrat ausgebildet und eine erste leitende Schicht wird auf dem dielektrischen Film ausgebildet und füllt den Grabenbereich erneut aus. Die erste leitende Schicht und der dielektrische Film werden geätzt, um einen Teil des Kragenoxids freizulegen und der freigelegte Abschnitt des Kragenoxids wird dann nass geätzt. Eine zweite leitende Schicht wird auf der ersten leitenden Schicht ausgebildet und dann zurückgeätzt. - Ein weiteres Verfahren ist in der
US 6,440,792 B1 beschrieben. - Es ist daher Aufgabe der Erfindung, ein Verfahren zur Ausbildung von flaschenförmigen Gräben in einem Halbleitersubstrat bereitzustellen. Mit diesem Verfahren soll die Kondensatoroberfläche in einfacher weise wirksam vergrößert werden. Das Verfahren zur Ausbildung von flaschenförmigen Kondensatorgräben soll einfach zu kontrollieren sein.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren nach Anspruch 1 gelöst. Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die Erfindung wird nun eingehend an Ausführungsformen und mit Bezug auf die anliegenden Zeichnungen beschrieben. Es zeigt:
-
1 einen Querschnitt der herkömmlichen Vorgehensweise zum Ausbilden des Verjüngungsprofils des flaschenförmigen Grabens; -
2 einen Querschnitt der herkömmlichen Vorgehensweise zum Ausbilden des unteren Profils des flaschenförmigen Grabens; -
3a bis3g Querschnitte einer Vorgehensweise zum Ausbilden eines flaschenförmigen Grabens in einer ersten Ausführungsform der Erfindung; und -
4a bis4k Querschnitte einer Vorgehensweise zum Ausbilden eines flaschenförmigen Grabens in einer zweiten Ausführungsform der Erfindung. - EINGEHENDE BESCHREIBUNG DER ERFINDUNG
- Erste Ausführungsform
-
3a bis3g zeigen Querschnitte einer Vorgehensweise zum Ausbilden eines flaschenförmigen Grabens in einer ersten Ausführungsform der Erfindung. - In
3a wird zuerst ein Halbleitersubstrat301 , z. B. Silicium, bereitgestellt. Eine Anschlussfleck-Oxidschicht302 , eine dielektrische Schicht303 , z. B. Nitrid, und eine Hartmaskenschicht304 , z. B. Borsilikatglas, werden nacheinander auf der Oberfläche des Halbleitersubstrats301 ausgebildet. Eine strukturierte Resistschicht (nicht dargestellt) mit einer Öffnung wird auf der Oberfläche der Hartmaskenschicht304 erzeugt. Die Hartmaskenschicht304 wird geätzt, wobei die strukturierte Resistschicht als Maske zum Ausbilden einer Öffnung305 dient. Die strukturierte Resistschicht wird entfernt. - Die Hartmaskenschicht
304 kann aus Nitrid bestehen, die Kombination aus Nitrid und Borsilikatglas liefert jedoch eine bessere Qualität. - In
3b werden die dielektrische Schicht303 , die Anschlussfleck-Oxidschicht302 und das Halbleitersubstrat301 alle nach einander geätzt, damit ein Graben305a gebildet wird. Anschließend entfernt man die Hartmaskenschicht304 . - In
3c wird eine erste Isolierschicht306 aus Spin-on-Glas auf der Oberfläche der dielektrischen Schicht303 ausgebildet. Der Graben305a wird mit der ersten dielektrischen Schicht306 gefüllt. - In
3d wird die erste Isolierschicht306 auf der Oberfläche der dielektrischen Schicht303 entfernt. Die erste Isolierschicht306 im Graben305a wird auf eine vorbestimmte Tiefe von ungefähr 1 bis 2 μm geätzt. Man kann die Isolier schicht306 durch anisotropes Ätzen entfernen, z. B. reaktives Ionenätzen (RIE) oder Plasmaätzen, oder durch isotropes Ätzen, z. B. Nassätzen. - Eine zweite Isolierschicht
307 , z. B. Oxid oder Nitrid, wird konform auf der Oberfläche der dielektrischen Schicht303 und des Grabens305a ausgebildet. Die zweite Isolierschicht307 kann aus dem gleichen Material bestehen wie die dielektrische Schicht303 , muss sich beim Ausführen der folgenden Bearbeitungsschritte jedoch von der ersten Isolierschicht306 unterscheiden. - In
3e wird die zweite Isolierschicht307 anisotrop geätzt, damit auf der Seitenwand des Grabens305a ein Abstandshalter307a gebildet wird. Die Oberfläche der ersten Isolierschicht306 im Graben305a wird freigelegt. Die dielektrische Schicht303 wird nicht beschädigt, weil die Isolierschicht307 auf ihr ausgebildet ist, und die Breite der Öffnung des Grabens305a nimmt nicht zu. - In
3f wird die erste Isolierschicht306 im Graben305a isotrop geätzt, wobei der Abstandshalter307a als Maske dient. - In
3g wird der nicht vom Abstandshalter307a maskierte Graben305a isotrop auf flaschenförmige Gestalt308 geätzt. - Zweite Ausführungsform
-
4a bis4k zeigen Querschnitte der Vorgehensweise zum Ausbilden eines flaschenförmigen Grabens in einer zweiten Ausführungsform der Erfindung. - In
4a wird zuerst ein Halbleitersubstrat401 bereitgestellt. Nacheinander werden auf der Oberfläche des Halbleitersubstrats401 eine Anschlussfleck-Oxidschicht402 , eine dielektrische Schicht403 , z. B. Nitrid, und eine Hartmas kenschicht404 , z. B. Borsilikatglas, ausgebildet. Eine strukturierte Resistschicht (nicht dargestellt) mit einer Öffnung wird auf der Oberfläche der Hartmaskenschicht404 erzeugt. Die Hartmaskenschicht404 wird geätzt, wobei die strukturierte Resistschicht als Maske zum Ausbilden einer Öffnung405 dient. Die strukturierte Resistschicht wird entfernt. - In
4b werden die dielektrische Schicht403 , die Anschlussfleck-Oxidschicht402 und das Halbleitersubstrat401 alle nacheinander geätzt, damit ein Graben405a gebildet wird, wobei die Hartmaskenschicht404 als Maske dient. Anschließend entfernt man die Hartmaskenschicht404 . - In
4c werden eine konforme erste Abdeckschicht406 , z. B. Oxid, und eine konforme zweite Abdeckschicht407 , z. B . Nitrid, nacheinander auf der Oberfläche der dielektrischen Schicht403 und des Grabens405a ausgebildet. Die erste Abdeckschicht406 und die zweite Abdeckschicht407 werden durch LPCVD oder PECVD bei 350 bis 850°C ausgebildet. Die Dicke der ersten Abdeckschicht406 beträgt ungefähr 50 bis 2000. Die Dicke der zweiten Abdeckschicht407 beträgt ungefähr 50 bis 2000. - In
4d wird eine Isolierschicht408 aus Spin-on-Glas auf der Oberfläche der zweiten Abdeckschicht407 ausgebildet, die den Graben405a füllt. - In
4e wird die Isolierschicht408 auf der Oberfläche der dielektrischen Schicht403 entfernt. Die Isolierschicht 408 im Graben405a wird auf eine vorbestimmte Tiefe von ungefähr 1 bis 2 um geätzt. Die Isolierschicht408 kann man durch anisotropes Ätzen, z. B. reaktives Ionenätzen (RIE) oder Plasmaätzen ausbilden, oder durch isotropes Ätzen, z. B. Nassätzen. - In
4f wird eine leitende Schicht409 aus Polysilicium oder epitaxialem oder amorphem Silicium konform auf der Oberfläche der dielektrischen Schicht403 und des Grabens405a ausgebildet. - In
4g wird die leitende Schicht409 anisotrop geätzt, damit ein Abstandshalter409a auf der Seitenwand des Grabens405a gebildet wird, so dass die Oberfläche der Isolierschicht 408 im Graben405a freiliegt. Die dielektrische Schicht403 wird nicht beschädigt, weil die dielektrische Schicht403 von der leitenden Schicht409 , der zweiten Abdeckschicht407 und der ersten Abdeckschicht406 bedeckt ist. Die Breite der Öffnung des Grabens405a nimmt nicht zu. - In
4h wird die Isolierschicht408 im Graben405a isotrop geätzt, wobei der Abstandshalter409a als Maske dient. - In
4i wird die freiliegende zweite Abdeckschicht407 entfernt, und ebenso die zweite Abdeckschicht407 zwischen der dielektrischen Schicht403 und der ersten Abdeckschicht406 . Die vom Abstandshalter409a maskierte zweite Abdeckschicht407 wird nicht entfernt. - In
4j wird die freiliegende erste Abdeckschicht406 im Graben405a entfernt, und ebenso die erste Abdeckschicht406 auf der Oberfläche der dielektrischen Schicht403 . Die vom Abstandshalter409a maskierte erste Abdeckschicht406 wird nicht entfernt. - Schließlich ist nur noch der obere Abschnitt des Grabens
405a von der ersten Abdeckschicht406 und der zweiten Abdeckschicht407 bedeckt. - In
4k wird der Graben405a , der nicht von der ersten Abdeckschicht406 und der zweiten Abdeckschicht407 maskiert ist, isotrop auf die flaschenförmige Gestalt410 geätzt.
Claims (13)
- Verfahren zum Ausbilden eines flaschenförmigen Grabens, umfassend: das Bereitstellen eines Halbleitersubstrats (
301 ), auf dessen Oberfläche nacheinander eine Anschlussfleckschicht (302 ), eine Hartmaskenschicht (304 ) und eine strukturierte Isolierschicht ausgebildet werden, die eine Öffnung hat, in der die Oberfläche der Hartmaskenschicht freiliegt; nacheinander das Ätzen der Hartmaskenschicht (304 ), der Anschlussfleckschicht (302 ) und des Halbleitersubstrats (301 ), so dass ein Graben (305a ) gebildet wird, wobei die strukturierte Isolierschicht als Maske dient; das Entfernen der strukturierten Isolierschicht; das Ausbilden einer SOG-Schicht (306 ) auf der Hartmaskenschicht, die den Graben füllt; das anisotrope Ätzen der SOG-Schicht im Graben auf eine vorbestimmte Tiefe, so dass das Spin-on-Glas auf der Oberfläche der Hartmaskenschicht vollständig entfernt wird; das konforme Ausbilden einer Isolierschicht (307 ) auf der Oberfläche der Hartmaskenschicht und des Grabens; das anisotrope Ätzen der Isolierschicht zum Ausbilden eines Abstandshalters (307a ) auf der Grabenseitenwand und das Freilegen der Oberfläche des Spin-on-Glases; das Nassätzen des Halbleitersubstrats zum Entfernen des Spin-on-Glases; und das isotrope Ätzen des nicht vom Abstandshalter maskierten Grabens auf flaschenförmige Gestalt. - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, wobei die Anschlussfleckschicht (
302 ) eine Oxidschicht ist. - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, wobei die Hartmaskenschicht (
304 ) eine Siliciumnitridschicht oder eine Kombinationsschicht aus Siliciumnitrid und Borsilikatglas ist. - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, wobei die Isolierschicht eine Nitridschicht ist.
- Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, wobei das anisotrope Ätzverfahren reaktives Ionenätzen oder Plasmaätzen ist.
- Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, wobei das isotrope Ätzverfahren Nassätzen ist.
- Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 1, aufweisend: nacheinander das Ausbilden einer ersten Abdeckschicht und einer zweiten Abdeckschicht auf der Oberfläche der Hartmaskenschicht (
304 ) und dem Graben (305a ). - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 7, aufweisend: das Entfernen der freiliegenden zweiten Abdeckschicht nach dem Ausbilden des Abstandshalters (
307a ). - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 7, aufweisend: das Entfernen der freiliegenden ersten Abdeckschicht nach dem Entfernen des Abstandshalters (
307a ). - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 7, wobei die erste Abdeckschicht eine Oxidschicht ist.
- Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 7, wobei die zweite Abdeckschicht eine Nitridschicht ist.
- Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 6, wobei der Abstandshalter (
307a ) eine Siliciumschicht ist. - Verfahren zum Ausbilden eines flaschenförmigen Grabens nach Anspruch 12, wobei der Abstandshalter (
307a ) eine Polysiliciumschicht, eine Epytaxialsiliciumschicht oder eine amorphe Siliciumschicht ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW91121111 | 2002-09-16 | ||
TW091121111A TW554521B (en) | 2002-09-16 | 2002-09-16 | Process for forming a bottle-shaped trench |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10300523A1 DE10300523A1 (de) | 2004-03-25 |
DE10300523B4 true DE10300523B4 (de) | 2004-09-23 |
Family
ID=31945388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10300523A Expired - Lifetime DE10300523B4 (de) | 2002-09-16 | 2003-01-09 | Verfahren zur Herstellung eines flaschenförmigen Grabens in einem Halbleiter |
Country Status (3)
Country | Link |
---|---|
US (1) | US6770563B2 (de) |
DE (1) | DE10300523B4 (de) |
TW (1) | TW554521B (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506192B1 (ko) * | 2003-05-12 | 2005-08-03 | 매그나칩 반도체 유한회사 | 반도체 소자의 고저항 영역 형성 방법 |
US6967137B2 (en) * | 2003-07-07 | 2005-11-22 | International Business Machines Corporation | Forming collar structures in deep trench capacitors with thermally stable filler material |
US20060234441A1 (en) * | 2005-04-13 | 2006-10-19 | Promos Technologies Inc. | Method for preparing a deep trench |
US7375413B2 (en) * | 2006-05-26 | 2008-05-20 | International Business Machines Corporation | Trench widening without merging |
US20080124890A1 (en) * | 2006-06-27 | 2008-05-29 | Macronix International Co., Ltd. | Method for forming shallow trench isolation structure |
KR100849363B1 (ko) * | 2006-12-27 | 2008-07-29 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
KR20090068539A (ko) * | 2007-12-24 | 2009-06-29 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
US20150059640A1 (en) * | 2013-08-27 | 2015-03-05 | Raytheon Company | Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows |
US9722015B1 (en) * | 2016-10-03 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Capacitor structure and method for manufacturing the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271079B1 (en) * | 1999-05-07 | 2001-08-07 | Mosel Vitelic Inc. | Method of forming a trench capacitor |
US6440792B1 (en) * | 1999-11-05 | 2002-08-27 | Promos Technology, Inc. | DRAM technology of storage node formation and no conduction/isolation process of bottle-shaped deep trench |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3809218C2 (de) * | 1987-03-20 | 1994-09-01 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung |
US6232171B1 (en) * | 1999-01-11 | 2001-05-15 | Promos Technology, Inc. | Technique of bottle-shaped deep trench formation |
US6486024B1 (en) * | 2000-05-24 | 2002-11-26 | Infineon Technologies Ag | Integrated circuit trench device with a dielectric collar stack, and method of forming thereof |
DE10034003A1 (de) * | 2000-07-07 | 2002-01-24 | Infineon Technologies Ag | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
DE10040464A1 (de) * | 2000-08-18 | 2002-02-28 | Infineon Technologies Ag | Grabenkondensator und Verfahren zu seiner Herstellung |
KR100354439B1 (ko) * | 2000-12-08 | 2002-09-28 | 삼성전자 주식회사 | 트렌치 소자 분리막 형성 방법 |
US6534376B2 (en) * | 2001-08-15 | 2003-03-18 | Infineon Technologies Ag | Process flow for sacrificial collar scheme with vertical nitride mask |
-
2002
- 2002-09-16 TW TW091121111A patent/TW554521B/zh not_active IP Right Cessation
-
2003
- 2003-01-03 US US10/336,083 patent/US6770563B2/en not_active Expired - Lifetime
- 2003-01-09 DE DE10300523A patent/DE10300523B4/de not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271079B1 (en) * | 1999-05-07 | 2001-08-07 | Mosel Vitelic Inc. | Method of forming a trench capacitor |
US6440792B1 (en) * | 1999-11-05 | 2002-08-27 | Promos Technology, Inc. | DRAM technology of storage node formation and no conduction/isolation process of bottle-shaped deep trench |
Also Published As
Publication number | Publication date |
---|---|
US20040053464A1 (en) | 2004-03-18 |
US6770563B2 (en) | 2004-08-03 |
TW554521B (en) | 2003-09-21 |
DE10300523A1 (de) | 2004-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69731945T2 (de) | Halbleiter-verfahrensmethode zur herstellung eines kontaktsockels für den speicherknoten eines kondensators in integrierten schaltungen | |
DE102006049158B4 (de) | Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors | |
DE4412089A1 (de) | Verfahren zur Herstellung eines Kondensators für ein hochintegriertes Halbleiterspeicherbauelement | |
DE102004002223B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE4321638A1 (de) | Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung | |
DE10019090A1 (de) | Grabenkondensator sowie dazugehöriges Herstellungsverfahren | |
DE69733055T2 (de) | Herstellungsverfahren für DRAM-Stapelkondensator | |
EP1182699B1 (de) | Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat | |
DE10153765A1 (de) | Verfahren zur Herstellung einer Dram-Zelle mit einem tiefen Graben | |
DE19925657B4 (de) | Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement | |
DE69628708T2 (de) | Herstellungsverfahren für einen Stapelkondensator mit wellenförmiger Elektrode | |
DE4328510C2 (de) | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator | |
DE19848782C2 (de) | Verfahren zum Herstellen einer Speicherelektrode eines DRAM-Zellenkondensators | |
DE10308888B4 (de) | Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung | |
EP0875937A2 (de) | DRAM-Zellenanordnung und Verfahren zu deren Herstellung | |
DE10300523B4 (de) | Verfahren zur Herstellung eines flaschenförmigen Grabens in einem Halbleiter | |
DE10208249A1 (de) | Halbleiterspeicher mit vertikalem Auswahltransistor | |
DE4400034C1 (de) | Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode | |
DE4229837A1 (de) | Eine halbleiterspeichereinrichtung mit einer eine vielzahl von mikrograeben und/oder mikrozylindern aufweisenden speicherelektroden | |
DE112014000543B4 (de) | Verfahren zum Fertigen eines Halbleiterbauelements | |
DE10259792A1 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung | |
DE4441166C2 (de) | Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung | |
DE4409718A1 (de) | Kondensator für ein Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE4430963B4 (de) | Kondensator für einen dynamischen Direktzugriffspeicher sowie Verfahren zur Herstellung desselben | |
DE10232002B4 (de) | Verfahren zur selbstjustierten selektiven Kontaktierung von Gate-Elektroden vertikaler Transistoren eines integrierten Halbleiterspeichers und integrierter Halbleiterspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R082 | Change of representative |
Representative=s name: HASELTINE LAKE LLP, DE |
|
R082 | Change of representative |
Representative=s name: HL KEMPNER PATENTANWALT, RECHTSANWALT, SOLICIT, DE |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021824200 Ipc: H10B0012000000 |
|
R071 | Expiry of right |