DE10260344B4

DE10260344B4 - Magnetische Dünnfilmspeichervorrichtung, die Daten mit bidirektionalem Strom schreibt

Info

Publication number: DE10260344B4
Application number: DE10260344A
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-12-26
Filing date: 2002-12-20
Publication date: 2006-06-14
Anticipated expiration: 2022-12-21
Also published as: KR20030055167A; TW200301480A; DE10260344A1; CN1430226A; TW578150B; CN1286116C; KR100518644B1; JP2003257176A; JP4262954B2

Abstract

Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist;
einer Mehrzahl von Schreibwortleitungen (WWL), die jeweils entsprechend den Zeilen bereitgestellt sind, zum Führen eines ersten Datenschreibstroms (Ip), der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung;
einer Mehrzahl von ersten Bitleitungen (BL), die jeweils entsprechend den Spalten bereitgestellt sind; und
einer Datenschreibschaltung zum Leiten eines zweiten Datenschreibstroms (±Iw), der das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert (DIN) entsprechenden Richtung durch einen Abschnitt, der einer ausgewählten Speicherzelle (MC) entspricht, einer ausgewählten ersten Bitleitung (BL), die einer ausgewählten Spalte entspricht;
wobei die Datenschreibschaltung eine Mehrzahl von Bitleitungstreiberabschnitten (CDGa, CDGb, WDG, BDVa, BDVb, BDVm) beinhaltet, die für jede Spalte bereitgestellt und jeweils entsprechend einem ersten...

Description

Die vorliegende Erfindung bezieht sich auf eine magnetische Dünnfilm-Speichervorrichtung, und besonders auf eine magnetische Dünnfilm-Speichervorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen (MTJs = Magnetic Tunnel Junctions) aufweist.

Eine MRAM-Vorrichtung (Magnetic Random Access Memory = Magnetischer Direktzugriffspeicher) zieht als eine Speichervorrichtung, die in der Lage ist, mit geringem Leistungsverbrauch Daten auf nicht-flüchtige Weise zu speichern, Aufmerksamkeit auf sich. Die MRAM-Vorrichtung ist eine Speichervorrichtung, bei der in einer integrierten Halbleiterschaltung eine Mehrzahl von magnetischen Dünnfilmelementen zum nicht-flüchtigen Speichern von Daten ausgebildet ist, wobei auf jedes dieser magnetischen Dünnfilmelementen ein Direktzugriff erlaubt ist.

Insbesondere wurde in den letzten Jahren angekündigt, dass durch die Verwendung magnetischer Dünnfilmelemente mit magnetischen Tunnelübergängen als Speicherzellen die Leistungsfähigkeit einer MRAM-Vorrichtung beträchtlich verbessert werden kann. Die MRAM-Vorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen beinhaltet, ist in der technischen Literatur veröffentlicht wie z.B. in "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, und "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Februar 2001.

21 ist eine schematische Darstellung des Aufbaus einer Speicherzelle mit magnetischem Tunnelübergang (im folgenden gelegentlich einfach als "MTJ-Speicherzelle" bezeichnet). Wie in 21 dargestellt beinhaltet eine MTJ-Speicherzelle ein magnetoresistives Tunnelelement TMR, dessen elektrischer Widerstandswert sich entsprechend dem Pegel der Speicherdaten ändert, und ein Zugriffselement ATR zum Bilden eines Pfades für einen Lesestrom Is, der im Datenlesebetrieb durch das magnetoresistive Tunnelelement TMR fließt. Typischerweise wird das Zugriffselement ATR aus einem Feldeffekttransistor gebildet. Es wird daher im Folgenden auch als "Zugriffstransistor ATR" bezeichnet. Der Zugriffstransistor ATR ist zwischen das magnetoresistive Tunnelelement TMR und eine feste Spannung (Massespannung GND) geschaltet.

Für die MTJ-Speicherzelle beinhaltet der Aufbau eine Schreibwortleitung WWL zum Durchführen des Datenschreibens, eine Lesewortleitung RWL zum Anweisen des Datenlesens sowie eine Bitleitung BL, die eine Datenleitung zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert ist.

22 ist eine konzeptionelle Darstellung, die den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht. Wie in 22 dargestellt beinhaltet das magnetoresistive Tunnelelement TMR eine ferromagnetische Materialschicht FL mit einer festen und gleichförmigen Magnetisierungsrichtung (im folgenden gelegentlich einfach als "feste magnetische Schicht" bezeichnet), und eine ferromagnetische Materialschicht VL, die in einer Richtung magnetisiert ist, die einem von außen angelegten Magnetfeld entspricht (im folgenden gelegentlich einfach als "freie magnetische Schicht" bezeichnet). Zwischen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL ist eine Tunnelbarriere TB (Tunnelschicht) aus einer Isolierschicht ausgebildet. Entsprechend dem Schreibdatenpegel ist die freie magnetische Schicht VL entweder in dieselbe Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte Richtung. Die feste magnetische Schicht FL, die Tunnelbarriere TB und die freie magnetische Schicht VL bilden einen magnetischen Tunnelübergang.

Im Datenlesebetrieb wird der Zugriffstransistor ATR als Reaktion auf eine Aktivierung der Lesewortleitung RWL eingeschaltet. Dadurch kann ein Lesestrom Is durch einen Strompfad fließen, der durch die Bitleitung BL, das magnetoresistive Tunnelelement TMR, den Zugriffstransistor ATR und die Massespannung GND gebildet wird.

Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR ändert sich entsprechend der Beziehung zwischen der jeweiligen Magnetisierungsrichtung der festen magnetischen Schicht FL und der freien magnetischen Schicht VL. Genauer gesagt: Wenn die feste magnetische Schicht FL und die freie magnetische Schicht VL in dieselbe (parallele) Richtung magnetisiert sind, hat das magnetoresistive Tunnelelement TMR einen geringeren elektrischen Widerstandswert als in dem Fall, in dem die Schichten FL und VL in entgegengesetzte (antiparallele) Richtungen magnetisiert sind.

Wenn die freie magnetische Schicht VL in der dem Speicherdatenpegel entsprechenden Richtung magnetisiert ist, variiert dementsprechend eine durch den Lesestrom Is in dem magnetoresistiven Tunnelelement TMR erzeugte Spannungsänderung entsprechend dem Speicherdatenpegel. wenn der Datenlesestrom Is durch das magnetoresistive Tunnelelement TMR geleitet wird, nachdem die Bitleitung BL auf eine vorbestimmte Spannung aufgeladen wurde, kann der Speicherdatenwert der MTJ-Speicherzelle durch Erfassen der Spannung auf der Bitleitung BL gelesen werden.

23 ist eine konzeptionelle Darstellung, die den Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht. Wie in 23 dargestellt wird in dem Datenschreibbetrieb die Lesewortleitung RWL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand wird der Schreibwortleitung WWL und der Bitleitung BL jeweils ein Datenschreibstrom zum Magnetisieren der freien magnetischen Schicht VL in der dem Schreibdatenpegel entsprechenden Richtung zugeführt. Die Magnetisierungsrichtung der freien magnetischen Schicht VL hängt von den Datenschreibströmen ab, die jeweils durch die Schreibwortleitung WWL und die Bitleitung BL fließen.

24 ist eine konzeptionelle Darstellung zur Erläuterung des Zusammenhangs zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR beim Datenschreibbetrieb in die MTJ-Speicherzelle. In 24 bezeichnet die Abszisse H(EA) ein Magnetfeld, das an die freie magnetische Schicht VL des magnetoresistiven Tunnelelements TMR entlang einer leicht zu magnetisierenden Achse (EA) angelegt ist. Die Ordinate H(HA) bezeichnet ein Magnetfeld, das an die freie magnetische Schicht VL entlang einer schwer zu magnetisierenden Achse (HA) angelegt ist. Die Magnetfelder H(EA) und H(HA) entsprechen zwei Magnetfeldern, die jeweils durch die in der Bitleitung BL und in der Schreibwortleitung WWL fließenden Ströme erzeugt werden.

In der MTJ-Speicherzelle liegt die feste Magnetisierungsrichtung der festen magnetische Schicht FL parallel zu der leicht zu magnetisierenden Achse der freien magnetischen Schicht VL. Die freie magnetische Schicht VL ist entlang der leicht zu magnetisierenden Achse entsprechend dem Speicherdatenpegel ("1" bzw. "0") entweder in dieselbe (parallele) Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Im Folgenden werden die elektrischen Widerstandswerte des magnetoresistiven Tunnelelements TMR, die jeweils den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL entsprechen, durch bezeichnen R1 und R0 bezeichnet (R1 > R0). Die MTJ-Speicherzelle ist somit in der Lage, entsprechend den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL 1-Bit-Daten ("1" bzw. "0") zu speichern.

Die Magnetisierungsrichtung der freien magnetischen Schicht VL kann nur dann neu geschrieben werden, wenn eine Summe der angelegten Magnetfelder H(EA) und H(HA) in den Bereich außerhalb der in 24 dargestellten Asteroidenkennlinie fällt. Daher ändert sich die Magnetisierungsrichtung der freien magnetischen Schicht VL nicht, wenn die angelegten Datenschreibmagnetfelder Stärken aufweisen, die dem Bereich innerhalb der Asteroidenkennlinie entsprechen.

Wie aus der Asteroidenkennlinie ersichtlich, kann ein Magnetisierungsschwellwert, der zum Ändern der Magnetisierungsrichtung entlang der leicht zu magnetisierenden Achse erforderlich ist, durch Anlegen eines Magnetfelds an die freie magnetische Schicht VL in Richtung der schwer zu magnetisierenden Achse verringert werden.

Wenn der Arbeitspunkt im Datenschreibbetrieb wie in dem in 24 dargestellten Beispiel festgelegt ist, wird das Datenschreibmagnetfeld in der als Datenschreibziel ausgewählten MTJ-Speicherzelle so ausgelegt, dass das Datenschreibmagnetfeld in der leicht zu magnetisierenden Richtung eine Stärke H_WR aufweist. Daher wird der Wert des Datenschreibstroms, der durch die Bitleitung BL bzw. die Schreibwortleitung WWL fließt, auf einen Wert festgelegt, der das Datenschreibmagnetfeld H_WR erzeugen kann. Im allgemeinen wird das Datenschreibmagnetfeld H_WR dargestellt durch eine Summe einer Schaltmagnetfeldstärke H_SW, die zum Schalten der Magnetisierungsrichtung erforderlich ist, und einer Reserve ΔH. Es wird also durch die Gleichung H_WR = H_SW + ΔH dargestellt.

Um den Speicherdatenwert der MTJ-Speicherzelle, d.h. die Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR, zu überschreiben, muss sowohl der Schreibwortleitung WWL als auch der Bitleitung BL ein Datenschreibstrom mit mindestens einem vorbestimmten Pegel zugeführt werden. Die freie magnetische Schicht VL in dem magnetoresistiven Tunnelelement TMR wird somit entsprechend der Richtung des Datenschreibmagnetfelds entlang der leicht zu magnetisierenden Achse (EA) entweder in dieselbe (parallele) oder in die entgegengesetzte (antiparallele) Richtung magnetisiert wie die feste magnetische Schicht FL. Die einmal in das magnetoresistive Tunnelelement TMR geschriebene Magnetisierungsrichtung, d.h. der Speicherdatenwert der MTJ-Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis der nächste Datenschreibvorgang durchgeführt wird.

Wie oben beschrieben ändert sich der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR entsprechend der Magnetisierungsrichtung, die durch ein angelegtes Datenschreibmagnetfeld überschrieben werden kann. Dementsprechend kann ein nichtflüchtiges Datenspeichern verwirklicht werden, indem je weils die zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL in dem magnetoresistiven Tunnelelement TMR den Speicherdatenpegel ("0" bzw. "1") zugeordnet werden.

Im Datenschreibbetrieb der MRAM-Vorrichtung ist es, wie oben beschrieben, erforderlich, die Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR in der MTJ-Speicherzelle, die als ein Datenschreibziel ausgewählt ist, umzuschalten. Dafür ist es erforderlich, entsprechend dem Schreibdatenpegel die Richtungen der Datenschreibströme zu steuern, die durch die Schreibwortleitung WWL und die Bitleitung BL fließen. Das verkompliziert einen Aufbau eines Schaltungssystems, der den Datenschreibstrom zuführt, und vergrößert eine Chipgröße der MRAM-Vorrichtung.

EP 1 152 430 A2 offenbart eine Schreibschaltung für eine MRAM-Vorrichtung, bei der an jedem Ende einer Bitleitung jeweils eine Schreibtreiberschaltung angeordnet ist. Beim Datenschreiben legt eine der Schreibtreiberschaltungen ein Schreibpotential an das eine Ende einer Bitleitung an, und die andere Schreibtreiberschaltung legt ein Referenzpotential an das andere Ende der Bitleitung an.

DE 102 15 117 A1 offenbart eine Dünnfilm-Magnetspeichervorrichtung (MRAM) mit Dummyspeicherzellen. In einer Ausführungsform ist eine Aufteilung des Speichers in zwei Blöcke beschrieben, die jeweils eine Anzahl von Zeilen mit Speicherzellen und eine Zeile mit Dummyzellen enthalten und zwischen denen ein Datenbus mit komplementären Leitungen verläuft. Die ausgewählte Speicherzelle wird über die Bitleitung in einem Block mit einer dieser Datenbusleitungen verbunden, während die Dummyzelle derselben Spalte in dem anderen Block über die Bitleitung derselben Spalte mit der anderen Datenbusleitung verbunden wird.

Die Aufgabe der Erfindung besteht darin, einen Aufbau einer magnetischen Dünnfilmspeichervorrichtung bereit zu stellen, die einen einfachen Schaltungsaufbau aufweist und einen Datenschreibstrom entsprechend einem Schreibdatenpegel liefern kann.

Die Aufgabe wird gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 1, 8, 12 bzw. 14. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Zusammengefasst beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Schreibwortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstroms, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; eine Mehrzahl von Bitleitungen, die jeweils entsprechend den Spalten bereit gestellt sind, zum Führen eines zweiten Datenschreibstroms, der in einer ausgewählten Spalte das zweiten Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung; und eine Mehrzahl von Stromrückflussleitungen, die in der selben Richtung angeordnet sind, wie die Mehrzahl von Bitleitungen. Jede der Bitleitungen entspricht einer aus der Mehrzahl von Stromrückflussleitungen. Der zweite Datenschreibstrom fließt über eine ausgewählte Bitleitung, die der ausgewählten Spalte entspricht, und die entsprechende Stromrückflussleitung, deren Ende auf einer Seite elektrisch mit einem Ende auf einer Seite der ausgewählten Bitleitung verbunden ist, die der ausgewählten Spalte entspricht.

Dementsprechend kann die Erfindung in der magnetischen Dünnfilmspeichervorrichtung Vorteile dergestalt bereit stellen, dass jede Bitleitung und die entsprechende Stromrückflussleitung an den Enden auf einer Seite miteinander verbunden sind und dass die Richtung des Stromes, der durch die ausgewählte Bitleitung fließt, dadurch gesteuert werden kann, dass die Spannungen an den Enden auf den anderen Seiten der ausgewählten Bitleitung und der entsprechenden Stromrückflussleitung eingestellt werden. Demzufolge ist es möglich, einen Schaltungsaufbau zum Steuern der Richtung des Datenschreibstromes entsprechend dem Schreibdatenpegel zu vereinfachen.

Unter einem anderen Gesichtspunkt der Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Schreibwortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstroms, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; eine Mehrzahl von Bitleitungen, die jeweils entsprechend den Spalten bereit gestellt sind, zum Führen eines zweiten Datenschreibstroms, der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung; eine Mehrzahl von ersten Spaltenauswahlleitungen, von denen jede für jeweils K Spalten (K: ganze Zahl > 1) bereit gestellt ist, die einen Spaltenblock bilden und jeweils verschiedenen Spaltenadressen entsprechen, eine Anzahl von K zweiten Spaltenauswahlleitungen, zum Auswählen der entsprechenden K Spalten in jedem Spaltenblock; einem Spaltendecoder zum selektiven Aktivieren einer aus der Mehrzahl von ersten Spaltenauswahlleitungen und einer aus der Mehrzahl von K zweiten Spaltenauswahlleitungen entsprechend dem Ergebnis der Spaltenauswahl; und einer Datenschreibschaltung zum Arbeiten entsprechend der ersten und zweiten Spaltenauswahlleitung, um entsprechend dem Schreibdatenwert jeweils den einen Endabschnitt der ausgewählten Bitleitung, die der ausgewählten Spalte entspricht, auf die erste Spannung zu legen und den anderen Endabschnitt auf die zweite Spannung.

Entsprechend der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung wird die Spaltenauswahl durchgeführt durch eine Kombination der Auswahl der Spaltenblöcke, von denen jeder aus einer Mehrzahl von Speicherzellenspalten gebildet ist, und der Auswahl der Speicherzellenspalte in jedem Speicherzellenblock. Somit ist es möglich, die Anzahl der für die Spaltenauswahl erforderlichen Signalverbindungen zu verringern.

Unter einem weiteren Gesichtspunkt der Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Schreibwortleitungen, die entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstroms, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; eine Mehrzahl von ersten Bitleitungen, die jeweils entsprechend den Spalten bereit gestellt sind; und ei ner Datenschreibschaltung zum Zuführen eines zweiten Datenschreibstroms, der das zweite Datenschreibmagnetfeld erzeugt, in einer dem Schreibdatenwert entsprechenden Richtung zu einem Abschnitt, der einer ausgewählten Speicherzelle entspricht, einer Leitung aus der Mehrzahl von ersten Bitleitungen, die einer ausgewählten Spalte entspricht. Die Datenschreibschaltung beinhaltet eine Mehrzahl von Bitleitungstreiberabschnitten, die jeweils für jede Spalte bereit gestellt und jeweils entsprechend einem ersten Knoten, der einem Endabschnitt der entsprechenden ersten Bitleitung entspricht, einem zweiten Knoten, der dem anderen Endabschnitt der entsprechenden ersten Bitleitung entspricht, und zumindest einem Zwischenknoten der entsprechenden ersten Bitleitung angeordnet sind. Die zwei Bitleitungstreiberabschnitte aus der Mehrzahl von Bitleitungstreiberabschnitten der ausgewählten Spalte, die auf entgegen gesetzten Seiten der ausgewählten Speicherzelle angeordnet sind, legen von den ihnen entsprechenden Knoten der ausgewählten ersten Bitleitung entsprechend dem Schreibdatenwert den einen auf eine erste Spannung und den anderen auf eine zweite Spannung.

Entsprechend der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung ist es möglich, den Datenschreibstrom nur durch einen Teilabschnitt der ausgewählten Bitleitung zu führen, der der ausgewählten Speicherzelle entspricht. Dadurch kann ein elektrischer Widerstandswert eines Pfads des Datenschreibstromes verringert werden, so dass der erforderliche Datenschreibstrom auch bei Betrieb mit einer niedrigen Spannung leicht zugeführt werden und eine Geschwindigkeit des Datenschreibvorgangs erhöht werden kann. Weiterhin ist es möglich, irrtümliches Schreiben von Daten in eine nicht ausgewählte Speicherzelle in der ausgewählten Spalte zu unterdrücken.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeord net sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Wortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstroms, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; eine Mehrzahl von ersten Bitleitungen, die jeweils entsprechend den Spalten bereit gestellt sind, zum Führen eines zweiten Datenschreibstromes, der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung; und eine Schreibwortleitungstreiberschaltung zum Zuführen des ersten Datenschreibstroms zumindest zu einem Abschnitt einer ausgewählten Schreibwortleitung, die der ausgewählten Spalte entspricht. Die Schreibwortleitungstreiberschaltung legt von einem dem einen Endabschnitt entsprechenden ersten Knoten, einem dem anderen Endabschnitt entsprechenden zweiten Knoten und zumindest einem Zwischenknoten der ausgewählten Schreibwortleitung einen ersten Knoten, der auf einer Seite einer ausgewählten Speicherzelle angeordnet ist, auf die erste Spannung und einen zweiten Knoten, der auf der anderen Seite der ausgewählten Speicherzelle angeordnet ist, auf die zweite Spannung.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Wortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstromes, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt. Jede Schreibwortleitung ist über einen Zwischenknoten mit einer ersten Spannung verbunden. Die magnetische Dünnfilm speichervorrichtung beinhaltet weiter eine Mehrzahl von Bitleitungen, die entsprechend den Spalten bereit gestellt sind, zum Führen eines zweiten Datenschreibstroms, der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung; und eine Schreibwortleitungstreiberschaltung zum Zuführen des ersten Datenschreibstromes zumindest zu einem Abschnitt einer ausgewählten Schreibwortleitung, die der ausgewählten Zeile entspricht. Die Schreibwortleitungstreiberschaltung beinhaltet einen ersten und einen zweiten Treiberschalter, die für jede Zeile bereit gestellt und jeweils an einem ersten Knoten auf der Seite des einen Endes und an einem zweiten Knoten auf der Seite des anderen Endes der entsprechenden Schreibwortleitung angeordnet sind. In der ausgewählten Zeile verbindet ein aus dem ersten und dem zweiten Treiberschalter entsprechend der Lagebeziehung zwischen der ausgewählten Zelle und dem Zwischenknoten ausgewählter Treiberschalter den entsprechenden Knoten mit einer zweiten Spannung.

Entsprechend der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung ist es möglich, den Datenschreibstrom nur durch einen Teilabschnitt der ausgewählten Schreibwortleitung zu führen, der der ausgewählten Speicherzelle entspricht. Somit kann ein elektrischer Widerstandswert eines Pfades eines Datenschreibstromes verringert werden, so dass der erforderliche Datenschreibstrom auch bei Betrieb mit niedriger Spannung leicht zugeführt werden und eine Geschwindigkeit des Datenschreibvorgangs erhöht werden kann. Weiterhin ist es möglich, irrtümliches Datenschreiben in eine nicht ausgewählte Speicherzelle zu unterdrücken.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; eine Mehrzahl von Schreibwortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstroms, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; eine Mehrzahl von ersten und zweiten Bitleitungen, die für jede Spalte bereit gestellt sind, zum Führen eines zweiten Datenschreibstroms, der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung; Auswahlschalter, die jeweils entsprechend den Spalten bereit gestellt sind, um die einen Enden der entsprechenden ersten und zweiten Bitleitung, die der ausgewählten Spalte entsprechen, elektrisch miteinander zu verbinden; und eine Datenschreibschaltung zum Setzen der anderen Endabschnitte der ersten und zweiten Bitleitung der ausgewählten Spalte entsprechend einem Pegel des Schreibdatenwerts jeweils auf die erste bzw. zweite Spannung. Die ersten und zweiten Bitleitungen bestehen aus ersten und zweiten Metallverdrahtungen, die in verschiedenen Verbindungslagen ausgebildet sind, die jeweils höher angeordnet sind, als die Mehrzahl von Speicherzellen. Die der selben Spalte entsprechenden erste und zweite Bitleitung kreuzen einander an einer vorbestimmten Stelle der Länge, um ihre relative vertikale Lage zu verändern.

In der magnetischen Dünnfilmspeichervorrichtung können die Datenschreibströme in den dem Schreibdatenwert entsprechenden Richtungen als hin- und her fließende Ströme durch die erste und zweite Bitleitung geführt werden, deren Endabschnitte auf der einen Seite elektrisch miteinander verbunden sind. Daher ist es möglich, einen Schaltungsaufbau zum Steuern der Richtung des Datenschreibstroms entsprechend dem Schreibdatenpegel zu vereinfachen. Weiterhin führen die vertikal benachbarten ersten und zweiten Bitleitungen die Ströme jeweils in entgegen gesetzten Richtungen, so dass sich die magnetischen Störungen, die von der ersten und zweiten Bitleitung in der ausgewählten Spalte erzeugt werden, in den anderen Speicherzellen gegenseitig schwächen. Demzufolge kann ein Einfluss durch magnetische Störungen verringert werden, und dadurch kann irrtümliches Schreiben von Daten verhindert und die Betriebsstabilität verbessert werden.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfeldes geschrieben worden ist; eine Mehrzahl von Schreibwortleitungen, die jeweils entsprechend den Zeilen bereit gestellt sind, zum Führen eines ersten Datenschreibstromes, der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; und eine Mehrzahl von ersten und zweiten Bitleitungen, die für jede Spalte bereit gestellt sind, zum Führen eines zweiten Datenschreibstromes, der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung. Die ersten und zweiten Bitleitungen bestehen aus ersten und zweiten Metallverdrahtungen, die in verschiedenen Verbindungslagen ausgebildet sind, die jeweils höher angeordnet sind, als die Mehrzahl von Speicherzellen. Die der selben Spalte entsprechenden erste und zweite Bitleitung kreuzen einander an einer vorbestimmten Stelle der Länge, um ihre relative vertikale Lage zu verändern. Die magnetische Dünnfilmspeichervorrichtung beinhaltet weiter eine Datenschreibschaltung, die im Datenschreibbetrieb entsprechend dem Schreibdatenwert einen Endabschnitt entweder der ersten oder der zweiten Bitleitung, die der ausgewählten Spalte entspricht und einen kleineren Abstand zu der ausgewählten Speicherzelle hat als die andere Bitleitung, entweder auf die erste oder auf die zweite Spannung legt und den anderen Endabschnitt der anderen Bitleitung auf die andere Spannung.

In der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung kann der Datenschreibstrom in der dem Schreibdatenpegel entsprechenden Richtung geführt werden, indem diejenige erste bzw. zweite Bitleitung in der ausgewählten Spalte verwendet wird, die näher an der ausgewählten Speicherzelle liegt als die andere. Auch in der ausgewählten Spalte fließt daher der Datenschreibstrom nicht durch die Verbindung, die nahe an der Speicherzelle liegt und in dem Bereich angeordnet ist, der die ausgewählte Speicherzelle nicht enthält. Demzufolge ist es möglich, irrtümliches Schreiben von Daten in eine nicht ausgewählte Speicherzelle in der ausgewählten Spalte zu unterdrücken.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung eine Mehrzahl von Speicherzellen, von denen jede einen Datenwert speichert, indem sie in einer einem angelegten Datenschreibmagnetfeld entsprechenden Richtung magnetisiert ist; eine Mehrzahl von Bitleitungen, die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speicherzellen bereit gestellt sind; und eine Datenschreibschaltung zum Zuführen eines Datenschreibstromes, der das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung zu zumindest einer aus der Mehrzahl von Bitleitungen. Die Datenschreibschaltung beinhaltet eine Mehrzahl von ersten Treiberschaltungen, die jeweils entsprechend der Mehrzahl von Bitleitungen angeordnet sind, und von denen jede so aufgebaut ist, dass sie eine Spannung auf einer Seite der entsprechenden Bitleitung treibt. Die Mehrzahl von Bitleitungen ist in eine Mehrzahl von Gruppen aufgeteilt, und jede Gruppe aus der Mehrzahl von Gruppen beinhaltet eine Anzahl von X (X: ganze Zahl > 1) Bitleitungen, die auf der anderen Seite über einen Kurzschlussknoten elektrisch verbunden sind. Die Datenschreibschaltung be inhaltet weiter eine Mehrzahl von zweiten Treiberschaltungen, die jeweils entsprechend der Mehrzahl von Gruppen angeordnet sind, zum Treiben der Spannungen an den entsprechenden Kurzschlussknoten. Zumindest eine aus der Mehrzahl von ersten Treiberschaltungen, die einer ausgewählten Speicherzelle entspricht, treibt das entsprechende Ende entsprechend dem Schreibdatenwert entweder auf die erste oder auf die zweite Spannung, und zumindest eine aus der Mehrzahl von zweiten Treiberschaltungen, die der ausgewählten Speicherzelle entspricht, treibt den entsprechenden Kurzschlussknoten entsprechend dem Schreibdatenwert auf die jeweils andere Spannung.

Entsprechend der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung kann der Layout-Abstand der Treiberschaltungen auf der Seite der anderen Enden der Bitleitungen um einen Faktor X vergrößert werden, so dass die Chipfläche verringert werden kann.

Unter einem weiteren Gesichtspunkt der vorliegenden Erfindung beinhaltet eine magnetische Dünnfilmspeichervorrichtung eine Mehrzahl von Speicherzellen, von denen jede einen Datenwert speichert, indem sie in einer einem angelegten Datenschreibmagnetfeld entsprechenden Richtung magnetisiert ist; eine Mehrzahl von Bitleitungen, die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speicherzellen bereitgestellt sind; und eine Datenschreibschaltung zum Zuführen eines Datenschreibstroms, der das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert entsprechenden Richtung zu zumindest einer aus der Mehrzahl von Bitleitungen. Die Mehrzahl von Bitleitungen ist in eine Mehrzahl von Gruppen aufgeteilt, und jede Gruppe aus der Mehrzahl von Gruppen beinhaltet zwei Bitleitungen, deren Zwischenknoten miteinander verbunden sind. Die Datenschreibschaltung beinhaltet eine Mehrzahl von ersten Treiberschaltungen, die jeweils entsprechend der Mehrzahl von Bitleitungen angeordnet sind, und von denen jede so aufgebaut ist, dass sie eine Spannung auf einer Seite der entsprechenden Bitleitung treibt, und eine Mehrzahl von zweiten Treiberschaltungen, die jeweils entsprechend der Mehrzahl von Bitleitungen angeordnet sind, und von denen jede so aufgebaut ist, dass sie eine Spannung auf der anderen Seite der entsprechenden Bitleitung treibt. Zumindest eine Gruppe aus der Mehrzahl von Gruppen, die eine ausgewählte Speicherzelle enthält, ist so aufgebaut, dass entweder die entsprechenden zwei ersten Treiberschaltungen auf der einen Seite oder die entsprechenden zwei zweiten Treiberschaltungen auf der anderen Seite von den zwei entsprechenden Bitleitungen die eine auf die erste Spannung treiben und die andere auf die zweite Spannung.

Entsprechend der oben beschriebenen magnetischen Dünnfilmspeichervorrichtung kann der Datenschreibstrom nur durch einen Teilabschnitt der Bitleitung der ausgewählten Spalte geführt werden, der der entsprechenden Speicherzelle entspricht, ohne dass eine Treiberschaltung an einem Zwischenpunkt der Bitleitung angeordnet sein muss. Dadurch kann ein Ansteigen der Chipfläche verhindert werden, und ein Widerstandswert eines Pfades eine Datenschreibstromes kann verringert werden, so dass der erforderliche Datenschreibstrom auch bei Betrieb mit einer niedrigen Spannung leicht zugeführt und eine Geschwindigkeit des Datenschreibvorgangs erhöht werden kann. Weiterhin ist es möglich, irrtümliches Schreiben von Daten in eine nicht ausgewählte Speicherzelle in der ausgewählten Spalte zu unterdrücken.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. von den Figuren zeigen:
1 ein schematisches Blockdiagramm, das einen Gesamtaufbau einer MRAM-Vorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
2 ein Schaltbild eines Aufbaus eines Speicherfelds nach der ersten Ausführungsform;
3 eine Darstellung eines Aufbaus einer in 2 dargestellten Stromrückflussleitung;
4 ein Schaltbild einer Schaltung zum Erzeugen eines in 2 dargestellten Datenschreibstroms;
5 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer Abwandlung der ersten Ausführungsform;
6 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer zweiten Ausführungsform der vorliegenden Erfindung;
7 eine schematische Darstellung der Anordnung von Bitleitungen nach einer dritten Ausführungsform der vorliegenden Erfindung;
8 eine schematische Darstellung der Anordnung von Bitleitungen nach einer Abwandlung der dritten Ausführungsform;
9 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer vierten Ausführungsform der vorliegenden Erfindung;
10 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer ersten Abwandlung der vierten Ausführungsform;
11 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer zweiten Abwandlung der vierten Ausführungsform;
12 ein Schaltbild, das die Zufuhr der Datenschreibströme zu den Schreibwortleitungen nach einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
13 ein Schaltbild eines Aufbaus einer in 12 dargestellten Stromzuführschaltung;
14 ein Schaltbild eines Aufbaus eines Speicherfelds nach einer ersten Abwandlung der fünften Ausführungsform;
15 eine Darstellung einer Anordnung von Treiberschaltern nach einer zweiten Abwandlung der fünften Ausführungsform;
16 ein Schaltbild eines Aufbaus einer Peripherie eines Speicherfelds nach einer sechsten Ausführungsform der vorliegenden Erfindung;
17 ein erstes Schaltbild eines Aufbaus einer Peripherie eines Speicherfelds nach einer Abwandlung der sechsten Ausführungsform;
18 ein zweites Schaltbild eines Aufbaus einer Peripherie eines Speicherfelds nach der Abwandlung der sechsten Ausführungsform;
19 ein Schaltbild eines Aufbaus einer Peripherie eines Speicherfelds nach einer siebten Ausführungsform der vorliegenden Erfindung;
20 ein Schaltbild eines Aufbaus einer Peripherie eines Speicherfelds nach einer Abwandlung der siebten Ausführungsform;
21 eine schematische Darstellung des Aufbaus einer MTJ-Speicherzelle;
22 eine konzeptionelle Darstellung des Datenlesebetriebs aus der MTJ-Speicherzelle;
23 eine konzeptionelle Darstellung des Datenschreibbetriebs in die MTJ-Speicherzelle;
24 eine konzeptionelle Darstellung des Zusammenhangs zwischen einem Datenschreibstrom und einer Magnetisierungsrichtung eines magnetoresistiven Tunnelelements bei einem Datenschreibvorgang in die MTJ-Speicherzelle.
Im Folgenden werden mit Bezug auf die Figuren Ausführungsformen der vorliegenden Erfindung detailliert beschrieben. In den Figuren bezeichnen dabei gleiche Bezugszeichen gleiche oder entsprechende Abschnitte.
Mit Bezug auf 1 führt eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung entsprechend einem Steuersignal CMD und einem Adresssignal ADD, die von außen zugeführt werden, einen wahlfreien Zugriff durch, um Schreibdaten DIN zu empfangen bzw. Ausgabedaten DOUT auszugeben. Der Datenlesebetrieb und der Datenschreibbetrieb in der MRAM-Vorrichtung 1 werden entsprechend einem Zeitablauf ausgeführt, z.B. synchronisiert mit einem von außen zugeführten Taktsignal CLK. Alternativ dazu kann die MRAM-Vorrichtung 1 den Betriebszeitablauf intern festlegen, ohne ein von außen zugeführtes Taktsignal CLK zu empfangen.
Die MRAM-Vorrichtung 1 beinhaltet eine Steuerschaltung 5 zum Steuern eines Gesamtbetriebs der MRAM-Vorrichtung 1 entsprechend dem Steuersignal CMD und ein Speicherfeld 10 mit einer Mehrzahl von MTJ-Speicherzellen, die in Zeilen und Spalten angeordnet sind. Das Speicherfeld 10 beinhaltet eine Mehrzahl von Schreibwortleitungen WWL und eine Mehrzahl von Lesewortleitungen RWL, die den Zeilen von MTJ-Speicherzellen entsprechen, die im Folgenden einfach als "Speicherzellenzeilen" bezeichnet werden können, auch wenn der Aufbau des Speicherfeldes 10 erst später detailliert beschrieben wird. Bitleitungen BL und /BL sind entsprechend den Spalten von MTJ-Speicherzellen bereit gestellt, die im Folgenden einfach als "Speicherzellenspalten" bezeichnet werden können.
Die MRAM-Vorrichtung 1 beinhaltet weiter einen Zeilendecoder 20, einen Spaltendecoder 25, einen Wortleitungstreiber 30 sowie Lese/Schreibsteuerschaltungen 50 und 60.
Der Zeilendecoder 20 führt entsprechend einer durch das Adresssignal ADD ausgedrückten Zeilenadresse RA in dem Speicherfeld 10 eine Zeilenauswahl durch. Der Spaltendecoder 25 führt entsprechend einer durch das Adresssignal ADD ausgedrückten Spaltenadresse CA in dem Speicherfeld 10 eine Spaltenauswahl durch. Auf der Grundlage des Ergebnisses der Zeilenauswahl des Zeilendecoders 20 aktiviert der Wortleitungstreiber 30 im Datenlesebetrieb selektiv die Lesewortleitung RWL und im Datenschreibbetrieb selektiv die Schreibwortleitung WWL. Die Zeilenadresse RA und die Spaltenadresse CA bezeichnen die Speicherzelle, die als Ziel für das Datenlesen bzw. -schreiben ausgewählt ist und die im Folgenden einfach als "ausgewählte Speicherzelle" bezeichnet werden kann.
Die Schreibwortleitung WWL ist in einem Bereich 40, der von dem Wortleitungstreiber 30 entfernt angeordnet ist, wobei das Speicherfeld 10 dazwischen liegt, mit einer Massespannung GND verbunden.
Lese/Schreibsteuerschaltungen 50 und 60 bezeichnet kollektiv eine Gruppe von Schaltungen, die in dem Speicherfeld 10 benachbarten Bereichen angeordnet sind zum Zuführen der Datenschreibströme und der Datenleseströme zu den Bitleitungen BL und /BL einer ausgewählten Speicherzellenspalte, die der ausgewählten Speicherzelle entspricht und im Folgenden einfach als "ausgewählte Spalte" bezeichnet werden kann.
2 zeigt stellvertretend Strukturen des Speicherfelds 10 und Schaltungen zum Schreiben von Daten in das Speicherfeld 10.
Wie in 2 dargestellt, beinhaltet das Speicherfeld 10 MTJ-Speicherzellen MC, die in Zeilen und Spalten angeordnet sind. Jede MTJ-Speicherzelle MC beinhaltet ein magnetoresistives Tunnelelement TMR, das als magnetischer Speicherabschnitt dient, dessen elektrischer Widerstandswert sich entsprechend dem Speicherdatenpegel ändert, sowie einen Zugriffstransistor ATR, der als Zugriffselement dient und in Reihe mit dem magnetoresistiven Tunnelelement TMR geschaltet ist. Wie bereits beschrieben, wird typischerweise ein MOS-Transistor, der ein auf einem Halbleitersubstrat ausgebildeter Feldeffekttransistor ist, als Zugriffstransistor ATR verwendet.
2 zeigt stellvertretend Speicherzellen MC, die Abschnitte der Speicherzellenspalten an der ersten bis vierten Stelle bilden, sowie Bitleitungen BL1 bis BL4, Lesewortleitungen RWL1 und RWL2 und Schreibwortleitungen WWL1 und WWL2, die diesen Speicherzellen MC entsprechen.
In der folgenden Beschreibung werden die Bezugszeichen "WWL", "RWL" und "BL" benutzt, um jeweils kollektiv oder allgemein die Schreibwortleitung(en), die Lesewortleitung(en) und die Bitleitung(en) zu bezeichnen. Bezugszeichen, wie "WWL1", "RWL1" und "BL1", die den obigen Bezugszeichen angehängte Suffixe enthalten, werden verwendet, um jeweils eine bestimmte Schreibwort leitung, Lesewortleitung und Bitleitung zu bezeichnen. Ein Zustand mit hoher Spannung (Versorgungsspannung Vcc) und ein Zustand mit niedriger Spannung (Massespannung GND) aller Signale und Signalleitungen kann im Folgenden jeweils als "H-Pegel" bzw. als "L-Pegel" bezeichnet werden.
Im Datenschreibbetrieb aktiviert der Wortleitungstreiber 30 die Schreibwortleitung WWL der ausgewählten Zeile entsprechend dem Ergebnis der Zeilenauswahl des Zeilendecoders 20 und verbindet sie mit der Versorgungsspannung Vcc. Wie bereits mit Bezug auf 1 beschrieben, ist ein Ende jeder Schreibwortleitung WWL in dem Bereich 40 mit der Massespannung GND verbunden. Daher führt die Schreibwortleitung WWL in der ausgewählten Zeile einen Datenschreibstrom Ip von dem Wortleitungstreiber 30 zu dem Bereich 40.
In der nicht ausgewählten Zeile wird die Schreibwortleitung WWL in einem deaktivierten Zustand (L-Pegel der Massespannung GND) gehalten, so dass kein Datenschreibstrom fließt. Im Datenschreibbetrieb wird jede Lesewortleitung RWL in einem deaktivierten Zustand (L-Pegel) gehalten.
Das durch den Datenschreibstrom Ip erzeugte Magnetfeld wirkt entlang der schwer zu magnetisierenden Achse des magnetoresistiven Tunnelelements TMR in der MTJ-Speicherzelle. Das durch den in der Bitleitung BL in der ausgewählten Spalte fließenden Datenschreibstrom erzeugte Magnetfeld wirkt entlang der leicht zu magnetisierenden Achse des magnetoresistiven Tunnelelements TMR in der MTJ-Speicherzelle.
Daher muss die Richtung des in der Bitleitung BL der ausgewählten Spalte fließenden Datenschreibstroms entsprechend dem Pegel der Schreibdaten DIN gesteuert werden. In der folgenden Beschreibung werden die zum Schreiben des Datenwerts "1" bzw. "0" durch die Bitleitungen der ausgewählten Spalte fließenden Da tenschreibströme jeweils durch "+Iw" bzw. "–Iw" bezeichnet. Weiterhin werden im Folgenden die Datenschreibströme +Iw und –Iw allgemein als "Datenschreibstrom ±Iw" bezeichnet.
Im Folgenden wird ein Aufbau zum Zuführen des Datenschreibstroms ±Iw zu der Bitleitung der ausgewählten Spalte in der Richtung, die von dem Pegel der Schreibdaten DIN abhängt, beschrieben.
In dem Aufbau nach der ersten Ausführungsform ist eine Mehrzahl von Stromrückflussleitungen RL in der selben Richtung angeordnet, wie die Bitleitungen BL. Jede Stromrückflussleitung RL ist für eine Mehrzahl von Speicherzellenspalten bereit gestellt.
Das Speicherfeld 10 ist in eine Mehrzahl von Spaltenblöcken CB aufgeteilt, von denen jeder eine Anzahl von K Speicherzellenspalten beinhaltet. 2 zeigt ein Beispiel, bei dem jeder Spaltenblock CB aus zwei benachbarten Speicherzellenspalten gebildet wird, so dass K = 2 ist. In diesem Fall wird jeder Spaltenblock CB aus einer ungradzahligen Spalte und einer geradzahligen Spalte gebildet. So bilden z.B. die erste und die zweite Speicherzellenspalte einen Spaltenblock CB1 und die dritte und vierte Speicherzellenspalte einen Spaltenblock CB2.
Für jeden Spaltenblock ist eine Stromrückflussleitung RL angeordnet. Die Stromrückflussleitung RL wird von der Mehrzahl von Speicherzellenspalten gemeinsam genutzt, die zu dem selben Spaltenblock CB gehören. So wird z.B. die Stromrückflussleitung RL1, die dem Spaltenblock CB1 entspricht, jeweils von der ersten und der zweiten Speicherzellenspalte, die den Bitleitungen BL1 und BL2 entsprechen, gemeinsam genutzt.
3 zeigt eine Anordnung der Stromrückflussleitung RL. Entsprechend dem in 3 dargestellten Aufbau der ersten Ausführungsform ist die MTJ-Speicherzelle auf dem Halbleitersubstrat angeordnet. Der Zugriffstransistor ATR ist in einem p-dotierten Bereich PAR auf einem Halbleiterhauptsubstrat SUB ausgebildet. Der Zugriffstransistor ATR hat Source/Drainbereiche 110 und 120, die aus n-dotierten Bereichen gebildet werden, und ein Gate 130. Der Source/Drainbereich 110 ist über eine in einer ersten Metallverdrahtungsschicht M1 ausgebildete Metallverdrahtung mit der Massespannung GND verbunden. Die Schreibwortleitung WWL ist aus einer Metallverdrahtung gebildet, die in einer zweiten Metallverdrahtungsschicht M2 ausgebildet ist. Die Bitleitung BL ist in einer dritten Metallverdrahtungsschicht M3 ausgebildet, die höher angeordnet ist, als das magnetoresistive Tunnelelement TMR.
Das magnetoresistive Tunnelelement TMR ist zwischen der zweiten und der dritten Metallverdrahtungsschicht M2 und M3 angeordnet, in denen jeweils die Schreibwortleitung WWL bzw. die Bitleitung BL bereit gestellt sind.
Der Source/Drainbereich 120 des Zugriffstransistors ATR ist über eine Metallschicht, die in einem Kontaktierungsloch 150 ausgebildet ist, die erste und die zweite Metallverdrahtungsschicht M1 und M2 und ein Barrierenmetall 140 elektrisch mit dem magnetoresistiven Tunnelelement TMR verbunden. Das Barrierenmetall 140 ist ein Puffer, der bereit gestellt ist, um die Metallverdrahtung und das magnetoresistive Tunnelelement TMR elektrisch miteinander zu verbinden.
In der MTJ-Speicherzelle ist die Lesewortleitung RWL, wie bereits beschrieben, aus einer von der Schreibwortleitung WWL unabhängigen Verdrahtung ausgebildet. Die Schreibwortleitung WWL und die Bitleitung BL müssen Datenschreibströme zum Erzeugen von Magnetfeldern führen, die im Datenschreibbetrieb mindestens einen vorbestimmten Wert haben. Daher sind die Bitleitung BL und die Schreibwortleitung WWL jeweils aus Metallverdrahtungen ausgebildet.
Die Lesewortleitung RWL dagegen ist zum Steuern einer Gatespannung eines Zugriffstransistors ATR bereit gestellt und braucht daher nicht aktiv einen Strom zu führen. Zum Erhöhen einer Strukturdichte wird die Lesewortleitung RWL daher nicht in einer unabhängigen und zugeordneten Metallverdrahtungsschicht ausgebildet, sondern sie ist aus einer polykristallinen Siliziumschicht oder einem Polyzidaufbau in der selben Lage wie das Gate 130 ausgebildet.
In dem in 3 dargestellten Aufbaubeispiel ist die Stromrückflussleitung RL aus einer von der Bitleitung BL unabhängigen Metallverdrahtungsschicht M4 ausgebildet. Die Stromrückflussleitung RL kann jedoch auch aus einer unterhalb der Bitleitung BL liegenden Metallverdrahtungsschicht ausgebildet sein oder aus der selben Metallverdrahtungsschicht M3 wie die Bitleitung BL.
Mit Bezug zurück auf 2 sind in einem dem Speicherfeld 10 benachbarten Bereich eine Anzahl von K Datenbussen, ein invertierter Datenbus /WDB und eine Datenschreibschaltung 51 angeordnet. Wenn K = 2 ist, sind zwei Datenbusse DBo und DBe für die ungradzahligen und die geradzahligen Spalten bereit gestellt.
Im Datenschreibbetrieb wird einer der Datenbusse DBo und DBe sowie der invertierte Datenbus /WDB verwendet, um die Datenschreibströme +Iw zuzuführen. Im Datenlesebetrieb ist die ausgewählte Speicherzelle mit dem entsprechenden Datenbus DBo bzw. DBe verbunden.
Mit Bezug auf 4 beinhaltet die Datenschreibschaltung 51 einen Datenschreibstromzuführabschnitt 52 und ein Schaltglied 53.
Der Datenschreibstromzuführabschnitt 52 beinhaltet einen p-Kanal-MOS-Transistor 151 zum Zuführen eines konstanten Stroms zu einem Knoten Nw0, einen p-Kanal-MOS-Transistor 152, der mit dem Transistor 151 einen Stromspiegel bildet, und eine Stromquelle 153.
Der Datenschreibstromzuführabschnitt 52 beinhaltet weiter Inverter 154, 155 und 156, die zum Betrieb Betriebsströme von dem Knoten Nw0 empfangen. Der Inverter 154 invertiert den Spannungspegel der Schreibdaten DIN und überträgt ihn an einen Knoten Nw1. Der Inverter 155 invertiert den Spannungspegel der Schreibdaten DIN und überträgt ihn zu einem Eingangsknoten des Inverters 156. Der Inverter 156 invertiert die Ausgabe des Inverters 155 und überträgt sie zu einem Knoten Nw2. Daher werden entsprechend dem Spannungspegel der Schreibdaten DIN der Knoten Nw1 auf Versorgungsspannungspegel Vcc und der Knoten Nw2 auf Massespannungspegel GND gelegt oder umgekehrt.
Der Knoten Nw1 ist mit dem invertierten Datenbus /WDB verbunden. Das Schaltglied 53 verbindet selektiv einen Knoten Nw2, der auf einer Spannung mit dem selben Pegel wie der Schreibdatenwert DIN liegt, entsprechend einem Auswahlsignal CSOE, das anzeigt, ob eine ungradzahlige oder eine geradzahlige Spalte ausgewählt ist, mit einem der Datenbusse DBe und DBo.
Im Datenschreibbetrieb legt die Datenschreibschaltung daher den Datenbus DBe bzw. DBo entsprechend dem Ergebnis der Spaltenauswahl auf eine Spannung mit dem selben Pegel wie der Schreibdatenwert DIN und den invertierten Datenbus /WDB auf eine Spannung, die dem invertierten Pegel des Schreibdatenwerts DIN entspricht.
Im Folgenden wird die Spaltenauswahl in dem Speicherfeld 10 beschrieben.
Mit Bezug zurück auf 2 sind für jeden Spaltenblock CB eine Spaltenauswahlleitung CSL und eine Schreibspaltenauswahlleitung WCSL bereit gestellt. Jede Spaltenauswahlleitung CSL wird sowohl im Datenlesebetrieb als auch im Datenschreibbetrieb auf H-Pegel aktiviert, wenn die Speicherzellenspalte des entsprechenden Spaltenblocks CB ausgewählt ist. Jede Schreibspaltenauswahlleitung WCSL wird im Datenschreibbetrieb auf H-Pegel aktiviert, wenn die Speicherzellenspalte in dem entsprechenden Speicherzellenblock ausgewählt ist.
In jedem Speicherzellenblock CB ist eine Anzahl von K Unterschreibspaltenauswahlleitungen angeordnet zum Auswählen einer der K Speicherzellenspalten. Wenn K = 2 ist, sind jeweils Unterschreibspaltenauswahlleitungen WCSLo und WCSLe entsprechend den ungradzahligen und den geradzahligen Spalten angeordnet. Die Unterschreibspaltenauswahlleitung WCSLo wird auf H-Pegel aktiviert, wenn Datenschreiben in einer ungradzahligen Spalte durchgeführt werden soll. Die Unterschreibspaltenauswahlleitung WCSLe wird auf H-Pegel aktiviert, wenn Datenschreiben in einer geradzahligen Spalte durchgeführt werden soll.
Aktivierung und Deaktivierung jeder Spaltenauswahlleitung CSL, jeder Schreibspaltenauswahlleitung WCSL und der Unterschreibspaltenauswahlleitungen WCSLo und WCSLe werden von dem Spaltendecoder 25 entsprechend dem Ergebnis der Spaltenauswahl gesteuert.
Im Folgenden wird der Aufbau zum Steuern der Verbindung der Bitleitungen BL mit dem Datenbus und dem invertierten Datenbus beschrieben.
Ein Spaltenauswahlgatter CSG ist entsprechend jeder Speicherzellenspalte angeordnet. Das Spaltenauswahlgatter CSG in der ungradzahligen Spalte ist elektrisch zwischen die entsprechende Bitleitung BL und den Datenbus DBo geschaltet. Das Spaltenaus wahlgatter CSG in der geradzahligen Spalte ist elektrisch zwischen die entsprechende Bitleitung BL und den Datenbus DBo geschaltet. Jedes Spaltenauswahlgatter CSG wird als Reaktion auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSL eingeschaltet.
In dem Spaltenblock CB1 ist z.B. das Spaltenauswahlgatter CSG1 zwischen die Bitleitung BL1 und dem Datenbus DBo angeordnet und das Spaltenauswahlgatter CSG2 zwischen der Bitleitung BL2 und dem Datenbus DBe. Jedes der Spaltenauswahlgatter CSG1 und CSG2 wird als Reaktion auf die Aktivierung der Spaltenauswahlleitung CSL1 eingeschaltet.
Die für jeden Spaltenblock CB bereit gestellte Stromrückflussleitung RL ist in Reihe zu einem Auswahlgatter RSG zwischen den Knoten /Nd und den invertierten Datenbus /WDB geschaltet. Das Auswahlgatter RSG wird als Reaktion auf die Aktivierung der entsprechenden Schreibspaltenauswahlleitung WCSL eingeschaltet.
In dem Spaltenblock CB1 z.B. ist die Stromrückflussleitung RL1 zwischen den invertierten Datenbus /WDB und den Knoten /Nd in Reihe zu dem Auswahlgatter RSG1 geschaltet, das als Antwort auf die Aktivierung der Schreibspaltenauswahlleitung WCSL1 eingeschaltet wird.
Die K Bitleitungen, die zu dem selben Spaltenblock gehören, sind über K Schreibspaltenauswahlgatter, die voneinander unabhängig sind, mit der entsprechenden Stromrückflussleitung RL verbunden. Die K Schreibspaltenauswahlgatter werden jeweils als Reaktion auf die Aktivierung der entsprechenden Unterschreibspaltenauswahlleitungen eingeschaltet.
Im Spaltenblock CB1 z.B. ist die Bitleitung BL1 über das Schreibspaltenauswahlgatter WCSGo mit dem Knoten /Nd verbunden und die Bitleitung BL2 über das Schreibspaltenauswahlgatter WCSGe. Die Schreibspaltenauswahlgatter WCSGo und WCSGe werden jeweils als Reaktion auf die Aktivierung der Unterschreibspaltenauswahlleitung WCSLo bzw. WCSLe eingeschaltet.
Wenn die der Bitleitung BL1 der ungradzahligen Spalte entsprechende Speicherzellenspalte ausgewählt ist, werden entsprechend dem Pegel des Schreibdatenwerts DIN der Datenbus DBo auf H-Pegel (Versorgungsspannung Vcc) und der invertierte Datenbus /WDB auf L-Pegel (Massespannung GND) gelegt oder umgekehrt. Da die Spaltenauswahlleitung CSL1, die Schreibspaltenauswahlleitung WCSL1 und die Unterschreibspaltenauswahlleitung WCSLo aktiviert werden, werden das Spaltenauswahlgatter CSG1, das Auswahlgatter RSG1 und das Schreibspaltenauswahlgatter WCSGo eingeschaltet.
Dem entsprechend kann ein Datenschreibstrom ±Iw in der dem Pegel des Schreibdatenwerts DIN entsprechenden Richtung durch die Bitleitung BL1 geführt werden, indem die Bitleitung BL1 in der ausgewählten Spalte und die entsprechende Stromrückflussleitung RL1 verwendet werden, deren Ende elektrisch über den Knoten /Nd mit einem Ende der Bitleitung BL1 verbunden ist.
Wenn die der Bitleitung BL2 der geradzahligen Spalte entsprechende Speicherzellenspalte ausgewählt ist, werden entsprechend dem Pegel des Schreibdatenwerts DIN der Datenbus DBe auf H-Pegel (Versorgungsspannung Vcc) und der invertierte Datenbus /WDB auf L-Pegel (Massespannung GND) gelegt oder umgekehrt. Da die Spaltenauswahlleitung CSL1, die Schreibspaltenauswahlleitung WCSL1 und die Unterschreibspaltenauswahlleitung WCSLe aktiviert werden, werden das Spaltenauswahlgatter CSG2, das Auswahlgatter RSG1 und das Schreibspaltenauswahlgatter WCSGe eingeschaltet.
Dem entsprechend kann ein Datenschreibstrom ±Iw in der dem Pegel des Schreibdatenwerts DIN entsprechenden Richtung durch die Bitleitung BL2 geführt werden, indem die Bitleitung BL2 in der ausgewählten Spalte und die entsprechende Stromrückflussleitung RL1 verwendet werden, deren Ende elektrisch über den Knoten /Nd mit einem Ende der Bitleitung BL2 verbunden ist.
In dem Aufbau nach der ersten Ausführungsform wird der Pfad für den durch die Bitleitung BL in der ausgewählten Spalte fließende Schreibstrom ±Iw wie oben beschrieben gebildet unter Verwendung des Strompfads, der die Stromrückflussleitung RL einschließt, die von den K-Speicherzellenspalten gemeinsam genutzt wird und die mit dem invertierten Datenbus /WDB verbunden ist.
Dem entsprechend kann der dem Schreibdatenpegel entsprechende Datenschreibstrom ±Iw durch die Bitleitung der ausgewählten Spalte geleitet werden, indem die Spannungspegel des invertierten Datenbusses /WDB und der K (z.B. K = 2) Datenbusse DBo und DBe, die von allen Speicherzellenspalten in dem Speicherfeld 10 gemeinsam genutzt werden, gesteuert werden. Daher ist es möglich, den Schaltungsaufbau zum Steuern der Richtung des Datenschreibstroms ±Iw entsprechend dem Speicherdatenpegel zu vereinfachen.
Im Datenlesebetrieb aktiviert der Wortleitungstreiber 30 die Lesewortleitung RWL in der ausgewählten Zeile auf H-Pegel. Der Spaltendecoder 25 deaktiviert jede Schreibspaltenauswahlleitung WCSL und jede Unterschreibspaltenauswahlleitung WCSLo und WCSLe auf L-Pegel.
Dadurch wird die Bitleitung BL in jeder Speicherzellenspalte elektrisch von dem invertierten Datenbus /WDB getrennt. Weiterhin wird die ausgewählte Speicherzelle elektrisch mit dem Datenbus DBo bzw. DBe verbunden. Daher kann der Speicherdatenwert aus der ausgewählten Speicherzelle ausgelesen werden, indem von einer (nicht dargestellten) Datenleseschaltung ein Datenlesestrom dem Datenbus zugeführt wird, der mit der ausgewählten Speicherzelle verbunden ist, und ein fließender Strom oder eine Spannungsänderung des Datenbusses erfasst wird.
Auch wenn 2 stellvertretend einen Aufbau zeigt, der der ersten bis vierten Speicherzellenspalte entspricht, sind die Signalleitungen, Auswahlgatter und dergleichen für die anderen Speicherzellenspalten in ähnlicher Weise angeordnet.
Wie in 5 dargestellt, unterscheidet sich ein Aufbau nach einer Abwandlung der ersten Ausführungsform von dem in 2 dargestellten Aufbau nach der ersten Ausführungsform darin, dass nicht zwischen jeder Stromrückflussleitung RL und dem invertierten Datenbus /WDB ein Auswahlgatter RSG angeordnet ist. Nach der Abwandlung der ersten Ausführungsform ist der Knoten /Nd in jedem Spaltenblock CB immer elektrisch mit dem invertierten Datenbus /WDB verbunden.
Wenn das Datenschreiben durchgeführt wird, wird jedoch jedes der Spaltenauswahlgatter CSG in den nicht ausgewählten Spaltenblöcken als Reaktion auf die Deaktivierung der entsprechenden Spaltenauswahlleitung CSL ausgeschaltet. In dem nicht ausgewählten Spaltenblock fließt daher kein Datenschreibstrom ±Iw durch die Bitleitung BL. Wenn das Datenlesen durchgeführt wird, sind in jedem Spaltenblock die Schreibspaltenauswahlgatter WCSGo und WCSGe ausgeschaltet, so dass jede Bitleitung BL elektrisch von der entsprechenden Stromrückflussleitung RL getrennt ist. Demzufolge kann der Aufbau nach der Abwandlung der ersten Ausführungsform den Datenlesevorgang in ähnlicher Weise ausführen wie bei der ersten Ausführungsform.
Auch wenn kein der Stromrückflussleitung RL entsprechendes Auswahlgatter RSG verwendet wird, kann der Aufbau das Datenlesen und das Datenschreiben in ähnlicher Weise ausführen wie bei der ersten Ausführungsform. Durch Weglassen des Auswahlgatters RSG ist es möglich, den Aufbau des Speicherfeldes 10 zu vereinfachen.
In der ersten Ausführungsform und ihrer Abwandlung sind die Spaltenauswahlleitung CSL und die Schreibspaltenauswahlleitung WCSL parallel zu der Bitleitung BL und daher in der Spaltenrichtung angeordnet, und die Unterschreibspaltenauswahlleitungen WCSLo und WCSLe sind in der Zeilenrichtung angeordnet. Diese Auswahlleitungen können jedoch in einer beliebigen Richtung angeordnet sein.
Wie in 6 dargestellt, unterscheidet sich ein Aufbau nach einer zweiten Ausführungsform von einem Aufbau nach der ersten Ausführungsform darin, dass nicht in jedem Spaltenblock eine Stormrückflussleitung RL angeordnet ist, und dass ein Bereich, der die Datenbusse DBo und DBe beinhaltet und ein Bereich, der den invertierten Datenbus /WDB beinhaltet, jeweils auf entgegengesetzten Seiten des Speicherfeldes 10 angeordnet sind.
Ähnlich wie bei der ersten Ausführungsform hat jeder Spaltenblock CB K Speicherzellenspalten, die jeweils den verschiedenen Spaltenadressen entsprechen. 6 zeigt gleichermaßen einen Aufbau, in dem K = 2 ist.
Die Datenbusse DBo und DBe sind in einem von zwei Bereichen angeordnet, die in der Spaltenrichtung voneinander entfernt liegen, wobei das Speicherfeld 10 dazwischen liegt, und die sich ähnlich wie bei der ersten Ausführungsform in die Zeilenrichtung erstrecken. Der invertierte Datenbus /WDB ist in dem anderen Bereich angeordnet, der entfernt von den Datenbussen DBo und DBe angeordnet ist, wobei das Speicherfeld 10 dazwischen liegt, und erstreckt sich in die Zeilenrichtung.
In jedem Spaltenblock CB sind jeweils zwischen den invertierten Datenbus /WDB und die entsprechenden Bitleitungen Schreibspaltenauswahlgatter WCSGo und WCSGe geschaltet.
Aufbau und Betrieb der anderen Abschnitte sind im wesentlichen die selben wie bei der ersten Ausführungsform und ihrer Abwandlung, und daher wird ihre Beschreibung nicht wiederholt.
Wenn Datenschreiben ausgeführt wird, verbinden die K Spaltenauswahlgatter CSG als Reaktion auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSL jeweils die Endabschnitte auf einer Seite der K Bitleitungen elektrisch mit den K Datenbussen. Weiterhin werden die Spaltenauswahlgatter WCSGo und WCSGe als Antwort auf die Aktivierung der entsprechenden Unterschreibspaltenauswahlleitungen WCSLo bzw. WCSLe eingeschaltet. Dadurch wird der andere Endabschnitt einer Bitleitung, der entsprechend dem Ergebnis der Spaltenauswahl aus den K Bitleitungen ausgewählt ist, elektrisch mit dem invertierten Datenbus /WDB verbunden.
Nach dem obigen Aufbau ist es möglich, den Bitleitungen der ausgewählten Spalte den Datenschreibstrom ±Iw mit einem einfachen Aufbau zuzuführen, der ähnlich ist wie bei der ersten Ausführungsform und ihrer Abwandlung, ohne die Stromrückflussleitung RL bereit zu stellen.
Ähnlich wie bei der ersten Ausführungsform ist nur eine Spaltenauswahlleitung CSL für jeden Speicherblock und damit für die K Speicherzellenspalten (K > 1) erforderlich. Daher ist es möglich, die für die Spaltenauswahl erforderliche Anzahl von Signalverbindungen deutlich zu verringern.
Wie in 7 dargestellt, sind für einen Aufbau nach einer dritten Ausführungsform Bitleitungspaare bereit gestellt, die jeweils den Speicherzellenspalten entsprechen. Jedes Bitlei tungspaar ist aus zwei komplementären Bitleitungen gebildet. Auch wenn 7 stellvertretend nur einen Aufbau zeigt, der der Speicherzellenspalte an einer j-ten Stelle (j: natürliche Zahl) entspricht, ist ein ähnlicher Aufbau für jede Speicherzellenspalte bereit gestellt.
Die Bitleitung BLj und /BLj, die ein Bitleitungspaar BLPj bilden, bestehen aus Metallverdrahtungen, die in zwei Metallverdrahtungsschichten M3 und M4 ausgebildet sind, die jeweils in einer höheren Lage liegen als die MTJ-Speicherzellen MC. Die Bitleitungen BLj und /BLj kreuzen einander an vorbestimmten Stellen, um ihre vertikale Lage miteinander zu vertauschen.
Das Speicherfeld 10 beinhaltet n Speicherzellenzeilen (n: ganze Zahl > 1), und eine Anzahl von m Speicherzellenzeilen (m: ganze Zahl = n/2) sind in jedem der Bereiche auf der rechten und linken Seite eines vorbestimmten Bereichs angeordnet, der die Kreuzungsstelle zwischen den Bitleitungen BL und /BL enthält. In dem linken Bereich, der die Lesewortleitung RWL1 bis RWLm und die Schreibwortleitungen WWL1 bis WWLm beinhaltet, besteht die Bitleitung BL aus in der Metallverdrahtungsschicht M4 angeordneten Verbindungen und /BL aus in M3 angeordneten Verbindungen. In dem rechten Bereich, der die Lesewortleitungen RWLm + 1 bis RWLn und die Schreibwortleitungen WWLm + 1 bis WWLn beinhaltet, besteht die Bitleitung BL aus in der Metallverdrahtungsschicht M3 angeordneten Verbindungen und /BL aus in M4 angeordneten Verbindungen.
Die den Bitleitungen BL entsprechenden Verbindungen, die in den Metallverdrahtungsschichten M3 und M4 ausgebildet sind, sind in einem vorbestimmten Bereich miteinander verbunden. Gleichermaßen sind die der Bitleitung /BL entsprechenden Verbindungen, die in den Metallverdrahtungsschichten M3 und M4 ausgebildet sind, in einem vorbestimmten Bereich miteinander verbunden. Die Bitleitungen BL und /BL sind mit den MTJ-Speicherzellen MC an ihren Abschnitten verbunden, die weniger weit von der MTJ-Speicherzelle entfernt sind, d.h. die in der unteren Metallverdrahtungsschicht M3 ausgebildet sind.
Das Schreibspaltenauswahlgatter WCGj verbindet als Antwort auf die Aktivierung der entsprechenden Schreibspaltenauswahlleitung WCSLj die Enden auf einer Seite der entsprechenden Bitleitungen BL und /BL miteinander.
Weiterhin ist ein Datenbuspaar DBP aus komplementären Datenbussen DB und /DB bereit gestellt. Im Datenschreibbetrieb werden die Datenbusse DB und /DB jeweils mit dem Knoten Nw2 bzw. Nw1 des in 3 dargestellten Datenschreibstromzuführabschnitts 52 verbunden. Daher führt entsprechend dem Pegel der Schreibdaten DIN der Datenbus DB die Versorgungsspannung Vcc und der Datenbus /DB die Massespannung GND oder umgekehrt.
Das Spaltenauswahlgatter CSGj beinhaltet jeweils Transistorschalter zum Verbinden der Enden auf den anderen Seiten der Bitleitung BLj und /BLj mit dem Datenbus DB bzw. /DB. Diese Transistorschalter werden als Reaktion auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSLj eingeschaltet.
Nach dem obigen Aufbau kann durch die Bitleitungen BL und /BL der ausgewählten Spalte ein Datenschreibstrom ±Iw in der dem Speicherdatenwert DIN entsprechenden Richtung als hin und her fließender Strom fließen, der durch das Schreibspaltenauswahlgatter WCSGj umgekehrt wird.
Ähnlich wie bei der ersten Ausführungsform kann der Bitleitung der ausgewählten Spalte daher der Datenschreibstrom in der dem Schreibdatenpegel der entsprechenden Richtung zugeführt werden, ohne eine Verkomplizierung der peripheren Schaltungen zu erfordern.
Da die Ströme in entgegen gesetzten Richtungen jeweils durch vertikal benachbarte Bitleitungen BL und /BL fließen, schwächen sich die magnetischen Störungen gegenseitig, die von den Bitleitungen BL und /BL in der ausgewählten Spalte erzeugt werden und auf die MTJ-Speicherzelle in die benachbarten Speicherspalten wirken. Dem entsprechend kann ein Einfluss der magnetischen Störungen verringert werden, und dadurch kann zum Verbessern der Betriebsstabilität ein irrtümliches Schreiben von Daten verhindert werden.
Im Datenlesebetrieb wird in jeder Speicherzelle das Schreibspaltenauswahlgatter WCSG ausgeschaltet, so dass die Enden auf der einen Seite der Bitleitungen BL und /BL elektrisch von einander getrennt werden. In der ausgewählten Spalte wird das Spaltenauswahlgatter CSG eingeschaltet, um die anderen Enden der entsprechenden Bitleitungen BL und /BL jeweils mit dem Datenbus DB bzw. /DB zu verbinden. Im Datenlesebetrieb wird zumindest einem der Datenbusse DB und /DB der Datenlesestrom zugeführt.
Insbesondere kann für jede Speicherzellenspalte eine (nicht dargestellte) Dummyspeicherzelle bereit gestellt sein, die selektiv mit den komplementären Bitleitungen BL bzw. /BL verbunden werden kann und einen Zwischenwert des elektrischen Widerstands aufweist. Der elektrische Widerstandswert jeder Dummyzelle wird auf einen Wert eingestellt, der zwischen den zwei elektrischen Widerstandswerten der MTJ-Speicherzelle liegt, die den Datenwert "1" bzw. "0" speichert.
Durch Bereitstellen solcher Dummyspeicherzellen kann das Datenlesen für jedes Bitleitungspaar auf der Grundlage des Vergleichs zwischen Spannungen auf den komplementären Bitleitungen BL und /BL mit hoher Unempfindlichkeit gegenüber Störungen durchgeführt werden.
Entsprechend der Anordnung der Bitleitungen in der dritten Ausführungsform sind mit der einen der gepaarten Bitleitungen BL und /BL genauso viele Speicherzellen verbunden wie mit der anderen. Daher ist es möglich, zwischen den Bitleitungen BL und /BL, die das selbe Bitleitungspaar BLP bilden, ein Ungleichgewicht der RC-Last zu verhindern. Weiterhin sind die Bitleitungen BL und /BL miteinander verseilt und überkreuzt, so dass Interferenzstörungen zwischen den Bitleitungen BL und /BL im Datenlesebetrieb verringert werden können und dass das Datenlesen schnell und genau durchgeführt werden kann.
In einer Abwandlung der dritten Ausführungsform sind die Bitleitungen entsprechend einer Kombination des Aufbaus nach der zweiten und nach der dritten Ausführungsform angeordnet.
Wie in 8 dargestellt, unterscheidet sich der Aufbau der Abwandlung der dritten Ausführungsform von dem Aufbau der dritten Ausführungsform darin, dass an Stelle des Datenbuspaares DBP Datenbusse DBl und DBr sowie ein invertierter Datenbus /WDB bereit gestellt sind, und dass an Stelle des Schreibspaltenauswahlgatters WCSGj Schreibspaltenauswahlgatter WCSGl – j und WCSGr – j bereit gestellt sind.
Das Schreibspaltenauswahlgatter WCSGl – j ist zwischen dem invertierten Datenbus und einem Ende der Bitleitung BLj bereit gestellt und wird als Reaktion auf die Aktivierung eines Steuersignals SGl eingeschaltet. Das Steuersignal SGl wird auf H-Pegel aktiviert, wenn die ausgewählte Speicherzelle in einem Bereich enthalten ist, der links von dem vorbestimmten Bereich liegt, der die Kreuzung zwischen den Bitleitungen BL und /BL enthält.
Das Schreibspaltenauswahlgatter WCSGr – j ist zwischen dem invertierten Datenbus und einem Ende der Bitleitung /BLj bereit gestellt und wird als Reaktion auf die Aktivierung eines Steuer signals SGr eingeschaltet. Das Steuersignal SGr wird auf H-Pegel aktiviert, wenn die ausgewählte Speicherzelle in einem Bereich enthalten ist, der rechts von dem vorbestimmten Bereich liegt, der die Kreuzung zwischen den Bitleitungen BL und /BL enthält.
Im Datenlesebetrieb ist der invertierte Datenbus /WDB elektrisch von den Bitleitungen BL und /BL in jeder Speicherzellenspalte getrennt, und der Datenschreibstrom wird zumindest einem der Datenbusse DBl und DBr zugeführt. Dadurch kann das Datenlesen ähnlich wie bei der dritten Ausführungsform durchgeführt werden.
Nach dem obigen Aufbau fließt der Datenschreibstrom nicht durch die Metallverdrahtung, die der MTJ-Speicherzelle in einem Bereich der ausgewählten Spalte benachbart ist, der nicht die ausgewählte Speicherzelle enthält. In der ausgewählten Spalte ist es daher möglich, irrtümliches Schreiben von Daten in nicht ausgewählte Speicherzellen zu unterdrücken. Weiterhin kann der Datenschreibstrompfad auf dem Bitleitungspaar in der ausgewählten Spalte kürzer sein als bei der dritten Ausführungsform und daher einen kleineren Widerstandswert aufweisen. Dadurch kann die Datenverarbeitungsgeschwindigkeit erhöht und der Leistungsverbrauch gesenkt werden.
In der dritten Ausführungsform und ihrer Abwandlung kreuzen sich die Bitleitungen BL und /BL nur in einem vorbestimmten Längenabschnitt, um ihre relative vertikale Lage miteinander zu vertauschen. Die Bitleitungen BL und /BL können aber auch so aufgebaut sein, dass zwei oder mehrere Kreuzungspunkte vorgesehen sind.
In einem in 9 dargestellten Aufbau einer vierten Ausführungsform ist das Speicherfeld 10 in eine Mehrzahl von Speicherblöcken aufgeteilt, von denen sich jeder in der Zeilenrich tung erstreckt. In 9 ist das Speicherfeld 10 in zwei Speicherblöcke MBa und MBb aufgeteilt.
In dem Speicherblock MBa sind Lesewortleitungen RWLa1, RWLa2 usw. sowie Schreibwortleitungen WWLa1, WWLa2 usw. jeweils entsprechend den Speicherzellenzeilen angeordnet. In dem Speicherblock MBb sind gleichermaßen Lesewortleitungen RWLb1, RWLb2 usw. sowie Schreibwortleitungen WWLb1, WWLb2 usw. jeweils entsprechend den Speicherzellenzeilen angeordnet. Insbesondere sind die Lesewortleitungen RWL und die Schreibwortleitungen WWL im Speicherblock MBa unabhängig von denen im Speicherblock MBb.
Die Bitleitungen BL dagegen sind jeweils entsprechend den Speicherzellenspalten angeordnet und für die Speicherblöcke MBa und MBb gemeinsam bereit gestellt. Der Datenbus in dem Speicherblock MBa ist jedoch unabhängig von dem in dem Speicherblock MBb.
Der Datenbus DBa für den Speicherblock MBa ist auf einer Seite der Bitleitungen BL (d.h. auf der Seite des Speicherblocks MBa) angeordnet und erstreckt sich in der Zeilenrichtung über einen Bereich, der dem Speicherfeld 10 benachbart ist. Der Datenbus DBb für den Speicherblock MBb ist auf der Seite des anderen Endes der Bitleitungen BL (d.h. auf der Seite des Speicherblocks MBb) angeordnet und erstreckt sich in der Zeilenrichtung über einen dem Speicherfeld 10 benachbarten Bereich. Der invertierte Datenbus /WDB wird von den Speicherblöcken MBa und MBb gemeinsam genutzt und erstreckt sich z.B. in der Zeilenrichtung durch einen Grenzbereich zwischen den Speicherblöcken MBa und MBb.
In jeder Speicherzelle ist die Bitleitung BL über Treiberschalter an Knoten, die ihren entgegen gesetzten Enden entsprechen, jeweils mit dem Datenbus DBa bzw. DBb verbunden und an einem Zwischenknoten mit dem invertierten Datenbus /WDB. So sind z.B. Treiberschalter CDGa1 und CDGb1 zwischen den Knoten Na(1) und Nb(1), die dem einen bzw. dem anderen Ende der Bitleitung BL1 entsprechen, und dem Datenbus DBa bzw. DBb angeordnet. Ein Treiberschalter WDG1 ist zwischen einen Zwischenknoten Nm(1) und den invertierten Datenbus /WDB angeordnet.
Die Treiberschalter CDGa1 und CDGb1 werden jeweils als Antwort auf die Ausgaben der Spaltensteuergatter CGa1 und CGb1 ein- bzw. ausgeschaltet. Das Treibergatter WDG1 wird als Reaktion auf die Aktivierung der entsprechenden Schreibspaltenauswahlleitung WCSL1 eingeschaltet. Die Schreibspaltenauswahlleitungen WCSL sind jeweils für die jeweiligen Speicherzellenspalten bereit gestellt, und die Schreibspaltenauswahlleitung WCSL in der ausgewählten Spalte wird im Datenschreibbetrieb auf H-Pegel aktiviert.
Im Datenschreibbetrieb schaltet das Spaltensteuergatter CGa1 den entsprechenden Treiberschalter CDGa1 ein, wenn die entsprechende erste Speicherzellenspalte ausgewählt ist und die ausgewählte Speicherzelle zu dem Speicherblock MBa gehört. Im Datenlesebetrieb schaltet das Spaltensteuergatter CGa1 das entsprechende Treiberschaltergatter CDGa1 ein, wenn die entsprechende erste Speicherzellenspalte ausgewählt ist.
Das Spaltensteuergatter CGa1 beinhaltet ein AND-Gatter, das das Ergebnis einer logischen AND-Verknüpfung zwischen den Spannungspegeln auf der entsprechenden Schreibspaltenauswahlleitung WCSL1 und einem Blockauswahlsignal SBa ausgibt, und ein OR-Gatter, das das Ergebnis einer logischen OR-Verknüpfung zwischen dem Ausgang dieses AND-Gatters und dem Spannungspegel einer Lesespaltenauswahlleitung RCSL1 ausgibt. Die Ausgabe des OR-Gatters wird an ein Gate des Treiberschalters CDGa1 übertragen, der aus einem n-Kanal-MOS-Transistor gebildet wird.
Die Lesespaltenauswahlleitungen RCSL sind jeweils für die Speicherzellenspalten bereit gestellt, und die Lesespaltenauswahl leitung RCSL der ausgewählten Spalte wird im Datenlesebetrieb auf H-Pegel aktiviert. Das Blockauswahlsignal SBa wird auf H-Pegel aktiviert, wenn die ausgewählte Speicherzelle zu dem Speicherblock MBa gehört. Ebenso wird das Blockauswahlsignal SBb auf H-Pegel aktiviert, wenn die ausgewählte Speicherzelle zu dem Speicherblock MBb gehört.
Im Datenschreibbetrieb schaltet das Spaltensteuergatter CGb1 den entsprechenden Treiberschalter CDGb1 ein, wenn die entsprechende erste Speicherzellenspalte ausgewählt ist und die ausgewählte Speicherzelle zu dem Speicherblock MBb gehört. Im Datenlesebetrieb schaltet das Spaltensteuergatter CGb1 das entsprechende Treiberschaltergatter CDGb1 unabhängig von dem Ergebnis der Spaltenauswahl ein.
Das Spaltensteuergatter CGb1 beinhaltet ein AND-Gatter, das das Ergebnis einer logischen AND-Verknüpfung zwischen den Spannungspegeln auf der entsprechenden Schreibspaltenauswahlleitung WCSL1 und einem Blockauswahlsignal SBb ausgibt. Die Ausgabe des AND-Gatters wird an ein Gate des Treiberschalters CDGb1 übertragen, der aus einem n-Kanal-MOS-Transistor gebildet wird.
Im Datenschreibbetrieb werden die Datenbusse DBa und DBb sowie der invertierte Datenbus /WDB in ähnlicher Weise eingestellt wie die Datenbusse DBo und DBe und der invertierte Datenbus /WDB in der ersten Ausführungsform. Genauer gesagt wird ein ähnlicher Aufbau wie die bei der Datenschreibschaltung 51 nach der ersten Ausführungsform verwendet, und das Schaltglied 53 wird in diesem Aufbau entsprechend den Blockauswahlsignalen SBa und SBb gesteuert.
Wenn in dem obigen Aufbau z.B. die erste Speicherzellenspalte im Datenschreibbetrieb ausgewählt ist, wird der Treiberschalter WDG1 eingeschaltet, und je nach dem, ob die ausgewählte Spei cherzelle zu dem Speicherblock MBa oder MBb gehört, wird einer der beiden Treiberschalter CDGa1 und CDGb1 eingeschaltet.
Wenn die ausgewählte Speicherzelle zu dem Speicherblock MBa gehört, werden die auf entgegengesetzten Seiten der ausgewählten Speicherzelle angeordneten Treiberschalter CDGa1 und WDG1 eingeschaltet, um die Knoten Na(1) und Nm(1) auf der Bitleitung BL jeweils mit dem Datenbus DBa bzw. dem invertierten Datenbus /WDB zu verbinden. Dadurch werden abhängig von dem Schreibdatenwert DIN jeweils der Knoten Na(1) auf die Versorgungsspannung Vcc gelegt und der Knoten Nm(1) auf die Massespannung GND oder umgekehrt.
Dem entsprechend kann abhängig von dem Schreibdatenwert DIN der Datenschreibstrom ±Iw durch einen Abschnitt der Bitleitung BL1 in der ausgewählten Spalte fließen, und insbesondere durch einen Abschnitt zwischen dem Knoten Nm(1) und dem Knoten Na(1), die dem Speicherblock entsprechen, der die ausgewählte Speicherzelle enthält. Bei diesem Vorgang ist der Treiberschalter CDGb1 ausgeschaltet, so dass kein Datenschreibstrom durch einen Abschnitt zwischen den Knoten Nm(1) und Nb(1) der Bitleitung BL1 in der ausgewählten Spalte fließt, der nicht der ausgewählten Speicherzelle entspricht.
Wenn die ausgewählte Speicherzelle zu dem Speicherblock MBb gehört, werden die auf entgegengesetzten Seiten der ausgewählten Speicherzelle liegenden Treiberschalter CDGb1 und WDG1 eingeschaltet, und der Treiberschalter CDGa1 wird ausgeschaltet. Daher kann die Bitleitung BL1 in der ausgewählten Spalte einen Datenschreibstrom ±Iw in der dem Schreibdatenwert DIN entsprechenden Richtung nur zwischen den Knoten Nm(1) und Nb(1) führen, die dem Speicherblock entsprechen, der die ausgewählte Speicherzelle enthält. Auf der Bitleitung BL1 in der ausgewählten Spalte fließt kein Datenschreibstrom ±Iw zwischen den Kno ten Nm(1) und Na(1), die nicht der ausgewählten Speicherzelle entsprechen.
9 zeigt stellvertretend die erste bis vierte Speicherzellenspalte sowie die Treiberschalter CDGa1 bis CDGa4, CDGb1 bis CDGb4 und WDG1 bis WDG4, die Spaltenauswahlgatter CGa1 bis CGa4 und CGb1 bis CGb4, die Lesespaltenauswahlleitungen RCSL1 bis RCSL4 und die Schreibspaltenauswahlleitungen WCSL1 bis WCSL4, die für die erste bis vierte Speicherzellenspalte angeordnet sind. Die Treiberschalter, Steuergatter, Spaltenauswahlleitungen und dergleichen in den anderen Speicherzellenspalten sind in ähnlicher Weise angeordnet. In jeder Speicherzellenspalte wird der Datenschreibbetrieb in ähnlicher Weise durchgeführt, wie bei dem oben beschriebenen Vorgang für die erste Speicherzellenspalte.
Nach dem obigen Aufbau der vierten Ausführungsform der Erfindung kann der Datenschreibstrom in der dem Schreibdatenpegel entsprechenden Richtung, wie oben beschrieben, der Bitleitung der ausgewählten Spalte wie bei der ersten Ausführungsform zugeführt werden, ohne die peripheren Schaltungen zu verkomplizieren,.
Weiterhin wird der Datenschreibstrom nur durch einen Teilabschnitt der Bitleitung der ausgewählten Spalte geführt, der der ausgewählten Speicherzelle entspricht, so dass der Pfad des Datenschreibstroms kurz sein kann und somit ein Widerstandswert des Pfads verringert werden kann. In den letzten Jahren wurde eine Betriebsspannung im Hinblick auf die Nachfrage nach geringem Leistungsverbrauch und dergleichen verringert. Durch den geringen Widerstandswert des Datenschreibstrompfades kann der erforderliche Datenschreibstrom auch in einem Betrieb mit niedriger Spannung leicht zugeführt werden. Der niedrige Widerstandswert des Datenschreibstrompfades kann auch zu einem schnelleren Datenschreibbetrieb beitragen.
Weiterhin fließt der Datenschreibstrom nicht durch einen Teilabschnitt der Bitleitung BL in der ausgewählten Spalte, der dem nicht ausgewählten Speicherblock entspricht. Daher ist es auch möglich, irrtümliches Schreiben von Daten in Speicherzellen in dem nicht ausgewählten Speicherblock zu unterdrücken.
Nach dem Aufbau der vierten Ausführungsform kann auf jeder Bitleitung eine Mehrzahl von Zwischenknoten angeordnet sein, so dass die Steuerung durchgeführt werden kann, indem der Pfad weiter in Abschnitte unterteilt wird, die selektiv den Datenschreibstrom führen. In diesem Fall kann die Mehrzahl von Treiberschaltern, die entsprechend dem Knoten an dem einen Ende, der Mehrzahl von Zwischenknoten und dem Knoten an dem anderen Ende jeweils bereit gestellt sind, alternierend auf den Datenbus und den invertierten Datenbus bezogen sein.
Nach einer in 10 dargestellten ersten Abwandlung der vierten Ausführungsform verwendet das Speicherfeld 10 einen gefalteten Bitleitungsaufbau. Ähnlich wie bei der vierten Ausführungsform ist das Speicherfeld 10 in eine Mehrzahl von Speicherblöcken aufgeteilt, von denen sich jeder in die Zeilenrichtung erstreckt. In 10 ist das Speicherfeld 10 in zwei Speicherblöcke MBa und MBb aufgeteilt. Für jede Speicherzellenzeile in jedem der Speicherblöcke MBa und MBb ist eine Lesewortleitung RWL und eine Schreibwortleitung WWL angeordnet.
Entsprechend dem gefalteten Bitleitungsaufbau ist ein aus komplementären Bitleitungen BL und /BL gebildetes Bitleitungspaar BLP für jede Speicherzellenspalte angeordnet. Die komplementären Bitleitungen BL und /BL sind gemeinsam für die Speicherblöcke MBa und MBb angeordnet. Die Bitleitungen BL1 und /BL1 z.B. bilden ein Bitleitungspaar BLP1 für die Speicherzellenspalte an der ersten Stelle.
Die MTJ-Speicherzellen MC jeder zweiten Zeile sind mit der selben Art von Bitleitungen BL bzw. /BL verbunden. Die MTJ-Speicherzellen in der ersten Speicherzellenspalte sind z.B. so verbunden, dass die MTJ-Speicherzelle in der ersten Zeile mit der Bitleitung BL1 verbunden ist und die MTJ-Speicherzelle in der zweiten Zeile mit der Bitleitung /BL1. In ähnlicher Weise sind die anderen MTJ-Speicherzellen in den geradzahligen Zeilen mit der Bitleitung BL1 verbunden und die anderen MTJ-Speicherzellen in den ungradzahligen Zeilen mit der Bitleitung /BL1.
Die Datenbuspaare DBPa und DBPb, die den Speicherblöcken MBa und MBb entsprechen, sind jeweils in den dem Speicherfeld 10 benachbarten Bereichen angeordnet. Das Datenbuspaar DBPa erstreckt sich in der Zeilenrichtung über einen Bereich nahe dem Speicherblock MBa und beinhaltet die komplementären Datenbusse DBa und /DBa. In ähnlicher Weise erstreckt sich das Datenbuspaar DBPb in die Zeilenrichtung über einen Bereich nahe dem Speicherblock MBb und beinhaltet die komplementären Datenbusse DBb und /DBb.
Nach dem Aufbau der Abwandlung der vierten Ausführungsform sind die Treiberschalter, Steuergatter, Spaltenauswahlleitungen und dergleichen in jeder Speicherzellenspalte die selben, wie in den anderen Speicherzellenspalten. Daher erfolgt die Beschreibung im Folgenden am Beispiel der ersten Speicherzellenspalte.
Der Treiberschalter CDGa1 beinhaltet Transistorschalter, die jeweils zwischen die Knoten Na(1) und /Na(1), die den Enden auf einer Seite der Bitleitungen BL1 und /BL1 entsprechen, und den Datenbus DBa bzw. /DBa geschaltet sind. Diese Transistorschalter werden als Antwort auf die Ausgabe eines Spaltensteuergatters CGa1 ein- und ausgeschaltet, das eine ähnliche Struktur hat, wie in 9 dargestellt.
Der Treiberschalter CDGb1 beinhaltet Transistorschalter, die jeweils zwischen die Knoten Nb(1) und /Nb(1), die den Enden auf der anderen Seite der Bitleitungen BL1 und /BL1 entsprechen, und den Datenbus DBb bzw. /DBb geschaltet sind. Diese Transistorschalter werden als Antwort auf die Ausgabe eines Spaltensteuergatters CGb1 ein- und ausgeschaltet, das eine ähnliche Struktur hat, wie in 9 dargestellt.
Der Treiberschalter WDG1 ist zwischen die Zwischenknoten Nm(1) und /Nm(1) der Bitleitungen BL und /BL geschaltet, die an einer Grenze zwischen den Speicherblöcken MBa und MBb angeordnet sind. Ähnlich wie in dem in 9 dargestellten Aufbau wird der Treiberschalter WDG1 als Antwort auf die entsprechende Schreibspaltenauswahlleitung WCSL1 ein- und ausgeschaltet.
Die ein Datenbuspaar DBPa bildenden Datenbusse DBa und /DBa sind mit den Knoten Nw2 und Nw1 des in 3 dargestellten Datenschreibstromzuführabschnitts 52 verbunden, wenn der Speicherblock MBa die ausgewählte Speicherzelle beinhaltet. Dadurch werden entsprechend dem Pegel des Schreibdatenwerts DIN der Datenbus DBa auf die Versorgungsspannung Vcc und der Datenbus /DBa auf die Massespannung GND gelegt oder umgekehrt.
In ähnlicher Weise wird von den das Datenbuspaar DBPb bildenden Datenbussen DBb und /DBb entsprechend dem Pegel des Schreibdatenwerts DIN der eine auf die Versorgungsspannung Vcc und der andere auf die Massespannung GND gelegt, wenn der Speicherblock MBb die ausgewählte Speicherzelle enthält.
Wenn die erste Speicherzellenspalte ausgewählt wird und die ausgewählte Speicherzelle zu dem Speicherblock MBa gehört, werden dem entsprechend die Treiberschalter CDGa1 und WDG1 auf entgegen gesetzten Seiten der ausgewählten Speicherzelle eingeschaltet, und der dem Schreibdatenwert DIN entsprechenden Datenschreibstrom +Iw fließt über einen Pfad (Na(1) – Nm(1) – /Nm(1) – /Na(1)), der auf dem Bitleitungspaar BLP der ausgewählten Spalte gebildet wird. Der andere Treiberschalter CDGb1 ist ausgeschaltet. Daher fließt auch auf dem Bitleitungspaar BLP1 der ausgewählten Spalte kein Datenschreibstrom durch Abschnitte, die nicht der ausgewählten Speicherzelle entsprechen, d.h. durch einen Abschnitt zwischen den Knoten Nb(1) und Nm(1) und einen Abschnitt zwischen den Knoten /Nb(1) und /Nm(1).
Wenn die ausgewählte Speicherzelle dagegen zu dem Speicherblock MBb gehört, werden die auf entgegen gesetzten Seiten der ausgewählten Speicherzelle angeordneten Treiberschalter CDGb1 und WDG1 eingeschaltet, und der Treiberschalter CDGa1 wird ausgeschaltet. Auf dem Bitleitungspaar BLP1 der ausgewählten Spalte kann daher der Datenschreibstrom ±Iw in der dem Speicherdatenwert DIN entsprechenden Richtung nur über einen Pfad fließen, der dem Speicherblock entspricht, der die ausgewählte Speicherzelle enthält. Auch auf dem Bitleitungspaar BLP1 der ausgewählten Spalte fließt der Datenschreibstrom nicht über einen Abschnitt, der nicht der ausgewählten Speicherzelle entspricht.
Der oben beschriebene Aufbau der Abwandlung der vierten Ausführungsform, der in dem Speicherfeld 10 den gefalteten Bitleitungsaufbau verwendet, kann das Datenschreiben in ähnlicher Weise ausführen, wie bei der vierten Ausführungsform.
Jede Speicherzellenspalte kann (nicht dargestellte) Dummyspeicherzellen enthalten, die jeweils selektiv mit den komplementären Bitleitungen BL und /BL verbunden werden können und von denen jede einen Zwischenwert des elektrischen Widerstandes aufweist. Insbesondere wird der elektrische Widerstandswert jeder Dummyspeicherzelle auf einen Wert eingestellt, der zwischen den zwei elektrischen Widerstandswerten der MTJ-Speicherzelle liegt, die jeweils "1" bzw. "0" speichert.
Durch Anordnen solcher Dummyspeicherzellen kann das Datenlesen für jedes Bitleitungspaar auf der Grundlage des Vergleichs zwischen Spannungen auf den komplementären Bitleitungen BL und /BL mit hoher Störunempfindlichkeit durchgeführt werden.
Wie in 11 dargestellt, unterscheidet sich ein Aufbau nach einer zweiten Abwandlung der vierten Ausführungsform von dem in 9 dargestellten Aufbau nach der vierten Ausführungsform darin, dass an Stelle der Treiberschalter CDGa, CDGb und WDG Bitleitungstreiber BDVa, BDVb und BDVm für jede Bitleitung angeordnet sind.
So sind z.B. Bitleitungstreiber BDVa1 und BDVa2 jeweils entsprechend den Knoten Na(1) und Nb(1) auf der einen und der anderen Seite der Bitleitung BL1 angeordnet, und ein Bitleitungstreiber BDVm1 ist entsprechend dem Zwischenknoten Nm(1) angeordnet.
Der Bitleitungstreiber BDVa1 beinhaltet Treibertransistoren DTHa und DTLa, die jeweils zwischen die Versorgungsspannung Vcc und den Knoten Na(1) bzw. zwischen die Massespannung GND und den Knoten Na(1) geschaltet sind. Die Treibertransistoren DTHa und DTLa werden jeweils als Reaktion auf Schreibsteuersignale /WHa1 und WLa1 ein- und ausgeschaltet. In ähnlicher Weise beinhaltet der Bitleitungstreiber DBVb1 Treibertransistoren DTHb und DTLb, die jeweils zwischen die Versorgungsspannung Vcc und den Knoten Nb(1) bzw. zwischen die Massespannung GND und den Knoten Nb(1) geschaltet sind. Die Treibertransistoren DTHb und DTLb werden jeweils als Reaktion auf Schreibsteuersignale /WHb1 und WLb1 ein- und ausgeschaltet. Der Bitleitungstreiber BDVm1 beinhaltet Treibertransistoren DTHm und DTLm, die jeweils zwischen die Versorgungsspannung Vcc und den Zwischenknoten Nm(1) bzw. zwischen die Massespannung GND und den Zwischenknoten Nm(1) geschaltet sind. Die Treibertransistoren DTHm und DTLm werden jeweils als Reaktion auf Schreibsteuersignale Wm1 und Wm#1 ein- und ausgeschaltet.
In jeder Speicherzellenspalte sind Bitleitungstreiber BDVa, BDVb und BDVm mit ähnlichem Aufbau angeordnet. Die Schreibsteuersignale, die die Treibertransistorgruppe in jeder Speicherzellenspalte steuern, werden jedoch unabhängig von den Schreibsteuersignalen für die anderen Speicherzellenspalten eingestellt. In dieser Abwandlung erzeugt eine (nicht dargestellte) Datenschreibschaltung die Schreibsteuersignale entsprechend dem Ergebnis der Speicherblockauswahl und dem Ergebnis der Spaltenauswahl.
Wenn die ausgewählte Speicherzelle zu dem Speicherzellenblock MBa gehört, treiben die Bitleitungstreiber BDVa und BDVm in der ausgewählten Spalte entsprechend dem Schreibdatenwert die entsprechenden Knoten Na auf die Versorgungsspannung Vcc und Nm auf die Massespannung GND oder umgekehrt. Der Bitleitungstreiber BDVb treibt den Knoten Nb weder auf die Versorgungsspannung Vcc noch auf die Massespannung GND.
Wenn die ausgewählte Speicherzelle zu dem Speicherzellenblock MBb gehört, treiben die Bitleitungstreiber BDVb und BDVm in der ausgewählten Spalte entsprechend dem Schreibdatenwert die entsprechenden Knoten Nb auf die Versorgungsspannung Vcc und Nm auf die Massespannung GND oder umgekehrt. Der Bitleitungstreiber BDVa treibt den Knoten Nb weder auf die Versorgungsspannung Vcc noch auf die Massespannung GND.
Demzufolge kann der Datenschreibstrom ähnlich wie bei dem in 9 dargestellten Aufbau in der dem Schreibdatenwert entsprechenden Richtung nur durch einen Abschnitt (zwischen den Knoten Na und Nm bzw. zwischen den Knoten Nb und Nm) der Bitleitung der ausgewählten Spalte geführt werden, der der ausgewählten Speicherzelle entspricht,. Daher kann der Widerstands wert des Pfads für den Datenschreibstrom verringert werden, so dass der erforderliche Datenschreibstrom auch im Betrieb mit niedriger Spannung leicht zugeführt werden kann und dass der Datenschreibvorgang schneller durchgeführt werden kann. weiterhin ist es möglich, irrtümliches Schreiben von Daten in den nicht ausgewählten Speicherzellen der ausgewählten Spalte zu unterdrücken.
Im Datenschreibbetrieb treiben die Bitleitungstreiber BDVa, BDVb und BDVm in jeder nicht ausgewählten Spalte die entsprechenden Knoten Na, Nb und Nm auf die Massespannung GND und verhindern dadurch das Fließen eines nicht beabsichtigten Stromes. In anderen Zuständen als im Datenschreibbetrieb treiben die Bitleitungstreiber BDVa, BDVb und BDVm die entsprechenden Knoten Na, Nb und Nm weder zu der Versorgungsspannung Vcc noch zu der Massespannung GND.
Weiterhin sind Lesedatenbusse RDB1 und RDB2 entsprechend dem Zwischenknoten Nm bereit gestellt und in einem Grenzabschnitt zwischen den Speicherblöcken MBa und MBb angeordnet. Die Lesedatenbusse RDB1 und RDB2 erstrecken sich in der Zeilenrichtung quer zu der Bitleitung BL.
Entsprechend jeder Speicherzellenspalte sind Leseauswahlgatter RDSG1 bis RDSG4 usw. bereit gestellt, um die Lesedatenbusse RDB1 und RDB2 selektiv mit den Bitleitungen BL zu verbinden. Die Leseauswahlgatter RDSG1 bis RDSG4 usw. werden jeweils als Reaktion auf die Aktivierung der Lesespaltenauswahlleitung RCSL1 bis RCSL4 eingeschaltet. Jedes der Leseauswahlgatter in den ungradzahligen Spalten ist zwischen den entsprechenden Zwischenknoten Nm und den Lesedatenbus RDB1 geschaltet. Jedes der Leseauswahlgatter in der geradzahligen Spalten ist zwischen den entsprechenden Zwischenknoten Nm und den Lesedatenbus RDB2 geschaltet.
Im Datenlesebetrieb wird die Bitleitung der ausgewählten Zeile als Reaktion auf die Aktivierung der Lesewortleitung RWL der ausgewählten Zeile über die ausgewählte Speicherzelle mit der Massespannung GND verbunden. In diesem Zustand leitet eine Datenleseschaltung 55 den Lesestrom durch die Lesedatenbusse RDB1 und RDB2, und der Datenwert wird aus der ausgewählten Speicherzelle gelesen, indem die Ströme bzw. Spannungen auf den Lesedatenbussen RDB1 und RDB2 erfasst werden.
Da die Lesedatenbusse RDB1 und RDB2 so aufgebaut sind, dass sie mit dem Zwischenknoten Nm der Bitleitung der ausgewählten Spalte verbunden werden, kann die Bitleitungslänge in dem Lesestrompfad und somit der elektrische Widerstandswert des Lesestrompfads verringert werden. Daher können die Datenlesegeschwindigkeit und der Datenlesespielraum verbessert werden.
In dem in 10 dargestellten gefalteten Bitleitungsaufbau können anstelle der Treiberschalter CDGa, CDGb und WDG Bitleitungstreiber BDVa, BDVb und BDVm vorgesehen sein. In diesem Aufbau können ähnlich wie in 11 dargestellt der Lesedatenbus und das Leseauswahlgatter entsprechend dem Zwischenknoten Nm angeordnet sein.
Nach einem Aufbau einer in 12 dargestellten fünften Ausführungsform ist das Speicherfeld 10 in eine Mehrzahl von Spaltenblöcke aufgeteilt, von denen sich jeder in der Spaltenrichtung erstreckt. In 12 ist das Speicherfeld 10 in zwei Spaltenblöcke CBa und CBb aufgeteilt.
In dem Spaltenblock CBa sind Bitleitungen BLa1 usw. jeweils entsprechend den Speicherzellenspalten angeordnet. In ähnlicher Weise sind in dem Speicherblock CBb Bitleitungen BLb1 usw. jeweils entsprechend den Speicherzellenspalten angeordnet. Somit sind die Bitleitungen BL in dem Speicherblock CBa unabhängig von denen in dem Spaltenblock CBb.
Im Gegensatz dazu sind Lesewortleitungen RWL und Schreibwortleitungen WWL jeweils entsprechend den Speicherzellenzeilen angeordnet und sind den Spaltenblöcken CBa und CBb gemeinsam.
Jede Schreibwortleitung WWL ist an ihrem Zwischenknoten Nm mit der Massespannung GND verbunden. Die der ersten Speicherzellenzeile entsprechende Schreibwortleitung WWL1 z.B. ist über den Zwischenknoten Nm(1), der einer Grenze zwischen den Spaltenblöcken CBa und CBb entspricht, mit der Massespannung GND verbunden. Die der zweiten Speicherzellenzeile entsprechende Schreibwortleitung WWL2 ist über den Zwischenknoten Nm(2) mit der Massespannung GND verbunden.
12 zeigt stellvertretend einen Aufbau, der in dem Wortleitungstreiber 30 zum Treiben der Schreibwortleitung WWL verwendet wird.
In dem Wortleitungstreiber sind eine Stromzuführleitung SPL und eine Stromzuführschaltung 31 für jeden Spaltenblock bereit gestellt. 12 zeigt Stromzuführleitungen SPLa und SPLb sowie Stromzuführschaltungen 31a und 31b, die jeweils den Spaltenblöcken CBa und CBb entsprechen.
Wie in 13 dargestellt beinhaltet die Stromzuführschaltung 31a einen p-Kanal-MOS-Transistor 33a, der elektrisch zwischen die Versorgungsspannung Vcc und die Stromzuführleitung SPLa geschaltet ist; einen p-Kanal-MOS-Transistor 33b, der elektrisch zwischen die Versorgungsspannung Vcc und einen Knoten Np1 geschaltet ist; und einen n-Kanal-MOS-Transistor 34, der elektrisch zwischen den Knoten Np1 und die Massespannung GND geschaltet ist.
Die Gates- der Transistoren 33a und 33b sind mit dem Knoten Np1 verbunden, und das Gate des Transistors 34 empfängt eine Steu erspannung Vrp. Damit führt ein aus den Transistoren 33a und 33b gebildeter Stromspiegel der Stromzuführleitung SPLa, die die Versorgungsspannung Vcc trägt, einen der Steuerspannung Vrp entsprechenden Konstantstrom zu. Die Stromzuführschaltung 31b hat im wesentlichen den selben Aufbau wie die Stromzuführschaltung 31a.
Mit Bezug zurück auf 12 beinhaltet der Wortleitungstreiber 30 weiterhin einen Treiberschalter RDGa, der zwischen einem Knoten Na an einem Endabschnitt der Schreibwortleitung WWL und der Stromzuführleitung SPLa angeordnet ist, und einen Treiberschalter RDGb, der zwischen einem Knoten Nb an dem anderen Ende der Schreibwortleitung WWL und der Stromzuführleitung SPLb angeordnet ist. 11 zeigt stellvertretend Treiberschalter RDGa1, RDGa2, RDGb1 und RDGb2, die jeweils den Knoten Na(1), Na(2), Nb(1) und Nb(2) in der ersten und zweiten Speicherzellenzeile entsprechen.
Der Treiberschalter RDGa wird eingeschaltet, wenn die entsprechende Speicherzellenzeile ausgewählt ist und die ausgewählte Speicherzelle zu dem Spaltenblock CBa gehört. In ähnlicher Weise wird der Treiberschalter RDGb eingeschaltet, wenn die entsprechende Speicherzellenzeile ausgewählt ist und die ausgewählte Zelle zu dem Spaltenblock CBb gehört. Der Treiberschalter RDGa1 z.B. empfängt an seinem Gate ein Steuersignal /WRD1a, das auf L-Pegel aktiviert wird, wenn im Datenschreibbetrieb die erste Speicherzellenzeile ausgewählt ist und die ausgewählte Speicherzelle zu dem Spaltenblock CBa gehört. In ähnlicher Weise empfängt der Treiberschalter RDGb1 an seinem Gate ein Steuersignal /WRD1b, das auf L-Pegel aktiviert wird, wenn im Datenschreibbetrieb die erste Speicherzellenzeile ausgewählt ist und die ausgewählte Speicherzelle zu dem Spaltenblock CBb gehört. Die Steuersignale /WRD1a, /WRD1b usw. werden von dem Zeilendecoder 20 entsprechend dem Ergebnis der Zeilenauswahl erzeugt.
Der Zeilendecoder 20 erzeugt Steuersignale RRd für die jeweiligen Speicherzellenzeilen. Das Steuersignal RRd wird auf H-Pegel aktiviert, wenn die entsprechende Speicherzellenzeile im Datenlesebetrieb ausgewählt ist. Die Spannung auf jeder Lesewortleitung RWL wird entsprechend dem entsprechenden Steuersignal RRd gesteuert. Die Lesewortleitung RWL1 z.B. wird als Reaktion auf die Aktivierung des Steuersignals RRd1 auf H-Pegel aktiviert.
Nach dem obigen Aufbau schaltet der Wortleitungstreiber 30 die Treiberschalter RDGa und RDGb in der ausgewählten Spalte entsprechend einer Lagebeziehung zwischen der ausgewählten Speicherzelle und dem Zwischenknoten Nm selektiv ein. Demzufolge kann der Datenschreibstrom Ip mit der vorbestimmten Richtung durch die Schreibwortleitung in der ausgewählten Zelle fließen, und insbesondere durch einen Abschnitt zwischen den Knoten Na und Nm bzw. durch einen Abschnitt zwischen den Knoten Nb und Nm, der der ausgewählten Speicherzelle entspricht.
Wie bereits beschrieben, kann nach dem Aufbau der fünften Ausführungsform nur ein Teilabschnitt der Schreibwortleitung der ausgewählten Spalte, der der ausgewählten Speicherzelle entspricht, den Datenschreibstrom führen. In der ausgewählten Zeile ist es daher möglich, irrtümliches Schreiben von Daten in die Speicherzelle in dem nicht ausgewählten Spaltenblock zu unterdrücken. Weiterhin kann der Datenschreibstrompfad kurz sein, und daher kann sein Widerstandswert gering sein, so dass die Datenschreibgeschwindigkeit vergrößert und der Leistungsverbrauch verringert werden kann.
Wie in 14, dargestellt, unterscheidet sich ein Aufbau einer ersten Abwandlung der fünften Ausführungsform von dem in
12 dargestellten Aufbau der fünften Ausführungsform darin, dass der Wortleitungstreiber weiterhin Treiberschalter RGG beinhaltet, die jeweils entsprechend den Schreibwortleitungen WWL vorgesehen sind. Der Treiberschalter RGG ist zwischen den Zwi schenknoten Nm und die Massespannung GND geschaltet. Der Treiberschalter RGG1 z.B. ist für die Schreibwortleitung WWL1 bereit gestellt und elektrisch zwischen den Zwischenknoten Nm(1) und die Massespannung GND geschaltet.
Der Treiberschalter RGG wird z.B. aus einem n-Kanal-MOS-Transistor gebildet und empfängt an seinem Gate ein Steuersignal WRd, das auf H-Pegel aktiviert wird, wenn die entsprechende Speicherzellenzeile ausgewählt wird. Das Gate des Treiberschalters RGG1 z.B. empfängt das Steuersignal WRd1, das auf H-Pegel aktiviert wird, wenn die erste Speicherzellenzeile ausgewählt ist. In der ausgewählten Zeile verbindet der Treiberschalter RGG in eingeschaltetem Zustand daher den entsprechenden Zwischenknoten Nm mit der Massespannung GND.
Andere Abschnitte des Wortleitungstreibers 30 haben im wesentlichen den selben Aufbau, wie bei der fünften Ausführungsform, und ihre Beschreibung wird daher nicht wiederholt.
Nach dem oben beschriebenen Aufbau ist es möglich, die Wahrscheinlichkeit zu verringern, dass ein unbeabsichtigter Datenschreibstrom durch die nicht ausgewählte Schreibwortleitung WWL fließt, so dass irrtümliches Schreiben von Daten verglichen mit dem Aufbau der fünften Ausführungsform weiter unterdrückt werden kann.
Im Folgenden wird eine zweite Abwandlung der fünften Ausführungsform beschrieben in Verbindung mit einer effizienten Anordnung der Treiberschalter, die in dem Wortleitungstreiber 30 enthalten sind.
15 ist eine konzeptionelle Darstellung einer Anordnung von Treiberschaltern nach der zweiten Abwandlung der fünften Ausführungsform. 15 zeigt als Beispiel einen Aufbau, in dem das Speicherfeld 10 in vier Spaltenblöcke CB1 bis CB4 aufge teilt ist, von denen sich jeder in der Spaltenrichtung erstreckt. In jeder Speicherzellenzeile ist eine Schreibwortleitung WWL gemeinsam für die Spaltenblöcke CB1 bis CB4 angeordnet.
Ähnlich wie bei der ersten Abwandlung der fünften Ausführungsform ist für jeden der Knoten Na, Nm und Nb ein Treiberschalter RDG bzw. RGG angeordnet, d.h. für die Knoten Na und Nb, die jeweils den entgegen gesetzten Enden der Schreibwortleitung WWL entsprechen, und für die Zwischenknoten Nm, die jeweils der Grenze zwischen zwei Spaltenblöcken entsprechen.
Der Treiberschalter RDG ist zum Verbinden des entsprechenden Knotens mit der Versorgungsspannung Vcc bereit gestellt und der Treiberschalter RGG zum Verbinden des entsprechenden Knotens mit der Massespannung GND. In jeder Speicherzellenzeile sind die Treiberschalter RDG und RGG abwechselnd aufeinander folgend angeordnet.
In einem in 15 dargestellten Beispiel des Aufbaus sind die Treiberschalter RDG und RGG für die Schreibwortleitung WWLj an der j-ten Stelle so angeordnet, dass ein Treiberschalter RDG für den Knoten Na(j) bereit gestellt ist, der einem Ende der Schreibwortleitung WWLj entspricht, und ein Treiberschalter RGG für einen Zwischenknoten Nm12(j), der einer Grenze zwischen den Spaltenblöcken CB1 und CB2 entspricht. Weitere Treiberschalter RDG, RGG und RDG sind abwechselnd angeordnet für einen Zwischenknoten Nm23(j), der einer Grenze zwischen den Spaltenblöcken CB2 und CB3 entspricht, einen Zwischenknoten Nm34(j), der einer Grenze zwischen den Spaltenblöcken CB3 und CB4 entspricht, und einen Knoten Nb(j), der dem anderen Ende der Schreibwortleitung WWLj entspricht.
Unabhängig von der Anzahl der Spaltenblöcke ist die Anzahl von M (M: ganze Zahl ≥ 2) Treiberschaltern, die in der Richtung von dem Knoten Na zu dem Knoten Nb in jeder Speicherzellenzeile angeordnet sind, so aufgebaut, dass jeder der ungradzahligen Treiberschalter aus einem der Treiberschalter RDG und RGG gebildet ist und jeder der geradzahligen Treiberschalter aus dem jeweils anderen.
Im Datenschreibbetrieb werden jeweils die Treiberschalter RDG und RGG eingeschaltet, die den zwei Knoten an Abschnitten der Schreibwortleitung WWL entsprechen, die auf entgegen gesetzten Seiten der ausgewählten Speicherzelle liegen. Ähnlich wie bei der fünften Ausführungsform und ihrer ersten Abwandlung kann der Datenschreibstrom nur durch den Abschnitt der Schreibwortleitung WWL der ausgewählten Zeile fließen, der dem Spaltenblock entspricht, zu dem die ausgewählte Speicherzelle gehört.
Mit dem obigen Aufbau kann der Datenschreibstrom nur durch einen Teilabschnitt der Schreibwortleitung der ausgewählten Zeile fließen, der der ausgewählten Speicherzelle entspricht. In der ausgewählten Zeile ist es daher möglich, irrtümliches Schreiben von Daten in eine Speicherzelle in dem nicht ausgewählten Speicherblock zu unterdrücken. Weiterhin kann der Pfad des Datenschreibstroms kurz und sein elektrischer Widerstandswert gering sein, so dass die Datenschreibgeschwindigkeit erhöht und der Leistungsverbrauch gesenkt werden kann. Außerdem kann der Datenschreibstrom auch bei einem Betrieb mit niedriger Spannung hinreichend und leicht zugeführt werden. Weiterhin kann der Treiberschalter RDG bzw. RGG von den benachbarten Speicherblöcken gemeinsam genutzt werden, so dass die Anzahl von Treiberschaltern und damit die Schaltungsfläche verringert werden kann.
Für die Schreibwortleitung WWLj + 1 in der nächsten Zeile (d.h. der (j + 1)-ten Zeile) sind Treiberschalter RGG, RDG, RGG, RDG und RGG jeweils abwechselnd aufeinander folgend angeordnet für den Knoten Na(j + 1), den Zwischenknoten Nm12(j + 1), Nm23(j + 1), Nm34(j + 1) und den Knoten Nb(j + 1).
Somit sind die Treiberschalter RGG für die Versorgungsspannung Vcc und die Treiberschalter RGG für die Massespannung GND abwechselnd angeordnet, so dass verschiedene Arten von Treiberschaltern RDG bzw. RGG jeweils für benachbarte Reihen angeordnet sind. Anders ausgedrückt: Die ungradzahligen Treiberschalter sind so angeordnet, dass die Treiberschalter in den ungradzahligen Speicherzellenzeilen sich von denen in den geradzahligen Zeilen unterscheiden. wenn z.B. jeder der ungradzahligen Treiberschalter in den ungradzahligen Zeilen aus dem Treiberschalter RDG gebildet ist, der der Versorgungsspannung Vcc entspricht, wird jeder der ungradzahligen Treiberschalter in den geradzahligen Zeilen aus dem Treiberschalter RGG gebildet, der der Massespannung GND entspricht.
Daher können diese Treiberschalter unter losen Abstandsbedingungen und daher effizient angeordnet werden. Demzufolge kann eine Fläche für eine solche Anordnung verringert werden. Der Treiberschalter RGG, der der Massespannung GND entspricht, kann ähnlich wie bei dem in 11 dargestellten Aufbau weggelassen werden, und der entsprechende Zwischenknoten Nm kann direkt mit der Massespannung GND verbunden werden.
Im Folgenden wird eine sechste Ausführungsform beschrieben in Verbindung mit einer effizienten Anordnung der in 11 dargestellten Bitleitungstreiber.
Wie in 16 dargestellt, beinhaltet ein Aufbau nach der sechsten Ausführungsform Bitleitungen BL, die in eine Mehrzahl von Gruppen aufgeteilt sind, von denen jede eine Anzahl von X (X: ganze Zahl > 1) Bitleitungen BL beinhaltet. In dem in
16 dargestellten Beispiel ist X = 2. In jeder Gruppe sind die anderen Enden jeder der X Bitleitungen über einen Kurzschlussknoten Ns elektrisch miteinander verbunden.
Für jede Bitleitung BL ist ein Bitleitungstreiber BDVa bereit gestellt zum Treiben der Spannung an dem Knoten Na, der dem einen Ende entspricht. Für die Bitleitung BL1 z.B. ist der Bitleitungstreiber BDVa1 bereit gestellt, der dem Knoten Na(1) entspricht.
Auf der Seite des anderen Endes der Bitleitung BL ist in jeder Gruppe ein Bitleitungstreiber BDVb angeordnet zum Treiben der Spannung an dem Kurzschlussknoten Ns. Der Bitleitungstreiber BDVb1 z.B., der dem Kurzschlussknoten Ns(1) entspricht ist gemeinsam für die Bitleitungen BL1 und BL2 bereit gestellt. Der Aufbau und Betrieb der Bitleitungstreiber BDVa und BDVb ist im wesentlichen der selbe, wie bei den in 11 dargestellten Treibern, und daher wird ihre Beschreibung nicht wiederholt.
Im Datenschreibbetrieb treiben der der ausgewählten Spalte entsprechende Bitleitungstreiber BDVa und der der ausgewählten Gruppe entsprechende Bitleitungstreiber BDVb als Antwort auf ein von einer (nicht dargestellten) Datenschreibschaltung gesendetes Schreibsteuersignal entsprechend dem Schreibdatenwert, den Knoten Na auf die Versorgungsspannung Vcc und den Knoten Ns auf die Massespannung GND oder umgekehrt. Daher kann durch die Bitleitung der ausgewählten Spalte der Datenschreibstrom in der dem Schreibdatenwert entsprechenden Richtung geführt werden.
Lesedatenbusse RDB1 und RDB2 erstrecken sich in der Zeilenrichtung quer zu den Bitleitungen BL und sind auf der anderen Seite der Bitleitungen BL angeordnet. Leseauswahlgatter RDSG1, RDSG2 usw. sind für die jeweiligen Blöcke bereit gestellt zum selektiven Verbinden der Lesedatenbusse RDB1 und RDB2 mit den Kurzschlussknoten Ns. Die Leseauswahlgatter RDSG1, RDSG2 usw. sind auf der Außenseite der Bitleitungstreiber BDVb angeordnet.
Das Leseauswahlgatter RDSG1, das ein Beispiel für ein ungradzahliges Leseauswahlgatter ist, verbindet als Antwort auf die Aktivierung der Lesespaltenauswahlleitung RCSL1 oder RCSL2 den entsprechenden Kurzschlussknoten Ns(1) elektrisch mit dem Lesedatenbus RDB1. Das Leseauswahlgatter RDSG2, das ein Beispiel für ein geradzahliges Leseauswahlgatter ist, verbindet als Antwort auf die Aktivierung der Lesespaltenauswahlleitung RCSL3 oder RCSL4 den entsprechenden Kurzschlussknoten Ns(2) elektrisch mit dem Lesedatenbus RDB2.
Im Datenlesebetrieb wird die Bitleitung der ausgewählten Spalte als Reaktion auf die Aktivierung der Lesewortleitung RWL der ausgewählten Zeile über die ausgewählte Speicherzelle mit der Massespannung GND verbunden. In diesem Zustand leitet die Datenleseschaltung 55 die Leseströme durch die Lesedatenbusse RDB1 und RDB2, wodurch der Datenwert aus der ausgewählten Speicherzelle gelesen wird, indem die Ströme bzw. Spannungen auf den Lesedatenbussen RDB1 und RDB2 erfasst werden.
In dem Aufbau nach der sechsten Ausführungsform wird der Bitleitungstreiber BDVb in jeder Gruppe von X Bitleitungen BL gemeinsam genutzt, so dass der Layout-Abstand der Bitleitungstreiber BDVb um einen Faktor X vergrößert werden kann. Unter Verwendung des so vergrößerten Layout-Abstands können die Leseauswahlgatter RDSG1, RDSG2 usw. effizient auf der anderen Seite der Bitleitungen BL angeordnet werden. Demzufolge kann die Chipfläche verringert werden.
Wie in 17 dargestellt, unterscheidet sich ein Aufbau nach einer Abwandlung der sechsten Ausführungsform von einem in 16 dargestellten Aufbau darin, dass die Leseauswahlgatter RDSG1, RDSG2 usw. auf der inneren Seite der Bitleitungstreiber BDVb angeordnet sind. Ansonsten ist der Aufbau im wesentlichen der selbe, wie der in 16 dargestellte, und daher wird seine Beschreibung nicht wiederholt.
Dadurch, dass die Leseauswahlgatter auf den inneren Seiten der Bitleitungstreiber angeordnet sind, kann die Bitleitungslänge in dem Lesestrompfad relativ verringert werden, so dass der elektrische Widerstandswert des Bitleitungsabschnitts verringert werden kann. Dementsprechend können die Datenlesegeschwindigkeit und der Datenlesespielraum verbessert werden.
Durch Anordnen der Leseauswahlgatter auf der äußeren Seite des Bitleitungstreibers, wie in 16 dargestellt, ist es möglich, die Länge des Datenschreibpfades und damit seinen elektrischen Widerstandswert zu verringern. Dementsprechend kann die Datenschreibgeschwindigkeit und der Leistungsverbrauch verbessert werden.
Alternativ kann ein in 18 dargestellter Aufbau verwendet werden. In diesem Aufbau können die Lesedatenbusse RDB1 und RDB2 sowie die Leseauswahlgatter RDSG1, RDSG2 usw. entsprechend den Zwischenpunkten der Bitleitungen BL angeordnet sein.
Im Folgenden wird eine siebte Ausführungsform beschrieben in Verbindung mit einem Aufbau, bei dem die Anzahl von Bitleitungstreibern verringert ist und der Datenschreibstrom nur einem Abschnitt der Bitleitung BL zugeführt werden kann, der der ausgewählten Speicherzelle entspricht.
In dem in 19 dargestellten Aufbau nach der siebten Ausführungsform sind die Bitleitungen BL in eine Mehrzahl von Gruppen aufgeteilt, von denen jede zwei Bitleitungen BL beinhaltet, und die Zwischenpunkte (d.h. die Zwischenknoten Nm) der beiden Bitleitungen jeder Gruppe sind elektrisch miteinander verbunden. In 19 wird jede Gruppe aus den zwei Bitleitungen gebildet, die einander benachbart sind.
Bitleitungstreiber BDVa und BDVb sind entsprechend jeder Bitleitung BL bereit gestellt zum Treiben der Spannungen an den Knoten Na und Nb, die jeweils einem Ende der Bitleitung BL entsprechen. Aufbau und Betrieb der Bitleitungstreiber BDVa und BDVb ist im wesentlichen der selbe, wie bei den in 11 dargestellten Treibern, und daher wird ihre Beschreibung nicht wiederholt.
Für die Bitleitung BL1 z.B. sind der Bitleitungstreiber BDVa1, der dem Knoten Na(1) entspricht, und der Bitleitungstreiber BDVb1, der dem Knoten Nb(1) entspricht, bereit gestellt. Weiterhin sind die Zwischenknoten Nm(1) und Nm(2) elektrisch miteinander verbunden.
Wenn die ausgewählte Speicherzelle zu dem Speicherzellenblock MBa gehört, treiben die zwei Bitleitungstreiber BDVa, die zu dem ausgewählten Block gehören, im Datenschreibbetrieb als Antwort auf ein von einer (nicht dargestellten) Datenschreibschaltung gesendetes Schreibsteuersignal jeweils entsprechend dem Schreibdatenwert den einen Knoten Na auf die Versorgungsspannung Vcc und den anderen auf die Massespannung GND. Die zwei Bitleitungstreiber BDVb, die dem ausgewählten Block entsprechen, treiben die entsprechenden Knoten Nb weder zur Versorgungsspannung Vcc noch zu der Massespannung GND.
Wenn die ausgewählte Speicherzelle dagegen zu dem Speicherblock NBb gehört, treiben die zwei Bitleitungstreiber BDVb, die zu dem ausgewählten Block gehören, im Datenschreibbetrieb jeweils entsprechend dem Schreibdatenwert den einen Knoten Nb auf die Versorgungsspannung Vcc und den anderen auf die Massespannung GND. Die zwei Bitleitungstreiber BDVa, die dem ausgewählten Block entsprechen, treiben die entsprechenden Knoten Na weder zur Versorgungsspannung Vcc noch zu der Massespannung GND.
Demzufolge kann der Datenschreibstrom in einer dem Schreibdatenwert entsprechenden Richtung nur durch einen Abschnitt der Bitleitung der ausgewählten Zelle geleitet werden (Knoten Na – Nm – Na oder Knoten Nb – Nm – Nb), der der ausgewählten Speicherzelle entspricht, ohne dass ein Bitleitungstreiber entsprechend dem Zwischenknoten angeordnet sein muss. Daher kann ein elektrischer Widerstandswert des Pfads des Datenschreibstroms verringert werden, so dass auch bei Betrieb mit einer niedrigen Spannung der erforderliche Datenschreibstrom leicht zugeführt werden kann und eine Datenschreibgeschwindigkeit erhöht werden kann. Weiterhin ist es möglich, irrtümliches Schreiben von Daten in die nicht ausgewählten Speicherzellen in der ausgewählten Spalte zu unterdrücken.
Im Datenschreibbetrieb treiben die Bitleitungstreiber BDVa und BDVb in der nicht ausgewählten Gruppe die entsprechenden Gruppen Na und Nb auf die Massespannung GND, um das Fließen eines unbeabsichtigten Stromes zu verhindern. In anderen Betriebsarten und Zuständen als dem Datenschreibbetrieb treiben die Bitleitungstreiber BDVa und BDVb die entsprechenden Knoten Na und Nb weder zu der Versorgungsspannung Vcc noch zu der Massespannung Vss.
Die Lesedatenbusse RDB1 und RDB2 erstrecken sich in der Richtung (Zeilenrichtung) quer zu den Bitleitungen BL und sind auf der Seite des anderen Endes der Bitleitungen BL angeordnet. Weiterhin sind Leseauswahlgatter RDSG1, RDSG2 usw. entsprechend den jeweiligen Blöcken bereit gestellt zum selektiven Verbinden des Lesedatenbusses RDB1 oder RDB2 mit einer der zwei Bitleitungen. Das Leseauswahlgatter RDSG1, das ein Beispiel für ein ungradzahliges Leseauswahlgatter ist, verbindet als Reaktion auf die Aktivierung der Lesespaltenauswahlleitung RCSL1 oder RCSL2 eine der entsprechenden Bitleitungen (BL2) elektrisch mit dem Lesedatenbus RDB1. Das Leseauswahlgatter RDSG2, das ein Beispiel für ein geradzahliges Leseauswahlgatter ist, verbindet als Reaktion auf die Aktivierung der Lesespaltenauswahlleitung RCSL3 oder. RCSL4 eine der entsprechenden Bitleitungen (BL4) elektrisch mit dem Lesedatenbus RDB2.
Somit leitet die Datenleseschaltung 55 den Lesestrom durch die Lesedatenbusse RDB1 und RDB2, wodurch die Ströme bzw. Spannungen auf den Lesedatenbussen RDB1 und RDB2 erfasst werden können, so dass der Datenwert aus der ausgewählten Speicherzelle gelesen werden kann.
Wie in 20 dargestellt, unterscheidet sich ein Aufbau nach einer Abwandlung der siebten Ausführungsform von dem in 19 dargestellten Aufbau darin, dass die Lesedatenbusse RDB1 und RDB2 den Zwischenknoten Nm der Bitleitungen BL entsprechen und in einem mittleren Bereich der Bitleitungen BL angeordnet sind. Der restliche Aufbau ist derselbe wie in 19 dargestellt, und seine Beschreibung wird nicht wiederholt.
Nach dem oben beschriebenen Aufbau kann die Bitleitungslänge in dem Lesestrompfad verringert werden, und verglichen mit dem in 19 dargestellten Aufbau kann der elektrische Widerstandswert des Bitleitungsabschnitts verringert werden. Daher kann zusätzlich zu den durch den Aufbau nach der siebten Ausführungsform erzielten Wirkungen auch noch die Wirkung erzielt werden, dass die Datenlesegeschwindigkeit verbessert und der Datenlesespielraum vergrößert wird.

Claims

Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; einer Mehrzahl von Schreibwortleitungen (WWL), die jeweils entsprechend den Zeilen bereitgestellt sind, zum Führen eines ersten Datenschreibstroms (Ip), der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; einer Mehrzahl von ersten Bitleitungen (BL), die jeweils entsprechend den Spalten bereitgestellt sind; und einer Datenschreibschaltung zum Leiten eines zweiten Datenschreibstroms (±Iw), der das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert (DIN) entsprechenden Richtung durch einen Abschnitt, der einer ausgewählten Speicherzelle (MC) entspricht, einer ausgewählten ersten Bitleitung (BL), die einer ausgewählten Spalte entspricht; wobei die Datenschreibschaltung eine Mehrzahl von Bitleitungstreiberabschnitten (CDGa, CDGb, WDG, BDVa, BDVb, BDVm) beinhaltet, die für jede Spalte bereitgestellt und jeweils entsprechend einem ersten Knoten (Na), der dem einen Endabschnitt der entsprechenden ersten Bitleitung entspricht, einem zweiten Knoten (Nb), der dem anderen Endabschnitt der entsprechenden ersten Bitleitung entspricht, und zumindest einem Zwischenknoten (Nm) der entsprechenden ersten Bitleitung angeordnet sind, und aus der Mehrzahl von Bitleitungstreiberabschnitten (CDGa, CDGb, WDG, BDVa, BDVb, BDVm) der ausgewählten Spalte ein Bitleitungstreiberabschnitt (WDG), der einem Zwischenkno ten (Nm) entspricht, und ein weiterer Bitleitungstreiberabschnitt, der auf der entgegengesetzten Seite der ausgewählten Speicherzelle (MC) angeordnet ist, von den ihnen entsprechenden Knoten (Na, Nb, Nm) der ausgewählten ersten Bitleitung entsprechend dem Schreibdatenwert (DIN) den einen auf eine erste Spannung (Vcc) und den anderen auf eine zweite Spannung (GND) legen.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 mit einer ersten und einer zweiten Datenleitung (DBa, DBb), die jeweils entsprechend den einen und den anderen Enden der ersten Bitleitungen (BL) angeordnet sind, und einer invertierten Datenleitung (/WDB) zum Übertragen von Daten, die komplementär zu den Daten auf der ersten und der zweiten Datenleitung (DBa, DBb) sind, im Datenschreibbetrieb; wobei die Datenschreibschaltung im Datenschreibbetrieb entweder die erste oder die zweite Datenleitung (DBa, DBb) auf die erste Spannung (Vcc) oder auf die zweite Spannung (GND) und die invertierte Datenleitung (/WDB) auf die jeweils andere Spannung legt und jeder der Bitleitungstreiberabschnitte beinhaltet: einen ersten Treiberschalter (CDGa), der zwischen dem ersten Knoten (Na) der entsprechenden ersten Bitleitung (BL) und der ersten Datenleitung (DBa) angeordnet ist; einen zweiten Treiberschalter (CDGb), der zwischen dem zweiten Knoten (Nb) der entsprechenden ersten Bitleitung (BL) und der zweiten Datenleitung (DBb) angeordnet ist; und einen dritten Treiberschalter (WDG), der zwischen dem Zwischenknoten (Nm) der entsprechenden ersten Bitleitung (BL) und der invertierten Datenleitung (/WDB) angeordnet ist; wobei im Datenschreibbetrieb in der ausgewählten Spalte entweder der erste oder der zweite Treiberschalter (CDGa, CDGb) und der dritte Treiberschalter (WDG) eingeschaltet werden.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 mit einer Mehrzahl von zweiten Bitleitungen (/BL), die jeweils entsprechend den Spalten bereitgestellt sind und von denen jede gemeinsam mit einer entsprechenden ersten Bitleitung (BL) ein komplementäres Bitleitungspaar (BLP) bildet, und einem ersten und einem zweiten Datenleitungspaar (DBPa, DBPb), die jeweils entsprechend den entgegengesetzten Enden der ersten Bitleitungen (BL) angeordnet sind; wobei das erste und das zweite Datenleitungspaar (DBPa, DBPb) jeweils zwei Datenleitungen (DBa, /DBa, DBb, /DBb) beinhalten zum Übertragen von zueinander komplementären Daten im Datenschreibbetrieb; die Datenschreibschaltung im Datenschreibbetrieb eine der beiden Datenleitungen (DBa, /DBa; DBb, /DBb), die entweder das erste oder das zweite Datenleitungspaar (DBPa, DBPb) bilden, entsprechend dem Schreibdatenwert (DIN) auf die erste Spannung (Vcc) legt und die andere auf die zweite Spannung (GND); und jeder der Bitleitungstreiberabschnitte beinhaltet: einen ersten Treiberschalter (CDGa), der zwischen den ersten Knoten (Na) der entsprechenden ersten und zweiten Bitleitung (BL, /BL) und dem ersten Datenleitungspaar (DBPa) angeordnet ist; einen zweiten Treiberschalter (CDGb), der zwischen den zweiten Knoten (Nb) der entsprechenden ersten und zweiten Bitleitung (BL, /BL) und dem zweiten Datenleitungspaar (DBPb) angeordnet ist; und einen dritten Treiberschalter (WDG), der zwischen dem Zwischenknoten (Nm) der entsprechenden ersten Bitleitung (BL) und dem Zwischenknoten (Nm) der entsprechenden zweiten Bitleitung (/BL) angeordnet ist; wobei im Datenschreibbetrieb in der ausgewählten Spalte entweder der erste oder der zweite Treiberschalter (CDGa, CDGb) und der dritte Treiberschalter (WDG) eingeschaltet werden.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 2 oder 3, bei der im Datenschreibbetrieb in der ausgewählten Spalte entsprechend einer Lagebeziehung zwischen der ausgewählten Speicherzelle (MC) und dem Zwischenknoten (Nm) entweder der erste oder der zweite Treiberschalter (CDGa, CDGb) selektiv eingeschaltet wird.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der jede der Speicherzellen (MC) beinhaltet: ein magnetoresistives Element (TMR), dessen elektrischer Widerstandswert sich entsprechend dem geschriebenen Datenwert ändert, und ein Zugriffselement (ATR), dass in Reihe zu dem magnetoresistiven Element (TMR) zwischen eine vorbestimmte Spannung (GND) und die entsprechende erste Bitleitung (BL) geschaltet ist; wobei die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine Lesedatenleitung (RDB1, RDB2), die sich in einer Richtung quer zu der Mehrzahl von ersten Bitleitungen erstreckt und entsprechend einem Zwischenknoten (Nm) angeordnet ist, und Leseauswahlgatter (RDSG), die jeweils entsprechend der Mehrzahl von ersten Bitleitungen angeordnet sind und von denen jede während des Datenlesens selektiv einen Zwischenknoten (Nm) der entsprechenden ersten Bitleitung mit der Datenleseleitung (RDB1, RDB2) verbindet.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 5, bei der der Zwischenknoten (Nm) jeweils in einem im wesentlichen mittigen Abschnitt der ersten Bitleitung (BL) angeordnet ist.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der jeder der Bitleitungstreiberabschnitte (BDVa, BDVb, BDVm) beinhaltet: einen ersten Treibertransistor (DTHa, DTHb, DTHm), der zwischen dem entsprechenden Knoten (Na, Nb, Nm) der entsprechenden ersten Bitleitung (BL) und der ersten Spannung (Vcc) angeordnet ist und gesteuert von der Datenschreibschaltung ein- und ausgeschaltet wird, und einen zweiten Treibertransistor (DTLa, DTLb, DTLm), der zwischen dem entsprechenden Knoten (Na, Nb, Nm) der entsprechenden ersten Bitleitung (BL) und der zweiten Spannung (GND) angeordnet ist und gesteuert von der Datenschreibschaltung ein- und ausgeschaltet wird.
Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind und von denen jede einen Datenwert speichert, der als Reaktion auf das Anlegen eines ersten und eines zweiten Datenschreibmagnetfelds geschrieben worden ist; einer Mehrzahl von Schreibwortleitungen (WWL), die jeweils entsprechend den Zeilen bereitgestellt sind, zum Führen eines ersten Datenschreibstroms (Ip), der in einer ausgewählten Zeile das erste Datenschreibmagnetfeld erzeugt, in einer vorbestimmten Richtung; einer Mehrzahl von Bitleitungen (BL), die jeweils entsprechend den Spalten bereitgestellt sind, zum Führen eines zweiten Datenschreibstroms (±Iw), der in einer ausgewählten Spalte das zweite Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert (DIN) entsprechenden Richtung; und einer Schreibwortleitungstreiberschaltung (RDGa, RDGb, RGG) zum leiten des ersten Datenschreibstroms (Ip) zumindest durch einen Abschnitt einer ausgewählten Schreibwortleitung (WWL), die der ausgewählten Zeile entspricht; wobei die Schreibwortleitungstreiberschaltung (RDGa, RDGb, RGG) von einem dem einem Endabschnitt entsprechenden ersten Knoten (Na), einem dem anderen Endabschnitt entsprechenden zweiten Knoten (Nb) und zumindest einem Zwischenknoten (Nm) der ausgewählten Schreibwortleitung einen ersten Knoten, der auf einer Seite einer ausgewählten Speicherzelle (MC) angeordnet ist, auf die erste Spannung (Vcc) legt und einen zweiten Kno ten, der auf der anderen Seite der ausgewählten Speicherzelle (MC) angeordnet ist, auf die zweite Spannung (GND).
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 8, bei der die Schreibwortleitungstreiberschaltung einen ersten bis M-ten (M: ganze Zahl größer als 2) Treiberschalter (RDG, RGG) beinhaltet, die für jede Zeile bereit gestellt, jeweils an dem ersten Knoten (Na), dem zumindest einen Zwischenknoten (Nm) und dem zweiten Knoten (Nb) der entsprechenden Schreibwortleitung (WWL) angeordnet und aufeinanderfolgend in einer Richtung von dem einen Endabschnitt zu dem anderen Endabschnitt ausgerichtet sind; in jeder Zeile jeder der Treiberschalter (RDG, RGG) an einer ungradzahligen Stelle der entsprechenden Schreibwortleitung (WWL) entweder zwischen der ersten oder der zweiten Spannung (Vcc, GND) und dem entsprechenden Knoten angeordnet ist und jeder der Treiberschalter (RGG, RDG) an einer geradzahligen Stelle zwischen der jeweils anderen Spannung und dem entsprechenden Knoten angeordnet ist; und von den M Treiberschaltern (RDG, RGG) die zwei Treiberschalter eingeschaltet werden, die auf entgegengesetzten Seiten der ausgewählten Speicherzelle angeordnet sind.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 9, bei der in den ungradzahligen Zeilen jeder der Treiberschalter (RDG, RGG) an einer ungradzahligen Stelle der entsprechenden Schreibwortleitung entweder zwischen der ersten oder der zweiten Spannung (Vcc, GND) und dem entsprechenden Knoten angeordnet ist und in den geradzahligen Zeilen jeder der Treiberschalter (RGG, RDG) an einer ungradzahligen Stelle der entsprechenden Schreibwortleitung zwischen der jeweils anderen Spannung (GND, Vcc) und dem entsprechenden Knoten angeordnet ist.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 8, bei der jede Schreibwortleitung einen Zwischenknoten (Nm) aufweist, der mit einer ersten Spannung (GND) verbunden ist; die Schreibwortleitungstreiberschaltung in jeder Zeile einen ersten und einen zweiten Treiberschalter (RDGa, RDGb) enthält, die jeweils an dem ersten Knoten (Na) und dem zweiten Knoten (Nb) angeordnet sind; und ein in der ausgewählten Schreibwortleitung aus dem ersten und zweiten Treiberschalter (RDGa, RDGb) entsprechend der Lagebeziehung zwischen der ausgewählten Speicherzelle und dem Zwischenknoten (Nm) ausgewählter Treiberschalter den entsprechenden Knoten mit einer zweiten Spannung (Vcc) verbindet.
Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), von denen jede einen Datenwert speichert, indem sie in einer einem angelegten Datenschreibmagnetfeld entsprechenden Richtung magnetisiert ist; einer Mehrzahl von Bitleitungen (BL), die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speicherzellen bereitgestellt sind; einer Datenschreibschaltung zum Zuführen eines Datenschreibstroms (±Iw), der das Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert (DIN) entsprechenden Richtung zumindest zu einer aus der Mehrzahl von Bitleitungen (BL); wobei die Datenschreibschaltung eine Mehrzahl von ersten Treiberschaltungen (BDVa) beinhaltet, die jeweils entsprechend der Mehrzahl von Bitleitungen (BL) angeordnet sind und von denen jede so aufgebaut ist, dass sie eine Spannung auf einer Seite (Na) der entsprechenden Bitleitung treibt; die Mehrzahl von Bitleitungen (BL) in eine Mehrzahl von Gruppen aufgeteilt ist; jede Gruppe aus der Mehrzahl von Gruppen eine Anzahl von X (X: ganze Zahl größer als eins) Bitleitungen (BL) beinhaltet, die auf der anderen Seite über einen Kurzschlussknoten (Ns) elektrisch verbunden sind; die Datenschreibschaltung weiterhin eine Mehrzahl von zweiten Treiberschaltungen (BDVb) beinhaltet, die jeweils entsprechend der Mehrzahl von Gruppen angeordnet sind, zum Treiben der Spannungen an den entsprechenden Kurzschlussknoten (Ns); zumindest eine aus der Mehrzahl von ersten Treiberschaltungen (BDVa), die einer ausgewählten Speicherzelle (MC) entspricht, das entsprechende eine Ende (Na) entsprechend dem Schreibdatenwert (DIN) entweder auf die erste oder auf die zweite Spannung (Vcc, GND) treibt und zumindest eine aus der Mehrzahl von zweiten Treiberschaltungen (BDVb), die der ausgewählten Speicherzelle (MC) entspricht, den entsprechenden Kurzschlussknoten (Ns) entsprechend dem Schreibdatenwert (DIN) auf die jeweils andere Spannung treibt.
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 12, bei der jede der Speicherzellen (MC) beinhaltet: ein magnetoresistives Element (TMR), dessen elektrischer Widerstandswert sich entsprechend einer Magnetisierungsrichtung ändert, und ein Zugriffselement (ATR), dass in Reihe zu dem magnetoresistiven Element (TMR) zwischen eine vorbestimmte Spannung (GND) und die entsprechende Bitleitung (BL) geschaltet ist; wobei das Zugriffselement (ATR) zumindest in der ausgewählten Speicherzelle während des Datenlesens eingeschaltet ist und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine Lesedatenleitung (RDB1, RDB2), die sich in einer Richtung quer zu der Mehrzahl von Bitleitungen (BL) erstreckt und entsprechend dem anderen Ende der Mehrzahl von Bitleitungen (BL) angeordnet ist, und Leseauswahlgatter (RDSG), die jeweils entsprechend der Mehrzahl von Gruppen angeordnet sind und von denen jede während des Datenlesens den entsprechenden Kurzschlussknoten (Ns) mit der Datenleseleitung (RDB1, RDB2) verbindet.
Magnetische Dünnfilmspeichervorrichtung mit einer Mehrzahl von Speicherzellen (MC), von denen jede einen Datenwert speichert, indem sie in einer einem angelegten Datenschreibmagnetfeld entsprechenden Richtung magnetisiert ist; einer Mehrzahl von Bitleitungen (BL), die jeweils entsprechend vorbestimmten Abschnitten der Mehrzahl von Speicherzellen bereitgestellt sind; und einer Datenschreibschaltung zum Zuführen eines Datenschreibstroms (±Iw), der das Datenschreibmagnetfeld erzeugt, in einer einem Schreibdatenwert (DIN) entsprechenden Richtung zu zumindest einer aus der Mehrzahl von Bitleitungen (BL); wobei die Mehrzahl von Bitleitungen (BL) in eine Mehrzahl von Gruppen aufgeteilt ist; jede Gruppe aus der Mehrzahl von Gruppen zwei Bitleitungen (BL) beinhaltet, deren Zwischenknoten (Nm) miteinander verbunden sind; und die Datenschreibschaltung beinhaltet: eine Mehrzahl von ersten Treiberschaltungen (BDVa), die jeweils entsprechend der Mehrzahl von Bitleitungen (BL) angeordnet sind und von denen jede so aufgebaut ist, dass sie eine Spannung auf der einen Seite (Na) der entsprechenden Bitleitung treibt; eine Mehrzahl von zweiten Treiberschaltungen (BDVb), die jeweils entsprechend der Mehrzahl von Bitleitungen (BL) angeordnet sind und von denen jede so aufgebaut ist, dass sie eine Spannung auf der anderen Seite (Nb) der entsprechenden Bitleitung treibt; wobei zumindest eine Gruppe aus der Mehrzahl von Gruppen, die eine ausgewählte Speicherzelle enthält, so aufgebaut ist, dass entweder die entsprechenden zwei ersten Treiberschaltungen (BDVa) auf der einen Seite oder die entsprechenden zwei zweiten Treiberschaltungen (BDVb) auf der anderen Seite entsprechend dem Schreibdatenwert von den zwei entsprechenden Bitleitungen die eine auf die erste Spannung (Vcc) treiben und die andere auf die zweite Spannung (GND).
Magnetische Dünnfilmspeichervorrichtung nach Anspruch 14, bei der jede der Speicherzellen (MC) beinhaltet: ein magnetoresistives Element (TMR), dessen elektrischer Widerstandswert sich entsprechend einer Magnetisierungsrichtung ändert, und ein Zugriffselement (ATR), dass in Reihe zu dem magnetoresistiven Element (TMR) zwischen eine vorbestimmte Spannung (GND) und die entsprechende Bitleitung (BL) geschaltet ist; wobei das Zugriffselement (ATR) zumindest in der ausgewählten Speicherzelle während des Datenlesens eingeschaltet ist und die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet: eine Lesedatenleitung (RDB1, RDB2), die sich in einer Richtung quer zu der Mehrzahl von Bitleitungen (BL) erstreckt und entsprechend dem Zwischenknoten (Nm) jeder aus der Mehrzahl von Bitleitungen (BL) angeordnet ist, und Leseauswahlgatter (RDSG), die jeweils entsprechend der Mehrzahl von Gruppen angeordnet sind und von denen jede während des Datenlesens den entsprechenden Zwischenknoten (Nm) mit der Datenleseleitung (RDB1, RDB2) verbindet.