DE10219134A1

DE10219134A1 - Systeme und Verfahren zum Testen von Anschlußflächentreibern von integrierten Schaltungen

Info

Publication number: DE10219134A1
Application number: DE10219134A
Authority: DE
Inventors: Jeff Rearick; John Rohrbaugh; Shad Shepston
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2001-06-07
Filing date: 2002-04-29
Publication date: 2003-01-16
Also published as: SG114549A1; JP2003066125A; US6721920B2; US20020188901A1

Abstract

Eine bevorzugte integrierte Schaltung (IC) umfaßt eine erste Anschlußfläche, die mit mindestens einem Abschnitt der IC elektrisch kommuniziert. Die erste Anschlußfläche umfaßt einen ersten Treiber und einen ersten Empfänger, wobei der erste Treiber konfiguriert ist, um ein erstes Anschlußflächenausgangssignal zu einer Komponente außerhalb der IC zu liefern, und der erste Empfänger konfiguriert ist, um ein erstes Anschlußflächeneingangssignal von einer Komponente außerhalb der IC zu empfangen. Der erste Empfänger ist ferner konfiguriert, um zu einer Komponente in der IC ein erstes digitales Empfängerausgangssignal, ansprechend auf das erste Anschlußflächeneingangssignal, zu liefern. Eine erste Testschaltung ist ferner vorgesehen, die sich innerhalb der IC befindet. Die erste Testschaltung ist angepaßt, um Informationen zu liefern, die einer Treiber-Takt-zu-Ausgangssignal-Zeit der ersten Anschlußfläche (216; 500) entsprechen. Systeme, Verfahren und ein Computer-lesbares Medium sind ebenfalls vorgesehen.

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf Systeme und Verfahren zum Testen einer Takt-zu-Ausgangssignal-Verzögerung von Anschlußflächen der integrierten Schaltung innerhalb einer integrierten Schaltung.

Bisher wurden Bauelemente mit integrierten Schaltungen (IC; IC = Integrated Circuit) unter Verwendung einer Vielfalt von Testverfahren getestet und verifiziert. IC- Bauelemente wurden beispielsweise unter Verwendung von Funktionstestvektoren, wie z. B. dieselben, die bei einer IC durch die Verwendung einer automatisierten Testausrüstung (ATE; ATE = Automated Test Equipment) angewendet werden, die die IC-Bauelementfunktionalität auf der Stiftebene des Bauelements stimuliert und verifiziert, als defektfrei getestet und verifiziert. Eine praktische Begrenzung der Verwendung der ATE zum Testen von IC besteht jedoch darin, daß die Anzahl der IC-Stifte (oder Anschlußflächen), die durch eine spezielle ATE getestet werden kann, bisher durch die physische Konfiguration der ATE begrenzt ist. Die Anzahl von Anschlußflächen der zu testenden IC kann beispielsweise die Anzahl der Testkanäle überschreiten, die durch eine ATE geliefert werden, oder die Anzahl der Anschlussflächen kann die Kapazität der ATE- Unterstützungshardware, wie z. B. unter anderem durch Überschreiten der maximalen Anzahl der Sonden in einer Sondenkarte, überschreiten. Wie hierin verwendet, wird der Ausdruck "Anschlußfläche" verwendet, um sich gemeinsam sowohl auf eine physische Stelle, die als ein elektrischer Kontakt für eine IC dient, sowie auf eine Schaltungsanordnung zu beziehen, die der physischen Stelle zugeordnet ist, um eine elektrische Kommunikation zwischen den Komponenten der IC und den Komponenten außerhalb der IC zu ermöglichen.

Leistungsbegrenzungen einer speziellen ATE können zusätzlich bestimmte andere Testeinschränkungen auferlegen. Beispielsweise kann die Frequenz der IC-Eingangssignale und -Ausgangssignale die maximale Frequenz der ATE überschreiten, wodurch die Testfrequenz der zu testenden IC auf die maximale Frequenz der ATE begrenzt ist. Obwohl das Konfigurieren einer ATE mit zusätzlichen Testkanälen und/oder einer höheren Betriebsfrequenz erreicht werden kann, ist das Vorsehen einer ATE mit einem geeignet hohen Stiftzählwert und/oder einer geeignet hohen Betriebsfrequenz, um die im vorhergehenden erwähnten Mängel zu eliminieren, oftmals hinsichtlich des Aufwands unerschwinglich.

In Anbetracht des im vorhergehenden erwähnten Mangels und anderer Mängel ist es im Stand der Technik bekannt, IC- Bauelemente unter Verwendung einer Vielfalt von "Ersatz"- Testprozeduren ("Stop-Gap"-Prozeduren) zu testen, die (1) das Verbinden einer ATE mit weniger als allen Stiften eines IC-Bauelements, (2) das Verbinden von mehreren Stiften eines IC-Bauelements mit einem einzelnen ATE-Testkanal, (3) das Testen des IC-Bauelements in mehreren Durchläufen der ATE, wobei jeder Durchlauf einen Teilsatz der Stifte des gesamten IC-Bauelements testet, (4) das Testen der Vorrichtung mit weniger als der maximalen Frequenz, und u. a. (5) das Begrenzen des Stiftzählwerts und/oder der Frequenz des IC-Bauelements durch eine Entwurfsimplementation, um eine existierende ATE unterzubringen, umfassen. Wie es ohne weiteres offensichtlich sein sollte, führen viele dieser "Ersatz"-Testprozeduren zu einem Verlust des Testumfangs und können zu einer Zunahme der Anzahl der defekten IC- Bauelemente, die versandt werden, führen. Die Praxis des Begrenzens des Stiftzählwerts und/oder der Frequenz des IC- Bauelements durch eine Entwurfsimplementation, um eine existierende ATE unterzubringen, ist außerdem oftmals eine nicht akzeptable Beschränkung des IC-Entwurfs.

Bezugnehmend nun auf Fig. 1 ist eine darstellende bekannte integrierte Schaltung 100, die eine eingebaute Selbsttestschaltungsanordnung enthält, detaillierter beschrieben. Wie in Fig. 1 gezeigt, umfaßt die integrierte Schaltung 100 einen Kern 110, der eine Logik 112 und eine digitale Selbsttestschaltungsanordnung 114 enthält. Der Kern 110 kommuniziert elektrisch mit der Anschlußfläche 116, die konfiguriert ist, um mit Bauelementen außerhalb der integrierten Schaltung, wie z. B. einem automatisierten Testausrüstungs- (ATE-)Teil 118, elektrisch zu kommunizieren. Derart konfiguriert, können Signale, die von einer äußeren Vorrichtung, z. B. einer ATE 118, geliefert werden, zu dem Kern 110 über einen Übertragungsweg, der die Anschlußfläche 116 umfaßt, geliefert werden.

Wie bekannt ist, ist die digitale Selbsttestschaltungsanordnung 114 konfiguriert, um ein funktionsbasiertes digitales Testen einer logischen Schaltungsanordnung, die in dem Kern 110 enthalten ist, zu liefern. Um ein solches Testen durchzuführen, enthält die digitale Selbsttestschaltungsanordnung 114 typischerweise einen Stimulusgenerator 120 und einen Antwortanalysator 122. Der Stimulusgenerator 120 ist insbesondere konfiguriert, um eines oder mehrere Testmuster zum Testen der logischen Schaltungsanordnung des Kerns zu liefern. Das Muster oder die Muster, die zu der logischen Schaltungsanordnung geliefert werden, weisen digitale Daten, d. h. Nullen und Einsen, auf. Ansprechend auf die verschiedenen Muster liefert die getestete logische Schaltungsanordnung dann ein Antwortsignal oder Antwortsignale zu dem Antwortanalysator 122, der die Antwort interpretieren kann und ein Testresultatsignal liefern kann, das außerhalb der integrierten Schaltung geliefert werden kann. Die digitale Selbsttestschaltungsanordnung sieht daher ein digitales Funktionstesten des Kerns vor, indem digitale Testmuster an die logische Schaltungsanordnung des Kerns angelegt werden, und beseitigt im wesentlichen die Notwendigkeit nach einer äußeren Testausrüstung, d. h. einer ATE 118, um einen Stimulus zu der integrierten Schaltung zu liefern und Antworten von der integrierten Schaltung zu überprüfen, um das Testen der digitalen logischen Schaltungsanordnung zu erleichtern.

Die digitale Selbsttestschaltungsanordnung ist jedoch zum größten Teil nicht in der Lage, die vorhergehenden Mängel und/oder andere Mängel im Stand der Technik zu beheben.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Testen einer integrierten Schaltung, eine integrierte Schaltung, ein System zum Messen der Treiber- Takt-zu-Ausgangssignal-Zeit von Treibern einer integrierten Schaltung und ein computerlesbares Medium, das ein Computerprogramm zum Messen einer Empfängervorbereitungszeit und einer Empfängerhaltezeit von Empfängern einer integrierten Schaltung aufweist, zu schaffen, die ein vereinfachtes, gründliches und uneingeschränktes Testen von integrierten Schaltungen ermöglichen.

Diese Aufgabe wird durch ein Verfahren zum Testen einer integrierten Schaltung nach Anspruch 1, eine integrierte Schaltung nach Anspruch 10 oder 15, ein System zum Messen einer Treiber-Takt-zu-Ausgangssignal-Zeit von Treibern einer integrierten Schaltung und durch ein computerlesbares Medium, das ein Computerprogramm zum Messen einer Empfängervorbereitungszeit und einer Empfängerhaltezeit von Empfängern einer integrierten Schaltung aufweist, gelöst.

Kurz beschrieben liefert die vorliegenden Erfindung eine Treiber-Takt-zu-Ausgangssignal- (im folgenden "Takt-zu-q"' genannt) Testfunktionalität in integrierten Schaltungen. In dieser Hinsicht können einige Ausführungsbeispiel der vorliegenden Erfindung als integrierte Schaltungen (IC) liefernd aufgebaut sein. Bei einem bevorzugten Ausführungsbeispiel umfaßt die integrierte Schaltung eine erste Anschlußfläche, die mit mindestens einem Abschnitt der IC elektrisch kommuniziert. Die erste Anschlußfläche umfaßt einen ersten Treiber und einen ersten Empfänger, wobei der erste Treiber konfiguriert ist, um ein erstes Anschlußflächenausgangssignal zu einer Komponente außerhalb der IC zu liefern, und der erste Empfänger konfiguriert ist, um ein erstes Anschlußflächeneingangssignal von einer Komponente außerhalb der IC zu empfangen. Der erste Empfänger ist ferner konfiguriert, um einer Komponente in der IC ein erstes digitales Empfängerausgangssignal ansprechend auf das erste Anschlußflächeneingangssignal zu liefern. Eine erste Testschaltung ist ferner vorgesehen, die sich innerhalb der IC befindet. Die erste Testschaltung ist angepaßt, um Informationen zu liefern, die der Treiber-Takt-zu-q-Zeit der ersten Anschlußfläche entsprechen.

Einige Ausführungsbeispiele der vorliegenden Erfindung können als Systeme zum Messen der Treiber-Takt-zu-q-Zeiten von Anschlußflächen einer integrierten Schaltung liefernd aufgebaut sein. In dieser Hinsicht umfaßt ein bevorzugtes System eine IC und eine ATE. Die ATE ist konfiguriert, um mit der IC elektrisch verbunden zu werden und um mindestens einen Stimulus zu der IC zu liefern. Die IC umfaßt eine erste Anschlußfläche, die einen ersten Treiber, einen ersten Empfänger und eine erste Testschaltung enthält. Derart konfiguriert, kann die erste Testschaltung mit der ATE derart elektrisch kommunizieren, daß ansprechend auf das Empfangen von mindestens einem Stimulus von der ATE die erste Testschaltung Informationen liefert, die der Treiber-Takt-zu-q-Zeit von mindestens einer der Anschlußflächen zu der ATE entspricht.

Einige Ausführungsbeispiele der vorliegenden Erfindung können als Verfahren zum Testen einer IC liefernd aufgebaut sein. In dieser Hinsicht umfaßt ein bevorzugtes Verfahren folgende Schritte: elektrisches Verbinden einer ATE mit der IC; Liefern von mindestens einem Stimulus, derart, daß die IC die Treiber-Takt-zu-q-Zeit der ersten Anschlußfläche mißt; und Empfangen von Informationen, die der Treiber-Takt-zu-q-Zeit der ersten Anschlußfläche entsprechen.

Andere Ausführungsbeispiele der vorliegenden Erfindung können als ein computerlesbares Medium liefernd aufgebaut sein. In dieser Hinsicht umfaßt ein bevorzugtes computerlesbares Medium, das ein Computerprogramm zum Messen der Treiber-Takt-zu-q-Zeiten von Anschlußflächen einer IC enthält, eine Logik, die konfiguriert ist, um der ATE zu ermöglichen, mindestens einen Stimulus zu der IC zu liefern. Die Logik, die konfiguriert ist, um der ATE zu ermöglichen, Informationen zu empfangen, die der Treiber-Takt-zu-q-Zeit von mindestens einer der Anschlußflächen der IC entsprechen, ist zusätzlich vorgesehen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Diagramm, das eine darstellende integrierte Schaltung, die eine digitale Selbsttestschaltungsanordnung nach dem Stand der Technik enthält, zeigt;

Fig. 2 ein schematisches Diagramm, das ein bevorzugtes Ausführungsbeispiel der Testschaltungsanordnung der vorliegenden Erfindung zeigt;

Fig. 3 ein Taktdiagramm, das eine darstellende Treiber- Takt-zu-Ausgangssignal-(T_{ck_q}) Verzögerung zeigt;

Fig. 4 ein Flußdiagramm, das eine bevorzugte Funktionalität des Ausführungsbeispiels von Fig. 2 zeigt;

Fig. 5 ein schematisches Diagramm, das ein bevorzugtes Ausführungsbeispiel der Testschaltung von Fig. 2 zeigt;

Fig. 6 ein schematisches Diagramm des in Fig. 5 gezeigten Ausführungsbeispiels, das Details einer bevorzugten Schaltungsimplementation zeigt;

Fig. 7 ein Flußdiagramm, das die bevorzugte Funktionalität des Ausführungsbeispiels von Fig. 6 zeigt;

Fig. 8 ein Taktdiagramm, das darstellende Beziehungen einer Umlaufzeit, einer Empfängervorbereitungszeit und einer Treiber-Takt-zu-q-Zeit zeigt;

Fig. 9 ein Flußdiagramm, das die Funktionalität eines alternativen Ausführungsbeispiels der Testschaltung von Fig. 2 zeigt;

Fig. 10 ein schematisches Diagramm des in Fig. 5 gezeigten Ausführungsbeispiels, das Details einer alternativen Schaltungsimplementation zeigt;

Fig. 11 ein schematisches Diagramm des in Fig. 5 gezeigten Ausführungsbeispiels, das Details einer alternativen Schaltungsimplementation zeigt;

Fig. 12 ein Taktdiagramm, das die Funktionalität des in Fig. 11 gezeigten Ausführungsbeispiels zeigt;

Fig. 13 ein schematisches Diagramm, das darstellende Testschaltungskonfigurationen zeigt, die durch die vorliegende Erfindung implementiert werden können;

Fig. 14 ein schematisches Diagramm, das ein darstellendes Computer- oder Prozessor-basiertes System zeigt, das als ein Steuersystem der vorliegenden Erfindung verwendet werden kann;

Fig. 15 ein Flußdiagramm, das die bevorzugte Funktionalität zeigt, die durch das Steuersystem von Fig. 14 erleichtert wird; und

Fig. 16 ein Flußdiagramm, das die bevorzugte Funktionalität zeigt, die durch das Steuersystem von Fig. 14 während einer Testschaltungskalibrierungsprozedur erleichtert wird.

Unter Verwendung der digitalen Selbsttestschaltungsanordnung von Fig. 1 als Vergleichspunkt sind folgende allgemeine Charakteristika eines bevorzugten Ausführungsbeispiels des Testsystems der vorliegenden Erfindung unter Bezugnahme auf das schematische Diagramm von Fig. 2 beschrieben. Wie in Fig. 2 gezeigt, enthält das Testsystem 200 eine integrierte Schaltung 210, die einen Kern 212 umfaßt. Der Kern 212 enthält eine Logik 214 und kommuniziert elektrisch mit einer Anschlußfläche 216, die konfiguriert ist, um eine Zwischenkommunikation der Logik mit Vorrichtungen, wie z. B. der ATE 218, außerhalb der integrierten Schaltung zu ermöglichen. Wie im vorhergehenden erwähnt, umfaßt eine Anschlußfläche, wie z. B. die Anschlußfläche 216, eine physische Stelle oder eine Kontaktstelle 220, die als ein elektrischer Kontakt für die IC 210 dient, sowie eine Anschlußflächenschaltungsanordnung 222, die mit der Kontaktstelle zusammenwirkt, um eine elektrische Kommunikation zwischen den Komponenten der IC und den Komponenten außerhalb der IC zu ermöglichen. Wie bekannt, kann die Anschlußflächenschaltungsanordnung einen oder mehrere Empfänger zum Empfangen von Signalen, die zu der Anschlußfläche geliefert werden, und einen Treiber zum Liefern von Signalen zu äußeren Vorrichtungen umfassen.

Die integrierte Schaltung 210 enthält zusätzlich eine Testschaltungsanordnung 224, die entweder direkt oder indirekt mit der Anschlußfläche 216 elektrisch kommuniziert. Wie im folgenden detailliert beschrieben, ist die Testschaltungsanordnung 224 konfiguriert, um eine ausgewählte ATE- Funktionalität zu liefern und dadurch potentiell die Notwendigkeit für eine spezialisierte äußere automatisierte Testausrüstung zum Testen von integrierten Schaltungen verschiedener Konfiguration zu reduzieren. Es sei bemerkt, daß, obwohl die Testschaltungsanordnung 224 in Fig. 2 als sich außerhalb des Kerns 212 und außerhalb der Anschlußfläche 216 befindend gezeigt ist, verschiedene andere Anordnungen der Testschaltungsanordnung 224 verwendet werden können, wie z. B. eine Testschaltungsanordnung, die beispielsweise in dem Kern oder innerhalb der Anschlußfläche angeordnet ist. Die Testschaltungsanordnung kann außerdem konfiguriert sein, um mit der ATE über eine andere Anschlußfläche als die zu testende Anschlußfläche, d. h. eine andere Anschlußfläche als die Anschlußfläche 216, zu kommunizieren.

Wie im vorhergehenden erwähnt, liefert die ATE typischerweise die Fähigkeit, eine breite Vielfalt von integrierten Schaltungen zu testen. Die volle Testkapazität einer gegebenen ATE ist jedoch oftmals nicht erforderlich, um einen spezifischen Typ einer integrierten Schaltung zu testen. Die Anzahl von Anschlußflächen einer integrierten Schaltung kann zusätzlich die Anzahl der Testkanäle einer gegebenen ATE überschreiten, wodurch beispielsweise die Verwendung einer ATE mit einer erhöhten Anzahl von Testerkanälen oder die Verwendung von weniger als optimalen Testprozeduren, z. B. das gleichzeitige Testen von weniger als allen Anschlußflächen einer integrierten Schaltung notwendig wird.

Indem die Testschaltungsanordnung "auf dem Chip" vorgesehen wird, kann das Testen von integrierten Schaltungen, wie z. B. der integrierten Schaltung 210, unter Verwendung einer herkömmlichen ATE durchgeführt werden, wodurch die Testfähigkeit, die typischerweise nicht durch eine herkömmliche ATE geliefert wird, durch die Testschaltungsanordnung geliefert werden kann. Derart vorgesehen, besitzt die Testschaltungsanordnung die Fähigkeit, eine Testfähigkeit zu liefern, die eine gegebene ATE nicht liefert oder nicht liefern kann, während verschiedene Fähigkeiten verwendet werden, die eine gegebene ATE liefert. Das Testsystem 200 der vorliegenden Erfindung kann daher ein effizientes und effektives Testen von integrierten Schaltungen erleichtern, das mindestens einige der inhärenten Stärken einer herkömmlichen ATE, z. B. eine genaue Spannungs-, Strom- und Zeit- Meßfähigkeit und einen reduzierten Aufwand, entlockt, während eine potentiell verbesserte Testleistung geliefert wird.

Durch das Verwenden der Testschaltungsanordnung der vorliegenden Erfindung ist der testbare Stiftzählwert einer integrierten Schaltung nicht notwendigerweise durch die ATE, wie z. B. durch die Testerkanalkonfiguration einer gegebenen ATE, begrenzt. Die ATE kann beispielsweise Signale, wie z. B. Abtasttestsignale und Resets bzw. Rücksetzsignale zu einigen Anschlußflächen einer getesteten integrierten Schaltung liefern, während andere durch die innere Testschaltungsanordnung zu testende Anschlußflächen ausgelassen werden. Zusätzlich ermöglicht die Verwendung dieser Testschaltungsanordnung, integrierte Schaltungen bei Frequenzen größer als die Testfrequenzgrenze der ATE zu testen.

Wie im vorhergehenden erwähnt, erleichtert die vorliegende Erfindung das Treiber-Takt-zu-q-(T_{ck_q}) Verzögerungstesten von Anschlußflächen integrierter Schaltungen und erleichtert bei bevorzugten Ausführungsbeispielen zumindest teilweise ein solches Testen durch die Verwendung von "auf dem Chip befindlichen" Komponenten. Wie hierin verwendet, beziehen sich die Ausdrücke "Takt-zu-Ausgangssignal" und/oder "Takt-zu-q" auf die Zeitverzögerung zwischen dem Empfang einer Taktflanke und einer entsprechenden Änderung in dem Ausgangssignal ("q") einer Komponente. Zum Zweck des Beschreibens der Testschaltungsanordnung der vorliegenden Erfindung werden die Ausdrücke "Takt-zu-Ausgangssignal", "Takt-zu-q", und/oder "T_{ck_q}" am häufigsten hinsichtlich eines Treibers (Treibern) einer IC verwendet.

Eine graphische Darstellung von T_{ck_q} ist in Fig. 3 gezeigt, wobei darstellende Datensignale 302 und 304 gezeigt sind, die zwischen einer logischen "0" und einer logischen "1" übergehen. Ein Taktsignal 306 ist ebenfalls gezeigt, wobei T_{ck_q} bezüglich der Takt- und Daten-Signale bezeichnet ist. Es sei bemerkt, daß T_{ck_q} von T₁ bis zu T₂ gemessen wird, d. h. T₁ ist der Zeitpunkt, zu dem die Taktflanke ansteigt (für mit positiver Flanke getriggerte Komponenten; fallend für mit negativer Flanke getriggerte Komponenten) und durch eine Komponente empfangen wird, und T₂ ist der Zeitpunkt, zu dem die Daten von einem ersten logischen Wert zu einem gültigen zweiten logischen Wert übergehen. Der exakte analoge Spannungswert, der den ersten gültigen logischen Wert von dem zweiten gültigen logischen Wert unterscheidet, ist entwurfsabhängig, ist jedoch hier gewählt, um sich bei dem 50%-Punkt zu befinden.

Es wird nun auf Fig. 4 Bezug genommen, die ein Flußdiagramm ist, das die Funktionalität einer bevorzugten Implementation der vorliegenden Erfindung zeigt. In dieser Hinsicht können die Funktionen, die in den verschiedenen Blöcken vermerkt sind, abwechselnd von der in Fig. 4 gezeigten (oder in den Flußdiagrammen der anderen hierin gezeigten Figuren) Reihenfolge auftreten. Beispielsweise können zwei Blöcke, die in einer Folge in Fig. 4 gezeigt sind, tatsächlich im wesentlichen gleichzeitig oder bei einigen Ausführungsbeispielen in umgekehrter Reihenfolge auftreten.

Wie in Fig. 4 gezeigt, kann das gezeigte Ausführungsbeispiel oder Verfahren als beginnend bei dem Block 402 aufgebaut sein, bei dem die Testschaltungsanordnung in einer integrierten Schaltung vorgesehen wird. Bei einem Block 404 wird ein Stimulus zu der Testschaltungsanordnung geliefert. Danach werden, wie in einem Block 406 gezeigt, Informationen, die der Treiber-Takt-zu-q-Verzögerung einer Anschlußfläche der integrierten Schaltung entsprechen, empfangen.

In Fig. 5 ist ein bevorzugtes Ausführungsbeispiel der Testschaltung der Erfindung dargestellt. Wie in Fig. 5 gezeigt, umfaßt eine Anschlußfläche 500 einer integrierten Schaltung sowohl eine Kontaktstelle, z. B. eine Kontaktstelle 500, als auch eine Anschlußflächenschaltungsanordnung, die der Kontaktstelle zugeordnet ist, z. B. eine Anschlußflächenschaltungsanordnung 504. Die Schaltungsanordnung 504 umfaßt einen Treiber 506, der mit der Kontaktstelle 502, wie z. B. durch eine Leitung 508, elektrisch kommuniziert. Der Treiber 506 ist konfiguriert, um ein Datensignal 510 von dem IC-Kern und ein Treiberaktivierungssignal 512 von dem IC- Kern zu empfangen. Der Treiber 506 ist ferner mit einem Empfänger 514 verbunden, wobei ein optionaler Widerstand 516 zwischen dieselben gekoppelt ist. Der Empfänger 514 ist konfiguriert, um ein Eingangssignal, wie z. B. über eine Leitung 518, zu empfangen, und ist konfiguriert, um ein Ausgangssignal, wie z. B. über eine Leitung 520, zu dem IC- Kern der integrierten Schaltung zu liefern.

Fig. 5 zeigt ferner ein bevorzugtes Ausführungsbeispiel der Testschaltungsanordnung 530. Die Testschaltungsanordnung 530 kann insbesondere konfiguriert sein, um mit mindestens entweder dem Treibereingang (durch einen Pfeil 532 gezeigt), dem Empfängerausgang (durch einen Pfeil 534 gezeigt), dem Treiberausgang (durch einen Pfeil 536 gezeigt) oder der Treiberaktivierung (durch einen Pfeil 538 gezeigt) zu kommunizieren. Die Testschaltungsanordnung 530 ist konfiguriert, um das Bestimmen der Treiber-Takt-zu-q-Zeit unter Verwendung von einem oder mehreren der im vorhergehenden erwähnten Eingangssignale/Ausgangssignale zu bestimmen.

Bezugnehmend nun auf Fig. 6 ist ein bevorzugtes Ausführungsbeispiel der Testschaltungsanordnung 530 detaillierter beschrieben. Wie in Fig. 6 gezeigt, umfaßt ein bevorzugtes Ausführungsbeispiel der Testschaltungsanordnung 530 einen Zeitgeber 602. Der Zeitgeber 602 ist vorzugsweise eine Hochgeschwindigkeits-Zeitintervall-Zählschaltung, die einen Ringoszillator und einen digitalen Zähler (die beide nicht gezeigt sind) enthält. Der Zeitgeber 602 ist angepaßt, um die Anzahl der Oszillationen zu zählen, die zwischen einem Startereignis und einem Stoppereignis auftreten. Derart vorgesehen, kann das Intervall zwischen einer steigenden Flanke eines Taktsignals 603 (einem Startereignis) und einer Änderung des Zustands einer entsprechenden Anschlußfläche (einem Stoppereignis) gemessen werden. Die Testschaltungsanordnung 530 umfaßt zusätzlich ein Flip-Flop 604 und einen zugeordneten Inverter 606, der angepaßt ist, um die Daten des Flip-Flops derart selbst zu invertieren, daß eine steigende Flanke des Taktes einen Übergang in dem Ausgangssignal q des Flip-Flops bewirkt. Wie in Fig. 6 gezeigt, wird das Ausgangssignal q zu dem Treiber 506 über einen Weg 532 geliefert.

Da die exakte Periode eines Hochfrequenzringoszillators typischerweise unbekannt ist und möglicherweise einer Variation durch eine Prozeßdrift sowie Spannungs- und Temperatur-Schwankungen ausgesetzt ist, berücksichtigt die Testschaltungsanordnung typischerweise diese möglichen Variationen. Dies kann durch Kalibrieren des Intervalls erreicht werden, das durch den Zeitgeber in Bezug auf ein Signal eines bekannten Intervalls gemessen wird. Auf diese Art und Weise kann das durch den Zeitgeber gemessene Intervall als ein Prozentsatz des Bezugsintervalls derart ausgedrückt werden, daß das gemessene Intervall mit einem relativ hohen Genauigkeitsgrad bestimmt werden kann.

Der Betrieb des in Fig. 6 gezeigten Ausführungsbeispiels ist nun in Bezug auf das Flußdiagramm von Fig. 7 beschrieben. In dieser Hinsicht kann das in Fig. 7 gezeigte Verfahren als bei einem Block 702 beginnend aufgebaut sein, bei dem der Zeitgeber (z. B. ein Zeitgeber 602 von Fig. 6) gestartet wird. Gleichzeitig dazu wird ein Signal zu dem Treiber, wie in einem Block 704 gezeigt, geliefert. Danach wird ein Treiberausgangssignal, das dem gelieferten Signal entspricht, empfangen (Block 706). In einem Block 708 wird das Intervall zwischen dem Start des Zeitgebers und dem Empfang des Treibersignals bei dem Zeitgeber durch Zählen der Anzahl der verstrichenen Hochfrequenz-Ringoszillator- Perioden bestimmt. Ähnlicherweise, jedoch bei einem getrennten Meßereignis, wie z. B. in einem Block 710 dargestellt, wird das Intervall hinsichtlich der Oszillatorperioden zwischen zwei aufeinanderfolgenden Taktzyklen bestimmt. In einem Block 712 werden diese im vorhergehenden erwähnten Intervalle verglichen, um die tatsächliche Treiber-Takt-zu-q-Verzögerung zu bestimmen, da die Periode (gemessen in Einheiten von Sekunden) des Taktes eine genau bekannte Größe (da dieselbe durch den ATE erzeugt wird) ist. Das Intervall zwischen dem Start des Zeitgebers und dem Empfang des Treiberausgangssignals durch den Zeitgeber kann beispielsweise durch die Taktperiode geteilt werden. Das bestimmte Intervall wird daher als ein Prozentsatz der bekannten Taktperiode ausgedrückt.

Alternative Ausführungsbeispiele der Testschaltungsanordnung der vorliegenden Erfindung können die Treiber-Takt-zu-q bestimmen, indem die "Umlaufzeit" bestimmt wird und aus dieser Zeit die Treiber-Takt-zu-q-Verzögerung bestimmt wird. Die "Umlaufzeit" bezieht sich insbesondere auf die kumulative Zeit, die benötigt wird, um Daten von einem startenden Flip-Flop durch einen Treiber zu einer Anschlußfläche und dann von der Anschlußfläche durch einen Empfänger in ein erfassendes Flip-Flop zu treiben. Die Beziehungen zwischen der Umlaufzeit (T_UMLAUF), der Treiber-Takt-zu-q-Zeit (T_{CK_Q}), der Empfängervorbereitungszeit (T_SETUP) und der Empfängerhaltezeit (T_HOLD) sind in dem Taktdiagramm von Fig. 8 gezeigt, das detaillierter im folgenden beschrieben ist.

Ein darstellendes Verfahren zum Erreichen der im vorhergehenden erwähnten Funktionalität ist in Fig. 9 gezeigt. In Fig. 9 kann das Verfahren als bei einem Block 902 beginnend aufgebaut sein, bei dem die Testschaltungsanordnung innerhalb einer integrierten Schaltung vorgesehen ist. Bei einem Block 904 wird ein Stimulus zu der Testschaltungsanordnung geliefert. Danach wird, wie in einem Block 906 gezeigt, die Umlaufzeit einer Anschlußfläche bestimmt. Bei einem Block 908 wird die Empfänger-Vorbereitungszeit, die dem Empfänger der Anschlußfläche entspricht, bestimmt. Bei einem Block 910 wird zusätzlich die Umlaufzeit und die Empfängervorbereitungs Zeit verwendet, um die Takt-zu-q-Verzögerung zu bestimmen.

Mehrere alternative Ausführungsbeispiele der Testschaltungsanordnung der Erfindung, die verwendet werden können, um die Empfängervorbereitungs Zeit von Anschlußflächen einer IC zu bestimmen, sind im folgenden detailliert beschrieben. Die ebenfalls anhängige U.S.-Patentanmeldung, mit dem Agilent-Aktenzeichen: 10001144-1 und dem US-Anwaltsaktenzeichen Nr.: 050109-1810, die ebenfalls der Agilent Technologies übertragen ist, beschreibt ebenfalls mehrere dieser alternativen Ausführungsbeispiele. Diese Anmeldung ist hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen.

Nun Bezugnehmend auf Fig. 10 umfaßt ein alternatives Ausführungsbeispiel der Testschaltungsanordnung 530 ein Start- Flip-Flop 1002 und ein Erfassungs-Flip-Flop 1004. Das Start-Flip-Flop 1002 ist angepaßt, um ein Taktsignal 1006 zu empfangen und ansprechend darauf ein invertiertes Datensignal zu dem Eingang des Treibers 506 zu liefern. Das Ausgangssignal Q des Flip-Flops 1002 wird beispielsweise zu dem Inverter 1008 geliefert. Die steigende Flanke des Starttaktsignals bewirkt daher einen Übergang in dem Ausgangssignal Q des Start-Flip-Flops.

Das Erfassungs-Flip-Flop 1004 kommuniziert elektrisch mit dem Ausgang des Empfängers 514. Das Erfassungs-Flip-Flop 1004 ist vorzugsweise mit einer negativen Flanke triggerbar bzw. auslösbar (siehe Eingang 1010), so daß eine fallende Flanke des Taktes ermöglicht, daß das Erfassungs-Flip-Flop 1004 das Ausgangsdatensignal des Empfängers 514 erfaßt.

Der Betrieb des in Fig. 10 gezeigten Ausführungsbeispiels ist in Bezug auf das Taktdiagramm von Fig. 8 beschrieben, das darstellende Datensignale 802 und 804 und ein Taktsignal 806 (das sowohl als ein Start- als auch Erfassungs- Takt wirkt) zeigt. Wie in Fig. 8 gezeigt, bewirkt die erste steigende Flanke 810 des Taktes einen Übergang der Daten (das Startereignis). Danach ermöglicht die fallende Flanke 812 des Taktes, daß die Daten erfaßt werden. Durch Analysieren des Zeitunterschieds zwischen der steigenden Flanke 810 und der fallenden Flanke 812 (in Bezug auf das Datensignal) kann T_SETUP bestimmt werden. Anschließend bewirkt die zweite steigende Flanke 814 des Taktes einen weiteren Übergang der Daten. Danach kann T_SETUP mit T_ROUNDTRIP verwendet werden, um T_{CK_Q} zu bestimmen. Es sei bemerkt, daß der Zeitunterschied zwischen der fallenden Flanke 812 und der steigenden Flanke 814 verwendet werden kann, um T_HOLD zu bestimmen.

Ein alternatives Ausführungsbeispiel der Testschaltungsanordnung 530 ist in Fig. 11 gezeigt. Wie darin gezeigt, umfaßt die Schaltungsanordnung 530 ein Start-Flip-Flop 1102 und ein Erfassungs-Flip-Flop 1104. Das Start-Flip-Flop 1102 ist angepaßt, um ein Starttaktsignal 1106 zu empfangen und dann ansprechend darauf ein invertiertes Datensignal zu dem Eingang des Treibers 506 zu liefern. Das Ausgangssignal Q des Flip-Flops 1102 wird beispielsweise zu einem Inverter 1108 geliefert. Die steigende Flanke des Starttaktsignals bewirkt daher einen Übergang in dem Ausgangssignal Q des Start-Flip-Flops.

Das Erfassungs-Flip-Flop 1104 kommuniziert mit dem Ausgang des Empfängers 514 elektrisch. Das Erfassungs-Flip-Flop 1104 ist angepaßt, um ein Erfassungstaktsignal 1110 zu empfangen und ansprechend darauf das Ausgangsdatensignal 534 des Empfängers 514 zu erfassen. Das Zünden der Start- und Erfassungs-Takte kann durch einen inneren Zeitgenerator, einen äußeren Tester oder eine andere geeignete Vorrichtung (Vorrichtungen) (nicht in Fig. 11 gezeigt) gesteuert werden, vorausgesetzt, daß die Zeitunterschiede zwischen den Takten bekannt und/oder steuerbar sind.

Der Betrieb des in Fig. 11 gezeigten Ausführungsbeispiels ist in Bezug auf das Zeitdiagramm von Fig. 12 beschrieben, das darstellende Datensignale 1202 und 1204, ein Starttaktsignal 1206 und ein Erfassungstaktsignal 1208 zeigt. Wie in Fig. 12 gezeigt, bewirkt die erste steigende Flanke 1210 des Starttaktes einen Übergang der Daten. Der Erfassungstakt wird dann gezündet, z. B. wird die steigende Flanke 1212 des Erfassungstaktes geliefert. Durch Analysieren des Zeitunterschieds zwischen der steigenden Flanke 1210 und der steigenden Flanke 1212 (in Bezug auf das Datensignal) kann T_SETUP bestimmt werden. Es sei bemerkt, daß der Zeitunterschied zwischen der steigenden Flanke 1212 und der zweiten steigenden Flanke 1214 verwendet werden kann, um T_HOLD zu bestimmen.

Die Ausführungsbeispiele von Fig. 10 und 11 können jeweils verwendet werden, indem ein Anfangswert für T_SETUP, z. B. XT_SETUP, eingerichtet wird. XT_SETUP entspricht insbesondere einer variablen Zeitperiode zum Anlegen eines Signals an einen getesteten Anschlußflächenempfänger. Die Zeitperiode von XT_SETUP wird zum Bestimmen der tatsächlichen T_SETUP des Anschlußflächenempfängers verwendet.

Dem Empfänger kann beispielsweise ein Eingangsdatensignal (DATA_IN), d. h. eine logische "0" oder eine logische "1", für eine Zeitperiode von XT_SETUP vor und fortfahrend durch eine Periode XT_HOLD nach dem Zünden eines Erfassungstaktes geliefert werden. Nach dem Bestimmen eines Ausgangsdatensignals des Empfängers (DATA_OUT), das DATA_IN entspricht, kann eine Bestimmung durchgeführt werden, ob DATA_OUT gleich DATA_IN ist. Wenn DATA_IN beispielsweise eine logische "1" ist, wird eine Bestimmung durchgeführt, ob DATA_OUT eine logische "1" ist. Wenn bestimmt wird, daß DATA_IN nicht gleich DATA_OUT ist, kann XT_SETUP auf einen anderen Wert als der vorher eingerichtete eingestellt werden. Das Verfahren kann dann rekursiv so lange angewendet werden bis DATA_IN gleich DATA_OUT ist. T_SETUP entspricht daher dem Wert von XT_SETUP, der zu DATA_IN = DATA_OUT führt. T_SETUP kann dann von T_ROUNDTRIP subtrahiert werden, um T_{CK_Q} zu bestimmen.

Die im vorhergehenden erwähnte Verwendung von XT_SETUP nimmt an, daß der Anfangswert für XT_SETUP zu einem DATA_IN führt, das nicht gleich DATA_OUT ist. Es sei bemerkt, daß ein Anfangswert für XT_SETUP verwendet werden kann, der zu einem DATA_IN führt, das gleich DATA_OUT ist. Bei diesen Ausführungsbeispielen kann XT_HOLD konstant gehalten werden, während XT_SETUP eingestellt wird, bis DATA_IN nicht gleich DATA_OUT ist. Daher entspricht T_SETUP dem Wert XT_SETUP, der zu DATA_IN ≠ DATA_OUT führt.

Bei einigen Ausführungsbeispielen kann die Takt-zu-q- Komponente einer Umlaufzeitmessung (Roundtrip Time Measurement) unter Verwendung einer Bezugsanschlußfläche eines identischen Schaltungstyps bestimmt werden. Bei diesem Ausführungsbeispiel wird die Bezugsanschlußfläche durch die ATE kontaktiert. Danach wird die ATE-Taktpulsbreite, vorzugsweise startend bei einer minimalen Breite, eingerichtet. Ein Wert wird dann in das Start-Flip-Flop der Bezugsanschlußfläche abgetastet und der Takt wird gepulst. Danach wird der Inhalt des Erfassungs-Flip-Flops der Bezugsanschlußfläche hinaus abgetastet und es wird eine Bestimmung durchgeführt, ob die neuen Daten erfolgreich erfaßt wurden. Die ATE-Taktpulsbreite kann aufeinanderfolgend so lange erhöht werden, bis die neuen Daten erfolgreich empfangen werden, wobei die Taktpulsbreite zuerst der Erfassung von neuen Daten entspricht, die der Umlaufzeit der Bezugsanschlußfläche entspricht. Die ATE kann dann verwendet werden, um Komponenten der Takt-zu-q-in-Vorbereitungszeit der Bezugsanschlußfläche zu messen. Das im vorhergehenden erwähnte Verfahren des Variierens der Taktpulsbreite und des Erfassens von neuen Daten in einem Erfassungs-Flip-Flop kann dann für eine getestete Anschlußfläche wiederholt werden. Durch Verwenden der hierin beschriebenen Testschaltungsanordnung kann der Kontakt dieser Anschlußfläche durch die ATE aufgehoben werden. Sobald die Umlaufzeit der getesteten Anschlußfläche unter Verwendung der Testschaltungsanordnung bestimmt ist, kann der gespeicherte Bezugswert für die Empfängervorbereitungszeit von der gemessenen Umlaufzeit der getesteten Anschlußfläche subtrahiert werden. Der resultierende Wert entspricht der Treiber-Takt-zu-q-Zeit für die getestete Anschlußfläche.

Es sei bemerkt, daß das im vorhergehenden erwähnte Verfahren die Übereinstimmung der Empfängervorbereitungszeit über unterschiedliche Anschlußflächen annimmt. Aufgrund des relativ einfachen Entwurfs und der kleinen Anzahl von Komponenten, die mit dem typischen Empfängerentwurf verbunden sind, wird diese Annahme als gut begründet betrachtet. Es sei ferner bemerkt, daß teilweise basierend auf den verwendeten Komponenten die Bestimmung T_SETUP abhängig von dem darin verwendeten Verfahren variiert. Die verschiedenen anderen Verfahren werden als gut innerhalb des Schutzbereichs der vorliegenden Erfindung liegend betrachtet.

Bezugnehmend nun auf Fig. 13 sind verschiedene Aspekte der Erfindung, die die Testschaltungsanordnungsimplementation und die Testschaltungsanordnungskalibrierung umfassen, nun detaillierter beschrieben. Wie in Fig. 13 gezeigt, enthält ein bevorzugtes Ausführungsbeispiel 1300 der Erfindung eine integrierte Schaltung 1310, die mehrere Anschlußflächen umfaßt. Die integrierte Schaltung 1310 umfaßt insbesondere Anschlußflächen 1 bis 6 (1312, 1314, 1316, 1318, 1320 bzw. 1322). Die integrierte Schaltung enthält ferner verschiedene Testschaltungen, wie z. B. Test 1 (1330), Test 2 (1340), Test 3 (1350), Test 4 (1360), Test 5 (1370) und Test 6 (1380). Die verschiedenen Testschaltungen kommunizieren elektrisch mit den jeweiligen Anschlußflächen derselben in einer Vielfalt von Konfigurationen. Die Schaltungsanordnung 1330 kommuniziert beispielsweise direkt mit der Anschlußfläche 1312 über einen Übertragungsweg 1332 (bei einer bevorzugten Implementation kann der Weg 1332 aus zwei unidirektionalen Wegen bestehen); die Schaltungsanordnung 1340 kommuniziert mit jeder der Anschlußflächen 1314 und 1316 unter Verwendung von Übertragungswegen 1342 bzw. 1344; die Schaltungsanordnung 1350 und die Schaltungsanordnung 1360 kommunizieren elektrisch jeweils mit der Anschlußfläche 1318 über Übertragungswege 1352 bzw. 1362; die Schaltungsanordnung 1370 kommuniziert elektrisch mit den Anschlußflächen 1320 und 1322 über den Übertragungsweg 1372 bzw. 1374; und die Schaltungsanordnung 1380 kommuniziert ferner mit den Anschlußflächen 1320 und 1322 über den Übertragungsweg 1382 bzw. 1384. Eine integrierte Schaltung kann daher verschiedene Anschlußflächentypen sowie verschiedene Konfigurationen der Zwischenkommunikation zwischen den verschiedenen Anschlußflächen und den verschiedenen Testschaltungen enthalten.

Als ein darstellendes Beispiel, und nicht zum Zweck der Begrenzung, kann eine integrierte Schaltung konfiguriert sein, um eine Testschaltung zu verwenden, um mehrere Anschlussflächen, z. B. unter Verwendung einer Testschaltung zum Testen von mehreren Anschlußflächen des gleichen Typs, zu testen. Eine solche Konfiguration ist schematisch in Fig. 13 durch die Anschlußfläche 2 und die Anschlußfläche 3, die jeweils durch den Test 2 getestet werden, dargestellt.

Wie in Fig. 13 gezeigt, kommuniziert die ATE 1302 elektrisch mit der Testschaltungsanordnung der integrierten Schaltung 1310 durch Verwenden einer Vielfalt von Übertragungswegkonfigurationen. Die Schaltungsanordnung 1330 kommuniziert mit der ATE beispielsweise über den Übertragungsweg 1332, eine Anschlußfläche 1312 und einen Übertragungsweg 1392; die Schaltungsanordnung 1340 kommuniziert mit der ATE über den Übertragungsweg 1342, die Anschlußfläche 1314 und einen Übertragungsweg 1394; die Schaltungsanordnung 1350 kommuniziert mit der ATE über den Übertragungsweg 1352, die Anschlußfläche 1318 und einen Übertragungsweg 1397; die Schaltungsanordnung 1360 kommuniziert mit der ATE über den Übertragungsweg 1362, die Anschlußfläche 1318 und einen Übertragungsweg 1396; die Schaltungsanordnung 1370 kommuniziert mit der ATE über den Übertragungsweg 1374, die Anschlußfläche 1322 und einen Übertragungsweg 1398; und die Schaltungsanordnung 1380 kommuniziert mit der ATE über den Übertragungsweg 1382, die Anschlußfläche 1322 und den Übertragungsweg 1398. Eine unterschiedliche Funktionalität kann zusätzlich durch ein Steuersystem 1400 (das im folgenden detaillierter beschrieben ist) ermöglicht werden.

Wie im vorhergehenden beschrieben, ist die vorliegende Erfindung angepaßt, um eine automatisierte Testausrüstungsfunktionalität zum Testen von integrierten Schaltungen zu erleichtern. In dieser Hinsicht können einige Ausführungsbeispiele der vorliegenden Erfindung als Testsysteme zum Testen von integrierten Schaltungen liefernd aufgebaut sein. Einige Ausführungsbeispiele des Testsystems können insbesondere eine oder mehrere Testschaltungen in Kombination mit einer ATE, z. B. der ATE 1302 von Fig. 13, und ein geeignetes Steuersystem, das durch beispielsweise das Steuersystem 1400 von Fig. 13 und 14 implementiert sein kann, umfassen.

Das Steuersystem 1400 kann in Hardware, Software, Firmware oder einer Kombination derselben implementiert sein. Bei einem bevorzugten Ausführungsbeispiel ist das Steuersystem jedoch als ein Softwarepaket implementiert, das anpaßbar sein kann, um auf unterschiedlichen Plattformen und Betriebssystemen, die im folgenden hierin beschrieben sind, ausgeführt zu werden. Ein bevorzugtes Ausführungsbeispiel des Steuersystems, das eine geordnete Auflistung von ausführbaren Befehlen zum Implementieren von logischen Funktionen aufweist, kann insbesondere in einem computerlesbaren Medium zur Verwendung durch oder in Verbindung mit einem Befehlsausführungssystem, einer Befehlsausführungsvorrichtung oder einem Befehlsausführungsgerät, wie z. B. einem computerbasierten System, einem Prozessor-enthaltenden System oder einem anderen System ausgeführt sein, das Befehle von dem Befehlsausführungssystem, der Befehlsausführungsvorrichtung oder dem Befehlsausführungsgerät abrufen kann und die Befehle ausführen kann. Im Zusammenhang dieses Dokuments kann ein "computerlesbares Medium" eine Einrichtung sein, die das Programm zur Verwendung durch oder in Verbindung mit dem Befehlsausführungssystem, der Befehlsausführungsvorrichtung oder dem Befehlsausführungsgerät enthalten, speichern, kommunizieren, ausbreiten oder transportieren kann.

Das computerlesbare Medium kann beispielsweise, ist jedoch nicht darauf begrenzt, ein elektronisches, magnetisches, optisches, elektromagnetisches System, eine elektronische, magnetische, optische, elektromagnetische Vorrichtung, ein elektronisches, magnetisches, optisches, elektromagnetisches Gerät oder ein elektronisches, magnetisches, optisches, elektromagnetisches Ausbreitungsmedium oder eine Infrarotvorrichtung, ein Infrarotgerät oder ein Infrarotausbreitungsmedium oder ein Halbleitersystem, eine Halbleitervorrichtung, ein Halbleitergerät oder ein Halbleiterausbreitungsmedium sein. Spezifischere Beispiele (eine nicht erschöpfende Liste) des computerlesbaren Mediums umfassen folgende Medien: eine elektrische Verbindung (elektronisch), die eine oder mehrere Drähte aufweist, eine tragbare Computerdiskette (magnetisch), einen Direktzugriffsspeicher (RAM) (magnetisch), einen Nur-Lese-Speicher (ROM) (magnetisch), einen löschbaren, programmierbaren, Nur-Lese-Speicher (EPROM oder Flash-Speicher) (magnetisch), eine optische Faser (optisch) und einen tragbaren Kompaktplatten- Nur-Lese-Speicher (CDROM) (optisch). Es sei bemerkt, daß das computerlesbare Medium sogar Papier oder ein anderes geeignetes Material sein kann, auf dass das Programm gedruckt ist, da das Programm elektronisch über beispielsweise ein optisches Abtasten des Papiers oder eines anderen Mediums erfaßt, dann kompiliert, interpretiert oder auf eine andere Art und Weise in einer geeigneten Weise, wenn notwendig, verarbeitet werden kann und dann in einem Computerspeicher gespeichert werden kann.

Fig. 14 stellt ein typisches Computer-basiertes oder Prozessor-basiertes System dar, das die Funktionalität des Steuersystems 1400 (das detailliert im folgenden beschrieben ist) der vorliegenden Erfindung erleichtern kann. Wie in Fig. 14 gezeigt, weist das Computersystem allgemein einen Prozessor 1412 und einen Speicher 1414 mit einem Betriebssystem 1416 auf. Der Speicher 1014 kann hierin eine Kombination von flüchtigen und nicht-flüchtigen Speicherelementen, wie z. B. ein Direktzugriffsspeicher oder ein Nur-Lese-Speicher, sein. Der Prozessor 1412 nimmt Befehle und Daten von dem Speicher 1414 über eine lokale Schnittstelle 1418, wie z. B. einen Bus (Busse), auf. Das System umfaßt ferner eine oder mehrere Eingangsvorrichtungen 1420 und/oder eine oder mehrere Ausgangsvorrichtungen 1422. Beispiele von Eingangsvorrichtungen umfassen, sind jedoch nicht darauf begrenzt, ein serielles Tor, eine Abtastvorrichtung, eine ATE-Schnittstelle oder eine Verbindung eines lokalen Zugriffsnetzes. Beispiele von Ausgangsvorrichtungen können, sind jedoch nicht darauf begrenzt, eine Videoanzeige, einen Universellen Seriellen Bus, eine ATE- Schnittstelle oder ein Druckertor umfassen. Dieses System kann beispielsweise in einer Anzahl von unterschiedlichen Plattformen und Betriebssystemen, die HP-UX®-, Linux®-, Unix®-, Sun-Solaris®- oder Windows-NT®-Betriebssysteme umfassen, jedoch nicht darauf begrenzt sind, ausgeführt werden. Das Steuersystem 1400 der vorliegenden Erfindung, dessen Funktionen im folgenden beschrieben sind, befindet sich in dem Speicher 1414 und wird durch den Prozessor 1412 ausgeführt.

Das Flußdiagramm von Fig. 15 zeigt die Funktionalität und den Betrieb einer bevorzugten Implementation des in Fig. 14 gezeigten Steuersystems 1400. Wie in Fig. 15 gezeigt, kann das Steuersystem (oder das Verfahren) als bei einem Block 1510 beginnend aufgebaut sein, bei dem eine zu testende IC elektrisch mit der ATE verbunden wird. Fortfahrend zu einem Block 1512 können Profildaten, die der zu testenden IC entsprechen, empfangen werden. Solche Profildaten können, sind jedoch nicht darauf begrenzt, u. a. Informationen hinsichtlich des Typs der IC und/oder elektrische Kontinuitätsinformationen, die der Verbindung der ATE und der IC entsprechen, umfassen. Die Profildaten können auf zahlreiche Arten, wie z. B. in der Form einer Betreibereingabe bei einer Arbeitsstation bzw. Workstation oder als eine Antwort auf ein Testeinleitungssignal, das zu der analogen Testschaltungsanordnung durch die ATE geliefert wird, beispielsweise geliefert werden. Nach dem Empfangen der Profildaten, wenn anwendbar, fährt das Programm vorzugsweise zu einem Block 1514 fort, bei dem die Daten bewertet werden, d. h. eine Bestimmung durchgeführt wird, ob das Testen fortfahren kann.

Bei einem Block 1516 werden der getesteten IC durch die ATE geeignete Signale zum Erleichtern des Testens geliefert. Bei einem Block 1518 werden Testdaten, wie z. B. durch die ATE, empfangen, wobei die Daten in einer geeigneten Art und Weise, z. B. intermittierend durch den Testzyklus oder nachdem das Testen beendet wurde, empfangen werden. Bei einem Block 1520, bei dem die Testdaten bewertet werden, und dann bei einem Block 1522 wird eine Bestimmung durchgeführt, ob die IC und die zugeordneten Komponenten derselben wie gewünscht funktionieren. Wenn bestimmt wird, daß die IC nicht wie gewünscht funktioniert, kann das Verfahren zu einem Block 1526 fortfahren, bei dem die Testresultate, wie z. B. durch Wiederholen von mindestens einigen der im vorhergehenden erwähnten Verfahrensschritte 1510 bis 1522, verifiziert werden können. Wenn danach wiederum die Bestimmung gemacht wird, daß die IC nicht wie gewünscht funktioniert, kann das Verfahren zu einem Block 1528 fortfahren, bei dem die IC abgelehnt werden kann. Wenn jedoch bestimmt wird, daß die IC wie gewünscht funktioniert, kann das Verfahren zu einem Block 1524 fortfahren, bei dem das Verfahren beendet wird.

Wie bekannt ist, sollte, wenn die ATE verwendet wird, um eine integrierte Schaltung zu testen, die ATE kalibriert werden, um sicherzustellen, daß dieselbe genaue Messungen liefert. Da die vorliegende Erfindung mindestens eine ausgewählte ATE-Funktionalität liefert, sollte eine Kalibrierung der Testschaltungsanordnung ebenfalls durchgeführt werden. Typische bekannte Lösungen zum Angehen der Probleme der Kalibrierung umfassen das Entwerfen der Testschaltungsanordnung, um selbstkalibrierend zu sein; das Entwerfen der Testschaltungsanordnung, um gegenüber dem Verfahren, der Spannung und der Temperatur invariant zu sein (PVT); und das Nicht-Kalibrieren der Testschaltungsanordnung. Hinsichtlich der selbstkalibrierenden Testschaltungsanordnung bewirkt ein solches Verfahren möglicherweise den Nachteil, daß die Größe der Testschaltungsanordnung auf eine Größe erhöht wird, bei der die Verwendung einer solchen Schaltungsanordnung innerhalb einer integrierten Schaltung nicht länger praktikabel ist. Hinsichtlich des Entwerfens der Testschaltungsanordnung, um gegenüber PVT invariant zu sein, ist das Vorsehen einer solchen Invarianz effektiv nicht möglich. Eine typische Lösung bestand beispielsweise vorher darin, eine PVT-Varianz ohne weiteres charakterisierbar und vorhersagbar zu machen. Diese Technik kann zusätzlich bewirken, daß die Größe der Schaltungsanordnung bis zu einem Grad zunimmt, bei dem die Verwendung derselben nicht mehr praktisch ist. Hinsichtlich des absichtlichen Fehlers, die Testschaltungsanordnung zu kalibrieren, kann ein solches Verfahren offensichtlich dazu führen, daß die Testschaltungsanordnung ungenaue Resultate erzeugt, die zu einer Zunahme der Anzahl der versandten nicht ordnungsgemäß funktionierenden integrierten Schaltungen führen, oder kann eine Zunahme der Anzahl der ordnungsgemäß funktionierenden integrierten Schaltungen bewirken, die für den Versand abgelehnt werden.

Da vorzuziehen ist, die Testschaltungsanordnung der vorliegenden Erfindung zu kalibrieren, ist das folgende bevorzugte Kalibrierungsverfahren für den Zweck der Darstellung und nicht für den Zweck der Begrenzung vorgesehen. Wie in Fig. 16 gezeigt, beginnt ein bevorzugtes Verfahren 1600 zum Kalibrieren einer Testschaltungsanordnung vorzugsweise bei einem Block 1610, bei dem bestimmte Anschlußflächen einer zu testenden integrierten Schaltung mit einer ATE verbunden werden. Wenn vorzugsweise ein Schaltungsentwurf, z. B. eine Anschlußfläche, mehrere Male innerhalb einer IC verwendet wird, ist eine identische Testschaltungsanordnung jedem Fall dieses Schaltungsentwurfs zugeordnet. Wenn derart konfiguriert, umfaßt das Verbinden der Anschlußflächen mit der ATE, wie z. B. in Block 1610 gezeigt, vorzugsweise lediglich das Verbinden der ATE mit einem oder mehreren Fällen des Schaltungsentwurfs. Da angenommen wird, daß unterschiedliche Fälle des wiederholten Schaltungsentwurfs identisch in ihrem defektfreien elektrischen Verhalten sind, kann angenommen werden, daß Messungen, die an einem ATE- verbundenen Fall dieses Schaltungsentwurfs vorgenommen werden, mit Messungen korrelieren, die bei anderen Fällen des Schaltungsentwurfs vorgenommen werden. Es sei jedoch bemerkt, daß, da angenommen wird, daß jeder identische Fall des Blocks ein identisches defektfreies elektrisches Verhalten aufweist, lediglich eine nicht-verbundene Anschlußfläche von jedem Anschlußflächentyp verwendet werden muß, obwohl zusätzliche der Anschlußflächen für eine zusätzliche Fehlererfassung und einen zusätzlichen Fehlervergleich verwendet werden können.

Fortfahrend zu einem Block 1612 wird die Testschaltungsanordnung aktiviert. Wenn sowohl die ATE als auch die geeignete Testschaltungsanordnung nun aktiviert sind, können Messungen durch entweder oder sowohl die ATE als auch die Testschaltungsanordnung durchgeführt werden. Wie in den Blöcken 1614 und 1616 gezeigt, umfaßt daher das Verfahren jeweils die Schritte des Empfangens von ATE-Messungen und des Empfangens von Testschaltungsanordnungsmessungen. Bei einem Block 1618 kann eine Bestimmung durchgeführt werden, ob die ATE-Messungsdaten und die sechs Testschaltungsanordnungsdaten geeignet einander entsprechen, wodurch eine geeignete Kalibrierung der Testschaltungsanordnung angezeigt wird. Wenn jedoch bestimmt wird, daß die Messungen nicht entsprechen, kann das Verfahren zu einem Block 1620 fortfahren, bei dem die Testschaltungsanordnungsmessungen eingestellt werden, um mit jenen Messungen übereinzustimmen, die von der ATE erhalten werden. Das Verfahren kann danach zurück zu einem Block 1614 fortfahren und wie im vorhergehenden erwähnt fortfahren, bis die Testschaltungsanordnungsmessungen geeignet kalibriert sind. Sobald eine geeignete Kalibrierung erreicht wurde, kann das Verfahren beendet werden, wie in einem Block 1622 gezeigt ist.

Claims

1. Verfahren zum Testen einer integrierten Schaltung (IC) (210), wobei die IC (210) eine erste Anschlußfläche (216; 500) aufweist, die als eine Signalschnittstelle für Komponenten außerhalb der IC (210) konfiguriert ist, wobei die erste Anschlußfläche (216; 500) einen Empfänger (514) aufweist, der konfiguriert ist, um ein Signal von einer Komponente außerhalb der IC (210) zu empfangen und um ein digitales Signal ansprechend darauf zu liefern, mit folgenden Schritten:
elektrisches Verbinden (1510) einer automatisierten Testausrüstung (ATE) (218) mit der IC (210);
Liefern (402) von mindestens einem Stimulus, derart, daß die IC (210) eine Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) der ersten Anschlußfläche (216; 500) mißt; und
Empfangen (406) von Informationen, die der Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) der ersten Anschlußfläche (216; 500) entsprechen.

2. Verfahren nach Anspruch 1, bei dem der Schritt des Lieferns (402) von mindestens einem Stimulus folgenden Schritt aufweist:
Liefern des mindestens einen Stimulus von der ATE (218).

3. Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Lieferns (402) von mindestens einem Stimulus ferner folgende Schritte aufweist:
Aktivieren eines ersten Flip-Flops (604; 1002; 1102) der IC (210), um ein Ausgangssignal zu einem Treiber (506) der ersten Anschlußfläche (216; 500) zu liefern; und
Bewerten eines Ausgangssignals des Empfängers (514) der ersten Anschlussfläche (216; 500), das dem Ausgangssignal des ersten Flip-Flops (604; 1002; 1102) entspricht.

4. Verfahren nach Anspruch 1, 2 oder 3, bei dem die IC (210) eine Mehrzahl von Anschlußflächen aufweist, und bei dem der Schritt des elektrischen Verbindens (1510) der automatisierten Testausrüstung (ATE) (218) mit der IC (210) das elektrische Verbinden der ATE (218) mit einem Teilsatz der Mehrzahl von Anschlußflächen derart aufweist, daß Informationen, die den Treiber-Takt-zu- Ausgangssignal-Zeiten von mehr als dem Teilsatz von Anschlußflächen entsprechen, bestimmt werden können.

5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt des Lieferns (402) von mindestens einem Stimulus ferner folgende Schritte aufweist:
Aktivieren eines Zeitgebers (602) der IC (210), um ein Ausgangssignal zu dem Treiber (506) der ersten Anschlußfläche (216; 500) zu liefern;
Aktivieren des Zeitgebers (602), um ein Treiberausgangssignal zu empfangen (706), das dem Ausgangssignal entspricht; und
Bestimmen (708) eines Intervalls zwischen dem Liefern (704) des Ausgangssignals zu dem Treiber (506) und dem Empfangen (706) des Treiberausgangssignals.

6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt des Lieferns (402) von mindestens einem Stimulus ferner folgende Schritte aufweist:
Bestimmen (906) einer Umlaufzeit (T_ROUND-TRIP) der ersten Anschlußfläche (216; 500);
Bestimmen einer Empfängervorbereitungszeit (T_SETUP) des ersten Empfängers (514) der ersten Anschlußfläche (216; 500); und
Bewerten der Umlaufzeit (T_ROUND-TRIP) und der Empfängervorbereitungszeit (T_SETUP), um die Treiber-Takt-zu- Ausgangssignal-Zeit (T_{CK_Q}) zu bestimmen (910).

7. Verfahren nach einem der Ansprüche 3 bis 6, bei dem der Schritt des Aktivierens eines ersten Flip-Flops (604; 1002; 1102) der IC (210), um ein Ausgangssignal zu dem Treiber (506) der ersten Anschlußfläche (216; 500) zu liefern, folgende Schritte aufweist:
Liefern eines ersten Taktsignals (603; 1006; 1106) zu dem ersten Flip-Flop (604; 1002; 1102);
Invertieren des Datenausgangssignals des ersten Flip-Flops (604; 1002; 1102) ansprechend auf das erste Taktsignal (603; 1006; 1106); und
Liefern des Datenausgangssignals des ersten Flip-Flops (604; 1002; 1102) zu dem Treiber (506).

8. Verfahren nach Anspruch 5, 6 oder 7, bei dem der Schritt des Bestimmens (708) eines Intervalls zwischen dem Liefern (704) des Ausgangssignals zu dem Treiber (506) und dem Empfangen (706) des Treiberausgangssignals ferner folgenden Schritt aufweist:
Vergleichen (712) des Intervalls mit einem bekannten Intervall, derart, daß die tatsächliche Treiber-Takt- zu-Ausgangssignal-Zeit (T_{CK_Q}) bestimmt werden kann.

9. Verfahren nach Anspruch 8, bei dem das bekannte Intervall ein Taktzyklus der IC (210) ist.

10. Integrierte Schaltung (IC) (210) mit folgenden Merkmalen:
einer ersten Anschlußfläche (216; 500), die mit mindestens einem Abschnitt der IC (210) elektrisch kommuniziert, wobei die erste Anschlußfläche (216; 500) einen ersten Treiber (506) und einen ersten Empfänger (514) aufweist, wobei der erste Treiber (506) konfiguriert ist, um ein erstes Anschlußflächenausgangssignal zu einer Komponente außerhalb der IC (210) zu liefern, wobei der erste Empfänger (514) konfiguriert ist, um ein erstes Anschlußflächeneingangssignal von einer Komponente außerhalb der IC (210) zu empfangen und ein erstes digitales Empfängerausgangssignal ansprechend auf das erste Anschlußflächeneingangssignal zu einer Komponente innerhalb der IC (210) zu liefern; und
einer ersten Testschaltung (530) innerhalb der IC (210), die angepaßt ist, um Informationen zu liefern, die der Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) der ersten Anschlußfläche (216; 500) entsprechen.

11. Integrierte Schaltung (IC) (210) nach Anspruch 10, bei der die erste Testschaltung (530) konfiguriert ist, um mindestens einen Stimulus von der automatisierten Testausrüstung (ATE) (218) derart zu empfangen, daß ansprechend darauf, die erste Testschaltung (530) ein Datensignal zu dem ersten Treiber (506) der ersten Anschlußfläche (216; 500) liefert.

12. Integrierte Schaltung (IC) (210) nach Anspruch 10 oder 11, bei der die erste Testschaltung (530) ein erstes Flip-Flop (604; 1002; 1102) aufweist, das mit dem ersten Treiber (506) elektrisch kommuniziert, wobei das erste Flip-Flop (604; 1002; 1102) konfiguriert ist, um ein Datensignal zu dem ersten Treiber (506) für ein erstes Zeitintervall vor und bis zu einem zweiten Zeitintervall nach einem Taktsignal zu liefern.

13. Integrierte Schaltung (IC) (210) nach Anspruch 10, 11 oder 12, bei der die erste Testschaltung (530) einen Zeitgeber (602) aufweist, der konfiguriert ist, um ein Ausgangssignal zu dem ersten Treiber (506) der ersten Anschlußfläche (216; 500) zu liefern und ein Treiberausgangssignal zu empfangen, das dem Ausgangssignal entspricht.

14. Integrierte Schaltung (IC) (210) nach einem der Ansprüche 10 bis 13, bei der die erste Testschaltung (530) konfiguriert ist, um eine Umlaufzeit (T_ROUND-TRIP) der ersten Anschlußfläche (216; 500) zu bestimmen, eine Empfängervorbereitungszeit (T_SETUP) des ersten Empfängers (514) der ersten Anschlußfläche (216; 500) zu bestimmen, und um die Umlaufzeit (T_ROUND-TRIP) und die Empfängervorbereitungszeit (T_SETUP) zu bewerten, um die Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) zu bestimmen.

15. Integrierte Schaltung (IC) (210) mit folgenden Merkmalen:
einer ersten Anschlußfläche (216; 500), die mit mindestens einem Abschnitt der IC (210) elektrisch kommuniziert, wobei die erste Anschlußfläche (216; 500) einen ersten Treiber (506) und einen ersten Empfänger (514) aufweist, wobei der erste Treiber (506) konfiguriert ist, um ein erstes Anschlußflächenausgangssignal zu einer Komponente außerhalb der IC (210) zu liefern, wobei der erste Empfänger (514) konfiguriert ist, um ein erstes Anschlußflächeneingangssignal von einer Komponente außerhalb der IC (210) zu empfangen und ein erstes digitales Empfängerausgangssignal ansprechend auf das erste Anschlußflächeneingangssignal zu einer Komponente in der IC (210) zu liefern; und
einer Einrichtung (530) zum Liefern von Informationen, die der Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) der ersten Anschlußfläche (216; 500) entsprechen.

16. Integrierte Schaltung (IC) (210) nach Anspruch 15, bei der die Einrichtung zum Liefern von Informationen folgende Merkmale aufweist:
eine Einrichtung zum Liefern eines Ausgangssignals zu dem Treiber (506) der ersten Anschlußfläche (216; 500); und
eine Einrichtung zum Bewerten eines Ausgangssignals eines Empfängers (514) der ersten Anschlußfläche (216; 500), das dem Ausgangssignal entspricht.

17. Integrierte Schaltung (IC) (210) nach Anspruch 16 mit ferner folgenden Merkmalen:
einer Einrichtung zum Bestimmen eines Intervalls zwischen dem Liefern des Ausgangssignals zu dem Treiber (506) und dem Empfangen des Treiberausgangssignals; und
einer Einrichtung zum Vergleichen des Intervalls mit einem bekannten Intervall, derart, daß die tatsächliche Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) bestimmt werden kann.

18. System zum Messen der Treiber-Takt-zu-Ausgangssignal-Zeit eines Treibers (506) einer integrierten Schaltung (IC) (210), mit folgenden Merkmalen:
einer automatisierten Testausrüstung (ATE) (218), die konfiguriert ist, um mit einer IC (210) elektrisch verbunden zu werden und mindestens einen Stimulus zu der IC (210) zu liefern; und
einer integrierten Schaltung (IC) (210), die eine erste Anschlußfläche (216; 500) aufweist, wobei die erste Anschlußfläche (216; 500) einen ersten Treiber (506), einen ersten Empfänger (514) und eine erste Testschaltung (530) aufweist, wobei der erste Treiber (506) konfiguriert ist, um ein erstes Anschlußflächenausgangssignal zu der ATE (218) zu liefern, wobei der erste Empfänger (514) konfiguriert ist, um ein erstes Anschlußflächeneingangssignal von der ATE (218) zu empfangen und zu einer Komponente innerhalb der IC (210) ein erstes digitales Empfängerausgangssignal ansprechend auf das erste Anschlußflächeneingangssignal zu liefern, wobei die erste Testschaltung (530) konfiguriert ist, um mit der ATE (218) derart elektrisch zu kommunizieren, daß ansprechend auf das Empfangen des mindestens einen Stimulus von der ATE (218) die erste Testschaltung (530) Informationen zu der ATE (218) liefert, die der Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) des ersten Treibers (506) der ersten Anschlußfläche (216; 500) entsprechen.

19. System nach Anspruch 18, bei dem die IC (210) eine Mehrzahl von Anschlußflächen aufweist, wobei die ATE (218) konfiguriert ist, um mit einem Teilsatz der Mehrzahl von Anschlußflächen elektrisch verbunden zu sein, und das System konfiguriert ist, um die Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) von mehr Treibern des Teilsatzes von Anschlußflächen zu messen, während die ATE (218) elektrisch mit dem Teilsatz von Anschlußflächen verbunden ist.

20. Computerlesbares Medium mit einem Computerprogramm zum Messen einer Empfängervorbereitungszeit (T_SETUP) und einer Empfängerhaltezeit (T_HOLD) von Empfängern (514) einer integrierten Schaltung (IC) (210), wobei die IC (210) eine erste Anschlußfläche (216; 500) und eine erste Testschaltung (530) aufweist, wobei die erste Anschlußfläche (216; 500) als eine Signalschnittstelle für Komponenten außerhalb der IC (210) konfiguriert ist, wobei die erste Anschlußfläche (216; 500) einen Empfänger (514) aufweist, der konfiguriert ist, um ein Signal von einer Komponente außerhalb der IC (210) zu empfangen und ein digitales Signal ansprechend darauf zu liefern, wobei sich die erste Testschaltung (530) innerhalb der IC (210) befindet und angepaßt ist, um Informationen zu liefern, die mindestens entweder der Empfängervorbereitungszeit (T_SETUP) oder der Empfängerhaltezeit (T_HOLD) des ersten Empfängers (514) entsprechen, wobei das Computerlesbare Medium folgende Merkmale aufweist:
eine Logik, die konfiguriert ist, um die automatisierte Testausrüstung (ATE) (218) zu aktivieren, um mindestens einen Stimulus zu der IC (210) derart zu liefern, daß die erste Testschaltung (530) Informationen liefert, die einer Treiber-Takt-zu-Ausgangssignal-Zeit (T_{CK_Q}) des ersten Treibers (506) entsprechen; und
eine Logik, die konfiguriert ist, um die ATE (218) zu aktivieren, um von der ersten Testschaltung (530) die Informationen zu empfangen, die der Treiber-Takt-zu- Ausgangssignal-Zeit (T_{CK_Q}) des ersten Treibers (506) entsprechen.