DE102021134041A1 - Gate-ansteuervorrichtung und anzeigevorrichtung, die sie enthält - Google Patents

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Yongho Kim
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Abstract

Eine Gate-Ansteuerschaltung umfasst mehrere Stufenschaltungen. Jede Stufenschaltung liefert ein Gate-Signal an jede der in einer Anzeigetafel angeordneten Gate-Leitungen und umfasst einen M-Knoten, einen Q-Knoten, einen QH-Knoten und einen QB-Knoten. Jede Stufenschaltung umfasst einen Leitungswähler, einen Q-Knoten-Controller, einen Q-Knoten- und QH-Knoten-Stabilisator, einen Wechselrichter, einen QB-Knoten-Stabilisator, ein Übertragssignal-Ausgabemodul und ein Gate-Signal-Ausgabemodul. Eine Hochspannungspegelperiode eines Übertragstaktsignals ist so festgelegt, dass sie nicht mit einer Hochspannungspegelperiode eines ersten Abtasttaktsignals überlappt.

Description

  • Hintergrund
  • Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Gate-Ansteuerschaltung, ein Verfahren für ihre Steuerung und eine Anzeigevorrichtung. Insbesondere bezieht sich die vorliegende Offenbarung auf eine Gate-Ansteuerschaltung und eine Anzeigevorrichtung, die sie enthält, und ein Verfahren zum Steuern der Gate-Ansteuerschaltung, bei dem eine Ausgabedifferenz zwischen Gate-Signalen verringert ist.
  • Beschreibung des Standes der Technik
  • In jüngerer Zeit wurde eine Anzeigevorrichtung, die eine flache Anzeigetafel verwendet, etwa eine Flüssigkristallanzeigevorrichtung, eine organische lichtemittierende Anzeigevorrichtung, eine Leuchtdiodenanzeigevorrichtung und eine elektrophoretische Anzeigevorrichtung weithin verwendet.
  • Eine Anzeigevorrichtung kann ein Pixel mit einem lichtemittierenden Element und eine Pixelschaltung zum Ansteuern des lichtemittierenden Elements umfassen. Beispielsweise umfasst die Pixelschaltung einen Ansteuertransistor, der einen Ansteuerstrom steuert, der durch das lichtemittierende Element fließt, und mindestens einen Schalttransistor, der eine Gate-Source-Spannung des Ansteuertransistors gemäß einem Gate-Signal steuert (oder programmiert). Der Schalttransistor der Pixelschaltung kann basierend auf dem Gate-Signal geschaltet werden, das von einer Gate-Ansteuerschaltung ausgegeben wird, die auf einem Substrat einer Anzeigetafel angeordnet ist.
  • Wenn ein Bild von der Anzeigevorrichtung angezeigt wird, wird das Gate-Signal zum Einschalten des Schalttransistors sequentiell an Gate-Leitungen der Anzeigetafel angelegt. Wenn der Schalttransistor eines in jeder Zeile enthaltenen Unterpixels basierend auf dem Gate-Signal eingeschaltet wird, wird jedem Unterpixel eine Datenspannung zugeführt, so dass Licht emittiert wird, um das Bild anzuzeigen.
  • Zusammenfassung
  • Eine Anzeigetafel, die in einer Anzeigevorrichtung enthalten ist, umfasst üblicherweise mehrere Gate-Leitungen, mehrere Datenleitungen und Unterpixel, die in Schnittbereichen zwischen den Datenleitungen und den Gate-Leitungen angeordnet sind. Wenn ein Bild durch die Anzeigetafel angezeigt wird, wird sequentiell jeder Gate-Leitung ein Gate-Signal zum Einschalten eines Schalttransistors zugeführt. Wenn der Schalttransistor des in jeder Zeile enthaltenen Unterpixels basierend auf dem Gate-Signal eingeschaltet wird, wird jedem Unterpixel eine Datenspannung zugeführt, so dass Licht emittiert wird, um das Bild anzuzeigen.
  • In diesem Zusammenhang wurde festgestellt, dass dann, wenn eine Ausgabedifferenz zwischen Gate-Signalen, die jeweils den Gate-Leitungen zugeführt werden, auftritt, das heißt, wenn Größen und Zeitdauern von Spannungen der Gate-Signale, die jeweils den Gate-Leitungen zugeführt werden, nicht einheitlich sind, Größen von Datenspannungen, die den Unterpixeln jeweils basierend auf unterschiedlichen Gate-Leitungen zugeführt werden, voneinander verschieden sein können. Wenn ein Bild durch die Anzeigevorrichtung angezeigt wird, kann somit eine Ausgabedifferenz zwischen Zeilen auftreten oder ein Bild einer bestimmten Zeile kann sich erheblich von einem Bild einer anderen Zeile unterscheiden. Somit wird eine Bildanzeigequalität der Anzeigevorrichtung verschlechtert.
  • Daher ist es eine Aufgabe der vorliegenden Offenbarung, eine Gate-Ansteuerschaltung und eine Anzeigevorrichtung, die sie enthält, und ein Verfahren zum Steuern der Gate-Ansteuerschaltung zu schaffen, wobei eine Ausgabedifferenz zwischen den Gate-Signalen, die von der Gate-Ansteuerschaltung ausgegeben werden, reduziert wird.
  • Eine weitere Aufgabe der vorliegenden Offenbarung ist es, eine Gate-Ansteuerschaltung und eine Anzeigevorrichtung, die sie enthält, und ein Verfahren zum Steuern der Gate-Ansteuerschaltung zu schaffen, um eine Bildanzeigequalität einer Anzeigevorrichtung durch Reduzieren einer Ausgabedifferenz zwischen Gate-Signalen, die aus der Gate-Ansteuerschaltung ausgegeben werden, zu verbessern.
  • Aufgaben gemäß der vorliegenden Offenbarung sind nicht auf den oben erwähnten Zweck beschränkt. Andere Zwecke und Vorteile gemäß der vorliegenden Offenbarung, die nicht erwähnt sind, können basierend auf folgenden Beschreibungen ersichtlich sein und können basierend auf Ausführungsformen gemäß der vorliegenden Offenbarung klarer verstanden werden. Ferner ist leicht verständlich, dass die Zwecke und Vorteile gemäß der vorliegenden Offenbarung unter Verwendung von Mitteln verwirklicht werden können, die in den Ansprüchen und Kombinationen davon gezeigt sind.
  • Eine oder mehrere dieser Aufgaben werden durch die Merkmale des unabhängigen Anspruchs gelöst.
  • Gemäß einem Aspekt wird eine Gate-Ansteuerschaltung geschaffen, um jeder Gate-Leitung ein Gate-Signal zuzuführen. Die Gate-Ansteuerschaltung kann mehrere Stufenschaltungen aufweisen, die jeweils einen M-Knoten, einen Q-Knoten, einen QH-Knoten und einen QB-Knoten umfassen.
  • In einer Ausführungsform der vorliegenden Offenbarung kann jede Stufenschaltung einen Leitungswähler, einen Q-Knoten-Controller, einen Q-Knoten- und QH-Knoten-Stabilisator, einen Wechselrichter, einen QB-Knoten-Stabilisator, ein Übertragssignal-Ausgabemodul, ein Gate-Signal-Ausgabemodul und einen Q-Knoten-Bootstrapper aufweisen.
  • Der Leitungswähler kann dazu ausgelegt sein, den M-Knoten basierend auf einem vorderen Übertragssignal als Antwort auf eine Eingabe eines Leitungserfassungs-Vorbereitungssignals zu laden. Der Leitungswähler kann dazu ausgelegt sein, den Q-Knoten als Antwort auf eine Eingabe eines Rücksetzsignals auf einen ersten Hochpotential-Spannungspegel zu laden. Der Leitungswähler kann dazu ausgelegt sein, den Q-Knoten als Antwort auf eine Eingabe eines Tafel-Ein-Signals auf einen dritten Niederpotential-Spannungspegel zu entladen.
  • Der Q-Knoten-Controller kann dazu ausgelegt sein, den Q-Knoten als Antwort auf eine Eingabe des vorderen Übertragssignals auf den ersten Hochpotential-Spannungspegel zu laden. Der Q-Knoten-Controller kann dazu ausgelegt sein, den Q-Knoten als Antwort auf eine Eingabe eines hinteren Übertragssignals auf den dritten Niederpotential-Spannungspegel zu entladen.
  • Q-Knoten- und QH-Knoten-Stabilisatoren können dazu ausgelegt sein, den Q-Knoten und den QH-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen, wenn der QB-Knoten auf einen zweiten Hochpotential-Spannungspegel geladen wurde.
  • Der Wechselrichter kann dazu ausgelegt sein, einen Spannungspegel des QB-Knotens basierend auf einem Spannungspegel des Q-Knotens zu ändern.
  • Der QB-Knoten-Stabilisator kann dazu ausgelegt sein, den QB-Knoten als Antwort auf eine Eingabe des vorderen Übertragssignals, auf eine Eingabe des Rücksetzsignals und auf eine geladene Spannung des M-Knotens auf den dritten Niederpotential-Spannungspegel zu entladen.
  • Das Übertragssignal-Ausgabemodul kann dazu ausgelegt sein, ein Übertragssignal basierend auf einem Übertragstaktsignal oder der dritten Niederpotential-Spannung gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens auszugeben.
  • Das Gate-Signal-Ausgabemodul kann dazu ausgelegt sein, erste bis j-te Gate-Signale basierend auf ersten bis j-ten Abtasttaktsignalen oder einer ersten Niederpotential-Spannung gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens auszugeben.
  • In einer Ausführungsform der vorliegenden Offenbarung wird eine Hochspannungspegelperiode des Übertragstaktsignals so festgelegt, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt.
  • Gemäß einem weiteren Aspekt umfasst eine Gate-Ansteuerschaltung für eine Anzeigevorrichtung mehrere Stufenschaltungen, wobei jede Stufenschaltung dazu ausgelegt ist, jeder Gate-Leitung ein Gate-Signal zu liefern, und einen Q-Knoten und einen QB-Knoten aufweist. Jede Stufenschaltung umfasst ferner: einen Q-Knoten-Controller, der dazu ausgelegt ist, als Antwort auf eine Eingabe eines vorderen Übertragssignals zu arbeiten, um den Q-Knoten auf einen ersten Hochpotential-Spannungspegel zu laden, und um als Antwort auf eine Eingabe eines hinteren Übertragssignals zu arbeiten, um den Q-Knoten auf einen dritten Niederpotential-Spannungspegel zu entladen; einen QB-Knoten-Stabilisator, der dazu ausgelegt ist, als Antwort auf eine Eingabe des vorderen Übertragssignals zu arbeiten, um den QB-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen; ein Übertragssignal-Ausgabemodul, das dazu ausgelegt ist, basierend auf dem Spannungspegel des Q-Knotens oder dem Spannungspegel des QB-Knotens zu arbeiten, um ein Übertragssignal basierend auf einem Übertragstaktsignal oder der dritten Niederpotential-Spannung auszugeben; und ein Gate-Signal-Ausgabemodul, das dazu ausgelegt ist, basierend auf dem Spannungspegel des Q-Knotens oder dem Spannungspegel des QB-Knotens zu arbeiten, um erste bis j-te Gate-Signale basierend auf ersten bis j-ten Abtasttaktsignalen oder einer ersten niedrigen Niederpotential-Spannung auszugeben, wobei j eine positive ganze Zahl ist. Eine Hochspannungspegelperiode des Übertragstaktsignals kann so festgelegt sein, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt.
  • Jede Stufenschaltung kann ferner einen M-Knoten, einen QH-Knoten und einen Leitungswähler aufweisen. Der Leitungswähler kann dazu ausgelegt sein, als Antwort auf eine Eingabe eines Leitungserfassungs-Vorbereitungssignals zu arbeiten, um den M-Knoten basierend auf dem vorderen Übertragssignal zu laden, und/oder als Antwort auf eine Eingabe eines Ruhesignals zu arbeiten, um den Q-Knoten auf den ersten Hochpotential-Spannungspegel zu laden, und/oder als Antwort auf eine Eingabe eines Tafel-Ein-Signals zu arbeiten, um den Q-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen.
  • Jede Stufenschaltung kann ferner einen Q-Knoten- und QH-Knoten-Stabilisator aufweisen, der dazu ausgelegt ist, sowohl den Q-Knoten als auch den QH-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen, wenn der QB-Knoten auf einen zweiten Hochpotential-Spannungspegel geladen wurde; und einen Wechselrichter, der dazu ausgelegt ist, einen Spannungspegel des QB-Knotens basierend auf einem Spannungspegel des Q-Knotens zu ändern.
  • Der QB-Knoten-Stabilisator kann ferner dazu ausgelegt sein, als Antwort auf eine Eingabe des Ruhesignals und eine geladene Spannung des M-Knotens zu arbeiten, um den QB-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen.
  • Das Übertragssignal-Ausgabemodul kann einen Hochsetz-Kondensator umfassen, der zwischen den Q-Knoten und einen Ausgangsknoten des Übertragssignals geschaltet ist.
  • Das Gate-Signal-Ausgabemodul kann j Hochsetz-Kondensatoren aufweisen, die jeweils zwischen den Q-Knoten und Ausgangsknoten des ersten bis j-ten Gate-Signals geschaltet sind.
  • Eine Hochspannungspegelperiode des vorderen Übertragstaktsignals kann so festgelegt sein, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt.
  • Eine Hochspannungspegelperiode des Übertragstaktsignals kann so festgelegt sein, dass sie nicht mit einer Hochspannungspegelperiode des hinteren Übertragstaktsignals überlappt.
  • Der erste Hochpotential-Spannungspegel und der zweite Hochpotential-Spannungspegel können auf unterschiedliche Pegel festgelegt sein.
  • Der erste Niederpotential-Spannungspegel und der dritte Hochpotential-Spannungspegel können auf unterschiedliche Pegel festgelegt sein.
  • Eine Anstiegsflanken-Zeitvorgabe des Übertragstaktsignals kann so festgelegt sein, dass sie gleich einer oder später als eine Abfallflanken-Zeitvorgabe des ersten Abtasttaktsignals ist.
  • Eine Anstiegsflanken-Zeitvorgabe des Übertragstaktsignals kann so festgelegt sein, dass sie später ist als eine Anstiegsflanken-Zeitvorgabe des j-ten Abtasttaktsignals ist.
  • Eine Abfallflanken-Zeitvorgabe des Übertragstaktsignals kann so festgelegt sein, dass sie später ist als eine Abfallflanken-Zeitvorgabe des j-ten Abtasttaktsignals ist.
  • Die Hochspannungspegelperiode des Übertragstaktsignals kann so festgelegt sein, dass sie mit einer Hochspannungspegelperiode des j-ten Abtasttaktsignals überlappt.
  • Die Gate-Ansteuerschaltung kann durch ein Steuerverfahren gemäß einer der hierin beschriebenen Ausführungsfonnen gesteuert werden.
  • Gemäß einem weiteren Aspekt umfasst eine Anzeigevorrichtung eine Anzeigetafel, die Unterpixel aufweist, die jeweils an Schnittpunkten zwischen Gate-Leitungen und Datenleitungen angeordnet sind, eine Gate-Ansteuerschaltung zum Zuführen eines Abtastsignals zu jeder Gate-Leitung, eine Datenansteuerschaltung für Liefern einer Datenspannung an jede Datenleitung, und einen Zeitvorgabe-Controller, der dazu ausgelegt ist, einen Betriebszeitablauf jeweils der Gate-Ansteuerschaltung und der Datenansteuerschaltung zu steuern. Die Gate-Ansteuerschaltung kann irgendeine der hierin beschriebenen Ausführungsformen einer Gate-Ansteuerschaltung sein.
  • Gemäß einem weiteren Aspekt wird ein Verfahren zum Steuern einer Gate-Ansteuerschaltung mit mehreren Stufenschaltungen geschaffen. Die Gate-Ansteuerschaltung kann irgendeine der hierin beschriebenen Ausführungsformen einer Gate-Ansteuerschaltung sein.
  • In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Ansteuerschaltung ein Gate-Signal an jede Gate-Leitung liefern und kann mehrere Stufenschaltungen umfassen, die jeweils einen M-Knoten, einen Q-Knoten, einen QH-Knoten und einen QB-Knoten aufweisen.
  • In einer Ausführungsform der vorliegenden Offenbarung kann jede Stufenschaltung einen Leitungswähler, einen Q-Knoten-Controller, einen Q-Knoten- und QH-Knoten-Stabilisator, einen Wechselrichter, einen QB-Knoten-Stabilisator, ein Übertragssignal-Ausgabemodul, ein Gate-Signal-Ausgabemodul und einen Q-Knoten-Bootstrapper umfassen.
  • Als Antwort auf eine Eingabe eines Leitungserfassungs-Vorbereitungssignals lädt der Leitungswähler den M-Knoten basierend auf einem vorderen Übertragssignal. Als Antwort auf eine Eingabe eines Rücksetzsignals lädt der Leitungswähler den Q-Knoten auf einen ersten Hochpotential-Spannungspegel. Als Antwort auf eine Eingabe eines Tafel-Ein-Signals entlädt der Leitungswähler den Q-Knoten auf einen dritten Niederpotential-Spannungspegel.
  • Als Antwort auf eine Eingabe des vorderen Übertragssignals lädt der Q-Knoten-Controller den Q-Knoten auf den ersten Hochpotential-Spannungspegel. Als Antwort auf eine Eingabe eines hinteren Übertragssignals entlädt der Q-Knoten-Controller den Q-Knoten auf den dritten Niederpotential-Spannungspegel.
  • Der Q-Knoten- und QH-Knoten-Stabilisator entlädt den Q-Knoten und den QH-Knoten auf den dritten Niederpotential-Spannungspegel, wenn der QB-Knoten auf einen zweiten Hochpotential-Spannungspegel geladen wurde.
  • Der Wechselrichter ändert einen Spannungspegel des QB-Knotens basierend auf einem Spannungspegel des Q-Knotens.
  • Der QB-Knoten-Stabilisator entlädt als Antwort auf eine Eingabe des vorderen Übertragssignals, auf eine Eingabe des Rücksetzsignals und auf eine geladene Spannung des M-Knotens den QB-Knoten auf den dritten Niederpotential-Spannungspegel.
  • Das Übertragssignal-Ausgabemodul gibt ein Übertragssignal basierend auf einem Übertragstaktsignal oder der dritten Niederpotential-Spannung gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens aus.
  • Das Gate-Signal-Ausgabemodul gibt erste bis j-te Gate-Signale basierend auf ersten bis j-ten Abtasttaktsignalen oder einer ersten Niederpotential-Spannung gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens aus.
  • In einer Ausführungsform der vorliegenden Offenbarung ist eine Hochspannungspegelperiode des Übertragstaktsignals so festgelegt, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung wird die Ausgabedifferenz zwischen den Gate-Signalen, die aus der Gate-Ansteuerschaltung ausgegeben werden, verringert. Genauer gesagt kann eine Ausgabedifferenz zwischen einem ersten und j-ten Gate-Signal unter den j Gate-Signalen, die von der Stufenschaltung ausgegeben werden, reduziert werden. Somit kann die Ausgabedifferenz zwischen den von der Gate-Ansteuerschaltung ausgegebenen Gate-Signalen verringert werden. Daher wird die Bildanzeigequalität der Anzeigevorrichtung verbessert.
  • Wirkungen der vorliegenden Offenbarung sind nicht auf die oben erwähnten Wirkungen beschränkt und andere nicht erwähnte Wirkungen sind Fachleuten aus den folgenden Beschreibungen klar ersichtlich.
  • Figurenliste
    • 1 ist ein Blockdiagramm, das eine Konfiguration einer Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
    • 2 zeigt eine Konfiguration einer Unterpixelanordnung, die in einer Anzeigetafel gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten ist.
    • 3 zeigt eine Konfiguration einer Unterpixelschaltung und eine Verbindungsstruktur zwischen einem Zeitvorgabe-Controller, einer Datenansteuerschaltung und einem Unterpixel gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine Konfiguration mehrerer Stufenschaltungen, die in einer Gate-Ansteuerschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten sind.
    • 5 zeigt eine Abfallzeit eines Gate-Signals.
    • 6 zeigt zwei Gate-Signale mit unterschiedlichen Abfallzeiten und Beträge von Spannungen, die jeweils über die zwei Gate-Signale auf Unterpixel geladen werden.
    • 7 ist ein Schaltplan einer Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8 zeigt Wellenformen jeweils eines Eingangssignals und eines Ausgangssignals, wenn die Stufenschaltung von 7 gemäß einer Ausführungsform der vorliegenden Offenbarung ein Gate-Signal zur Bildanzeige ausgibt.
    • 9 zeigt eine Wellenform einer Spannung eines Q-Knotens, eine Spannungswellenform eines Übertragstaktsignals und Spannungswellenformen von Gate-Signalen, wenn die Gate-Signale zur Bildanzeige aus der Stufenschaltung von 7 und gemäß einer Ausführungsform von 8 ausgegeben werden.
    • 10 zeigt Wellenformen jeweils eines Eingangssignals und eines Ausgangssignals, wenn die Stufenschaltung von 7 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung ein Gate-Signal zur Bildanzeige ausgibt.
    • 11 zeigt eine Wellenform einer Spannung eines Q-Knotens, eine Spannungswellenform eines Übertragstaktsignals und Spannungswellenformen von Gate-Signalen, wenn die Gate-Signale für die Bildanzeige von der Stufenschaltung von 7 und gemäß einer Ausführungsform von 10 ausgegeben werden.
  • Genaue Beschreibung
  • Zur Vereinfachung und Klarheit der Darstellung sind Elemente in den Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet. Dieselben Bezugszeichen in unterschiedlichen Zeichnungen repräsentieren dieselben oder ähnliche Elemente und führen als solche ähnliche Funktionen aus. Ferner werden zur Vereinfachung der Beschreibung Beschreibungen und Einzelheiten wohlbekannter Schritte und Elemente weggelassen. Darüber hinaus werden in der folgenden genauen Beschreibung der vorliegenden Offenbarung zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Offenbarung bereitzustellen. Es versteht sich jedoch, dass die vorliegende Offenbarung ohne diese spezifischen Einzelheiten praktiziert werden kann. In anderen Fällen wurden wohlbekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Einzelnen beschrieben, um Aspekte der vorliegenden Offenbarung nicht unnötig zu verunklaren. Beispiele verschiedener Ausführungsformen werden nachstehend veranschaulicht und beschrieben. Es versteht sich, dass die Beschreibung hierin die Ansprüche auf die beschriebenen spezifischen Ausführungsformen nicht beschränken soll. Im Gegenteil soll sie Alternativen, Abwandlungen und Äquivalente abdecken, wie sie innerhalb des Umfangs der vorliegenden Offenbarung liegen können, wie er durch die beigefügten Ansprüche definiert ist.
  • Formen, Größen, Verhältnisse, Winkel, Anzahlen usw., die in den Zeichnungen zum Beschreiben von Ausführungsformen der vorliegenden Offenbarung offenbart sind, sind beispielhaft und die vorliegende Offenbarung ist nicht darauf beschränkt. Die gleichen Bezugszeichen beziehen sich hierin auf die gleichen Elemente. Ferner werden zur Vereinfachung der Beschreibung Beschreibungen und Einzelheiten wohlbekannter Schritte und Elemente weggelassen. Darüber hinaus werden in der folgenden genauen Beschreibung der vorliegenden Offenbarung zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Offenbarung bereitzustellen. Es versteht sich jedoch, dass die vorliegende Offenbarung ohne diese spezifischen Einzelheiten praktiziert werden kann. In anderen Fällen wurden wohlbekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Einzelnen beschrieben, um Aspekte der vorliegenden Offenbarung nicht unnötig zu verunklaren.
  • Die hierin verwendete Terminologie dient lediglich dem Zweck der Beschreibung bestimmter Ausführungsformen und soll die vorliegende Offenbarung nicht einschränken. Wie er hierin verwendet wird, soll der Singular „eine/r/s“ auch den Plural umfassen, es sei denn, der Kontext gibt eindeutig etwas anderes an. Es versteht sich ferner, dass die Begriffe „umfasst“, „umfassen“, „weist auf“ und „aufweisen“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein der angegebenen Merkmale, ganzen Zahlen, Operationen, Elemente und/oder Komponenten spezifizieren, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Operationen, Elementen, Komponenten und/oder Teilen davon ausschließen. Der Begriff „und/oder“, wie er hier verwendet wird, umfasst beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Elemente. Ausdrücke wie „mindestens eines von“, wenn sie einer Liste von Elementen vorangestellt sind, können die Gesamtheit der Liste von Elementen modifizieren und die einzelnen Elemente der Liste nicht modifizieren. Wenn auf „C bis D“ Bezug genommen wird, bedeutet dies C bis einschließlich D, sofern nicht etwas anderes angegeben ist.
  • Obwohl die Begriffe „erste/r/s“, „zweite/r/s“, „dritte/r/s“ usw. hier verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte zu beschreiben, versteht es sich, dass diese Elemente Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe eingeschränkt werden sollen. Diese Begriffe werden verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder einen Abschnitt von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Somit könnte ein/e nachstehend beschriebenes erste/r/s Element, Komponente, Bereich, Schicht oder Abschnitt als zweite/r/s Element, Komponente, Bereich, Schicht oder Abschnitt bezeichnet werden, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.
  • Es versteht sich, dass dann, wenn ein Element oder eine Schicht als mit einem anderen Element oder einer anderen Schicht „verbunden“ oder „gekoppelt“ bezeichnet wird, es sich direkt auf dem anderen Element oder der anderen Schicht befinden, mit diesem verbunden oder mit diesem gekoppelt sein kann , oder ein oder mehrere dazwischenliegende Elemente oder Schichten vorhanden sein können. Außerdem versteht es sich, dass dann, wenn ein Element oder eine Schicht als „zwischen“ zwei Elementen oder Schichten liegend bezeichnet wird, es das einzige Element oder die einzige Schicht zwischen den zwei Elementen oder Schichten sein kann oder ein oder mehrere dazwischenliegende Elemente oder Schichten vorhanden sein können.
  • Sofern sie nicht anders definiert sind, haben alle Begriffe einschließlich technischer und wissenschaftlicher Begriffe, die hierin verwendet werden, dieselbe Bedeutung, wie sie allgemein von einem Fachleuten auf dem Gebiet, zu dem dieses erfinderische Konzept gehört, verstanden wird. Es versteht sich ferner, dass Begriffe, wie sie in allgemein verwendeten Wörterbüchern definiert sind, so ausgelegt werden sollten, dass sie eine Bedeutung haben, die mit ihrer Bedeutung im Kontext der relevanten Technik übereinstimmt, und nicht in einem idealisierten oder übermäßig formalen Sinne ausgelegt werden sollen, es sei denn sie sind hierin ausdrücklich so definiert.
  • Die Merkmale der verschiedenen Ausführungsformen der vorliegenden Offenbarung können teilweise oder vollständig miteinander kombiniert werden und können technisch zueinander gehören oder miteinander arbeiten. Ausführungsfbrmen können unabhängig voneinander implementiert werden und können zusammen in einer Zuordnungsbeziehung implementiert werden.
  • Beim Auslegen eines numerischen Werts in der Offenbarung kann diesen ein Fehlerbereich zu eigen sein, auch wenn es keine separate explizite Beschreibung davon gibt.
  • In einer Beschreibung einer Signalflussbeziehung kann beispielsweise dann, wenn ein Signal von einem Knoten A zu einem Knoten B übertragen wird, das Signal von dem Knoten A über einen Knoten C zu dem Knoten B übertragen werden, es sei denn, es handelt sich um eine Angabe, dass das Signal direkt von dem Knoten A zu dem Knoten B übertragen wird.
  • Gemäß der vorliegenden Offenbarung kann sowohl eine Unterpixelschaltung als auch eine Gate-Ansteuerschaltung, die auf einem Substrat einer Anzeigetafel ausgebildet sind, als ein Transistor einer n-Typ-MOSFET-Struktur verkörpert sein. Die Offenbarung ist jedoch nicht darauf beschränkt. Sowohl eine Unterpixelschaltung als auch eine Gate-Ansteuerschaltung, die auf einem Substrat einer Anzeigetafel ausgebildet sind, können als Transistor einer p-Typ-MOSFET-Struktur ausgeführt sein. Ein Transistor kann ein Gate, eine Source und einen Drain aufweisen. In dem Transistor können Ladungsträger von der Source zu dem Drain fließen. In einem n-Typ-Transistor ist der Träger ein Elektron und somit kann eine Source-Spannung niedriger sein als eine Drain-Spannung, so dass Elektronen von der Source zu dem Drain fließen können. In einem n-Typ-Transistor fließen Elektronen von der Source zu dem Drain. Eine Stromrichtung ist eine Richtung von dem Drain zu der Source. Bei einem p-Typ-Transistor ist der Träger ein Loch. Somit kann die Source-Spannung höher als die Drain-Spannung sein, so dass Löcher von der Source zu dem Drain fließen können. Bei dem p-Typ-Transistor fließen die Löcher von der Source zu dem Drain. Somit ist eine Stromrichtung eine Richtung von der Source zu dem Drain. Bei dem Transistor der MOSFET-Struktur müssen Source und Drain nicht fest sein, sondern können gemäß einer angelegten Spannung geändert werden. Dementsprechend wird in der vorliegenden Offenbarung ein Element unter Source und Drain als eine erste Source/Drain-Elektrode bezeichnet, und das andere Element unter Source und Drain als zweite Source/Drain-Elektrode bezeichnet.
  • Im Folgenden wird ein bevorzugtes Beispiel einer Gate-Ansteuerschaltung und einer Anzeigevorrichtung, die dieselbe enthält, gemäß der vorliegenden Offenbarung unter Bezugnahme auf die begleitenden Zeichnungen im Einzelnen beschrieben. In verschiedenen Zeichnungen können dieselben Elemente dieselben Bezugszeichen haben. Darüber hinaus ist jeder der in den begleitenden Zeichnungen gezeigten Maßstäbe von Komponenten zur Vereinfachung der Beschreibung unterschiedlich von einem tatsächlichen Maßstab gezeigt. Somit sind jeweilige Maßstäbe von Komponenten nicht auf einen Maßstab beschränkt, der in den Zeichnungen gezeigt ist.
  • 1 ist ein Blockdiagramm, das eine Konfiguration einer Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt. 2 zeigt eine Konfiguration einer Unterpixelanordnung, die in einer Anzeigetafel gemäß einer Ausführungsform der vorliegenden Offenbarung enthalten ist.
  • Unter Bezugnahme auf 1 und 2 umfasst eine Anzeigevorrichtung 105 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Anzeigetafel 106, eine Datenansteuerschaltung 126, eine Gate-Ansteuerschaltung 128 und einen Zeitvorgabe-Controller 124.
  • Mehrere Datenleitungen 14 und mehrere Gate-Leitungen 15 sind so auf der Anzeigetafel 106 angeordnet, dass sie einander schneiden. Ferner sind Unterpixel SP in Matrixform angeordnet und jeweils an Schnittpunkten zwischen den Datenleitungen 14 und den Gate-Leitungen 15 angeordnet.
  • Die Datenleitungen 14 umfassen m Datenspannungsversorgungsleitungen 14A_1 bis 14A_m (wobei m eine positive ganze Zahl ist) und m Erfassungsspannungs-Ausleseleitungen 14B_1 bis 14B_m. Darüber hinaus umfassen die Gate-Leitungen 15 n (wobei n eine positive ganze Zahl ist) erste Gate-Leitungen 15A_1 bis 15A_n und n zweite Gate-Leitungen 15B_1 bis 15B_n.
  • Jedes Unterpixel SP kann mit einer der Datenspannungsversorgungsleitungen 14A_1 bis 14A_m, einer der Erfassungsspannungs-Ausleseleitungen 14B_1 bis 14B_m, einer der ersten Gate-Leitungen 15A_1 bis 15A_n und einer der zweiten Gate-Leitungen 15B_1 bis 15B_n verbunden sein. Die Unterpixel SP können unterschiedliche Farben anzeigen. Eine bestimmte Anzahl von Unterpixeln SPs kann ein Pixel P bilden.
  • Jedes Unterpixel SP kann eine Datenspannung durch die Datenspannungsversorgungsleitung empfangen, kann ein erstes Gate-Signal durch die erste Gate-Leitung empfangen, kann ein zweites Gate-Signal durch die zweite Gate-Leitung empfangen und kann eine erfasste Spannung durch die Erfassungsspannungs-Ausleseleitung ausgeben.
  • Das heißt, in der Unterpixelanordnung, die in 2 gezeigt ist, können die Unterpixel SP auf der horizontalen Zeilenbasis L#1 bis L#n als Antwort auf das erste Gate-Signal, das auf einer horizontalen Zeilenbasis von den ersten Gate-Leitungen 15A_1 bis 15A_n zugeführt wird, und das zweite Gate-Signal, das auf einer horizontalen Zeilenbasis von den zweiten Gate-Leitungen 15B_1 bis 15B_n zugeführt wird, arbeiten. Unterpixel SP auf derselben horizontalen Zeile, in der ein Erfassungsbetrieb aktiviert ist, können eine Datenspannung zum Erfassen einer Schwellenspannung aus den Datenspannungsversorgungsleitungen 14A_1 bis 14A_m empfangen und eine erfasste Spannung an die Erfassungsspannungs-Ausleseleitungen 14B_1 bis 14B_m ausgeben. Sowohl das erste Gate-Signal als auch das zweite Gate-Signal können jeweils ein Gate-Signal zum Erfassen der Schwellenspannung oder ein Gate-Signal zum Anzeigen eines Bildes sein. Die vorliegende Offenbarung ist nicht darauf beschränkt.
  • Jedes Unterpixel SP kann eine Hochpotential-Spannung EVDD und eine Niederpotential-Spannung EVSS aus einer Leistungsversorgungsschaltung (nicht gezeigt) empfangen. Das Unterpixel SP kann eine organische Leuchtdiode (OLED), einen Ansteuertransistor, einen ersten und zweiten Schalttransistor und einen Speicherkondensator umfassen. Gemäß einer Ausführungsform kann eine andere Lichtquelle als die OLED in dem Unterpixel SP enthalten sein.
  • Jeder der Transistoren, die das Unterpixel SP bilden, kann als p-Typ- oder n-Typ-Transistor implementiert sein. Ferner kann eine Halbleiterschicht jedes der Transistoren, die das Unterpixel SP bilden, amorphes Silicium oder Polysilicium oder ein Oxid enthalten.
  • Während eines Erfassungsbetriebs zum Erfassen einer Schwellenspannung des Ansteuertransistors kann basierend auf dem ersten Gate-Signal zum Erfassen der Schwellenspannung, die auf einer horizontalen Zeilenbasis geliefert werden, die Datenansteuerschaltung 126 eine Datenspannung zum Erfassen der Schwellenspannung an die Unterpixel SP senden und kann eine erfasste Spannungseingabe aus der Anzeigetafel 106 über die Erfassungsspannungs-Ausleseleitungen 14B_1 bis 14B_m in einen digitalen Wert umsetzen und kann den digitalen Wert an den Zeitvorgabe-Controller 124 liefern. Währen eines Bildanzeigebetriebs setzt die Datenansteuerschaltung 126 kompensierte Bilddaten MDATA, die aus dem Zeitvorgabe-Controller 124 eingegeben werden, in eine Datenspannung zur Bildanzeige basierend auf einem Datensteuersignal DDC um und liefert die umgesetzte Datenspannung an die Datenspannungsversorgungsleitungen 14A_1 bis 14A_m.
  • Die Gate-Ansteuerschaltung 128 erzeugt das Gate-Signal basierend auf einem Gate-Steuersignal GDC. Das Gate-Signal kann das erste Gate-Signal zum Erfassen der Schwellenspannung, das zweite Gate-Signal zum Erfassen der Schwellenspannung, ein erstes Gate-Signal zum Anzeigen eines Bildes und ein zweites Gate-Signal zum Anzeigen eines Bildes umfassen.
  • Während des Erfassungsbetriebs kann die Gate-Ansteuerschaltung 128 das erste Gate-Signal zum Erfassen der Schwellenspannung an die ersten Gate-Leitungen 15A_1 bis 15A_n auf einer horizontalen Zeilenbasis liefern und kann das zweite Gate-Signal zum Erfassen der Schwellenspannung an die zweiten Gate-Leitungen 15B_1 bis 15B_n auf einer horizontalen Zeilenbasis liefern. Während des Bildanzeigebetriebs zur Bildanzeige kann die Gate-Ansteuerschaltung 128 das erste Gate-Signal zum Anzeigen des Bildes an die ersten Gate-Leitungen 15A_1 bis 15A n auf einer horizontalen Zeilenbasis liefern und kann das zweite Gate-Signal zum Anzeigen des Bilds an die zweiten Gate-Leitungen 15B_1 bis 15B_n auf einer horizontalen Zeilenbasis liefern. In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Ansteuerschaltung 128 auf der Anzeigetafel 106 in einem Gate-Ansteuerung-in-Tafel-Schema (GIP-Schema) angeordnet sein. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt.
  • Der Zeitvorgabe-Controller 124 kann das Datensteuersignal DDC zum Steuern einer Betriebszeitvorgabe der Datenansteuerschaltung 126 und das Gate-Steuersignal GDC zum Steuern einer Betriebszeitvorgabe der Gate-Ansteuerschaltung 128 basierend auf Zeitvorgabesignalen wie etwa ein vertikales Synchronisationssignal Vsync, ein horizontales Synchronisationssignal Hsync, ein Punkttaktsignal DCLK und ein Datenfreigabesignal DE erzeugen und ausgeben. Ferner kompensiert der Zeitvorgabe-Controller 124 Bilddaten DATA unter Bezugnahme auf einen erfassten Wert, der aus der Datenansteuerschaltung 126 geliefert wird, um kompensierte Bilddaten MDATA zum Kompensieren einer Schwellenspannungsabweichung des Ansteuertransistors zu erzeugen, und liefert die kompensierten Bilddaten MDATA an die Datenansteuerschaltung 126.
  • 3 zeigt eine Konfiguration einer Unterpixelschaltung und eine Verbindungsstruktur zwischen einem Zeitvorgabe-Controller, einer Datenansteuerschaltung und einem Unterpixel gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 3 umfasst das Unterpixel SP die OLED, den Ansteuertransistor DT, den Speicherkondensator Cst, den ersten Schalttransistor ST1 und den zweiten Schalttransistor ST2.
  • Die OLED umfasst eine Anode, die mit einem zweiten Knoten N2 verbunden ist, eine Kathode, die mit einer Eingangsseite einer Niederpotential-Ansteuerspannung EVSS verbunden ist, und eine organische Verbindungsschicht, die zwischen der Anode und der Kathode angeordnet ist.
  • Der Ansteuertransistor DT wird basierend auf einer Gate-Source-Spannung Vgs eingeschaltet, um einen Strom Ioled zu steuern, der durch die OLED fließt. Der Ansteuertransistor DT umfasst eine mit einem ersten Knoten N1 verbundene Gate-Elektrode, eine mit einer Eingangsseite einer Hochpotential-Ansteuerspannung EVDD verbundene Drain-Elektrode und eine mit dem zweiten Knoten N2 verbundene Source-Elektrode.
  • Der Speicherkondensator Cst ist mit dem ersten Knoten N1 und dem zweiten Knoten N2 verbunden und zwischen diesen angeordnet.
  • Der erste Schalttransistor ST1 legt während des Erfassungsbetriebs eine Datenspannung Vdata zum Erfassen einer Schwellenspannung, wie sie in der Datenspannungsversorgungsleitung 14A geladen ist, an den ersten Knoten N1 als Antwort auf das erste Gate-Signal SCAN zum Erfassen der Schwellenspannung an. Der erste Schalttransistor ST1 legt während eines Bildanzeigebetriebs eine Datenspannung Vdata zum Anzeigen eines in die Datenspannungsversorgungsleitung 14A geladenen Bildes an den ersten Knoten N1 als Antwort auf das erste Gate-Signal SCAN zum Anzeigen des Bildes an. Der erste Schalttransistor ST1 umfasst eine Gate-Elektrode, die mit der ersten Gate-Leitung 15A verbunden ist, eine Drain-Elektrode, die mit der Datenspannungsversorgungsleitung 14A verbunden ist, und eine Source-Elektrode, die mit dem ersten Knoten N1 verbunden ist.
  • Der zweite Schalttransistor ST2 schaltet einen Stromfluss zwischen dem zweiten Knoten N2 und der Erfassungsspannungs-Ausleseleitung 14B als Antwort auf das zweite Gate-Signal SEN zum Erfassen der Schwellenspannung während des Erfassungsbetriebs derart, dass eine Source-Spannung des zweiten Knotens N2, das sich basierend auf einer Gate-Spannung des ersten Knotens N1 ändert, in einem Erfassungskondensator Cx der Erfassungsspannungs-Ausleseleitung 14B gespeichert wird. Der zweite Schalttransistor ST2 schaltet einen Stromfluss zwischen dem zweiten Knoten N2 und der Erfassungsspannungs-Ausleseleitung 14B als Antwort auf das zweite Gate-Signal SEN zum Anzeigen des Bildes während des Bildanzeigebetriebs, um eine Source-Spannung des Ansteuertransistors DT auf eine Initialisierungsspannung Vpre zurückzusetzen. Die Gate-Elektrode des zweiten Schalttransistors ST2 kann mit der zweiten Gate-Leitung 15B verbunden sein. Die Drain-Elektrode des zweiten Schalttransistors ST2 kann mit dem zweiten Knoten N2 verbunden sein. Die Source-Elektrode des zweiten Schalttransistors ST2 kann mit der Erfassungsspannungs-Ausleseleitung 14B verbunden sein.
  • Die Datenansteuerschaltung 126 ist mit dem Unterpixel SP über die Datenspannungsversorgungsleitung 14A und die Erfassungsspannungs-Ausleseleitung 14B verbunden. Der Erfassungskondensator Cx ist mit der Erfassungsspannungs-Ausleseleitung 14B verbunden, um darin eine Source-Spannung des zweiten Knotens N2 als eine erfasste Spannung Vsen zu speichern. Die Datenansteuerschaltung 126 umfasst einen Digital/Analog-Umsetzer DAC, einen Analog/Digital-Umsetzer ADC, einen Initialisierungsschalter SW1 und einen Abtastschalter SW2.
  • Der DAC kann die Datenspannung Vdata zum Erfassen der Schwellenspannung unter der Steuerung des Zeitvorgabe-Controllers 124 auf demselben Pegel oder unterschiedlichen Pegeln für eine erste und zweite Periode einer Erfassungsperiode erzeugen und die erzeugte Datenspannung an die Datenspannungsversorgungsleitung 14A ausgeben. Der DAC kann die kompensierten Bilddaten MDATA unter der Steuerung des Zeitvorgabe-Controllers 124 in eine Datenspannung Vdata zur Bildanzeige für die Bildanzeigeperiode umsetzen und die umgesetzte Datenspannung an die Datenspannungsversorgungsleitung 14A ausgeben.
  • Der Initialisierungsschalter SW1 schaltet den Stromfluss zwischen einer Eingangsseite der Initialisierungsspannung Vpre und der Erfassungsspannungs-Ausleseleitung 14B um. Der Abtastschalter SW2 schaltet den Stromfluss zwischen der Erfassungsspannungs-Ausleseleitung 14B und dem ADC um. Der ADC kann eine analoge erfasste Spannung Vsen, die in dem Erfassungskondensator Cx gespeichert ist, in einen digitalen Wert umsetzen und kann den digitalen Wert an den Zeitvorgabe-Controller 124 liefern.
  • Ein Erfassungsbetriebsprozess, der unter der Steuerung des Zeitvorgabe-Controllers 124 durchgeführt wird, ist wie folgt. Wenn das erste und das zweite Gate-Signal SCAN und SEN zum Erfassen der Schwellenspannung an das Unterpixel SP angelegt werden, während es sich auf einem Ein-Pegel Lon befindet, werden für den Erfassungsbetrieb der erste Schalttransistor ST1 und der zweite Schalttransistor ST2 eingeschaltet. In diesem Zusammenhang wird der Initialisierungsschalter SW1 in der Datenansteuerschaltung 126 eingeschaltet.
  • Wenn der erste Schalttransistor ST1 eingeschaltet wird, wird die Datenspannung Vdata zum Erfassen der Schwellenspannung an den ersten Knoten N1 geliefert. Wenn der Initialisierungsschalter SW1 und der zweite Schalttransistor ST2 eingeschaltet sind, wird die Initialisierungsspannung Vpre an den zweiten Knoten N2 geliefert. In diesem Zusammenhang wird die Spannung Vgs zwischen dem Gate und der Source des Ansteuertransistors DT größer als eine Schwellenspannung Vth, so dass ein Strom Ioled zwischen dem Drain und der Source des Ansteuertransistors DT fließt. Eine Source-Spannung VN2 des in dem zweiten Knoten N2 geladenen Ansteuertransistors DT kann aufgrund dieses Stroms Ioled allmählich ansteigen. Somit kann die Source-Spannung VN2 des Ansteuertransistors DT einer Gate-Spannung VN1 des Ansteuertransistors DT folgen, bis die Gate-Source-Spannung Vgs des Ansteuertransistors DT die Schwellenspannung Vth wird.
  • Die Source-Spannung VN2 des in dem zweiten Knoten N2 ansteigend geladenen Ansteuertransistors DT wird als die erfasste Spannung Vsen in dem Erfassungskondensator Cx, der in der Erfassungsspannungs-Ausleseleitung 14B ausgebildet ist, über den zweiten Schalttransistor ST2 gespeichert. Die erfasste Spannung Vsen kann detektiert werden, wenn der Abtastschalter SW2 in der Datenansteuerschaltung 126 innerhalb der Erfassungsperiode, für die das zweite Gate-Signal SEN zum Erfassen der Schwellenspannung auf dem Ein-Pegel gehalten wird, eingeschaltet wird und dann die erfasste Spannung Vsen wie detektiert an den ADC geliefert wird.
  • In einer Ausführungsform der vorliegenden Offenbarung kann der Zeitvorgabe-Controller 124 die Datenansteuerschaltung 126 und die Gate-Ansteuerschaltung 128 so steuern, dass ein Einzelbild der Bilddaten während des Bildanzeigebetriebs angezeigt wird und dann der Erfassungsbetrieb auf einer horizontalen Zeile durchgeführt wird, bevor ein nächstes Einzelbild davon angezeigt wird.
  • 4 zeigt eine Konfiguration mehrerer Stufenschaltungen, die in der Gate-Ansteuerschaltung gemäß einer Ausführungsfbrm der vorliegenden Offenbarung enthalten sind.
  • Unter Bezugnahme auf 4 umfasst die Gate-Ansteuerschaltung 128 gemäß einer Ausführungsform der vorliegenden Offenbarung eine erste bis k-te Stufenschaltung ST(1) bis ST(k) (k ist eine positive ganze Zahl), eine Gate-Ansteuerspannungsleitung 131, eine Taktsignalleitung 132, eine Zeilenerfassungsvorbereitungssignalleitung 133 und eine Rücksetzsignalleitung 134 und ein Tafel-Ein-Signalleitung 135. Ferner kann die Gate-Ansteuerschaltung 128 ferner eine vordere Blindstufenschaltung DST1, die vor der ersten Stufenschaltung ST(1) angeordnet ist, und eine hintere Blindstufenschaltung DST2, die hinter der k-ten Stufenschaltung ST(k) angeordnet ist, umfassen.
  • Die Gate-Ansteuerspannungsleitung 131 kann eine Hochpotential-Spannung GVDD und eine Niederpotential-Spannung GVSS, die aus einer Leistungsversorgungsschaltung (nicht gezeigt) geliefert werden, an jede der ersten bis k-ten Stufenschaltung ST(1) bis ST(k), die vordere Blindstufenschaltung DST1 und die hintere Blindstufenschaltung DST2 liefern.
  • In einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Ansteuerspannungsleitung 131 mehrere Hochpotential-Spannungsleitungen zum Liefern mehrerer Hochpotential-Spannungen mit jeweils unterschiedlichen Spannungspegeln und mehrere Niederpotential-Spannungsleitungen zum Liefern mehrerer Niederpotential-Spannungen mit jeweils unterschiedlichen Spannungspegeln umfassen.
  • In einem Beispiel weist die Gate-Ansteuerspannungsleitung 131 drei Hochpotential-Spannungsleitungen zum Liefern einer ersten Hochpotential-Spannung GVDD1, einer zweiten Hochpotential-Spannung GVDD2 und einer dritten Hochpotential-Spannung GVDD3 mit jeweils unterschiedlichen Spannungspegeln auf. Die Gate-Ansteuerspannungsleitung 131 weist drei Niederpotential-Spannungsleitungen zum Liefern einer ersten Niederpotential-Spannung GVSS1, einer zweiten Niederpotential-Spannung GVSS2 und einer dritten Niederpotential-Spannung GVSS3 mit jeweils unterschiedlichen Spannungspegeln auf. Dies ist jedoch nur ein Beispiel. Die Anzahl der Leitungen, die in der Gate-Ansteuerspannungsleitung 131 enthalten sind, kann je nach Ausführungsform variieren.
  • Die Taktsignalleitung 132 kann mehrere Taktsignale CLKs, die aus dem Zeitvorgabe-Controller 124 zugeführt werden, beispielsweise ein Übertragstaktsignal CRCLK oder ein Abtasttaktsignal SCCLK, an jede der ersten bis k-ten Stufenschaltung ST 1) bis ST(k), die vordere Blindstufenschaltung DST1 und die hintere Blindstufenschaltung DST2 liefern.
  • Die Zeilenerfassungsvorbereitungssignalleitung 133 kann ein Zeilenerfassungsvorbereitungssignal LSP, das aus dem Zeitvorgabe-Controller 124 geliefert wird, an die erste bis k-te Stufenschaltung ST(1) bis ST(k) liefern. Wahlweise kann die Leitungserfassungsvorbereitungssignalleitung 133 ferner mit der vorderen Blindstufenschaltung DST1 und/oder der hinteren Blindstufenschaltung DST2 verbunden sein.
  • Die Rücksetzsignalleitung 134 kann ein Rücksetzsignal RESET, das aus dem Zeitvorgabe-Controller 124 geliefert wird, an jede der ersten bis k-ten Stufenschaltung ST(1) bis ST(k), die vordere Blindstufenschaltung DST1 und die hintere Blindstufenschaltung DST2 liefern.
  • Die Tafel-Ein-Signalleitung 135 kann ein Tafel-Ein-Signal POS, das aus dem Zeitvorgabe-Controller 124 geliefert wird, an jede der ersten bis k-ten Stufenschaltung ST(1) bis ST(k), die vordere Blindstufenschaltung DST1 und die hintere Blindstufenschaltung DST2 liefern.
  • Obwohl dies nicht gezeigt ist, können andere Leitungen zum Liefern von Signalen als die Leitungen 131, 132, 133, 134 und 135, wie sie in 4 gezeigt sind, zusätzlich mit der ersten bis k-ten Stufenschaltung ST(1) bis ST(k), der vorderen Blindstufenschaltung DST1 und der hinteren Blindstufenschaltung DST2 verbunden sein. In einem Beispiel kann eine Leitung zum Liefern eines Gate-Startsignals VST an die vordere Blindstufenschaltung DST1 zusätzlich mit der vorderen Blindstufenschaltung DST1 verbunden sein.
  • Die vordere Blindstufenschaltung DST1 gibt ein vorderes Übertragssignal C als Antwort auf eine Eingabe des Gate-Startsignals VST aus, das aus dem Zeitvorgabe-Controller 124 geliefert wird. Das vordere Übertragssignal C kann an eine der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) geliefert werden.
  • Die hintere Blindstufenschaltung DST2 gibt ein hinteres Übertragssignal C aus. Das hintere Übertragssignal C kann an eine der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) geliefert werden.
  • Die erste bis k-te Stufenschaltung ST(1) bis ST(k) können kaskadiert oder gestuft miteinander verbunden sein.
  • In einer Ausführungsform der vorliegenden Offenbarung gibt jede der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) j (j ist eine positive ganze Zahl) Gate-Signale SCOUT und ein Übertragssignal C aus. Das heißt, jede Stufenschaltung gibt erste bis j-te Gate-Signale und ein Übertragssignal C aus.
  • In einer in 4 gezeigten Ausführungsform gibt jede Stufenschaltung vier Gate-Signale SCOUT und ein Übertragssignal C aus. Beispielsweise gibt die erste Stufenschaltung ST(1) ein erstes Gate-Signal SCOUT(1), ein zweites Gate-Signal SCOUT(2), ein drittes Gate-Signal SCOUT(3), ein viertes Gate-Signal SCOUT(4) und ein erstes Übertragssignal C(1) aus. Die zweite Stufenschaltung ST(2) gibt ein fünftes Gate-Signal SCOUT(5), ein sechstes Gate-Signal SCOUT(6), ein siebtes Gate-Signal SCOUT(7), ein achtes Gate-Signal SCOUT(8) und ein zweites Übertragssignal C(2) aus. Daher ist in 4 j gleich 4.
  • Die Gesamtzahl der Gate-Signale, die von der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) ausgegeben werden, ist gleich der Anzahl n der Gate-Leitungen 15, die auf der Anzeigetafel 106 angeordnet sind. Wie es oben beschrieben ist, gibt jede Stufenschaltung die j Gate-Signale aus. Daher gilt j × k = n.
  • In der in 4 gezeigten Ausführungsform, in der j = 4 ist, ist die Anzahl k der Stufenschaltungen gleich 1/4 der Anzahl n der Gate-Leitungen 15. Das heißt, in der Ausführungsform von 4 ist k = n/4.
  • Die Anzahl der Gate-Signale, die von jeder Stufenschaltung ausgegeben werden, ist jedoch nicht darauf beschränkt. Das heißt, in einer weiteren Ausführungsform der vorliegenden Offenbarung kann jede Stufenschaltung ein, zwei oder drei Gate-Signale ausgeben oder kann fünf oder mehr Gate-Signale ausgeben. Die Anzahl der Stufenschaltungen kann je nach der Anzahl der Gate-Signale variieren, die aus jeder Stufenschaltung ausgegeben werden.
  • Im Folgenden wird eine Ausführungsform beschrieben, bei der jede Stufenschaltung vier Gate-Signale SCOUT und ein Übertragssignal C ausgibt. Die vorliegende Offenbarung ist jedoch nicht auf diese Ausführungsform beschränkt.
  • Jedes der Gate-Signale SCOUT, die aus der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) ausgegeben werden, kann als Gate-Signal zum Erfassen der Schwellenspannung oder als Gate-Signal zum Anzeigen des Bildes fungieren. Ferner kann jedes Übertragssignal C, das von einer jeweiligen der ersten bis k-ten Stufenschaltung ST(1) bis ST(k) ausgegeben wird, einer anderen Stufenschaltung als der jeweiligen Stufenschaltung zugeführt werden. Gemäß der vorliegenden Offenbarung kann ein Übertragssignal, das eine Stufenschaltung aus der vorderen Stufenschaltung empfängt, als das vordere Übertragssignal bezeichnet werden, während ein Übertragssignal, das eine Stufenschaltung aus der hinteren Stufenschaltung empfängt, als das hintere Übertragssignal bezeichnet werden kann.
  • 5 zeigt eine Abfallzeit des Gate-Signals.
  • Das Gate-Signal, das aus der Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung ausgegeben wird, kann eine Spannungswellenform darstellen, wie sie in 5 gezeigt ist. Gemäß der vorliegenden Offenbarung bedeutet die Abfallzeit des Gate-Signals eine Zeitdauer, die ein Spannungswert des Gate-Signals benötigt, um sich von einem vorbestimmten ersten Referenzwert zu einem vorbestimmten zweiten Referenzwert zu ändern.
  • Die Abfallzeit des Gate-Signals, das in 5 gezeigt ist, kann als eine Zeitdauer (TB-TA) definiert sein, die für einen Spannungswert des Gate-Signals erforderlich ist, um einen ersten Spannungswert VA als 90 % seines Maximalwerts VM auf einen zweiten Spannungswert VB als 10 % des Maximalwerts VM zu ändern.
  • Jedoch können Referenzwerte (ein erster Referenzwert und ein zweiter Referenzwert), die verwendet werden, um die Abfallzeit des Gate-Signals zu messen, basierend auf Ausführungsformen variieren. Beispielsweise kann in einer weiteren Ausführungsform der vorliegenden Offenbarung der erste Referenzwert auf den Maximalwert VM des Spannungswerts des Gate-Signals gesetzt werden, während der zweite Referenzwert auf einen Minimalwert des Spannungswerts des Gate-Signals gesetzt werden kann, zum Beispiel 0 V des Gate-Signals, das in 5 gezeigt ist. Gemäß Ausführungsformen kann der Minimalwert des Spannungswerts des Gate-Signals ein negativer Wert sein. Wenn daher der Spannungswert jedes Gate-Signals oder eine Zeitdauer jedes Gate-Signals variiert, kann die Abfallzeit jedes Gate-Signals variieren.
  • Ferner bedeutet gemäß der vorliegenden Offenbarung eine Anstiegsflanken-Zeitvorgabe des Gate-Signals einen Zeitpunkt, zu dem das Gate-Signal von einem niedrigen Spannungspegel auf einen hohen Spannungspegel ansteigt. Eine Abfallflanken-Zeitvorgabe des Gate-Signals bedeutet einen Zeitpunkt, zu dem das Gate-Signal von dem hohen Spannungspegel auf den niedrigen Spannungspegel abfällt. Die oben erwähnten Definitionen der Abfallzeit, der Anstiegsflanken-Zeitvorgabe und der Abfallflanken-Zeitvorgabe des Gate-Signals können gleichermaßen auf andere Signale angewendet werden.
  • 6 zeigt zwei Gate-Signale mit unterschiedlichen Abfallzeiten und Größen von Spannungen, die jeweils über die zwei Gate-Signale auf Unterpixel geladen werden.
  • 6 zeigt zwei Gate-Signale, die in zwei verschiedene Gate-Leitungen eingegeben werden, das heißt ein erstes Gate-Signal SCOUT1 bzw. ein zweites Gate-Signal SCOUT2. Wie gezeigt unterscheiden sich eine Abfallzeit des ersten Gate-Signals SCOUT1 und eine Abfallzeit des zweiten Gate-Signals SCOUT2 voneinander.
  • Ferner zeigt 6 eine Wellenform von jeweils zwei Spannungen, die jeweils an zwei unterschiedliche Unterpixel angelegt werden, das heißt, jede geladene Spannung VC, wenn Datenspannungen Vdata der gleichen Größe jeweils an die zwei unterschiedlichen Unterpixel angelegt werden, die jeweils zu den zwei unterschiedlichen Gate-Leitungen gehören.
  • In 6 repräsentiert f1 einen Abfallflankenpunkt des ersten Gate-Signals SCOUT1 und f2 repräsentiert einen Abfallflankenpunkt des zweiten Gate-Signals SCOUT2. Da die Abfallzeit des ersten Gate-Signals SCOUT1 und die Abfallzeit des zweiten Gate-Signals SCOUT2 voneinander verschieden sind, sind der Abfallflankenpunkt f1 des ersten Gate-Signals SCOUT1 und der Abfallflankenpunkt f2 des zweiten Gate-Signals SCOUT2 voneinander verschieden.
  • In einem Beispiel wird das Laden der Datenspannung Vdata in jeden Unterpixel an dem Abfallflankenpunkt des Gate-Signals beendet. Daher kann eine Differenz zwischen dem Abfallflankenpunkt f1 des ersten Gate-Signals SCOUT1 und dem Abfallflankenpunkt f2 des zweiten Gate-Signals SCOUT2 proportional zu einer Differenz zwischen einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem ersten Gate-Signal SCOUT1 geladen wird, und einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem zweiten Gate-Signal SCOUT2 geladen wird, sein. Ferner kann eine Differenz zwischen einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem ersten Gate-Signal SCOUT1 geladen wird, und einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem zweiten Gate-Signal SCOUT2 geladen wird, proportional zu einer Differenz zwischen einer Größe einer Spannung, mit der das Unterpixel basierend auf dem ersten Gate-Signal SCOUT1 geladen wird, und einer Größe einer Spannung, mit der das Unterpixel basierend auf dem Gate-Signal SCOUT2 geladen wird, sein.
  • Wie es in 6 gezeigt ist, tritt aufgrund der Differenz zwischen dem Abfallflankenpunkt f1 des ersten Gate-Signals SCOUT1 und dem Abfallflankenpunkt f2 des zweiten Gate-Signals SCOUT2 eine Differenz DT zwischen einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem ersten Gate-Signal SCOUT1 geladen wird, und einer Ladezeitdauer, für die die Datenspannung Vdata basierend auf dem zweiten Gate-Signal SCOUT2 geladen wird, auf. Aufgrund der Differenz DT zwischen den Ladezeitdauern tritt eine Differenz DA zwischen den Größen der Ladespannungen auf, mit denen die Unterpixel jeweils geladen werden.
  • Wenn schließlich die gleiche Datenspannung Vdata in zwei Unterpixel geladen wird, die jeweils mit unterschiedlichen Gate-Leitungen verbunden sind, und wenn eine Ausgabedifferenz zwischen den Gate-Signalen, die jeweils an die zwei Gate-Leitungen geliefert werden, auftritt, kann die Differenz DA zwischen den Größen oder Beträgen der geladenen Spannungen, die jeweils in zwei Unterpixel geladen werden, auftreten. Aufgrund der Differenz DA zwischen den Größen oder Beträgen der geladenen Spannungen, die jeweils in zwei Unterpixel geladen werden, kann ein Farb- oder Helligkeitsunterschied zwischen einem Bild einer Zeile und einem Bild einer weiteren Zeile als Zeilenfehler von einem Betrachter erkannt werden, wenn das Bild von der Anzeigevorrichtung angezeigt wird.
  • Daher ist die Bildanzeigequalität der Anzeigevorrichtung desto besser, je kleiner die Ausgabedifferenz zwischen den jeweils den Gate-Leitungen zugeführten Gate-Signalen ist. In diesem Zusammenhang kann die Ausgabedifferenz zwischen den Gate-Signalen basierend auf der Spannungsgröße, der Zeitdauer oder der Abfallzeit jedes der Gate-Signale variieren.
  • Im Folgenden werden Ausführungsformen einer Stufenschaltung beschrieben, die die Ausgabedifferenz zwischen den jeweils den Gate-Leitungen zugeführten Gate-Signalen reduzieren kann.
  • 7 ist ein Schaltplan einer Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die in 7 gezeigte Stufenschaltung kann eine Stufenschaltung unter der ersten bis k-ten Stufenschaltung ST(1) bis ST(k), die in 4 gezeigt sind, sein.
  • Unter Bezugnahme auf 7 umfasst die Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung einen M-Knoten, einen Q-Knoten und einen QB-Knoten. Ferner umfasst die Stufenschaltung gemäß einer Ausführungsform der vorliegenden Offenbarung einen Leitungswähler 502, einen Q-Knoten-Controller 504, einen Q-Knoten- und QH-Knoten-Stabilisator 506, einen Wechselrichter 508, einen QB-Knoten-Stabilisator 510, ein Übertragssignal-Ausgabemodul 512 und ein Gate-Signal-Ausgabemodul 514.
  • Der Leitungswähler 502 lädt als Antwort auf eine Eingabe des Zeilenerfassungsvorbereitungssignals LSP den M-Knoten auf der Basis des vorderen Übertragssignals C(k-2). Ferner lädt der Leitungswähler 502 als Antwort auf eine Eingabe des Rücksetzsignals RESET den Q-Knoten auf einen ersten Hochpotential-Spannungspegel GVDD1 basierend auf einer geladenen Spannung des M-Knotens. Ferner entlädt der Leitungswähler 502 als Antwort auf eine Eingabe des Panel-Ein-Signals POS den Q-Knoten oder setzt ihn auf einen dritten Niederpotential-Spannungspegel GVSS3 zurück.
  • Der Leitungswähler 502 umfasst einen ersten bis siebten Transistor T11 bis T17 und einen Vorladekondensator CA.
  • Der erste Transistor T11 und der zweite Transistor T12 sind mit einer ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem M-Knoten verbunden und zwischen diesen angeordnet. Ferner sind der erste Transistor T11 und der zweite Transistor T12 miteinander in Reihe geschaltet.
  • Der erste Transistor T11 gibt ein vorderes Übertragssignal C(k-2) an einen ersten Verbindungsknoten NC1 als Antwort auf eine Eingabe des Zeilenerfassungsvorbereitungssignals LSP aus. Der zweite Transistor T12 verbindet den ersten Verbindungsknoten NC1 als Antwort auf eine Eingabe des Leitungserfassungsvorbereitungssignals LSP elektrisch mit dem M-Knoten. Wenn beispielsweise das Zeilenerfassungsvorbereitungssignal LSP mit einem hohen Spannungspegel in den ersten Transistor T11 und den zweiten Transistor T12 eingegeben wird, werden der erste Transistor T11 und der zweite Transistor T12 gleichzeitig eingeschaltet, um den M-Knoten auf einen hohen Spannungspegel zu laden.
  • Ein dritter Transistor T13 kann eingeschaltet werden, wenn ein Spannungspegel des M-Knotens auf einem hohen Spannungspegel ist, und kann somit die erste Hochpotential-Spannung GVDD1 an den ersten Verbindungsknoten NC1 liefern. Wenn die erste Hochpotential-Spannung GVDD1 an den ersten Verbindungsknoten NC1 geliefert wird, nimmt eine Differenz zwischen einer Gate-Spannung des ersten Transistors T11 und einer Spannung des ersten Verbindungsknotens NC1 zu. Wenn daher das Leitungserfassungsvorbereitungssignal LSP mit einem niedrigen Spannungspegel in ein Gate des ersten Transistors T11 eingegeben wird, so dass der erste Transistor T11 ausgeschaltet wird, kann der erste Transistor T11 aufgrund der Differenz zwischen der Gate-Spannung des ersten Transistors T11 und der Spannung des ersten Verbindungsknotens NC1 in einem vollständig ausgeschalteten Zustand gehalten werden. Dementsprechend kann ein Leckstrom des ersten Transistors T11 und somit ein Spannungsabfall des M-Knotens verhindert werden, so dass die Spannung des M-Knotens stabil gehalten werden kann.
  • Der Vorladekondensator CA ist mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem M-Knoten verbunden und zwischen diesen angeordnet und speichert in sich eine Spannung, die einer Differenz zwischen der ersten Hochpotential-Spannung GVDD1 und einer Spannung, die dem M-Knoten zugeführt wird, entspricht. Wenn der erste Transistor T11, der zweite Transistor T12 und der dritte Transistor T13 eingeschaltet sind, speichert der Vorladekondensator CA in sich eine Hochspannungspegelspannung des vorderen Übertragssignals C(k-2). Wenn der erste Transistor T11, der zweite Transistor T12 und der dritte Transistor T13 ausgeschaltet sind, hält der Vorladekondensator CA die Spannung des M-Knotens unter Verwendung der darin gespeicherten Spannung für eine bestimmte Zeitdauer aufrecht.
  • Ein vierter Transistor T14 und ein fünfter Transistor T15 sind mit dem Q-Knoten und der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 verbunden und zwischen diesen angeordnet,. Der vierte Transistor T14 und der fünfte Transistor T15 sind miteinander in Reihe geschaltet.
  • Der vierte Transistor T14 und der fünfte Transistor T15 laden den Q-Knoten als Antwort auf die Spannung des M-Knotens und eine Eingabe des Rücksetzsignals RESET auf die erste Hochpotential-Spannung GVDD1. Der vierte Transistor T14 kann eingeschaltet werden, wenn die Spannung des M-Knotens auf einem Hochspannungspegel ist, und kann somit die erste Hochpotential-Spannung GVDD1 auf einen gemeinsamen Knoten zwischen dem vierten Transistor T14 und dem fünften Transistor T15 übertragen. Der fünfte Transistor T15 kann basierend auf einem Hochspannungspegel-Rücksetzsignal RESET eingeschaltet werden, um die Spannung des gemeinsam genutzten Knotens an den Q-Knoten zu liefern. Wenn daher der vierte Transistor T14 und der fünfte Transistor T15 gleichzeitig eingeschaltet werden, wird der Q-Knoten mit der ersten Hochpotential-Spannung GVDD1 geladen.
  • Ein sechster Transistor T16 und ein siebter Transistor T17 sind mit dem Q-Knoten und einer dritten Niederpotential-Spannungsleitung, die die dritte Niederpotential-Spannung GVSS3 übertragen kann, verbunden und zwischen diesen angeordnet. Der sechste Transistor T16 und der siebte Transistor T17 sind miteinander in Reihe geschaltet.
  • Der sechste Transistor T16 und der siebte Transistor T17 entladen den Q-Knoten als Antwort auf eine Eingabe des Tafel-Ein-Signals POS auf die dritte Niederpotential-Spannung GVSS3. Das Entladen des Q-Knotens auf die dritte Niederpotential-Spannung GVSS3 kann auch als Zurücksetzen des Q-Knotens bezeichnet werden. Der siebte Transistor T17 kann basierend auf einer Eingabe eines Hochspannungspegel-Tafel-Ein-Signals POS eingeschaltet werden, um die dritte Niederpotential-Spannung GVSS3 an den QH-Knoten zu liefern. Der sechste Transistor T16 wird gemäß einer Eingabe des Hochspannungspegel-Tafel-Ein-Signals POS eingeschaltet, um den Q-Knoten und den QH-Knoten elektrisch miteinander zu verbinden. Wenn daher der sechste Transistor T16 und der siebte Transistor T17 gleichzeitig eingeschaltet werden, wird der Q-Knoten entladen oder auf die dritte Niederpotential-Spannung GVSS3 zurückgesetzt.
  • Der Q-Knoten-Controller 504 lädt als Antwort auf eine Eingabe des vorderen Übertragssignals C(k-2) den Q-Knoten auf den ersten Hochpotential-Spannungspegel GVDD1 und entlädt als Antwort auf eine Eingabe des hinteren Übertragssignals C(k+2) den Q-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3.
  • Der Q-Knoten-Controller 504 umfasst einen ersten bis achten Transistor T21 bis T28.
  • Der erste Transistor T21 und der zweite Transistor T22 sind mit dem Q-Knoten und der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 verbunden und zwischen diesen angeordnet. Der erste Transistor T21 und der zweite Transistor T22 sind miteinander in Reihe geschaltet.
  • Der erste Transistor T21 und der zweite Transistor T22 laden den Q-Knoten als Antwort auf eine Eingabe des vorderen Übertragssignals C(k-2) auf den Pegel der ersten Hochpotential-Spannung GVDD1. Der erste Transistor T21 kann gemäß einer Eingabe des vorderen Übertragssignals C(k-2) eingeschaltet werden und kann somit die erste Hochpotential-Spannung GVDD1 an den zweiten Verbindungsknoten NC2 liefern. Der zweite Transistor T22 kann gemäß einer Eingabe des vorderen Übertragssignals C(k-2) eingeschaltet werden und kann den zweiten Verbindungsknoten NC2 und den Q-Knoten elektrisch miteinander verbinden. Wenn daher der erste Transistor T21 und der zweite Transistor T22 gleichzeitig eingeschaltet werden, wird die erste Hochpotential-Spannung GVDD1 dem Q-Knoten zugeführt.
  • Ein fünfter Transistor T25 und ein sechster Transistor T26 sind mit der dritten Hochpotential-Spannungsleitung zum Liefern der dritten Hochpotential-Spannung GVDD3 verbunden. Der fünfte Transistor T25 und der sechste Transistor T26 liefern die dritte Hochpotential-Spannung GVDD3 in Reaktion auf die dritte Hochpotential-Spannung GVDD3 an einen zweiten Verbindungsknoten NC2.
  • Der fünfte Transistor T25 und der sechste Transistor T26 werden gleichzeitig basierend auf der dritten Hochpotential-Spannung GVDD3 eingeschaltet, so dass die dritte Hochpotential-Spannung GVDD3 konstant dem zweiten Verbindungsknoten NC2 zugeführt wird, wodurch eine Differenz zwischen der Gate-Spannung des ersten Transistors T21 und einer Spannung des zweiten Verbindungsknotens NC2 ansteigt. Wenn daher ein vorderes Niederspannungspegel-Übertragssignal C(k-2) in das Gate des ersten Transistors T21 eingegeben wird und somit der erste Transistor T21 ausgeschaltet wird, kann der erste Transistor T21 aufgrund der Differenz zwischen der Gate-Spannung des ersten Transistors T21 und der Spannung des zweiten Verbindungsknotens NC2 in einem vollständig ausgeschalteten Zustand gehalten werden. Dementsprechend kann der Leckstrom des ersten Transistors T21 und somit der Spannungsabfall des Q-Knotens verhindert werden, so dass die Spannung des Q-Knotens stabil gehalten werden kann.
  • In einem Beispiel wird dann, wenn eine Schwellenspannung des ersten Transistors T21 positiv (+) ist, die Gate-Source-Spannung Vgs des ersten Transistors T21 aufgrund der dritten Hochpotential-Spannung GVDD3, die der Drain-Elektrode zugeführt wird, negativ (-) gehalten. Wenn daher das vordere Niederspannungspegel-Übertragssignal C(k-2) in das Gate des ersten Transistors T21 eingegeben wird und somit der erste Transistor T21 ausgeschaltet wird, kann der erste Transistor T21 in einem vollständig ausgeschalteten Zustand gehalten werden, um den Leckstrom daraus verhindern.
  • In einer Ausführungsform der vorliegenden Offenbarung ist die dritte Hochpotential-Spannung GVDD3 auf einen niedrigeren Spannungspegel als denjenigen der ersten Hochpotential-Spannung GVDD1 gesetzt.
  • Ein dritter Transistor T23 und ein vierter Transistor T24 sind mit dem Q-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der dritte Transistor T23 und der vierte Transistor T24 sind miteinander in Reihe geschaltet.
  • Der dritte Transistor T23 und der vierte Transistor T24 entladen den Q-Knoten und den QH-Knoten als Antwort auf eine Eingabe des hinteren Übertragssignals C(k+2)auf den dritten Niederpotential-Spannungspegel GVSS3. Der vierte Transistor T24 wird gemäß einer Eingabe des hinteren Übertragssignals C(k+2) eingeschaltet, um den QH-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 zu entladen. Der dritte Transistor T23 wird gemäß einer Eingabe des hinteren Übertragssignals C(k+2) eingeschaltet, um den Q-Knoten und den QH-Knoten elektrisch miteinander zu verbinden. Wenn daher der dritte Transistor T23 und der vierte Transistor T24 gleichzeitig eingeschaltet werden, wird sowohl der Q-Knoten als auch der QH-Knoten entladen oder auf den dritten Niederpotential-Spannungspegel GVSS3 zurückgesetzt.
  • Ein siebter Transistor T27 und ein achter Transistor T28 sind mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem Q-Knoten verbunden und zwischen diesen angeordnet und sind mit der ersten Hochpotential-Spannungsleitung zum Liefern der ersten Hochpotential-Spannung GVDD1 und dem QH-Knoten verbunden und zwischen diesen angeordnet. Der siebte Transistor T27 und der achte Transistor T28 sind miteinander in Reihe geschaltet.
  • Der siebte Transistor T27 und der achte Transistor T28 liefern als Antwort auf die Spannung des Q-Knotens die erste Hochpotential-Spannung GVDD1 an den QH-Knoten. Der siebte Transistor T27 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und kann somit die erste Hochpotential-Spannung GVDD1 an einen gemeinsam genutzten Knoten zwischen dem siebten Transistor T27 und dem achten Transistor T28 liefern. Der achte Transistor T28 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und kann somit den gemeinsamen Knoten und den QH-Knoten elektrisch miteinander verbinden. Daher werden der siebte Transistor T27 und der achte Transistor T28 gleichzeitig eingeschaltet, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, so dass die erste Hochpotential-Spannung GVDD1 dem QH-Knoten zugeführt wird.
  • Wenn die erste Hochpotential-Spannung GVDD1 an den QH-Knoten geliefert wird, nimmt eine Differenz zwischen der Gate-Spannung des dritten Transistors T23 und der Spannung des QH-Knotens zu. Wenn daher das hintere Niederspannungspegel-Übertragssignal C(k+2) in das Gate des dritten Transistors T23 eingegeben wird und somit der dritte Transistor T23 ausgeschaltet wird, kann der dritte Transistor T23 aufgrund der der Differenz zwischen der Gate-Spannung des dritten Transistors T23 und der Spannung des QH-Knotens in einem vollständig ausgeschalteten Zustand gehalten werden. Dementsprechend kann ein Leckstrom des dritten Transistors T23 und somit der Spannungsabfall des Q-Knotens verhindert werden, so dass die Spannung des Q-Knotens stabil gehalten werden kann.
  • Der Q-Knoten- und QH-Knoten-Stabilisator 506 entlädt den Q-Knoten und den QH-Knoten als Antwort auf die Spannung des QB-Knotens auf den dritten Niederpotential-Spannungspegel GVSS3.
  • Der Q-Knoten- und QH-Knoten-Stabilisator 506 umfasst einen ersten Transistor T31 und einen zweiten Transistor T32. Der erste Transistor T31 und der zweite Transistor T32 sind mit dem Q-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der erste Transistor T31 und der zweite Transistor T32 sind miteinander in Reihe geschaltet.
  • Der erste Transistor T31 und der zweite Transistor T32 entladen den Q-Knoten und den QH-Knoten als Antwort auf die Spannung des QB-Knotens auf den dritten Niederpotential-Spannungspegel GVSS3. Der zweite Transistor T32 kann eingeschaltet werden, wenn sich die Spannung des QB-Knotens auf einem Hochspannungspegel befindet, und kann somit die dritte Niederpotential-Spannung GVSS3 an einen gemeinsam genutzten Knoten zwischen dem ersten Transistor T31 und dem zweiten Transistor T32 (d. h. QH-Knoten) liefern. Der erste Transistor T31 kann eingeschaltet werden, wenn die Spannung des QB-Knotens auf einem Hochspannungspegel ist, und kann somit den Q-Knoten und den QH-Knoten elektrisch miteinander verbinden. Wenn daher der erste Transistor T31 und der zweite Transistor T32 als Antwort auf die Spannung des QB-Knotens gleichzeitig eingeschaltet werden, kann sowohl der Q-Knoten als auch der QH-Knoten entladen oder auf den dritten Niederpotential-Spannungspegel GVSS3 zurückgesetzt werden.
  • Der Wechselrichter 508 ändert einen Spannungspegel des QB-Knotens gemäß einem Spannungspegel des Q-Knotens.
  • Der Wechselrichter 508 umfasst einen ersten bis fünften Transistor T41 bis T45.
  • Ein zweiter Transistor T42 und ein dritter Transistor T43 sind mit einer zweiten Hochpotential-Spannungsleitung zum Liefern der zweiten Hochpotential-Spannung GVDD2 und einem dritten Verbindungsknoten NC3 verbunden und zwischen diesen angeordnet. Der zweite Transistor T42 und der dritte Transistor T43 sind miteinander in Reihe geschaltet.
  • Der zweite Transistor T42 und der dritte Transistor T43 liefern als Antwort auf die zweite Hochpotential-Spannung GVDD2 die zweite Hochpotential-Spannung GVDD2 an den dritten Verbindungsknoten NC3. Der zweite Transistor T42 wird basierend auf der zweiten Hochpotential-Spannung GVDD2 eingeschaltet, um die zweite Hochpotential-Spannung GVDD2 einem gemeinsam genutzten Knoten zwischen dem zweiten Transistor T42 und dem dritten Transistor T43 zuzuführen. Der dritte Transistor T43 wird basierend auf der zweiten Hochpotential-Spannung GVDD2 eingeschaltet, um den gemeinsam genutzten Knoten zwischen dem zweiten Transistor T42 und dem dritten Transistor T43 mit dem dritten Verbindungsknoten NC3 elektrisch zu verbinden. Wenn daher der zweite Transistor T42 und der dritte Transistor T43 basierend auf der zweiten Hochpotential-Spannung GVDD2 gleichzeitig eingeschaltet werden, wird der dritte Verbindungsknoten NC3 auf den der zweiten Hochpotential-Spannungspegel GVDD2 geladen.
  • Der vierte Transistor T44 ist mit dem dritten Verbindungsknoten NC3 und der zweiten Niederpotential-Spannungsleitung zum Liefern der zweiten Niederpotential-Spannung GVSS2 verbunden und zwischen diesen angeordnet.
  • Der vierte Transistor T44 kann die zweite Niederpotential-Spannung GVSS2 als Antwort auf eine Spannung des Q-Knotens an den dritten Verbindungsknoten NC3 liefern. Der vierte Transistor T44 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und kann somit den dritten Verbindungsknoten NC3 auf die zweite Niederpotential-Spannung GVSS2 entladen oder zurücksetzen.
  • Der erste Transistor T41 ist mit der zweiten Hochpotential-Spannungsleitung zum Liefern der zweiten Hochpotential-Spannung GVDD2 und dem QB-Knoten verbunden und zwischen diesen angeordnet.
  • Der erste Transistor T41 kann die zweite Hochpotential-Spannung GVDD2 als Antwort auf eine Spannung des dritten Verbindungsknotens NC3 an den QB-Knoten liefern.
  • Der erste Transistor T41 kann eingeschaltet werden, wenn die Spannung des dritten Verbindungsknotens NC3 auf einem Hochspannungspegel ist, und kann somit den QB-Knoten auf den zweiten Hochpotential-Spannungspegel GVDD2 laden.
  • Der fünfte Transistor T45 ist mit dem QB-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
  • Der fünfte Transistor T45 kann die dritte Niederpotential-Spannung GVSS3 als Antwort auf eine Spannung des Q-Knotens an den QB-Knoten liefern. Der fünfte Transistor T45 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und kann somit den QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen oder zurücksetzen.
  • Der QB-Knoten-Stabilisator 510 entlädt den QB-Knoten als Antwort auf eine Eingabe des vorderen Übertragssignals C(k-2), auf eine Eingabe des Rücksetzsignals und auf eine geladene Spannung des M-Knotens auf den dritten Niederpotential-Spannungspegel GVSS3.
  • Der QB-Knoten-Stabilisator 510 umfasst einen ersten bis dritten Transistor T51 bis T53.
  • Der erste Transistor T51 ist mit dem QB-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Hochpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
  • Der erste Transistor T51 kann als Antwort auf eine Eingabe des vorderen Übertragssignals C(k-2) eine dritte Niederpotential-Spannung GVSS3 an den QB-Knoten liefern. Der erste Transistor T51 kann eingeschaltet werden, wenn die Spannung des vorderen Übertragssignals C(k-2) auf einem Hochspannungspegel ist, und kann somit den QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen oder zurücksetzen.
  • Der zweite Transistor T52 und der dritte Transistor T53 sind mit dem QB-Knoten und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet. Der zweite Transistor T52 und der dritte Transistor T53 sind miteinander in Reihe geschaltet.
  • Der zweite Transistor T52 und der dritte Transistor T53 entladen als Antwort auf eine Eingabe des Rücksetzsignals und eine geladene Spannung des M-Knotens den QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3. Der dritte Transistor T53 kann eingeschaltet werden, wenn die Spannung des M-Knotens auf einem Hochspannungspegel ist, und kann somit die dritte Niederpotential-Spannung GVSS3 an einen gemeinsam genutzten Knoten zwischen dem zweiten Transistor T52 und dem dritten Transistor T53 liefern. Der zweite Transistor T52 kann basierend auf einer Eingabe des Rücksetzsignals RESET eingeschaltet werden, so dass der gemeinsam genutzte Knoten zwischen dem zweiten Transistor T52 und dem dritten Transistor T53 mit dem QB-Knoten elektrisch verbunden ist. Wenn daher das Rücksetzsignal RESET in den zweiten Transistor T52 eingegeben wird, während die Spannung des M-Knotens auf einem Hochspannungspegel ist, werden der zweite Transistor T52 und der dritte Transistor T53 gleichzeitig eingeschaltet, um den QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 zu entladen oder zurückzusetzen.
  • Das Übertragssignal-Ausgabemodul 512 gibt das Übertragssignal C(k) basierend auf einem Spannungspegel des Übertragstaktsignals CRCLK(k) oder dem dritten Niederpotential-Spannungspegel GVSS3 gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens aus.
  • Das Übertragssignal-Ausgabemodul 512 umfasst einen ersten Transistor T81, einen zweiten Transistor T82 und einen Hochsetz-Kondensator CC.
  • Der erste Transistor T81 ist mit einer Taktsignalleitung zum Liefern des Übertragstaktsignals CRCLK(k) und einem ersten Ausgangsknoten NO1 verbunden und zwischen diesen angeordnet. Der Hochsetz-Kondensator CC ist mit einem Gate und einer Source des ersten Transistors T81 verbunden und zwischen diesen angeordnet.
  • Der erste Transistor T81 gibt ein Hochspannungspegel-Übertragssignal C(k) durch den ersten Ausgangsknoten NO1 basierend auf dem Übertragstaktsignal CRCLK(k) als Antwort auf eine Spannung des Q-Knotens aus. Der erste Transistor T81 kann eingeschaltet werden, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und kann somit das Hochspannungspegel-Übertragstaktsignal CRCLK(k) an den ersten Ausgangsknoten NO1 liefern. Dementsprechend wird das Hochspannungspegel-Übertragssignal C(k) ausgegeben.
  • Wenn das Übertragssignal C(k) ausgegeben wird, bootet der Hochsetz-Kondensator CC eine Spannung des Q-Knotens auf einen Hochsetz-Spannungspegel, der höher ist als der erste Hochpotential-Spannungspegel GVDD1 und gleichzeitig mit dem Übertragstaktsignal CRCLK (k) des Hochspannungspegels synchronisiert ist. Wenn die Spannung des Q-Knotens per Bootstrap mitgezogen wird, kann das Hochspannungspegel-Übertragstaktsignal CRCLK(k) schnell und ohne Verzerrung als das Übertragssignal C(k) ausgegeben werden.
  • Der zweite Transistor T82 ist mit dem ersten Ausgangsknoten NO1 und der dritten Niederpotential-Spannungsleitung zum Liefern der dritten Niederpotential-Spannung GVSS3 verbunden und zwischen diesen angeordnet.
  • Der zweite Transistor T82 gibt ein Niederspannungspegel-Übertragssignal C(k) durch den ersten Ausgangsknoten NO1 basierend auf der dritten Niederpotential-Spannung GVSS3 als Antwort auf eine Spannung des QB-Knotens aus. Der zweite Transistor T82 kann eingeschaltet werden, wenn die Spannung des QB-Knotens auf einem Hochspannungspegel ist, und kann somit die dritte Niederpotential-Spannung GVSS3 an den ersten Ausgangsknoten NO1 liefern. Dementsprechend wird das Niederspannungspegel-Übertragssignal C(k) ausgegeben.
  • Das Gate-Signal-Ausgabemodul 514 kann basierend auf Spannungspegeln mehrerer Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) oder dem ersten Niederpotential-Spannungspegel GVSS1 mehrere der Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) gemäß einem Spannungspegel des Q-Knotens oder einem Spannungspegel des QB-Knotens ausgeben. i ist dabei eine positive ganze Zahl.
  • Das Gate-Signal-Ausgabemodul 514 umfasst einen ersten bis achten Transistor T71 bis T78 und Hochsetz-Kondensatoren CS1, CS2, CS3 und CS4.
  • Ein erster Transistor T71, ein dritter Transistor T73, ein fünfter Transistor T75 und ein siebter Transistor T77 sind jeweils mit den Ausgangsknoten NO2 bis NO5 und Taktsignalleitungen zum jeweiligen Liefern von Abtasttaktsignalen SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) verbunden und zwischen diesen angeordnet. Jeder der Hochsetz-Kondensatoren CS1, CS2, CS3 und CS4 ist mit einem Gate und einer Source von jeweils dem ersten Transistor T71, dem dritten Transistor T73, dem fünften Transistor T75 und dem siebten Transistor T77 verbunden und zwischen diesen angeordnet.
  • Der erste Transistor T71, der dritte Transistor T73, der fünfte Transistor T75 und der siebte Transistor T77 geben jeweils die Hochspannungspegel-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) über jeweils einen zweiten Ausgangsknoten NO2, einen dritten Ausgangsknoten NO3, einen vierten Ausgangsknoten NO4 und einen fünften Ausgangsknoten NO5 basierend auf jedem der Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) und als Antwort auf eine Spannung des Q-Knotens aus. Der erste Transistor T71, der dritte Transistor T73, der fünfte Transistor T75 und der siebte Transistor T77 werden jeweils eingeschaltet, wenn die Spannung des Q-Knotens auf einem Hochspannungspegel ist, und können somit jeweils die Hochspannungspegel-Abtasttaktsignale SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) an jeweils den zweiten Ausgangsknoten NO2, den dritten Ausgangsknoten NO3, den vierten Ausgangsknoten NO4 und den fünften Ausgangsknoten NO5 liefern. Dementsprechend werden jeweils die Hochspannungspegel-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) ausgegeben.
  • Wenn die Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2), SCOUT(i+3) jeweils ausgegeben werden, ziehen die Hochsetz-Kondensatoren CS1, CS2, CS3 und CS4 die Spannung des Q-Knotens auf einen Hochsetz-Spannungspegel, der höher ist als der erste Hochpotential-Spannungspegel GVDD1 per Bootstrap mit oder erhöhen sie, während sie jeweils mit den Hochspannungspegel-Abtasttaktsignalen SCCLK(i), SCCLK(i+1), SCCLK(i+2) und SCCLK(i+3) synchronisiert ist. Wenn die Spannung des Q-Knotens per Bootstrap mitgezogen wird, können die Hochspannungspegel-Abtasttaktsignale SCCLK(i), SCCLK(i+1),SCCLK(i+2) und SCCLK(i+3) jeweils als die Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) schnell und ohne Verzerrung ausgegeben werden.
  • Ein zweiter Transistor T72, ein vierter Transistor T74, ein sechster Transistor T76 und ein achter Transistor T78 geben jeweils Niederspannungspegel-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) jeweils über den zweiten Ausgangsknoten NO2, den dritten Ausgangsknoten NO3, den vierten Ausgangsknoten NO4 und den fünften Ausgangsknoten NO5 basierend auf der ersten Niederpotential-Spannung GVSS1 und als Antwort auf eine Spannung des QB-Knotens aus. Der zweite Transistor T72, der vierte Transistor T74, der sechste Transistor T76 und der achte Transistor T78 können jeweils eingeschaltet werden, wenn die Spannung des QB-Knotens auf einem Hochspannungspegel ist, und können somit die erste Niederpotential-Spannung GVSS1 jeweils an den zweiten Ausgangsknoten NO2, den dritten Ausgangsknoten NO3, den vierten Ausgangsknoten NO4 und den fünften Ausgangsknoten NO5 liefern. Dementsprechend werden jeweils die Niederspannungspegel-Gate-Signale SCOUT(i), SCOUT(i+1), SCOUT(i+2) und SCOUT(i+3) ausgegeben.
  • In der in 7 gezeigten Ausführungsform kann jede Stufenschaltung die drei Hochpotential-Spannungen GVDD1, GVDD2 und GVDD3, die auf unterschiedliche Pegel gesetzt sind, und die drei Niederpotential-Spannungen GVSS1, GVSS2 und GVSS3, die auf unterschiedliche Pegel gesetzt sind, empfangen. Beispielsweise kann die erste Hochpotential-Spannung GVDD1 auf 20 V gesetzt sein, die zweite Hochpotential-Spannung GVDD2 auf 16 V gesetzt sein und die dritte Hochpotential-Spannung GVDD3 auf 14 V gesetzt sein. Die erste Niederpotential-Spannung GVSS1 kann auf-6 V gesetzt sein, die zweite Niederpotential-Spannung GVSS2 kann auf -10 V gesetzt sein und die dritte Niederpotential-Spannung GVSS3 kann auf-12 V gesetzt sein. Diese Zahlenwerte sind nur ein Beispiel. Die Pegel der Hochpotential-Spannungen und der Niederpotential-Spannung können basierend auf Ausführungsformen variieren. Es ist zu beachten, dass die Schaltungsstruktur jeder in 7 gezeigten Stufenschaltung lediglich der Veranschaulichung dient und Variationen anderer Schaltungsstrukturen der Stufenschaltung ebenfalls verwendet werden können, um technische Konzepte der vorliegenden Offenbarung zu implementieren. Daher ist die vorliegende Offenbarung nicht auf die in 7 gezeigte Struktur beschränkt. Zum Beispiel können eine oder mehrere Komponenten (z. B. eine oder mehrere von dem Leitungswähler 502, dem Q-Knoten-Controller 504, dem Q-Knoten- und QH-Knoten-Stabilisator 506, dem Wechselrichter 508 und dem QB-Knoten-Stabilisator 510), die in der Stufenschaltung enthalten sind, weggelassen oder in andere Strukturen modifiziert werden.
  • 8 zeigt eine Wellenform sowohl eines Eingangssignals als auch eines Ausgangssignals, wenn die Stufenschaltung von 7 gemäß einer Ausführungsform der vorliegenden Offenbarung ein Gate-Signal zur Bildanzeige ausgibt.
  • Wenn ein vorderes Hochspannungspegel-Übertragssignal C(k-2) für eine Periode P1 bis P5 eingegeben wird, werden der erste Transistor T21 und der zweite Transistor T22 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend wurde der Q-Knoten auf den ersten Hochpotential-Spannungspegel GVDD1 geladen. Ferner wird der erste Transistor T51 des QB-Knoten-Stabilisators 510 basierend auf einem vorderen Hochspannungspegel-Übertragssignal C(k-2) eingeschaltet und somit wurde der QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i) für eine Periode P5 bis P6 eingegeben wird, kann der Hochsetz-Kondensator CS1 eine Spannung des Q-Knotens auf einen ersten Pegel der Hochsetz-Spannung BL1 per Bootstrap mitziehen, der höher ist als der der ersten Hochpotential-Spannung GVDD1. Dementsprechend wird das Gate-Signal SCOUT(i) aus dem zweiten Ausgangsknoten NO2 für eine Periode P5 bis P6 ausgegeben.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) zusammen mit einem Hochspannungspegel-Abtasttaktsignal SCCLK(i) für eine Periode P6 bis P7 eingegeben wird, ziehen die Hochsetz-Kondensatoren CS1 und CS2 eine Spannung des Q-Knotens auf einen zweiten Hochsetz-Spannungspegel BL2 per Bootstrap mit, der höher ist als derjenige der ersten Hochsetz-Spannung BL1. Dementsprechend wird das Gate-Signal SCOUT(i+1) aus dem dritten Ausgangsknoten NO3 für eine Periode P6 bis P7 ausgegeben.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2) zusammen mit einem Hochspannungspegel-Abtasttaktsignal SCCLK(i) und einem Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) für eine Periode P7 bis P8 eingegeben wird, ziehen die Hochsetz-Kondensatoren CS1, CS2 und CS3 die Spannung des Q-Knotens auf einen dritten Hochsetz-Spannungspegel BL3 per Bootstrap mit, der höher ist als der der zweiten Hochsetz-Spannung BL2. Dementsprechend wird das Gate-Signal SCOUT(i+2) aus dem vierten Ausgangsknoten NO4 für eine Periode P7 bis P8 ausgegeben.
  • Ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) zusammen mit einem Hochspannungspegel-Abtasttaktsignal SCCLK(i), einem Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) und einem Hochspannungspegel-Abtasttaktsignal SCCLK(i+2) werden für eine Periode P8 bis P9 eingegeben.
  • Ferner wird für die Periode P8 bis P9 ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Das heißt, in der Ausführungsform von 8 ist eine Anstiegsflankenzeitvorgabe P8 des Übertragstaktsignals CRCLK(k) früher als eine Anstiegsflankenzeitvorgabe P9 des Abtasttaktsignals SCCLK(i). Ferner ist in der Ausführungsform von 8 eine Abfallflankenzeitvorgabe P12 des Übertragstaktsignals CRCLK(k) gleiche einer Abfallflankenzeitvorgabe P12 des Abtasttaktsignals SCCLK(i+3).
  • Im Ergebnis wird, wie es in 8 schraffiert angegeben ist, für die Periode P8 bis P9 sowohl das Abtasttaktsignal SCCLK(i) als auch das Übertragstaktsignal CRCLK(k) auf einem Hochspannungspegel gehalten.
  • Mit anderen Worten überlappt in einer Ausführungsform der vorliegenden Offenbarung eine Teilperiode P8 bis P9 einer Hochspannungspegelperiode des Übertragstaktsignals CRCLK(k) mit einer Teilperiode P8 bis P9 einer Hochspannungspegelperiode des ersten Abtasttaktsignals (z. B. des Abtasttaktsignals SCCLK(i).
  • Dementsprechend ziehen die Hochsetz-Kondensatoren CC, CS1, CS2, CS3 und CS4 für die Periode P8 bis P9 die Spannung des Q-Knotens auf einen fünften Hochsetz-Spannungspegel BL5 per Bootstrap mit, der höher ist als jeweils der dritte Hochsetz-Spannungspegel BL3 und der vierte Hochsetz-Spannungspegel BL4. Dementsprechend wird das Gate-Signal SCOUT(i+3) aus dem fünften Ausgangsknoten NO5 für die Periode P8 bis P9 ausgegeben.
  • Für die Periode P9 bis P10 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+1),ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2), ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC, CS2, CS3 und CS4 die Spannung des Q-Knotens auf den vierten Hochsetz-Spannungspegel BL4 per Bootstrap mit, der niedriger als der fünfte Hochsetz-Spannungspegel BL5 ist. Ferner wird für die Periode P9 bis P10 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i) als auch des Gate-Signals SCOUT(i) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P10 bis P11 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2), ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC, CS3 und CS4 die Spannung des Q-Knotens auf den dritten Hochsetz-Spannungspegel BL3 per Bootstrap, der niedriger ist als der vierte Hochsetz-Spannungspegel BL4. Ferner wird für die Periode P10 bis P11 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+1) als auch des Gate-Signals SCOUT(i+1) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P11 bis P12 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC und CS4 die Spannung des Q-Knotens auf den zweiten Hochsetz-Spannungspegel BL2 per Bootstrap mit, der niedriger ist als der dritte Hochsetz-Spannungspegel BL3. Ferner wird für die Periode P11 bis P12 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+2) als auch des Gate-Signals SCOUT(i+2) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P12 bis P13 wird ein Spannungspegel sowohl des Abtasttaktsignals als auch des Übertragstaktsignals auf einen Niederspannungspegel abgesenkt. Ferner wird für die Periode P12 bis 13 ein hinteres Hochspannungspegel-Übertragssignal C(k+2) eingegeben. Dementsprechend wird für die Periode P12 bis P13 ein Spannungspegel des Q-Knotens auf den ersten Hochpotential-Spannungspegel GVDD1 abgesenkt. Ferner wird für die Periode P12 bis P13 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+3) als auch des Gate-Signals SCOUT(i+3) auf einen Niederspannungspegel abgesenkt.
  • Obwohl dies nicht gezeigt ist, wird dann, wenn ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) für eine Periode P8 bis P12 eingegeben wird, das Übertragssignal C(k) aus dem ersten Ausgangsknoten NO1 über den ersten Transistor T81, der basierend auf der in den Q-Knoten geladenen Spannung eingeschaltet worden ist, ausgegeben.
  • Wenn ein hinteres Hochspannungspegel-Übertragssignal C(k+2) für eine Periode P12 bis P16 eingegeben wird, werden der dritte Transistor T23 und der vierte Transistor T24 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend wird der Q-Knoten zu einem Zeitpunkt P16 auf den dritten Niederpotential-Spannungspegel GVSS3 entladen. Wenn der Q-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen worden ist, kann der vierte Transistor T44, der in dem Wechselrichter 508 enthalten ist, ausgeschaltet werden. Die zweite Hochpotential-Spannung GVDD2 kann in ein Gate des ersten Transistors T41 eingegeben werden, so dass der erste Transistor T41 eingeschaltet werden kann. Wenn der erste Transistor T41 eingeschaltet wird, wird der QB-Knoten auf den zweiten Hochpotential-Spannungspegel GVDD2 geladen.
  • 9 zeigt eine Wellenform einer Spannung eines Q-Knotens, eine Spannungswellenform eines Übertragstaktsignals und Sparunungswellenformen von Gate-Signalen, wenn die Gate-Signale zur Bildanzeige aus der Stufenschaltung von 7 gemäß einer Ausführungsform von 8 ausgegeben werden.
  • 9 zeigt eine Spannungswellenform 900 des Q-Knotens, eine Spannungswellenform 901 des Gate-Signals SCOUT(i), eine Spannungswellenform 902 des Gate-Signals SCOUT(i+1), eine Spannungswellenform 903 des Gate-Signals SCOUT(i+2), eine Spannungswellenform 904 des Gate-Signals SCOUT(i+3) und eine Spannungswellenform 910 des Übertragstaktsignals CRCLK(k) unter Wellenformen der in 8 gezeigten Signale.
  • Wie es oben beschrieben ist, wird für die Periode P8 bis P9, für die das Gate-Signal SCOUT(i), das Gate-Signal SCOUT(i+1), das Gate-Signal SCOUT(i+2) und das Gate-Signal SCOUT (i+3) alle ausgegeben werden, wird die Spannungswellenform 910 des Übertragstaktsignals CRCLK(k) auf einem Hochspannungspegel gehalten. Insbesondere werden, wie es in 8 gezeigt ist, für die Periode P8 bis P9 das Abtasttaktsignal SCCLK(i), das Abtasttaktsignal SCCLK(i+1),das Abtasttaktsignal SCCLK(i+2), das Abtasttaktsignal SCCLK(i+3) und das Übertragstaktsignal CRCLK(k) auf einem Hochspannungspegel gehalten. Dementsprechend steigt der Spannungspegel des Q-Knotens für die Periode P8 bis P9 schnell von dem dritten Hochsetz-Spannungspegel BL3 auf den fünften Hochsetz-Spannungspegel BL5 an.
  • Anschließend wird für die Periode P9 bis P10, die Periode P10 bis P11 und die Periode P11 bis P12 der Spannungspegel des Q-Knotens sequentiell auf den vierten Hochsetz-Spannungspegel BL4 und dann auf den dritten Hochsetz-Spannungspegel Pegel BL3 und dann auf den zweiten Hochsetz-Spannungspegel BL2 abgesenkt.
  • Jedoch wird für die Periode P12 bis P13, wenn das j-te Abtasttaktsignal (z. B. das Abtasttaktsignal SCCLK(i+3)) und das Übertragstaktsignal CRCLK(k) gleichzeitig auf einen Niederspannungspegel abgesenkt werden, der Spannungspegel des Q-Knotens abrupt von dem zweiten Hochsetz-Spannungspegel BL2 auf den ersten Hochpotential-Spannungspegel GVDD1 abgesenkt.
  • Schließlich nimmt gemäß 9 der Spannungspegel des Q-Knotens für eine Periode von einer Abfallflankenzeitvorgabe P9 des Gate-Signals SCOUT(i) zu einem nächsten Zeitpunkt P10 relativ sanft von dem fünften Hochsetz-Spannungspegel BL5 auf den vierten Hochsetz-Spannungspegel BL4 ab, wohingegen für eine Periode von einer Abfallflankenzeitvorgabe P12 des Gate-Signals SCOUT(i+3) bis zu einem nächsten Zeitpunkt P13 der Spannungspegel des Q-Knotens schnell von dem zweiten Hochsetz-Spannungspegel BL2 auf den ersten Hochpotential-Spannungspegel GVDD1 abfällt. Dementsprechend wird eine Differenz zwischen einer Abfallzeit des Gate-Signals SCOUT(i) und einer Abfallzeit des Gate-Signals SCOUT(i+3) größer.
  • Beispielhafte Abfallzeiten des ersten Gate-Signals SCOUT(i) und des j-ten Gate-Signals SCOUT(i+3), die gemessen wurden, während die in 7 gezeigte Stufenschaltung tatsächlich gemäß der Ausführungsform von 8 betrieben wurde, sind wie folgt. SCOUT(i): 0,748 µs
    SCOUT(i+3): 0,816 µs
  • In diesem Beispiel beträgt die Differenz zwischen der Abfallzeit des ersten Gate-Signals SCOUT(i) und der Abfallzeit des j-ten Gate-Signals SCOUT(i+3) 0,068 µs. Die Differenz zwischen der Abfallzeit des ersten Gate-Signals SCOUT(i) und der Abfallzeit des j-ten Gate-Signals SCOUT(i+3) kann als Ausgabedifferenz zwischen dem Gate-Signal SCOUT(i) und dem j-ten Gate-Signal SCOUT(i+3) interpretiert werden.
  • Auf diese Weise kann dann, wenn eine Ausgabedifferenz zwischen dem ersten Gate-Signal (z. B. dem Gate-Signal SCOUT(i)) und dem j-ten Gate-Signal (z. B. dem Gate-Signal SCOUT(i+3) unter den j Gate-Signalen, die von einer Stufenschaltung ausgegeben werden, auftritt, eine Differenz zwischen Größen der Datenspannungen auftreten, mit die jeweils beim Empfangen der Gate-Signale in die Unterpixel geladen werden. Somit verschlechtert sich die Bildanzeigequalität der Anzeigevorrichtung.
  • Nachfolgend wird eine weitere Ausführungsform beschrieben, bei der eine Ausgabedifferenz zwischen einem ersten Gate-Signal (z. B. einem Gate-Signal SCOUT(i)) und einem j-ten Gate-Signal (z. B. einem Gate-Signal SCOUT(i+3)) unter j (z. B. vier) Gate-Signalen, die aus einer Stufenschaltung ausgegeben werden, reduziert wird.
  • 10 zeigt Wellenformen jeweils eines Eingangssignals und eines Ausgangssignals, wenn die Stufenschaltung von 7 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung ein Gate-Signal zur Bildanzeige ausgibt.
  • Wenn ein vorderes Hochspannungspegel-Übertragssignal C(k-2) für eine Periode P1 bis P5 eingegeben wird, werden der erste Transistor T21 und der zweite Transistor T22 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend wurde der Q-Knoten auf den ersten Hochpotential-Spannungspegel GVDD1 geladen. Ferner wird der erste Transistor T51 des QB-Knoten-Stabilisators 510 basierend auf dem vorderen Hochspannungspegel-Übertragssignal C(k-2) eingeschaltet, so dass der QB-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen wird.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i) für eine Periode P5 bis P6 eingegeben wird, zieht der Hochsetz-Kondensator CS1 die Spannung des Q-Knotens auf den ersten Hochsetz-Spannungspegel BL1 per Bootstrap mit, der höher als der erste Hochpotential-Spannungspegel GVDD1 ist. Dementsprechend wird das Gate-Signal SCOUT(i) aus dem zweiten Ausgangsknoten NO2 für die Periode P5 bis P6 ausgegeben.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) zusammen mit einem Hochspannungspegel-Abtasttaktsignal SCCLK(i) für eine Periode P6 bis P7 eingegeben wird, ziehen die Booster-Kondensatoren CS1 und CS2 die Spannung der Q-Knoten auf den zweiten Hochsetz-Spannungspegel BL2 per Bootstrap mit, der höher als der erste Hochsetz-Spannungspegel BL1 ist. Dementsprechend wird das Gate-Signal SCOUT(i+1) aus dem dritten Ausgangsknoten NO3 für die Periode P6 bis P7 ausgegeben.
  • Wenn ein Hochspannungspegel-Abtasttaktsignal SCCLK(i), ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) und ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2) für eine Periode P7 bis P8 eingegeben werden, ziehen die Hochsetz-Kondensatoren CS1, CS2 und CS3 die Spannung des Q-Knotens auf den dritten Hochsetz-Spannungspegel BL3 per Bootstrap mit, der höher ist als der zweite Hochspannungspegel-Abtasttaktsignal BL2. Dementsprechend wird das Gate-Signal SCOUT(i+2) aus dem vierten Ausgangsknoten NO4 für die Periode P7 bis P8 ausgegeben.
  • Für eine Periode P8 bis P9 wird ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) zusammen mit einem Hochspannungspegel-Abtasttaktsignal SCCLK(i), einem Hochspannungspegel-Abtasttaktsignal SCCLK(i+1) und einem Hochspannungspegel-Abtasttaktsignal SCCLK(i+2) eingegeben.
  • In einem Beispiel wird in der Ausführungsfonn von 10 für die Periode P8 bis P9 das Übertragstaktsignal CRCLK(k) nicht eingegeben. Das heißt, für die Periode P8 bis P9 wird der Spannungspegel des Übertragstaktsignals CRCLK(k) auf einem Niederspannungspegel gehalten.
  • In der Ausführungsfonn von 10 wird eine Anstiegsflankenzeitvorgabe P9 des Übertragstaktsignals CRCLK(k) so festgelegt, dass sie gleich einer Abfallflankenzeitvorgabe P9 des Abtasttaktsignals SCCLK(i) ist. Jedoch kann in einer weiteren Ausführungsform der vorliegenden Offenbarung eine Anstiegsflankenzeitvorgabe des Übertragstaktsignals CRCLK(k) so gesetzt sein, dass sie später als eine Abfallflankenzeitvorgabe des Abtasttaktsignals SCCLK(i) ist. Beispielsweise kann in einer weiteren Ausführungsform der vorliegenden Offenbarung die Anstiegsflankenzeitvorgabe des Übertragstaktsignals CRCLK(k) auf einen Zeitpunkt P10 statt auf einen Zeitpunkt P9 gesetzt sein.
  • Ferner kann in der Ausführungsform von 10 kann eine Anstiegsflankenzeitvorgabe P9 des Übertragstaktsignals CRCLK(k) so gesetzt sein, dass sie später ist als eine Anstiegsflankenzeitvorgabe P8 des Abtasttaktsignals SCCLK(i+3). In einer weiteren Ausführungsform der vorliegenden Offenbarung kann die Anstiegsflankenzeitvorgabe des Übertragstaktsignals CRCLK(k) auf den Zeitpunkt P10 statt auf den Zeitpunkt P9 gesetzt sein.
  • Ferner kann in der Ausführungsform von 10 eine Abfallflankenzeitvorgabe P13 des Übertragstaktsignals CRCLK(k) so gesetzt sein, dass sie später ist als eine Abfallflankenzeitvorgabe P12 des Abtasttaktsignals SCCLK(i+3). In einer weiteren Ausführungsform der vorliegenden Offenbarung kann die Anstiegsflankenzeitvorgabe des Übertragstaktsignals CRCLK(k) auf einen Zeitpunkt P14 statt auf einen Zeitpunkt P13 gesetzt sein.
  • Schließlich überlappen gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung eine Hochspannungspegelperiode (P9 bis P13) des Übertragstaktsignals CRCLK(k) und eine Hochspannungspegelperiode (P5 bis P9) des ersten Abtasttaktsignals (z. B. des Abtasttaktsignals SCCLK(i)) nicht. Gemäß der vorliegenden Offenbarung kann ein Fall, in dem die Hochspannungspegelperiode (P9 bis P13) des Übertragstaktsignals CRCLK(k) und die Hochspannungspegelperiode (P5 bis P9) des ersten Abtasttaktsignals (z. B. des Abtasttaktsignals SCCLK(i)) nicht überlappen, sowohl einen Fall, in dem die Anstiegsflankenzeitvorgabe des Übertragstaktsignals CRCLK(k) später als die Abfallflankenzeitvorgabe des Abtasttaktsignals SCCLK(i) ist, als auch einen Fall, in dem der Anstiegsflankenzeitvorgabe P9 des Übertragstaktsignals CRCLK(k) identisch mit der Abfallflankenzeitvorgabe P9 des Abtasttaktsignals SCCLK(i) ist, umfassen.
  • Ferner überlappen gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung eine Teilperiode P9 bis P12 der Hochspannungspegelperiode des Übertragstaktsignals CRCLK(k) und eine Teilperiode P9 bis P12 der Hochspannungspegelperiode des j-ten Abtasttaktsignals (z. B. des Abtasttaktsignals SCCLK(i+3)) miteinander.
  • Dementsprechend ziehen die Hochsetz-Kondensatoren CS1, CS2, CS3 und CS4 für die Periode P8 bis P9 die Spannung des Q-Knotens auf den vierten Hochsetz-Spannungspegel BL4. Dementsprechend wird das Gate-Signal SCOUT(i+3) aus dem fünften Ausgangsknoten NO5 für die Periode P8 bis P9 ausgegeben.
  • Für eine Periode P9 bis P10 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+1),ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2), ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC, CS2, CS3 und CS4 für die Periode P9 bis P10 die Spannung des Q-Knotens per Bootstrap mit auf den vierten Hochsetz-Spannungspegel BL4. Ferner wird für die Periode P9 bis P10 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i) als auch des Gate-Signals SCOUT(i) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P10 bis P11 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+2), ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC, CS3 und CS4 die Spannung des Q-Knotens per Bootstrap mit auf den dritten Hochsetz-Spannungspegel BL3, der niedriger ist als der vierte Hochsetz-Spannungspegel BL4. Ferner wird für die Periode P10 bis P11 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+1) als auch des Gate-Signals SCOUT(i+1) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P11 bis P12 werden ein Hochspannungspegel-Abtasttaktsignal SCCLK(i+3) und ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Daher ziehen die Hochsetz-Kondensatoren CC und CS4 die Spannung des Q-Knotens per Bootstrap mit auf den zweiten Hochsetz-Spannungspegel BL2, der niedriger ist als der dritte Hochsetz-Spannungspegel BL3. Ferner wird für die Periode P11 bis P12 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+2) als auch des Gate-Signals SCOUT(i+2) auf einen Niederspannungspegel abgesenkt.
  • Für eine Periode P12 bis P13 wird nur ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) eingegeben. Dementsprechend wird für die Periode P12 bis 13 die Spannung des Q-Knotens auf ersten Hochsetz-Spannungspegel BL1 abgesenkt. Ferner wird für die Periode P12 bis P13 ein Spannungspegel sowohl des Abtasttaktsignals SCCLK(i+3) als auch des Gate-Signals SCOUT(i+3) auf einen Niederspannungspegel abgesenkt.
  • Obwohl es nicht gezeigt ist, wird dann, wenn ein Hochspannungspegel-Übertragstaktsignal CRCLK(k) für die Periode P9 bis P13 eingegeben wird, das Übertragssignal C(k) aus dem ersten Ausgangsknoten NO1 über den ersten Transistor T81 ausgegeben, der basierend auf einer in den Q-Knoten geladenen Spannung eingeschaltet worden ist.
  • Wenn ein hinteres Hochspannungspegel-Übertragssignal C(k+2) für eine Periode P13 bis P17 eingegeben wird, werden der dritte Transistor T23 und der vierte Transistor T24 des Q-Knoten-Controllers 504 eingeschaltet. Dementsprechend wird der Q-Knoten zu einem Zeitpunkt P17 (in 10 nicht gezeigt) auf den dritten Niederpotential-Spannungspegel GVSS3 entladen. Wenn der Q-Knoten auf den dritten Niederpotential-Spannungspegel GVSS3 entladen worden ist, wird der vierte Transistor T44, der in dem Wechselrichter 508 enthalten ist, ausgeschaltet. Die zweite Hochpotential-Spannung GVDD2 wird in ein Gate des ersten Transistors T41 eingegeben, so dass der erste Transistor T41 eingeschaltet wird. Wenn der erste Transistor T41 eingeschaltet wird, wird der QB-Knoten auf den zweiten Hochpotential-Spannungspegel GVDD2 geladen.
  • 11 zeigt eine Wellenform einer Spannung eines Q-Knotens, eine Spannungswellenform eines Übertragstaktsignals und Spannungswellenformen von Gate-Signalen, wenn die Gate-Signale für die Bildanzeige aus der Stufenschaltung von 7 und gemäß einer Ausführungsform von 10 ausgegeben werden.
  • 11 zeigt eine Spannungswellenform 1100 des Q-Knotens, eine Spannungswellenform 1101 des Gate-Signals SCOUT(i), eine Spannungswellenform 1102 des Gate-Signals SCOUT(i+1), eine Spannungswellenform 1102 des Gate-Signals SCOUT(i+1), eine Spannungswellenform 1103 des Gate-Signals SCOUT(i+2), eine Spannungswellenform 1104 des Gate-Signals SCOUT(i+3) und eine Spannungswellenform 1110 des Übertragstaktsignals CRCLK(k) unter den Wellenformen der in 10 gezeigten Signale.
  • Wie es oben beschrieben ist, überlappen sich in der Ausführungsform von 10 die Hochspannungspegelperiode P9 bis P13 des Übertragstaktsignals CRCLK(k) und die Hochspannungspegelperiode P5 bis P9 des ersten Abtasttaktsignals (z. B. des Abtasttaktsignals SCCLK(i)) nicht. Daher werden für die Periode P8 bis P9, für die das Gate-Signal SCOUT(i), Gate-Signal SCOUT(i+1), Gate-Signal SCOUT(i+2) und Gate-Signal SCOUT(i+3) alle ausgegeben werden, die Spannungswellenform 910 des Übertragstaktsignals CRCLK(k) auf einem Niederspannungspegel gehalten.
  • Dementsprechend steigt der Spannungspegel des Q-Knotens für die Periode P8 bis P9 von dem dritten Hochsetz-Spannungspegel BL3 auf den vierten Hochsetz-Spannungspegel BL4 an.
  • Anschließend wird für die Periode P9 bis P10 der Spannungspegel des Q-Knotens auf dem vierten Hochsetz-Spannungspegel BL4 gehalten. Ferner wird für die Periode P10 bis P11 und die Periode P11 bis P12 der Spannungspegel des Q-Knotens sequentiell auf den dritten Hochsetz-Spannungspegel BL3 bzw. dann auf den zweiten Hochsetz-Spannungspegel BL2 abgesenkt.
  • In einem Beispiel wird für eine Periode P12 bis P13 das j-te Abtasttaktsignal (z. B. das Abtasttaktsignal SCCLK(i+3)) auf einem Niederspannungspegel gehalten, während das Übertragstaktsignal CRCLK(k) auf einem Hochspannungspegel gehalten wird. Dementsprechend wird der Spannungspegel des Q-Knotens sanft von dem zweiten Hochsetz-Spannungspegel BL2 auf den ersten Hochsetz-Spannungspegel BL1 abgesenkt.
  • Schließlich wird gemäß 11 der Spannungspegel des Q-Knotens für eine Zeitdauer von dem Abfallflankenpunkt P9 des Gate-Signals SCOUT(i) bis zu einem nächsten Zeitpunkt P10 auf dem vierten Hochsetz-Spannungspegel BL4 gehalten, wohingegen für eine Zeitdauer von der Abfallflankenzeitvorgabe P12 des Gate-Signals SCOUT(i+3) zu einem nächsten Zeitpunkt P13 der Spannungspegel des Q-Knotens sanft von dem zweiten Hochsetz-Spannungspegel BL2 auf den ersten Hochsetz-Spannungspegel BL1 abgesenkt wird. Dementsprechend wird eine Differenz zwischen der Abfallzeit des Gate-Signals SCOUT(i) und der Abfallzeit des Gate-Signals SCOUT(i+3) im Vergleich zu der Ausführungsform von 8 reduziert.
  • Beispielhafte Abfallzeiten des ersten Gate-Signals (z. B. SCOUT(i)) und des j-ten Gate-Signals (z. B. SCOUT(i+3)), die während des tatsächlichen Betreibens der in 7 gezeigten Stufenschaltung gemäß der Ausführungsform von 10 gemessen werden, sind wie folgt.
    SCOUT(i): 0,751 µs
    SCOUT(i+3): 0,794 µs
  • Gemäß dem Messergebnis nimmt für einen Zeitraum von der Abfallflankenzeitvorgabe P12 des j-ten Gate-Signals (z. B. des Gate-Signals SCOUT(i+3)) bis zu dem nächsten Zeitpunkt P13 der Spannungspegel des Q-Knotens allmählich von dem zweiten Hochsetz-Spannungspegel BL2 auf den ersten Hochsetz-Spannungspegel BL1 ab. Somit wird die Abfallzeit des j-ten Gate-Signals (z. B. SCOUT(i+3)) im Vergleich zu der Ausführungsform von 8 verringert.
  • In diesem Beispiel beträgt die Differenz zwischen der Abfallzeit des ersten Gate-Signals SCOUT(i) und der Abfallzeit des j-ten Gate-Signals SCOUT(i+3) 0,044 µs. Diese Differenz von 0,004 µs ist ein um 35 % reduzierter Wert im Vergleich zu 0,068 µs, was die Differenz zwischen der Abfallzeit des ersten Gate-Signals (z. B. SCOUT(i)) und der Abfallzeit des j-ten Gate-Signals (z. B. SCOUT(i+3)) ist, wenn die in 7 gezeigte Stufenschaltung gemäß der Ausführungsform von 8 arbeitet.
  • Das heißt, wenn die Stufenschaltung von 7 gemäß der in 10 gezeigten Ausführungsform arbeitet ist die Ausgabedifferenz zwischen dem ersten Gate-Signal (z. B. SCOUT(i)) und dem j-ten Gate-Signal (z. B. SCOUT(i+3)) im Vergleich zu der in 8 gezeigten Ausführungsform reduziert. Aufgrund der Verringerung der Ausgabedifferenz zwischen dem ersten Gate-Signal (z. B. SCOUT(i)) und dem j-ten Gate-Signal (z. B. SCOUT(i+3)) kann die Ausgabedifferenz zwischen den Gate-Signalen, die aus der Gate-Ansteuerschaltung ausgegeben wird, reduziert werden. Dementsprechend kann die Bildanzeigequalität der Anzeigevorrichtung verbessert werden.
  • Obwohl die Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die beigefügten Zeichnungen genauer beschrieben wurden, ist die vorliegende Offenbarung nicht notwendigerweise auf diese Ausführungsformen beschränkt. Die vorliegende Offenbarung kann innerhalb des Umfangs auf verschiedene abgewandelte Weise implementiert werden, ohne von der technischen Idee der vorliegenden Offenbarung abzuweichen. Dementsprechend sollen die in der vorliegenden Offenbarung offenbarten Ausführungsformen die technische Idee der vorliegenden Offenbarung nicht einschränken, sondern die vorliegende Offenbarung beschreiben. Der Umfang der technischen Idee der vorliegenden Offenbarung ist nicht durch die Ausführungsformen beschränkt. Daher versteht es sich, dass die oben beschriebenen Ausführungsformen in jeder Hinsicht veranschaulichend und nicht einschränkend sind. Der Schutzumfang der vorliegenden Offenbarung sollte mittels der Ansprüche ausgelegt werden und alle technischen Ideen innerhalb des Umfangs der vorliegenden Offenbarung sollten so ausgelegt werden, dass sie im Umfang der vorliegenden Offenbarung enthalten sind.

Claims (11)

  1. Gate-Ansteuerschaltung (128) für eine Anzeigevorrichtung, wobei die Gate-Ansteuerschaltung mehrere Stufenschaltungen (ST(1), ..., ST(k)) aufweist, wobei jede Stufenschaltung (ST(1), ..., ST(k)) dazu ausgelegt ist, ein Gate-Signal an eine der Gate-Leitungen zu liefern, und einen Q-Knoten und einen QB-Knoten aufweist, wobei jede Stufenschaltung (ST(1), ..., ST(k)) umfasst: einen Q-Knoten-Controller (504), der zu Folgendem ausgelegt ist: als Antwort auf eine Eingabe eines vorderen Übertragssignals arbeiten, um den Q-Knoten auf einen ersten Hochpotential-Spannungspegel zu laden; und als Antwort auf eine Eingabe eines hinteren Übertragssignals arbeiten, um den Q-Knoten auf einen dritten Niederpotential-Spannungspegel zu entladen; einen QB-Knoten-Stabilisator (510), der dazu ausgelegt ist, als Antwort auf eine Eingabe des vorderen Übertragssignals zu arbeiten, um den QB-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen; ein Übertragssignal-Ausgabemodul (512), das dazu ausgelegt ist, basierend auf dem Spannungspegel des Q-Knotens oder dem Spannungspegel des QB-Knotens zu arbeiten, um ein Übertragssignal basierend auf einem Übertragstaktsignal oder der dritten Niederpotential-Spannung auszugeben; und ein Gate-Signal-Ausgabemodul (514), das dazu ausgelegt ist, basierend auf dem Spannungspegel des Q-Knotens oder dem Spannungspegel des QB-Knotens zu arbeiten, um erste bis j-te Gate-Signale basierend auf ersten bis j-ten Abtasttaktsignalen oder einer ersten Niederpotentialspannung auszugeben, wobei j eine positive ganze Zahl ist, und wobei eine Hochspannungspegelperiode des Übertragstaktsignals so festgelegt ist, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt.
  2. Gate-Ansteuerschaltung nach Anspruch 1, wobei jede Stufenschaltung (ST(1), ..., ST(k)) ferner einen M-Knoten und einen QH-Knoten aufweist, wobei jede Stufenschaltung (ST(1), ..., ST(k)) ferner aufweist: einen Leitungswähler (502), der zu Folgendem ausgelegt ist: als Antwort auf eine Eingabe eines Leitungserfassungsvorbereitungssignals, Arbeiten, um den M-Knoten basierend auf dem vorderen Übertragssignal zu laden; und als Antwort auf eine Eingabe eines Ruhesignals, Arbeiten, um den Q-Knoten auf den ersten Hochpotential-Spannungspegel zu laden; oder als Antwort auf eine Eingabe eines Tafel-Ein-Signals, Arbeiten, um den Q-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen; einen Q-Knoten- und QH-Knoten-Stabilisator (506), der dazu ausgelegt ist, sowohl den Q-Knoten als auch den QH-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen, wenn der QB-Knoten auf einen zweiten Hochpotential-Spannungspegel geladen wurde; und einen Wechselrichter (508), der dazu ausgelegt ist, einen Spannungspegel des QB-Knotens basierend auf einem Spannungspegel des Q-Knotens zu ändern, und wobei der QB-Knoten-Stabilisator (510) ferner dazu ausgelegt ist, als Antwort auf eine Eingabe des Ruhesignals und eine geladene Spannung des M-Knotens zu arbeiten, um den QB-Knoten auf den dritten Niederpotential-Spannungspegel zu entladen.
  3. Gate-Ansteuerschaltung nach Anspruch 1 oder 2, wobei das Übertragssignal-Ausgabemodul (512) einen Hochsetz-Kondensator (CC) aufweist, der zwischen den Q-Knoten und einen Ausgangsknoten (NO1) des Übertragssignals geschaltet ist, und wobei das Gate-Signal-Ausgabemodul (514) j Hochsetz-Kondensatoren (CS1, CS2, CS3, CS4) aufweist, die zwischen den Q-Knoten und jeweilige Ausgangsknoten (NOl, NO2, NO3, NO4, NO5) des ersten bis j-ten Gate-Signals geschaltet sind.
  4. Gate-Ansteuerschaltung nach einem der vorangehenden Ansprüche, wobei eine Hochspannungspegelperiode des vorderen Übertragstaktsignals so festgelegt ist, dass sie nicht mit einer Hochspannungspegelperiode des ersten Abtasttaktsignals überlappt
  5. Gate-Ansteuerschaltung nach einem der vorhergehenden Ansprüche, wobei eine Hochspannungspegelperiode des Übertragstaktsignals so festgelegt ist, dass sie nicht mit einer Hochspannungspegelperiode des hinteren Übertragstaktsignals überlappt.
  6. Gate-Ansteuerschaltung nach einem der vorhergehenden Ansprüche in Abhängigkeit von Anspruch 2, wobei der erste Hochpotential-Spannungspegel und der zweite Hochpotential-Spannungspegel auf unterschiedliche Pegel gesetzt sind, und/oder wobei der erste Niederpotential-Spannungspegel und der dritte Hochpotential-Spannungspegel auf unterschiedliche Pegel gesetzt sind.
  7. Gate-Ansteuerschaltung nach einem der vorhergehenden Ansprüche, wobei eine Anstiegsflankenzeitvorgabe des Übertragstaktsignals gleich oder später als eine Abfallflankenzeitvorgabe des ersten Abtasttaktsignals festgelegt ist.
  8. Gate-Ansteuerschaltung nach einem der vorhergehenden Ansprüche, wobei eine Anstiegsflankenzeitvorgabe des Übertragstaktsignals so festgelegt ist, dass sie später ist als eine Anstiegsflankenzeitvorgabe des j-ten Abtasttaktsignals.
  9. Gate-Ansteuerschaltung nach Anspruch 8, wobei eine Abfallflankenzeitvorgabe des Übertragstaktsignals so festgelegt ist, dass sie später ist als eine Abfallflankenzeitvorgabe des j-ten Abtasttaktsignals.
  10. Gate-Ansteuerschaltung nach einem der vorhergehenden Ansprüche, wobei die Hochspannungspegelperiode des Übertragstaktsignals so festgelegt ist, dass sie mit einer Hochspannungspegelperiode des j-ten Abtasttaktsignals überlappt.
  11. Anzeigevorrichtung, die umfasst: eine Anzeigetafel (106), die Unterpixel aufweist, die jeweils an Schnittpunkten zwischen Gate-Leitungen (15) und Datenleitungen (14) angeordnet sind; die Gate-Ansteuerschaltung (128) nach einem der vorhergehenden Ansprüche; eine Datenansteuerschaltung (126), die dazu ausgelegt ist, jeder Datenleitung eine Datenspannung zu liefern; und einen Zeitvorgabe-Controller (124), der dazu ausgelegt ist, einen Betrieb jeweils der Gate-Ansteuerschaltung (128) und der Datenansteuerschaltung (126) zu steuern.
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