DE102021129325A1 - Single-rail-speicherschaltung mit reihenspezifischen spannungszuführleitungen und boost-schaltungen - Google Patents

Single-rail-speicherschaltung mit reihenspezifischen spannungszuführleitungen und boost-schaltungen Download PDF

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Abstract

Offenbart ist eine Single-Rail-Speicherschaltung umfassend ein Array von Speicherzellen, die in Reihen and Spalten angeordnet sind, und eine periphere Schaltung, die mit dem Array verbunden ist, zum Ermöglichen von Lese- und Schreiboperationen in Bezug auf ausgewählte Speicherzellen. Die periphere Schaltung umfasst, ist aber nicht darauf beschränkt, Boost-Schaltungen für die Reihen. Jede Boost-Schaltung ist mit einer Wordline für eine Reihe und mit einer diskreten Spannungszuführleitung für dieselbe Reihe verbunden. Jede Boost-Schaltung für eine Reihe ist dazu konfiguriert, die Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während eines Lesens irgendeiner ausgewählten Speicherzelle innerhalb der Reihe zu erhöhen. Ein Erhöhen der Spannungsniveaus an der Wordline und an der Spannungszuführleitung während der Leseoperation boostet effektiv den Lesestrom und reduziert dadurch die Wahrscheinlichkeit eines Lesefehlers. Auch offenbart ist ein Verfahren zum Betreiben der Speicherschaltung.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Speicherschaltungen und insbesondere Ausführungsformen einer Single-Rail-Speicherschaltung und eines Betriebsverfahrens.
  • Beschreibung des Stands der Technik
  • Speicherschaltungen umfassen typischerweise ein Array von Speicherzellen, die in Reihen und Spalten angeordnet sind, und eine periphere Schaltung, die mit dem Array verbunden ist und die verschiedene Funktionen (z.B. Lese- und Schreibfunktionen) in den Speicherzellen ermöglicht. Historisch waren Speicherschaltungen Single-Rail-Speicherschaltungen. Das heißt, die gleiche positive Zuführspannung (z.B. VDD) würde zum Antreiben der gesamten Speicherschaltung umfassend die Speicherzellen und die periphere Schaltung eingesetzt werden. Da die Zellengröße skaliert wird (z.B. durch Reduzieren der Transistorgröße), um den Flächenverbrauch zu reduzieren, und VDD gesenkt wird, um den Leistungsverbrauch zu reduzieren, sind Speicherzellen in Single-Rail-Speicherschaltungen leider anfälliger für Lesefehler und insbesondere für Abtastfehler und für Lesestabilitätsfehler (hierin auch als Static-Noise-Margin (SNM)-Fehler bezeichnet) geworden.
  • KURZER ABRISS
  • Hierin offenbart sind Ausführungsformen einer Single-Rail-Speicherschaltung, die dazu konfiguriert ist, Lesefehler (z.B. Abtastfehler und/oder SNM-Fehler) zu vermeiden. Die Speicherschaltung kann ein Array von Speicherzellen umfassen, die in Reihen und Spalten angeordnet sind. Die Speicherschaltung kann ferner Wordlines für die Reihen, Spannungszuführleitungen für die Reihen und Boost-Schaltungen für die Reihen umfassen. Jede Wordline für jede Reihe kann mit allen der Speicherzellen in der Reihe verbunden sein. Jede Spannungszuführleitung für jede Reihe kann mit allen der Speicherzellen in der Reihe verbunden sein. Jede Boost-Schaltung für jede Reihe kann in einen Reihen-Decoder eingebunden sein und kann mit der Wordline für die Reihe und mit der Spannungszuführleitung für die Reihe verbunden sein. Jede Boost-Schaltung für jede Reihe kann dazu konfiguriert sein, die Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe während einer Speicherfunktion, die zu irgendeiner ausgewählten Speicherzelle innerhalb derselben Reihe gerichtet ist, gleichlaufend zu erhöhen. Beispielsweise kann jede Boost-Schaltung für jede Reihe dazu konfiguriert sein, ein synchronisiertes und gleichlaufendes Erhöhen der Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe während einer Leseoperation, die zu irgendeiner ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, durchzuführen. Ein gleichlaufendes Erhöhen der Spannungsniveaus an der Wordline und an der Spannungszuführleitung für die Reihe während einer Leseoperation, die zu einer ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, kann effektiv den Lesestrom boosten (d.h. erhöhen), wodurch es die Wahrscheinlichkeit eines Lesefehlers reduziert.
  • Hierin auch offenbart sind Verfahrensausführungsformen, die mit einem Betreiben der oben beschriebenen Speicherschaltung zusammenhängen. Insbesondere kann das Verfahren ein Bereitstellen einer Speicherschaltung umfassen. Die Speicherschaltung kann ein Array von Speicherzellen umfassen, die in Reihen und Spalten angeordnet sind. Die Speicherschaltung kann ferner Wordlines für die Reihen, Spannungszuführleitungen für die Reihen und Boost-Schaltungen für die Reihen umfassen. Jede Wordline für jede Reihe kann mit allen der Speicherzellen in der Reihe verbunden sein. Jede Spannungszuführleitung für jede Reihe kann mit allen der Speicherzellen in der Reihe verbunden sein. Jede Boost-Schaltung für jede Reihe kann in einen Reihen-Decoder eingebunden sein und kann sowohl mit der Wordline für die Reihe als auch mit der Spannungszuführleitung für die Reihe verbunden sein. Das Verfahren kann ferner ein gleichlaufendes Erhöhen, durch eine Boost-Schaltung für eine Reihe, der Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe während einer Speicherfunktion, die zu irgendeiner ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, umfassen. Beispielsweise kann ein synchronisiertes und gleichlaufendes Erhöhen der Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für eine Reihe durch die Boost-Schaltung für die Reihe insbesondere während einer Leseoperation, die zu einer ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, durchgeführt werden. Ein Erhöhen der Spannungsniveaus an der Wordline und an der Spannungszuführleitung für die Reihe während der Leseoperation kann effektiv den Lesestrom boosten (d.h. erhöhen) und dadurch die Wahrscheinlichkeit eines Lesefehlers reduzieren.
  • Figurenliste
  • Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen besser verständlich, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und in denen:
    • 1A ein schematisches Diagramm ist, das eine konventionelle statische Direktzugriffsspeicher (static random access memory; SRAM)-Schaltung veranschaulicht;
    • 1B ein schematisches Diagramm ist, das eine SRAM-Zelle veranschaulicht, die in die SRAM-Schaltung von 1A eingebunden sein kann;
    • 2 ein Graph ist, der einen Leseabtastfehler in einer 6T-SRAM-Zelle veranschaulicht;
    • 3 ein Graph ist, der einen Lesestabilitätsfehler in einer 6T-SRAM-Zelle veranschaulicht;
    • 4A ein schematisches Diagramm ist, das eine offenbarte SRAM-Schaltung veranschaulicht;
    • 4B ein schematisches Diagramm ist, das eine SRAM-Zelle veranschaulicht, die in die SRAM-Schaltung von 4A eingebunden sein kann;
    • 4C ein schematisches Diagramm ist, das eine reihenspezifische Boost-Schaltung veranschaulicht, die in die SRAM-Schaltung von 4A eingebunden sein kann;
    • 5 ein Zeitablaufsdiagramm ist, das Zustände von Signalen innerhalb einer reihenspezifischen Boost-Schaltung während einer Leseoperation, die zu einer ausgewählten SRAM-Zelle gerichtet ist, veranschaulicht;
    • 6A und 6B unterschiedliche Graphen sind, die exemplarische Spannungsniveauänderungen an BLT, BLC, WL und VSL während einer Leseoperation mit Iread-Boosting veranschaulichen; und
    • 7 ein Flussdiagramm ist, das offenbarte Verfahrensausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Wie oben erwähnt, umfassen Speicherschaltungen typischerweise ein Array von Speicherzellen, die in Reihen und Spalten angeordnet sind, und eine periphere Schaltung, die mit dem Array verbunden ist und die verschiedene Speicherfunktionen (z.B. Leseoperationen und Schreiboperationen) in den Speicherzellen ermöglicht. Historisch waren Speicherschaltungen Single-Rail-Speicherschaltungen. Das heißt, die gleiche positive Zuführspannung (z.B. VDD) von der gleichen positiven Zuführspannungsschiene würde zum Antreiben der gesamten Speicherschaltung umfassend die Speicherzellen und die periphere Schaltung eingesetzt werden. Da die Zellengröße skaliert wird (z.B. durch Reduzieren der Transistorgröße), um den Flächenverbrauch zu reduzieren, und VDD gesenkt wird, um den Leistungsverbrauch zu reduzieren, sind Speicherzellen in Single-Rail-Speicherschaltungen leider anfälliger für Lesefehler und insbesondere für Abtastfehler und für Lesestabilitätsfehler (hierin auch als Static-Noise-Margin (SNM)-Fehler bezeichnet) geworden.
  • Beispielsweise ist 1A ein schematisches Diagramm, das eine exemplarische statische Direktzugriffsspeicher (static random access memory; SRAM)-Schaltung 100 veranschaulicht. Diese SRAM-Schaltung 100 umfasst ein Array von Sechs-Transistor (6T)-SRAM-Zellen 101, die in Reihen (siehe Reihen a-n) und Spalten (siehe Spalten A-N) angeordnet sind. Die SRAM-Schaltung 100 umfasst auch einen Controller 195 und eine periphere Schaltung 191-193, die mit dem Array, in Kommunikation mit dem Controller 195, verbunden und dazu konfiguriert ist, verschiedene Speicherfunktionen (z.B. Leseoperationen und Schreiboperationen) in Ansprechung auf Steuersignale von dem Controller 195 zu ermöglichen. 1B ist ein schematisches Diagramm, das eine 6T-SRAM-Zelle 101 detaillierter veranschaulicht. Die 6T-SRAM-Zelle 101 umfasst: einen ersten Inverter, der einen ersten Pull-Up-Transistor 102 und einen ersten Pull-Down-Transistor 103 umfasst, die zwischen einer positiven Zuführspannungsschiene 121 und der Masse seriell verbunden sind; und einen zweiten Inverter, der mit dem ersten Inverter kreuzgekoppelt ist und der einen zweiten Pull-Up-Transistor 112 und einen zweiten Pull-Down-Transistor 113 umfasst, die zwischen der positiven Zuführspannungsschiene 121 und der Masse seriell verbunden sind. Diese 6T-SRAM-Zelle umfasst auch: einen ersten Zugriffstransistor 104 (hierin auch als ein erster Pass-Gate-Transistor bezeichnet), der zwischen einer True-Bitline (BLT) 131 für die Spalte, die die Zelle enthält, und einem Datenspeicherknoten 105 an einer Verzweigung zwischen dem ersten Pull-Up-Transistor 102 und dem ersten Pull-Down-Transistor 103 seriell verbunden ist und der ein Gate aufweist, das mit einer Wordline 140 für die Reihe, die die SRAM-Zelle enthält, verbunden ist; und einen zweiten Zugriffstransistor 114 (hierin auch als ein zweiter Pass-Gate-Transistor bezeichnet), der zwischen einer Complement-Bitline (BLC) 132 für die Spalte, die die Zelle enthält, und einem Complement-Datenspeicherknoten 115 an einer Verzweigung zwischen dem zweiten Pull-Up-Transistor 112 und dem zweiten Pull-Down-Transistor 113 seriell verbunden ist und der ein Gate aufweist, das mit der Wordline 140 für die Reihe verbunden ist.
  • Historisch waren SRAM-Schaltungen Single-Rail-Speicherschaltungen. Jedoch sind mit jedem neuen Technologieknoten sowohl Zellengröße als auch VDD reduziert worden, und, als ein Ergebnis, sind die Zellen anfälliger für Lesefehler umfassend sowohl Leseabtastfehler als auch Lesestabilitätsfehler (d.h. SNM-Fehler). 2 und 3 sind Graphen, die diese zwei unterschiedlichen Fehlermechanismen jeweils veranschaulichen.
  • Insbesondere veranschaulicht 2 einen Leseabtastfehler. Unter Bezugnahme auf 2 in Kombination mit 1A-1B, fliesst, falls eine SRAM-Zelle einen Datenwert von „0“ an dem ersten Datenspeicherknoten 105 und einen Complement-Datenwert von „1“ an dem zweiten Datenspeicherknoten 115 speichert und eine Leseoperation initiiert wird (z.B. durch Aktivieren der WL 140 für die Reihe folgend auf ein Vorladen der BLs 131-132 für die Spalte), ein Lesestrom (Iread) von der vorgeladenen BLT 131 durch den ersten Zugriffstransistor 104 zu dem Datenspeicherknoten 105 hin und, als ein Ergebnis, fällt das Spannungsniveau an der BLT 131, während das Spannungsniveau an der BLC 132 gleich bleibt (d.h. auf VDD). Idealerweise ist der Spannungsabfall an der BLT 131 durch eine Abtastschaltung detektierbar, so dass der gespeicherte Datenwert als „0“ ausgelesen wird. Falls jedoch der Spannungsabfall an der BLT 131 relativ klein ist (z.B. siehe den Unterschied 201), kann er durch die Abtastschaltung nicht detektierbar sein und der gespeicherte Datenwert wird als eine „1“ gelesen. Dieser Lesefehlermechanismus wird hierin als ein Abtastfehler bezeichnet.
  • 3 veranschaulicht einen Lesestabilitätsfehler. Unter Bezugnahme auf 3 in Kombination mit 1A-1B, fliesst, falls eine SRAM-Zelle einen Datenwert von „0“ an dem ersten Datenspeicherknoten 105 und einen Complement-Datenwert von „1“ an dem zweiten Datenspeicherknoten 115 speichert und eine Leseoperation initiiert wird (z.B. durch Aktivieren der WL 140 für die Reihe folgend auf ein Vorladen der BLs 131-132 für die Spalte, Iread von der vorgeladenen BLT 131 durch den ersten Zugriffstransistor 104 zu dem Datenspeicherknoten 105 hin und, als ein Ergebnis, fällt das Spannungsniveau an der BLT 131, während das Spannungsniveau an der BLC 132 gleich bleibt. Idealerweise zieht, wenn Iread zu dem Datenspeicherknoten 105 hin fliesst, der erste Pull-Down-Transistor 103 das Spannungsniveau an jenem Datenspeicherknoten 105 kontinuierlich zur Masse herunter. Falls jedoch der Antriebsstrom des ersten Pull-Down-Transistors 103 nicht ausreichend ist, steigt das Spannungsniveau an dem ersten Datenspeicherknoten 105 an. Falls das Spannungsniveau an dem ersten Datenspeicherknoten 105 über die Schwellenspannung (Vt) des zweiten Pull-Down-Transistors 113 ansteigt, können die gespeicherten Datenwerte an den Knoten 105 und 115 umschalten. Dieser Lesefehlermechanismus wird als ein Lesestabilitätsfehler (oder ein Lese-SNM-Fehler) bezeichnet.
  • Exemplarische SRAM-Schaltungskonfigurationen, die dazu ausgelegt sind, die oben beschriebenen Lesefehlermechanismen zu vermeiden, umfassen Multi-Port-SRAM-Schaltungen, die zusätzliche Transistoren in die SRAM-Zellen (z.B. acht bis zehn Transistoren im Gegensatz zu sechs Transistoren) einbinden, um diskrete Leseports zu schaffen, und/oder Dual-Rail-SRAM-Schaltungen, die unter Verwenden einer relativ hohen positiven Zuführspannung (als die Zellen-Zuführspannung (VCS) bezeichnet) von einer positiven Zuführspannungsschiene die SRAM-Zellen selbst antreiben und die unter Verwenden einer relativ niedrigen positiven Zuführspannung (VDD) von einer unterschiedlichen positiven Spannungsschiene (nicht gezeigt) die periphere Schaltung, umfassend ein Vorladen der BLs und ein Aktivieren der WLs, antreiben. Leider können derartige Lösungen in einer signifikanten Erhöhung des Flächenverbrauchs und/oder einer signifikanten Erhöhung des Leistungsverbrauchs resultieren.
  • In Anbetracht des Vorstehenden werden hierin Ausführungsformen einer robusteren Single-Rail-Speicherschaltung offenbart, die dazu konfiguriert ist, Lesefehler (z.B. Leseabtastfehler und/oder Lesestabilitätsfehler) zu vermeiden, auch wenn die Speicherzellengröße skaliert wird, um den Flächenverbrauch zu reduzieren, und/oder wenn die positive Zuführspannung (VDD) an einer einzelnen positiven Spannungsschiene gesenkt wird, um den Leistungsverbrauch zu reduzieren. Insbesondere kann die Speicherschaltung ein Array von Speicherzellen (z.B. statische Direktzugriffsspeicher (SRAM)-Zellen, wie etwa Sechs-Transistor (6T)-SRAM-Zellen), die in Reihen und Spalten angeordnet sind, und eine periphere Schaltung umfassen, die mit dem Array verbunden ist, um Speicherfunktionen (z.B. Leseoperationen und Schreiboperationen) zu ermöglichen. Eine periphere Schaltung für die Reihen kann einen Reihen-Decoder mit Boost-Schaltungen für jede der Reihen umfassen. Jede Boost-Schaltung für jede Reihe kann mit einer Wordline und mit einer diskreten Spannungszuführleitung für die Reihe verbunden sein und kann dazu konfiguriert sein, gleichlaufend die Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe während einer Speicherfunktion in irgendeiner ausgewählten Zelle innerhalb derselben Reihe zu erhöhen. Beispielsweise kann jede Boost-Schaltung für eine Reihe eine Lesestrom (Iread)-Boost-Schaltung sein, die dazu konfiguriert ist, gleichlaufend die Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während einer Leseoperation, die zu irgendeiner ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, zu erhöhen, um Iread effektiv zu boosten und dadurch die Wahrscheinlichkeit eines Lesefehlers zu reduzieren. Eine derartige Speicherschaltungskonfiguration bietet im Wesentlichen die gleichen Vorteile für Leseoperationen wie eine Dual-Rail Speicherschaltung, ohne die Notwendigkeit, zwei positive Zuführspannungsschienen aufzuweisen, die immer auf zwei unterschiedliche positive Spannungsniveaus (z.B. auf VDD und auf VCS, die größer als VDD ist) zum Antreiben der peripheren Schaltung bzw. der Speicherzellen eingestellt sind. Somit ist es eine Lösung mit geringer Leckage und geringer dynamischer Leistung. Auch hierin offenbart sind Verfahrensausführungsformen, die mit dem Betrieb einer derartigen Speicherschaltung zusammenhängen.
  • Insbesondere sind hierin Ausführungsformen einer Speicherschaltung 400 offenbart, wie in dem schematischen Diagramm von 4A veranschaulicht.
  • Die Speicherschaltung 400 kann ein Array von Speicherzellen 401 umfassen, die in Reihen (siehe Reihen a-n) und Spalten (siehe Spalten A-N) angeordnet sind. Das heißt, die Speicherzellen 401 innerhalb des Arrays können in Leitungen angeordnet sein, wobei erste Leitungen im Wesentlichen parallel und in einer ersten Richtung (z.B. der X-Richtung) ausgerichtet sind, wobei zweite Leitungen im Wesentlichen parallel und in einer zweiten Richtung (z.B. der Y-Richtung) ausgerichtet sind, die senkrecht zu der ersten Richtung ist, und wobei jede Speicherzelle sich in einer ersten Leitung und einer zweiten Leitung (d.h. an dem Schnittpunkt zwischen einer Reihe der Speicherzellen und einer Spalte der Speicherzellen) befindet. Zu Veranschaulichungszwecken umfasst die in 4A gezeigte Speicherschaltung 400 drei Reihen von Speicherzellen, die in der X-Richtung ausgerichtet sind, und drei Spalten von Speicherzellen, die in der Y-Richtung ausgerichtet sind. Es sollte jedoch klar sein, dass 4A nicht beschränkend sein soll. Alternativ könnte das Array irgendeine Anzahl von Reihen von Speicherzellen und irgendeine Anzahl von Spalten von Speicherzellen umfassen. Außerdem könnten die Reihen in der Y-Richtung ausgerichtet sein und könnten die Spalten in der X-Richtung ausgerichtet sein.
  • Die Speicherzellen 401 können irgendein geeigneter Typ Speicherzelle sein, wobei: (a) jede Speicherzelle in dem Array verbunden mit einer und angetrieben durch eine Spannungszufuhr ist; (b) eine Leseoperation, die zu einer Speicherzelle in dem Array gerichtet ist, eine Wordline-Aktivierung erfordert; und (c) ein Erhöhen der Spannungsniveaus von sowohl einer aktivierten Wordline als auch der Spannungszufuhr während der Leseoperation vorteilhaft wäre (z.B. den Lesestrom (Iread) boosten und dadurch Lesefehler minimieren oder verhindern würde). In einigen Ausführungsformen können die Speicherzellen 401 statische Direktzugriffsspeicher (SRAM)-Zellen, wie etwa Sechs-Transistor (6T)-SRAM-Zellen sein (wie nachstehend detaillierter beschrieben und in dem schematischen Diagramm von 4B veranschaulicht).
  • Die Speicherschaltung 400 kann ferner reihenspezifische Wordlines (WLs) (z.B. siehe WL 440a für Reihe a, WL 440b für Reihe b, und so weiter bis WL 440n von Reihe n) umfassen. Jede der WLs 440a-440n für jede der Reihen a-n kann mit allen der Speicherzellen 401 in ihrer entsprechenden Reihe a-n verbunden sein.
  • Die Speicherschaltung 400 kann ferner reihenspezifische Spannungszuführleitungen (VSLs) (z.B. siehe VSL 421a für Reihe a, VSL 421b für Reihe b und so weiter bis VSL 421n von Reihe n) umfassen. Jede der VSLs 421a-421n für jede der Reihen an kann mit allen der Speicherzellen 401 in ihrer entsprechenden Reihe a-n verbunden sein. Es sollte angemerkt werden, dass die reihenspezifischen VSLs voneinander getrennt sind, so dass das Spannungsniveau an irgendeiner VSL in der Speicherschaltung unabhängig von dem Spannungsniveau an irgendeiner anderen VSL in der Speicherschaltung ist. Somit kann jede VSL, die mit allen der Speicherzellen 401 in einer spezifischen Reihe (und keiner der Speicherzellen in irgendeiner anderen Reihe) verbunden ist, gleichlaufend alle Speicherzellen 401 innerhalb jener spezifischen Reihe unter Verwenden der positiven Zuführspannung antreiben. Jedoch kann durch Einsetzen separater VSLs für jede Reihe das Niveau der positiven Zuführspannung an irgendeiner VSL (abhängig von Elementen, die in die periphere Schaltung für die Reihen eingebunden sind) selektiv angepasst werden, so dass es unterschiedlich (z.B. höher oder niedriger) als das Niveau der positiven Zuführspannung an den anderen VSLs ist. Beispielsweise kann abhängig von Elementen, die in die periphere Schaltung für die Reihen eingebunden sind, eine selektive Anpassung des Niveaus der positiven Zuführspannung an einer VSL während einer Speicherfunktion (z.B. einer Leseoperation oder einer Schreiboperation), die zu irgendeiner ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, eingesetzt werden, um die Performance zu verbessern, Fehler zu reduzieren etc. Somit ist die offenbarte Speicherschaltungskonfiguration unterschiedlich von der Speicherschaltungskonfiguration, die in 1A-1B veranschaulicht und oben diskutiert ist, weil, anstelle eines Verwendens einer einzelnen positiven Zuführspannungsschiene 121, um gleichlaufend alle Speicherzellen in dem Array auf dem gleichen positiven Zuführspannungsniveau anzutreiben, reihenspezifische VSLs verwendet werden.
  • Die Speicherschaltung 400 kann ferner irgendwelche zusätzlichen reihenspezifischen oder spaltenspezifischen Leitungen umfassen, die erforderlich sind, um Lese- und/oder Schreibfunktionen zu ermöglichen. Es sollte klar sein, dass die Notwendigkeit von zusätzlichen reihenspezifischen und/oder spaltenspezifischen Leitungen von dem Typ einer in dem Array eingesetzten Speicherzelle abhängt.
  • Beispielsweise können, wie oben erwähnt, die Speicherzellen 401 6T-SRAM-Zellen sein, wie in 4B gezeigt. In diesem Fall kann die Speicherschaltung 400 ferner spaltenspezifische True- und Complement-Bitline-Paare umfassen (BLT/BLC-Paare) (z.B. siehe BLT 431A und BLC 432A für Spalte A, BLT 431B und BLC 432B für Spalte B, und so weiter bis BLT 431N und BLC 432N für Spalte N). Jede Bitline von jedem True- und Complement-Bitline-Paar kann mit allen der Speicherzellen 401 in ihrer entsprechenden Spalte A-N verbunden sein.
  • Jede 6T-SRAM-Zelle kann einen ersten Inverter umfassen, der einen ersten Pull-Up-Transistor 402 (z.B. einen p-Typ-Feldeffekttransistor (PFET)) und einen ersten Pull-Down-Transistor 403 (z.B. einen n-Typ-Feldeffekttransistor (NFET)) umfasst, die zwischen einer reihenspezifischen Spannungszuführleitung (VSL) 421 und einer Masseschiene 422 seriell verbunden sind. Wie oben erörtert, ist die VSL 421 reihenspezifisch, ist verbunden mit den und treibt nur die Speicherzellen in einer spezifischen Reihe an und ist nicht mit allen der Speicherzellen innerhalb des Arrays verbunden.
  • Jede 6T-SRAM-Zelle kann ferner einen zweiten Inverter umfassen, der mit dem ersten Inverter kreuzgekoppelt ist und der einen zweiten Pull-Up-Transistor 412 (z.B. einen PFET) und einen zweiten Pull-Down-Transistor 413 (z.B. einen NFET) umfasst, die zwischen der VSL 421 und der Masseschiene 422 seriell verbunden sind. Die Fachleute werden erkennen, dass, mit den kreuzgekoppelten ersten und zweiten Invertern, die Verzweigung (hierin auch als der ersten Datenspeicherknoten 405 oder True-Node bezeichnet) zwischen dem ersten Pull-Up-Transistor 402 und dem ersten Pull-Down-Transistor 403 mit den Gates des zweiten Pull-Up-Transistors 412 und des zweiten Pull-Down-Transistors 413 verbunden ist (d.h. diese steuert). Außerdem ist die Verzweigung (hierin auch als der zweite Datenspeicherknoten 415 oder Complement-Node bezeichnet) zwischen dem zweiten Pull-Up-Transistor 412 und dem zweiten Pull-Down-Transistor 413 mit den Gates des ersten Pull-Up-Transistors 402 und des ersten Pull-Down-Transistors 403 verbunden (d.h. steuert diese).
  • Jede 6T-SRAM-Zelle 401 kann ferner umfassen: einen ersten Zugriffstransistor 404 (hierin auch als ein erster Pass-Gate-Transistor bezeichnet) (z.B. einen NFET), der zwischen einer spaltenspezifischen True-Bitline (BLT) 431 (d.h. einer BLT für die Spalte, die die SRAM-Zelle enthält) und dem ersten Datenspeicherknoten 405 seriell verbunden ist und der ein Gate aufweist, das mit einer reihenspezifischen WL 440 (d.h. einer WL für die Reihe, die die SRAM-Zelle enthält) verbunden ist; und einen zweiten Zugriffstransistor 414 (hierin auch als ein zweiter Pass-Gate-Transistor bezeichnet), der zwischen einer spaltenspezifischen Complement-Bitline (BLC) 432 (d.h. einer BLC für die Spalte, die die SRAM-Zelle enthält) und dem zweiten Datenspeicherknoten 415 seriell verbunden ist und der auch ein Gate aufweist, das mit der gleichen reihenspezifischen WL 440 verbunden ist.
  • Die Speicherschaltung 400 kann ferner einen Controller 495 und eine periphere Schaltung umfassen, die mit dem Array verbunden ist, die durch eine einzelne positive Spannungsschiene 420 angetrieben wird, die auf ein erstes positives Zuführspannungsniveau (z.B. auf eine relativ niedrige VDD) eingestellt ist, die in Kommunikation mit dem Controller 495 ist, und die dazu konfiguriert ist, verschiedene Speicherfunktionen (z.B. Leseoperationen und Schreibfunktionen) in Ansprechung auf Steuersignale von dem Controller 495 zu ermöglichen. Wie bei konventionellen Speicherschaltungen (z.B. konventionellen SRAM-Schaltungen) kann die periphere Schaltung eine periphere Schaltung 491 für die Reihen umfassen. Die periphere Schaltung 491 für die Reihen kann mit den WLs 440a-440n für die Reihen a-n verbunden sein und kann beispielsweise einen Reihen-Decoder umfassen, der dazu konfiguriert ist, eine WL-Aktivierung zu ermöglichen, um einen Speicherzellenzugriff während Speicherfunktionen (z.B. Leseoperationen oder Schreiboperationen) bereitzustellen. Die periphere Schaltung kann auch eine periphere Schaltung 492 für die Spalten umfassen. Die periphere Schaltung 492 für die Spalten kann mit den BLs für die Spalten A-N verbunden sein und kann einen Spalten-Decoder umfassen, der dazu konfiguriert ist, ein BL-Vorspannen während der Speicherfunktionen zu ermöglichen. Schließlich kann die periphere Schaltung eine zusätzliche periphere Schaltung 493 umfassen, die auch mit den BLs für die Spalten A-N elektrisch verbunden ist und die eine Abtastschaltung umfasst, die dazu konfiguriert ist, zu ermöglichen, dass Änderungen der elektrischen BL-Eigenschaften (z.B. Spannung oder Strom) während Leseoperationen abgefühlt werden, um gespeicherte Datenwerte innerhalb ausgewählter Speicherzellen zu bestimmen.
  • Im Allgemeinen ist eine derartige periphere Schaltung in der Technik bekannt; jedoch umfasst, wie oben erwähnt, die hierin offenbarte Speicherschaltung 400 die neuen reihenspezifischen VSLs 421a-421n zum gleichlaufenden Antreiben der Speicherzellen in jeder Reihe im Gegensatz zu einer einzelnen positiven Zuführspannungsschiene, die gleichlaufend alle der Speicherzellen in dem Speicher-Array antreibt. Somit ist in der hierin offenbarten Speicherschaltung 400 die periphere Schaltung 491 für die Reihen mit sowohl den WLs 440a-440n als auch den VSLs 421a-421n verbunden und umfasst neue Merkmale (z.B. innerhalb der Reihen-Decoder), die in der peripheren Schaltung für die Reihen in konventionellen Speicherschaltungen nicht gefunden werden. Insbesondere kann in den offenbarten Speicherschaltungsausführungsformen der Reihen-Decoder der peripheren Schaltung 491 reihenspezifische Boost-Schaltungen 480a-480n umfassen. Jede Boost-Schaltung 480a-480n für jede Reihe a-n kann mit einer positiven Zuführspannungsschiene 420 und mit sowohl der WL 440a-440n als auch der VSL 421a-421n für dieselbe Reihe verbunden sein. Zusätzlich kann jede Boost-Schaltung 480a-480n für jede Reihe dazu konfiguriert sein, gleichlaufend und temporär die positiven Zuführspannungsniveaus an sowohl der WL für die Reihe (nachdem sie aktiviert worden ist) und der VSL für die Reihe von dem ersten positiven Zuführspannungsniveau (z.B. von VDD) auf ein zweites positives Zuführspannungsniveau (z.B. auf VDD+) zu erhöhen, das größer als das erste positive Spannungsniveau ist. Dieses gleichlaufende und temporäre Erhöhen der Spannungsniveaus an der WL und der VSL für eine Reihe kann synchronisiert sein und während einer Speicherfunktion durchgeführt werden, die zu irgendeiner ausgewählten Speicherzelle innerhalb der Reihe gerichtet ist, um die Performance zu verbessern, Fehler zu reduzieren etc.
  • Beispielsweise kann jede reihenspezifische Boost-Schaltung 480a-480n in dem Reihen-Decoder der peripheren Schaltung 491 für die Reihen eine reihenspezifische Lesestrom (Iread)-Boost-Schaltung sein. Jede reihenspezifische Iread-Boost-Schaltung kann mit der positiven Zuführspannungsschiene 420 verbunden sein, die, wie oben erwähnt, auf ein erstes positives Zuführspannungsniveau (z.B. auf eine relativ niedrige VDD, um einen Leistungsverbrauch zu reduzieren) eingestellt ist. Die Fachleute werden erkennen, dass das tatsächliche Niveau dieses ersten positiven Zuführspannungsniveaus abhängig von dem Technologieknoten variieren kann. Beispielsweise könnte bei dem vollständig verarmten 22nm-Silizium-auf-Isolator (fully-depleted silicon-on-insulator; FD-SOI)-Technologieknoten oder anderen ähnlichen Technologieknoten das erste positive Zuführspannungsniveau auf annähernd 0,45V eingestellt sein. Jede Iread-Boost-Schaltung 480a-480n für jede Reihe a-n kann dazu konfiguriert sein, die WL für ihre jeweilige Reihe, bei der Initiation einer Leseoperation in irgendeiner ausgewählten Speicherzelle innerhalb jener Reihe, zu aktivieren (d.h. das Spannungsniveau an der WL für die Reihe von der Masse auf das erste positive Zuführspannungsniveau zu erhöhen). Jede Iread-Boost-Schaltung 480a-480n für jede Reihe kann auch dazu konfiguriert sein, die Spannungsniveaus an sowohl der WL für die Reihe als auch der VSL für die Reihe während der Leseoperation gleichlaufend und temporär zu erhöhen. Dieses Erhöhen der Spannungsniveaus an WL und VSL während der Leseoperation kann beispielsweise von dem gleichen ersten positiven Zuführspannungsniveau (z.B. von VDD) auf das gleiche zweite positive Zuführspannungsniveau (z.B. VDD+) sein, das größer als das erste positive Zuführspannungsniveau ist. Insbesondere kann jede Iread-Boost-Schaltung 480a-480n so konfiguriert sein, dass die Spannungsniveaus an sowohl der WL als auch der VSL für die Reihe automatisch und in einer synchronisierten Weise erhöht werden, nachdem die WL für die Reihe nach der Initiation der Leseoperation vollständig aktiviert worden ist (d.h. sobald das Spannungsniveau an der WL für die Reihe das erste positive Zuführspannungsniveau erreicht hat). Die Fachleute werden erkennen, dass der (die) Betrag (Beträge), um den (die) die Spannungsniveaus an der WL und der VSL für die Reihe während der Leseoperation erhöht werden, und die resultierenden Spannungsniveaus an der WL und der VSL abhängig von dem fraglichen Technologieknoten individuell angepasst werden, um sicherzustellen, dass die oben beschriebenen Lesefehlerprobleme, die mit konventionellen Single-Rail-Speicherschaltungen zusammenhängen, minimiert werden oder vollständig vermieden werden. Beispielsweise kann bei dem vollständig verarmten 22nm-Silizium-auf-Isolator (FD-SOI)-Technologieknoten oder ähnlichen Technologieknoten jede Iread-Boost-Schaltung 480a-480n so konfiguriert sein, dass die Spannungsniveaus an der WL und der VSL beide gleichlaufend um annähernd 100mV erhöht werden (z.B. von einem ersten positiven Zuführspannungsniveau von annähernd 0,45V auf ein zweites positives Zuführspannungsniveau von annähernd 0,55V). Wie nachstehend detaillierter erörtert, boostet (d.h. erhöht) ein gleichlaufendes Erhöhen der Spannungsniveaus an sowohl der WL als auch der VSL für die Reihe während einer Leseoperation irgendeiner ausgewählten Speicherzelle innerhalb der Reihe effektiv Iread durch die ausgewählte Speicherzelle und reduziert dadurch die Wahrscheinlichkeit eines Lesefehlers und reduziert insbesondere die Wahrscheinlichkeit entweder eines Leseabtastfehlers oder eines Lesestabilitätsfehlers (d.h. eines Lese-SNM-Fehlers). Schließlich kann jede Iread-Boost-Schaltung 480a-480n ferner dazu konfiguriert sein, bei der Fertigstellung der Leseoperation das Spannungsniveau an der WL für die Reihe zurück auf die Masse herunter fallen zu lassen and das Spannungsniveau an der VSL für die Reihe zurück auf das erste positive Zuführspannungsniveau herunter fallen zu lassen.
  • 4C ist ein schematisches Diagramm, das eine exemplarische reihenspezifische Iread-Boost-Schaltung 480 veranschaulicht, die in den Reihen-Decoder der peripheren Schaltung 491 für die Reihen a-n in der Speicherschaltung 400 eingebunden sein kann.
  • Wie veranschaulicht, kann die Iread-Boost-Schaltung 480 ein Paar von Koppelkondensatoren (coupling capacitors; CCs) (z.B. einen ersten CC 489.1 und einen zweiten CC 489.2) umfassen. Die CCs 489.1 und 489.2 können zwischen einem ersten Boost-Knoten 471 an der WL 440 für die Reihe und einem zweiten Boost-Knoten 472 an der VSL 421 für dieselbe Reihe seriell verbunden sein.
  • Die Iread-Boost-Schaltung 480 kann einen WL-Treiber 485 umfassen. Der WL-Treiber 485 kann einen ersten PFET 473 und einen ersten NFET 474 umfassen, die zwischen der positiven Zuführspannungsschiene 420 und einer Masseschiene 422 seriell verbunden sind. Wie oben erwähnt, kann die positive Zuführspannungsschiene 420 auf einen erstes positives Zuführspannungsniveau (z.B. auf eine relativ niedrige VDD) eingestellt sein. Der WL-Treiber 485 kann auch einen WL-Treiber-Ausgangsknoten 475 umfassen, der an der Verzweigung zwischen dem ersten PFET 473 und dem ersten NFET 474 ist und der mit der WL 440 für die Reihe (z.B. angrenzend an den ersten Boost-Knoten 471) verbunden ist.
  • Die Iread-Boost-Schaltung 480 kann einen Koppelkondensator (CC)-Treiber 487 umfassen. Der CC-Treiber 487 kann einen zweiten PFET 476 und einen zweiten NFET 477 umfassen, die zwischen der positiven Zuführspannungsschiene 420 und der Masseschiene 422 seriell verbunden sind. Der CC-Treiber 487 kann einen CC-Treiber-Ausgangsknoten 478 umfassen, der an der Verzweigung zwischen dem zweiten PFET 476 und dem zweiten NFET 477 ist und der mit einem Zwischenknoten 469 zwischen den CCs 489.1 und 489.2 verbunden ist.
  • Die Iread-Boost-Schaltung 480 kann einen Header-Schalter 488 umfassen. Der Header-Schalter 488 kann beispielsweise ein dritter PFET 479 sein, der zwischen der positiven Zuführspannungsschiene 420 und der VSL 421 für die Reihe (z.B. angrenzend an den zweiten Boost-Knoten 472) seriell verbunden ist.
  • Die Iread-Boost-Schaltung 480 kann ferner eine Synchronisationsschaltung 468 umfassen, die einen Eingangsknoten 497 zum Empfangen eines reihenspezifischen Lesesteuersignals aufweist. Es sollte angemerkt werden, dass eine Initiation oder Fertigstellung einer Leseoperation in irgendeiner ausgewählten Speicherzelle innerhalb der Reihe abhängig von dem Zustand (d.h. hoch oder niedrig) dieses reihenspezifischen Lesesteuersignals ausgelöst werden kann. In einigen Ausführungsformen kann das Lesesteuersignal ein invertiertes Lesetaktsignal (RCLKb) sein. Das heißt, das Lesesteuersignal kann eine invertierte Version eines Lesetaktsignals (RCLK) sein, das an dem Eingangsknoten 497 ankommt. In diesem Fall kann ein Schalten von RCLKb von hoch zu niedrig an dem Eingangsknoten 497 die Initiation einer Leseoperation in irgendeiner ausgewählten Speicherzelle innerhalb der Reihe auslösen, mit der die Iread-Boost-Schaltung 480 verbunden ist, wohingegen ein Schalten von RCLKb von niedrig zu hoch an dem Eingangsknoten 497 das Ende dieser Leseoperation signalisieren kann.
  • Die Synchronisationsschaltung 468 kann dazu konfiguriert sein, zu bewirken, dass der WL-Treiber 485 anfänglich das Spannungsniveau an der WL 440 von der Masse auf das erste positive Zuführspannungsniveau erhöht, wenn RCLKb an dem Eingangsknoten 497 niedrig wird und, sobald die WL für die Reihe das erste positive Zuführspannungsniveau erreicht hat, automatisch zu bewirken, dass der CC-Treiber 487 die CCs 489.1 und 489.2 gleichzeitig lädt und dadurch die Spannungsniveaus an sowohl der WL 440 als auch der VSL 421 für die Reihe gleichlaufend and temporär erhöht (z.B. von dem ersten positiven Zuführspannungsniveau auf das zweite positive Zuführspannungsniveau).
  • Die Synchronisationsschaltung 468 kann ferner dazu konfiguriert sein, zu bewirken, dass der WL-Treiber 485 das Spannungsniveau an der WL 440 auf die Masse fallen lässt, und zu bewirken, dass der CC-Treiber 487 das Laden der CCs 489.1 und 489.2 stoppt, so dass das Spannungsniveau an der VSL 421 zurück auf das erste positive Zuführspannungsniveau fällt, wenn RCLKb an dem Eingangsknoten 497 zurück auf hoch schaltet, was das Ende der Leseoperation signalisiert.
  • In einigen Ausführungsformen kann die Synchronisationsschaltung 468 mehrere Logikgatter umfassen, um die Spannungsniveaus an der WL und der VSL anzupassen, wie oben beschrieben. Die Logikgatter können umfassen: ein Paar von Invertern (d.h. einen ersten Inverter 481 und einen zweiten Inverter 483); ein ODER-Gatter 482; ein UND-Gatter 484; und ein NAND-Gatter 486.
  • Der erste Inverter 481 und der zweite Inverter 483 können zwischen dem Eingangsknoten 497 und dem Gate des ersten NFET 474 des WL-Treibers 485 seriell verbunden sein. Der erste Inverter 481 kann RCLKb von dem Eingangsknoten 497 empfangen, kann RCLKb zu RCLK invertieren, und kann RCLK zu dem zweiten Inverter 483 ausgeben. Der zweite Inverter 483 kann RCLK empfangen, kann RCLK zu einem ersten Wordline-Treiber-Steuersignal (WLDCN) invertieren, und kann WLDCN an das Gate des ersten NFET 474 des WL-Treibers 485 anlegen.
  • Das UND-Gatter 484 kann ein Paar von Eingängen umfassend RCLK von dem ersten Inverter 481 und ein Feedback-Signal (FBK), das entlang eines Feedback-Pfads 467 zu dem UND-Gatter 484 von dem WL-Treiber-Ausgangsknoten 475 übertragen wird, empfangen. Das UND-Gatter 484 kann eine konventionelle logische UND-Verknüpfung durchführen und kann ein Synchronisationssteuersignal (SC) ausgeben. Die Fachleute werden erkennen, dass mit einer konventionellen logischen UND-Verknüpfung SC niedrig sein wird (d.h. mit einem Logikwert von „0“), sofern nicht beide der Eingänge zu dem UND-Gatter hoch sind (d.h. Logikwerte von „1“ aufweisen).
  • Das ODER-Gatter 482 kann ein Paar von Eingängen umfassend RCLKb von dem Eingangsknoten 497 und SC von dem AND-Gate 484 empfangen. Das ODER-Gatter 482 kann eine konventionelle logische ODER-Verknüpfung durchführen, kann ein zweites Wordline-Treiber-Steuersignal (WLDCP) ausgeben, und kann WLDCP an das Gate des ersten PFET 473 des WL-Treibers 485 anlegen. Die Fachleute werden erkennen, dass mit einer konventionellen logischen ODER-Verknüpfung WLDCP hoch sein wird (d.h. mit einem Logikwert von „1“), sofern nicht beide der Eingänge zu dem ODER-Gatter niedrig sind (d.h. Logikwerte von „0“ aufweisen).
  • Das NAND-Gatter 486 kann ein Paar von Eingängen umfassend SC von dem UND-Gatter 484 und WLDCP von dem ODER-Gatter 482 empfangen. Das NAND-Gatter 486 kann eine konventionelle logische NUND-Verknüpfung durchführen, kann ein CC-Treiber-Steuersignal (CCDC) ausgeben, und kann CCDC an die Gates des zweiten PFET 476 und des zweiten NFET 477 des CC-Treibers 487 anlegen.
  • RCLK von dem ersten Inverter 481 der Synchronisationsschaltung 468 kann auch an das Gate des dritten PFET des Header-Schalters 488 angelegt werden. Optional kann die Synchronisationsschaltung 468 ein Verzögerungselement 463 (z.B. einen Resistor) in einer Leitung zwischen dem Ausgang des ersten Inverters 481 und dem Gate des dritten PFET 479 des Header-Schalters 488 stromabwärts des Eingangs zu dem UND-Gatter 484 umfassen.
  • Bezugnehmend auf 4C in Kombination mit dem Zeitablaufsdiagramm von 5, kann eine Leseoperation, die zu einer ausgewählten 6T-SRAM-Zelle innerhalb einer spezifischen Reihe und einer spezifischen Spalte des Arrays gerichtet ist, wie folgt verlaufen.
  • Vor der Leseoperation (siehe Zeit T1 von 5) ist RCLKb an dem Eingangsknoten 497 der Iread-Boost-Schaltung 480 für die spezifische Reihe hoch. RCLK ist niedrig und der dritte PFET des Header-Schalters 488 wird eingeschaltet, wodurch er das Spannungsniveau an der VSL 421 für die spezifische Reihe auf dem ersten positiven Zuführspannungsniveau (z.B. auf VDD) aufrechterhält. Außerdem sind WLDCN und WLDCP beide hoch, so dass nur der erste NFET 474 des WL-Treibers 485 eingeschaltet wird, so dass der WL-Treiber-Ausgangsknoten 475 heruntergezogen wird, und die WL 440 für die Reihe auf der Masse ist. Somit sind die Eingänge zu dem UND-Gatter 484 (d.h. RCLK und FBK) niedrig und niedrig und der Ausgang von dem UND-Gatter 484 (d.h. SC) ist niedrig. Die Eingänge zu dem ODER-Gatter 482 (d.h. SC und RCLKb) sind niedrig und hoch und der Ausgang von dem ODER-Gatter 482 (d.h. WLDCP) ist hoch, was den ersten PFET 473 des WL-Treibers 485 AUS-geschaltet hält. Die Eingänge zu dem NAND-Gatter 486 (d.h. SC und WLDCP) sind niedrig und hoch und der Ausgang des NAND-Gatters 486 (d.h. CCDC) ist hoch. Somit wird der zweite PFET 476 des CC-Treibers 487 AUS-geschaltet, der zweite NFET 477 des CC-Treibers 487 wird EIN-geschaltet, und das Spannungsniveau an dem CC-Treiber-Ausgangsknoten 478 wird heruntergezogen. Als ein Ergebnis sind zu der Zeit T1 die CCs 489.1 und 489.2 ungeladen und sind die Spannungsniveaus an der WL 440 und der VSL 421 für die Reihe stabil auf der Masse bzw. auf dem ersten positiven Zuführspannungsniveau.
  • Vor der Initiation der Leseoperation kann der Spalten-Decoder in der peripheren Schaltung 492 für die Spalten, in Ansprechung auf irgendein Steuersignal (z.B. von dem Controller 495), bewirken, dass die Bitlines (BLT und BLC) für die spezifischen Spalten auf das erste positive Zuführspannungsniveau vorgeladen werden. Es sollte angemerkt werden, dass ein BL-Vorladen für Leseoperationen in der Technik bekannt ist und somit die Details aus dieser Spezifikation weggelassen worden sind, um es dem Leser zu erlauben, sich auf die hervorstechenden Aspekte der offenbarten Ausführungsformen zu fokussieren.
  • Folgend auf das Vorladen der BLs für die spezifische Spalte schaltet RCLKb von hoch zu niedrig, wodurch es die Initiation der Leseoperation (siehe Zeit T2 von 5) auslöst. Auch wenn RCLKb zu niedrig schaltet, bleibt der Ausgang des UND-Gatters 484 (d.h. SC) niedrig und somit schaltet der Ausgang des ODER-Gatters 482 (d.h. WLDCP) zu niedrig, wodurch es den ersten PFET 473 des WL-Treibers 485 einschaltet. Zusätzlich geht, wenn RCLKb zu niedrig schaltet, der Ausgang des ersten Inverters 481 (d.h. RCLK) hoch. Wenn RCLK hoch geht, schaltet sich der dritte PFET 479 des Header-Schalters 488 AUS und der Ausgang des zweiten Inverters 483 (d.h. WLDCN) wird niedrig (siehe Zeit T3 von 5). Wenn WLDCN niedrig wird, schaltet sich der erste NFET 474 des WL-Treibers AUS. Somit wird der erste PFET 473 EIN-geschaltet, der erste NFET 474 wird AUS-geschaltet, und das Spannungsniveau an dem WL-Treiber-Ausgangsknoten 475 wird heraufgezogen und somit auch die Spannungsniveaus an der WL 440 und dem Feedback-Pfad 467 (siehe Zeit T4 von 5). An diesem Punkt ist die WL aktiviert worden (d.h. das Spannungsniveau an der WL ist von der Masse auf das erste positive Zuführspannungsniveau erhöht worden, um ein EIN-Schalten des Zugriffstransistors zu ermöglichen).
  • Wenn das Spannungsniveau an dem WL-Treiber-Ausgangsknoten 475 heraufgezogen worden ist, sind die Eingänge zu dem UND-Gatter 484 (d.h. RCLK und FBK) hoch und hoch. Somit schaltet der Ausgang des UND-Gatters 484 (d.h. SC) von niedrig zu hoch (siehe Zeit T5 von 5). Wenn SC von niedrig zu hoch schaltet, schaltet der Ausgang des ODER-Gatters 482 (d.h. WLDCP) von niedrig zu hoch, wodurch es den ersten PFET 473 des WL-Treibers 485 AUS-schaltet (nachdem der WL-Treiber-Ausgangsknoten 475 heraufgezogen worden ist). Es sollte angemerkt werden, dass der erste NFET 474 des WL-Treibers 485 AUS bleibt und somit das Spannungsniveau an dem WL-Treiber-Ausgangsknoten 475 hoch bleibt (siehe Zeit T6 von 5). Wenn WLDCP von niedrig zu hoch schaltet, sind die Eingänge zu dem NAND-Gatter 486 (d.h. SC und WLDCP) beide hoch und, als ein Ergebnis, schaltet der Ausgang des NAND-Gatters 486 (d.h. CCDC) zu niedrig (siehe Zeit T7 von 5). Wenn das CCDC niedrig ist, schaltet sich der zweite PFET 476 des CC-Treibers 487 EIN und schaltet sich der zweite NFET 477 AUS, so dass der CC-Treiber-Ausgangsknoten 478 heraufgezogen wird, wodurch er die CCs 489.1 und 489.2 lädt, so dass ein BOOST hoch geht (siehe Zeit T8 von 5). Das Laden der CCs 489.1-489.2 resultiert wiederum in gleichlaufendem und insbesondere gleichzeitigem Boosten der Spannungsniveaus an der WL 440 und der VSL 421 für die spezifische Reihe. Es sollte angemerkt werden, dass die CCs 489.1-489.2 die gleiche Größe haben können, so dass die Spannungsniveaus an der WL und der VSL beide von dem gleichen ersten positiven Zuführspannungsniveau (z.B. VDD) auf das gleiche zweite positive Zuführspannungsniveau (z.B. auf VDD+) (siehe Zeit T9 von 5) geboostet werden.
  • Betrachtet wird eine Leseoperation, wo eine ausgewählte 6T-SRAM-Zelle in einer spezifischen Reihe und einer spezifischen Spalte einen gespeicherten Datenwert von „0“ an dem ersten Datenspeicherknoten 405 und einen gespeicherten Complement-Datenwert von „1“ an dem zweiten Datenspeicherknoten 415 aufweist. Wie oben erörtert, werden vor einer Initiation der Leseoperation die BLT 431 und die BLC 432 auf das erste positive Zuführspannungsniveau vorgeladen. Zu der Zeit T1 sind der erste und der zweite Zugriffstransistor 404, 414 AUS-geschaltet. Der zweite Datenspeicherknoten 415 ist auf dem ersten positiven Zuführspannungsniveau (gibt den gespeicherten Complement-Datenwert von „1“ an) und somit ist der erste Pull-Up-Transistor 402 AUS, der erste Pull-Down-Transistor 403 ist AN, und das Spannungsniveau an dem ersten Datenspeicherknoten 405 wird auf der Masse (gibt den gespeicherten Datenwert von „0“ an) aufrechterhalten. Außerdem ist, da der erste Datenspeicherknoten 405 auf der Masse ist, der zweite Pull-Up-Transistor 412 AN, der zweite Pull-Down-Transistor 413 ist AUS, und das Spannungsniveau an dem zweiten Datenspeicherknoten 415 wird auf dem ersten positiven Zuführspannungsniveau aufrechterhalten. Jedoch ist zu der Zeit T9 die WL 440 für eine Reihe, die diese ausgewählte 6T-SRAM-Zelle enthält, aktiviert worden (d.h. das Spannungsniveau an der WL für die Reihe ist von der Masse auf das erste positive Zuführspannungsniveau erhöht worden). Somit haben sich der erste und der zweite Zugriffstransistor 404 und 414 EIN-geschaltet und, aufgrund dessen, dass der erste Datenspeicherknoten 405 auf der Masse ist und die BLT 431 vorgeladen ist, fliesst ein Lesestrom (Iread) von der BLT 431 durch den ersten Zugriffstransistor 404 zu dem ersten Datenspeicherknoten 405 hin, wodurch er bewirkt, dass das Spannungsniveau an der BLT 431 fällt.
  • Zusätzlich sind zu der Zeit T9 die Spannungsniveaus an der WL 440 und der VSL 421 auch geboosted worden (z.B. von dem ersten positiven Zuführspannungsniveau auf das zweite positive Zuführspannungsniveau (z.B. VDD+)). Als ein Ergebnis sind die Antriebsstärken des ersten und des zweiten Zugriffstransistors 404 und 414 aufgrund des Anlegens der höheren Spannung an ihre jeweiligen Gates durch die WL 440 erhöht worden. Zusätzlich ist das Spannungsniveau an dem zweiten Datenspeicherknoten 415 durch den zweiten Pull-Up-Transistor 412 (der AN ist) auf das zweite positive Zuführspannungsniveau heraufgezogen worden und somit ist die Antriebsstärke des ersten Pull-Down-Transistors 403 aufgrund des Anlegens der höheren Spannung an sein Gate durch den zweiten Datenspeicherknoten 415 erhöht worden. Das Spannungsniveau an der BLC 432 (VBLC) bleibt typischerweise auf dem ersten positiven Zuführspannungsniveau. Es sollte jedoch angemerkt werden, dass abhängig von dem Niveau der Boost-Spannung, die an das Gate des zweiten Zugriffstransistors 414 angelegt wird, VBLC möglicherweise heraufgezogen werden könnte. Durch Erhöhen der Antriebsstärken von sowohl dem ersten Zugriffstransistor 404 als auch dem ersten Pull-Down-Transistor 403 während der Leseoperation wird der Betrag eines Lesestroms (Iread), der von der vorgeladenen BLT 431 in die Richtung des ersten Datenspeicherknotens 405 fliesst (der auf der Masse ist, was eine Speicherung eines „0“-Datenwerts angibt), erhöht (d.h. geboosted), so dass das Spannungsniveau an der BLT (d.h. VBLT) um einen größeren Betrag fällt, als es dies sonst tun würde.
  • Beispielsweise kann in einigen Ausführungsformen Iread von weniger als 0,5 µA (z.B. von annähernd 0,38 µA oder weniger), was nur in einem minimalen Abfall von VBLT resultiert, bis größer als 1,5 µA (z.B. bis annähernd 2,1 µA oder mehr) geboostet werden, was in einem signifikaten Abfall von VBLT resultiert.
  • Insbesondere werden, wie in den Graphen von 6A und 6B veranschaulicht, während der Leseoperation, nachdem die BLT 431 und die BLC 432 auf das erste positive Zuführspannungsniveau (z.B. VDD) vorgeladen worden sind und nachdem die WL aktiviert worden ist (d.h. das Spannungsniveau von der Masse auf das erste positive Zuführspannungsniveau erhöht worden ist (siehe Zeit 602)), die Spannungsniveaus an der WL 440 und der VSL 421 für die Reihe im Wesentlichen gleichzeitig auf das zweite positive Zuführspannungsniveau (z.B. VDD+) geboosted, und weil der erste Datenspeicherknoten 405 niedrig ist, beginnt das Spannungsniveau an der BLT 431 (VBLT) zu fallen (siehe Zeit 603). Als ein Ergebnis der geboosteten Spannung an der WL und der VSL wird der Unterschied 601 zwischen dem reduzierten Spannungsniveau an der BLT 431 (VBLT) und dem Spannungsniveau an der BLC 432 (VBLC) (das, wie oben erwähnt, typischerweise auf dem ersten positiven Zuführspannungsniveau, z.B. VDD, bleibt) signifikant über diesem Unterschied, wenn Iread nicht geboostet worden wäre (z.B. wie in 2 veranschaulicht, vorstehend erörtert), erhöht. In einigen Ausführungsformen kann dieser Unterschied 601 von weniger als 50 mV (z.B. von annähernd 36 mV oder weniger) ohne den Iread-Boost bis zu mehr als 100 mV (z.B. bis zu annähernd 149 mV oder mehr) mit dem Iread-Boost erhöht werden. Dieses Erhöhen des Unterschieds 601 stellt sicher, dass er durch die Abtastschaltung detektierbar ist und dass der Wert der gespeicherten Daten an dem ersten Datenspeicherknoten 405 genau bestimmt werden kann. Somit kann ein Leseabtastfehler (z.B. ein Fehler, wo der Abfall des Spannungsniveaus an der BLT nicht ausreichend detektierbar ist, so dass der Wert der gespeicherten Daten an dem ersten Datenspeicherknoten 405 fälschlicherweise als eine „1“ gelesen wird) vermieden werden. Außerdem bleibt durch Heraufziehen des Spannungsniveaus an dem zweiten Datenspeicherknoten 415 auf das zweite positive Zuführspannungsniveau während dieser Leseoperation und durch Erhöhen der Antriebsstärke des ersten Pull-Down-Transistors 403 der erste Pull-Up-Transistor 402 AUS und zieht der erste Pull-Down-Transistor 403 das Spannungsniveau an dem ersten Datenspeicherknoten 405 kontinuierlich zu der Masse herunter. Somit kann auch ein Lesestabilitätsfehler (auch als ein SNM-Fehler bezeichnet) (z.B. ein Fehler, wo die Leseoperation in einem Umschalten des gespeicherten Datenwerts resultiert) vermieden werden.
  • Zu irgendeiner Zeit T10, wenn RCLKb von niedrig zurück zu hoch schaltet, um das Ende der Leseoperation zu signalisieren, schaltet der Ausgang des ersten Inverters 481 (d.h. RCLK) zu niedrig. Sobald RCLK zu niedrig schaltet, schaltet sich der dritte PFET 479 des Header-Schalters 488 EIN und zieht das Spannungsniveau an der VSL 421 von dem zweiten positiven Zuführspannungsniveau (z.B. VDD+) zurück auf das erste positive Zuführspannungsniveau (z.B. VDD) herunter (siehe Zeit T11). Wie oben erwähnt, kann optional die Leitung zwischen dem Ausgang des ersten Inverters 481 und dem Gate des dritten PFET 479 ein Verzögerungselement 463 stromabwärts von dem Eingang zu dem UND-Gatter 484 umfassen. Dieses Verzögerungselement 463 kann insbesondere dazu konfiguriert sein, ein Schalten des dritten PFET 479 zu dem EIN-Zustand zu verzögern und dadurch ein Herunterziehen des Spannungsniveaus an der VSL 421 zu verzögern. Die Verzögerung des Verzögerungselements 463 kann beispielsweise so eingestellt sein, dass der Abfall des Spannungsniveaus an der VSL 421 von dem zweiten positiven Zuführspannungsniveau auf das erste positive Zuführspannungsniveau mit einem Abfall des Spannungsniveaus an der WL 440 von dem zweiten positiven Zuführspannungsniveau (z.B. VDD) auf die Masse zu der Zeit T12 zusammenfällt, was nachstehend erörtert wird (siehe optionale Verzögerung, die durch Bezugszeichen 563 in 5 angegeben ist).
  • Es sollte angemerkt werden, dass der Graph von 6A eine exemplarische Leseoperation veranschaulicht, wo die Synchronisationsschaltung 468 das optionale Verzögerungselement 463 nicht einbindet und somit am Ende der Leseoperation das Spannungsniveau an der VSL 421 zu der Zeit 665 zu fallen beginnt und kurz danach zu der Zeit 666 das Spannungsniveau an der WL 440 zu fallen beginnt. Der Graph von 6B veranschaulicht eine exemplarische Leseoperation, wo die Synchronisationsschaltung 468 ein Verzögerungselement 463 einbindet und somit am Ende der Leseoperation die Spannungsniveaus an der VSL 421 und an der WL 440 zu annähernd derselben Zeit (siehe Zeit 663) zu fallen beginnen (z.B. siehe auch den verschobenen Spannungsabfall der VSL, der durch die gepunktete Linie 563 in 5 repräsentiert ist).
  • In jedem Fall schaltet zusätzlich, zu der Zeit T11, der Ausgang des zweiten Inverters 483 (d.h. WLDCN) von niedrig zu hoch und schaltet der Ausgang des UND-Gatters 484 (d.h. SC) von hoch zu niedrig. Wenn zu der Zeit T12 SC niedrig ist und WLDCP hoch ist, schaltet der Ausgang des NAND-Gatters 486 (d.h. CCDC) zurück zu hoch. Zusätzlich schaltet sich zu der Zeit T12, wenn WLDCN hoch ist und SC niedrig ist, der erste NFET 474 des WL-Treibers 485 zurück EIN und bleibt der Ausgang des ODER-Gatters 482 (d.h. WLDCP) hoch, so dass der erste PFET 473 AUS bleibt. Als ein Ergebnis zieht der erste NFET 474 das Spannungsniveau an dem WL-Treiber-Ausgangsknoten 475 von dem zweiten positiven Zuführspannungsniveau (z.B. VDD+) zu der Masse herunter und zieht dadurch das Spannungsniveau an der WL 440 von dem zweiten positiven Zuführspannungsniveau (z.B. VDD+) zu der Masse herunter. Zu der Zeit T13 ist CCDC hoch, so dass sich der zweite PFET 476 des CC-Treibers 487 AUS-schaltet und sich der zweite NFET 477 des CC-Treibers 487 EIN-schaltet. Somit wird der CC-Treiber-Ausgangsknoten 478 zurück zu der Masse heruntergezogen. Zu der Zeit T14 werden die CCs 489.1 und 489.2 nicht länger geladen oder boosten die Spannungsniveaus an der WL 440 und der VSL 421. Es sollte angemerkt werden, dass, wenn der WL-Treiber-Ausgangsknoten 475 niedrig ist, der FBK-Eingang zu dem UND-Gatter 484 auch niedrig ist; jedoch bleibt, da zu dieser Zeit RCLK niedrig ist, SC niedrig.
  • In den oben beschriebenen Ausführungsformen werden die CCs 489.1-489.2 als im Wesentlichen identisch beschrieben, so dass, wenn sie durch denselben CC-Treiber-Ausgangsknoten 478 gleichzeitig geladen werden, die Spannungsniveaus an der WL 440 und der VSL 421 gleichzeitig durch im Wesentlichen den gleichen Betrag (z.B. annähernd 100 mV) von dem gleichen ersten positiven Zuführspannungsniveau (z.B. VDD von annähernd 0,45 V) auf das gleiche zweite positive Zuführspannungsniveau (z.B. VDD+ von annähernd 0,55 V) geboostet werden. Es sollte jedoch klar sein, dass die Beschreibung nicht beschränkend sein soll. Alternativ könnten die CCs 489.1-489.2 unterschiedlich sein und könnten insbesondere unterschiedliche Größen aufweisen. Somit werden, wenn die CCs 489.1-489.2 von demselben CC-Treiber-Ausgangsknoten 478 gleichzeitig geladen werden, die Spannungsniveaus an der WL 440 und der VSL 421 gleichzeitig erhöht, aber um unterschiedliche Beträge. Als ein Ergebnis wären die Spannungsniveaus an der WL 440 und der VSL 420 beide größer als das erste positive Zuführspannungsniveau, aber unterschiedlich (z.B. auf VDD+ und VDD++).
  • Schließlich sollte angemerkt werden, dass, weil in diesem Fall jede Iread-Boost-Schaltung 480a-480n innerhalb des Reihen-Decoders der peripheren Schaltung 491 für die Reihen einen WL-Treiber 485 einbindet, der die WL für eine spezifische Reihe nach Initiation einer Leseoperation (z.B. in Ansprechung auf ein Schalten von RCLKb von hoch zu niedrig) aktiviert, und ferner einen CC-Treiber 487 einbindet, der mit dem WL-Treiber 485 synchronisiert ist, so dass die Spannungsniveaus an der WL und der VSL, die mit der Iread-Boost-Schaltung verbunden sind, in einer synchronisierten Weise während der Leseoperation gleichlaufend geboosted und temporär geboosted werden können, der Reihen-Decoder auch eine diskrete Schaltung (z.B. diskrete WL-Treiber, nicht gezeigt) zum Ermöglichen von Schreiboperationen umfassen kann. Es sollte angemerkt werden, dass, da eine periphere Schaltung zum Ermöglichen von Schreiboperationen im Allgemeinen in der Technik bekannt ist, die Details einer derartigen Schaltung aus dieser Spezifikation weggelassen worden sind, um es dem Leser zu erlauben, sich auf die hervorstechenden Aspekte der offenbarten Ausführungsformen zu fokussieren.
  • Bezug nehmend auf das Flussdiagramm von 7, sind hierin auch Verfahrensausführungsformen offenbart, die mit den oben beschriebenen Speicherschaltungsausführungsformen zusammenhängen.
  • Insbesondere können die Verfahrensausführungsformen ein Bereitstellen einer Speicherschaltung, wie etwa der Speicherschaltung 400, umfassen, die vorstehend detailliert beschrieben und in 4A-4C veranschaulicht ist. Im Allgemeinen kann diese Speicherschaltung 400 ein Array von Speicherzellen 401 umfassen, die in Reihen a-n und Spalten A-N angeordnet sind, wie in 4A gezeigt. Die Speicherzellen 401 können beispielsweise statische Direktzugriffsspeicher (SRAM)-Zellen, wie etwa Sechs-Transistor (6T)-SRAM-Zellen, sein, wie in 4B gezeigt. Die Speicherschaltung 400 kann auch Wordlines (WLs) 440a-440n, Spannungszuführleitungen (VSLs) 421a-421n und Boost-Schaltungen 480a-480n für die Reihen a-n umfassen. Insbesondere kann jede WL 440a-440n für jede Reihe a-n mit allen der Speicherzellen 401 in jener Reihe verbunden sein. Jede VSL 421a-421n für jede Reihe a-n kann mit allen der Speicherzellen 401 in jener Reihe verbunden sein und kann eine positive Zuführspannung dafür bereitstellen. Die Speicherschaltung 400 kann ferner einen Controller 495 und eine periphere Schaltung umfassen, die mit dem Array verbunden ist, die durch eine positive Spannungsschiene 420 angetrieben wird (die auf ein erstes positives Zuführspannungsniveau, wie etwa auf eine relativ niedrige VDD, eingestellt ist), die in Kommunikation mit dem Controller 495 ist, und die dazu konfiguriert ist, verschiedene Speicherfunktionen (z.B. Leseoperationen und Schreiboperation) in Ansprechung auf Steuersignale von dem Controller 495 zu ermöglichen. Wie oben im Detail erörtert, kann die periphere Schaltung eine periphere Schaltung 491 für die Reihen (umfassend einen Reihen-Decoder mit den Boost-Schaltungen 480a-480n für die Reihen a-n), eine periphere Schaltung 492 für die Spalten (umfassend einen Spalten-Decoder) und eine zusätzliche periphere Schaltung 493 (umfassend eine Abtastschaltung) umfassen.
  • Die Verfahrensausführungsformen können ferner ein Verwenden der peripheren Schaltungen 491-493 umfassen, um das Durchführen von Speicherfunktionen zu ermöglichen (siehe Prozessschritte 704-706). Die Speicherfunktionen können Schreiboperationen, um Datenwerte an den Datenspeicherknoten von ausgewählten Speicherzellen 401 zu speichern, und Leseoperationen umfassen, um gespeicherte Datenwerte aus den Datenspeicherknoten von ausgewählten Speicherzellen 401 zu lesen. Die Verfahrensausführungsformen können ferner, während einer Speicherfunktion, die an eine ausgewählten Speicherzelle in einer spezifischen Reihe und einer spezifischen Spalte gerichtet ist, ein Aktivieren einer WL für die spezifische Reihe, die die ausgewählte Speicherzelle enthält, umfassen (d.h. ein Erhöhen des Spannungsniveaus an der WL für die spezifische Reihe von der Masse auf ein erstes positives Spannungsniveau (z.B. auf VDD)). Die Aktivierung der WL für die Reihe kann durch die Boost-Schaltung für die spezifische Reihe durchgeführt werden. Die Verfahrensausführungsformen können ferner, während der Speicherfunktion nach einer Aktivierung der WL für die spezifische Reihe, ein gleichlaufendes und temporäres Erhöhen der Spannungsniveaus an sowohl der WL als auch der VSL für die spezifische Reihe umfassen. Ein Boosten der Spannungsniveaus an der WL und der VSL für die spezifische Reihe kann durch die Boost-Schaltung für die spezifische Reihe durchgeführt werden. Ein Boosten der WL und der VSL für die spezifische Reihe kann beispielsweise ein gleichlaufendes und temporäres Erhöhen der Spannungsniveaus an der WL und der VSL für die Reihe von dem ersten positiven Zuführspannungsniveau auf ein zweites positives Zuführspannungsniveau (z.B. auf VDD+) umfassen, das größer als das erste positive Spannungsniveau ist, und dies in einer synchronisierten Weise, um die Performance zu verbessern, Fehler zu reduzieren etc.
  • In einigen Fällen können die reihenspezifischen Boost-Schaltungen 480a-480n insbesondere reihenspezifische Lesestrom (Iread)-Boost-Schaltungen sein, die in den Reihen-Decoder der peripheren Schaltung für die Reihen eingebunden sind und die insbesondere dazu konfiguriert sind, das Durchführen von Leseoperationen zu ermöglichen.
  • Beispielsweise kann, bevor eine Leseoperation einer ausgewählten 6T-SRAM-Zelle in einer spezifischen Reihe und einer spezifischen Spalte des Speicher-Arrays initiiert wird, ein BL-Vorladen durchgeführt werden (siehe Prozessschritt 710). Insbesondere können die Bitlines (BLT und BLC) für die spezifische Spalte auf das erste positive Zuführspannungsniveau vorgeladen werden. Ein BL-Vorladen für die spezifische Spalte kann durch den Spalten-Decoder und in Ansprechung auf irgendein Steuersignal (z.B. von dem Controller) durchgeführt werden.
  • Die Leseoperation kann dann initiiert werden (siehe Prozessschritt 712). Eine Initiation der Leseoperation kann durch die Iread-Boost-Schaltung für die spezifische Reihe in Ansprechung auf ein Umschalten des Zustands (z.B. von hoch zu niedrig) eines reihenspezifischen Lesesteuersignals durchgeführt werden, das an dem Eingangsknoten der Iread-Boost-Schaltung empfangen wurde.
  • Nachdem die Leseoperation initiert worden ist, kann das Spannungsniveau an der WL für die spezifische Reihe von der Masse auf das erste positive Zuführspannungsniveau erhöht werden (d.h. die WL für die spezifische Reihe kann aktiviert werden) (siehe Prozessschritt 714). Eine Aktivierung der WL für die spezifische Reihe kann durch die Iread-Boost-Schaltung für die spezifische Reihe in Ansprechung auf das Umschalten des Lesesteuersignals durchgeführt werden.
  • Nachdem die WL für die spezifische Reihe aktiviert worden ist, können die Spannungsniveaus an der WL und der VSL für die spezifische Reihe gleichlaufend und temporär erhöht werden (siehe Prozessschritt 716). Die Spannungsniveaus an der WL und der VSL für die spezifische Reihe können durch die Iread-Boost-Schaltung für die spezifische Reihe gleichlaufend und temporär erhöht werden. Die Spannungsniveaus an der WL und der VSL für die spezifische Reihe können beispielsweise von dem ersten positiven Zuführspannungsniveau auf das zweite positive Zuführspannungsniveau (z.B. auf VDD+), das größer als das erste positive Spannungsniveau ist, gleichlaufend und temporär erhöht werden, um Lesefehler zu reduzieren (wie nachstehend detaillierter erörtert).
  • Während die Spannungsniveaus an der WL und der VSL für die spezifische Reihe geboostet werden, kann ein gespeicherter Datenwert innerhalb der 6T-SRAM-Zelle bestimmt werden (siehe Prozessschritt 718). Beispielsweise kann der gespeicherte Datenwert durch die Abtastschaltung bestimmt werden, die dazu konfiguriert ist, einen Unterschied zwischen den Spannungsniveaus (VBLT und VBLC) an den Bitlines (der BLT bzw. der BLC) für die spezifische Spalte zu detektieren. Falls beispielsweise die Abtastschaltung bestimmt, dass VBLT < VBLC, dann ist der gespeicherte Datenwert an dem ersten Datenspeicherknoten eine „0“ und umgekehrt.
  • Es sollte angemerkt werden, dass ein Erhöhen der Spannungsniveaus an der WL und der VSL für die spezifische Reihe bei Prozessschritt 716 und dann ein Durchführen der Abtastoperation bei Prozessschritt 718 die Wahrscheinlichkeit eines Lesefehlers effektiv reduziert. Falls beispielsweise die 6T-SRAM-Zelle einen Datenwert von „0“ an dem ersten Datenspeicherknoten 405 und einen Complement-Datenwert von „1“ an dem zweiten Datenspeicherknoten 415 speichert, dann werden, wenn die WL 440, die mit der 6T-SRAM-Zelle verbunden ist, bei Prozessschritt 714 aktiviert worden ist und die Spannungsniveaus an der WL 440 und der VSL 421, die mit der 6T-SRAM-Zelle verbunden sind, bei Prozessschritt 716 geboostet worden sind, die Antriebsstärken des ersten und des zweiten Zugriffstransistors 404 und 414 aufgrund eines Anlegens der höheren Spannung an ihre jeweiligen Gates durch die WL 440 erhöht. Zusätzlich wird das Spannungsniveau an dem zweiten Datenspeicherknoten 415 durch den zweiten Pull-Up-Transistor 412 (der AN ist) auf das zweite positive Zuführspannungsniveau heraufgezogen und somit wird auch die Antriebsstärke des ersten Pull-Down-Transistors 403 aufgrund des Anlegens der höheren Spannung an sein Gate durch den zweiten Datenspeicherknoten 415 erhöht. Durch Erhöhen der Antriebsstärken von sowohl dem ersten Zugriffstransistor 404 als auch dem ersten Pull-Down-Transistor 403, wird, wenn der erste Datenspeicherknoten 405 einen Datenwert von „0“ speichert, der Betrag eines Lesestroms (Iread), der von der vorgeladenen BLT 431 in die Richtung des ersten Datenspeicherknotens 405 fliesst, geboostet und somit wird der Abfall des Spannungsniveaus an der BLT 431 (d.h. VBLT) über das hinaus erhöht, was er sonst ohne einen Iread-Boost wäre.
  • Insbesondere wird, wie oben im Detail in Bezug auf die Speicherschaltungsausführungsformen erörtert, durch Erhöhen der Antriebsstärken von sowohl dem ersten Zugriffstransistor 404 als auch dem ersten Pull-Down-Transistor 403 während der Leseoperation der Betrag eines Lesestroms (Iread), der von der vorgeladen(en) BLT 431 in die Richtung des ersten Datenspeicherknotens 405 fliesst (der auf der Masse ist, was eine Speicherung eines „0“-Datenwerts angibt), erhöht (d.h. geboostet) und so auch der Abfall des VBLT. Beispielsweise kann in einigen Ausführungsformen Iread von weniger als 0,5 µA (z.B. von annähernd 0.38 µA oder weniger) auf größer als 1,5 µA (z.B. auf annähernd 2,1 µA oder mehr) geboostet werden. Wie in dem Graph von 6A-6B veranschaulicht, kann durch Boosten von Iread auf diese Weise der Unterschied 601 zwischen dem reduzierten Spannungsniveau an der BLT 431 (VBLT) und dem Spannungsniveau an der BLC 432 (VBLC) (das, wie oben in Bezug auf die Schaltungsausführungsformen erwähnt, typischerweise auf dem ersten positiven Spannungsniveau bleibt) signifikant erhöht werden. Beispielsweise kann in einigen Ausführungsformen dieser Unterschied 601 von weniger als 50 mV (z.B. von annähernd 36 mV oder weniger) ohne Iread-Boosting auf mehr als 100 mV (z.B. auf annähernd 149 mV oder mehr) mit Iread-Boosting erhöht werden. Das Erhöhen des Unterschieds 601 stellt sicher, dass er durch die Abtastschaltung detektierbar ist und dass der Wert der gespeicherten Daten an dem ersten Datenspeicherknoten 405 bei Prozessschritt 718 genau bestimmt werden kann. Somit kann ein Leseabtastfehler (z.B. ein Fehler, wo der Abfall des Spannungsniveaus an der BLT nicht ausreichend detektierbar ist, so dass der Wert der gespeicherten Daten an dem ersten Datenspeicherknoten 405 fälschlicherweise als eine „1“ gelesen wird) bei Prozessschritt 718 vermieden werden. Außerdem bleibt durch Heraufziehen des Spannungsniveaus an dem zweiten Datenspeicherknoten 415 auf das zweite positive Zuführspannungsniveau während dieser Leseoperation und ein Erhöhen der Antriebsstärke des ersten Pull-Down-Transistors 403 der erste Pull-Up-Transistor 402 AUS und der erste Pull-Down-Transistor 403 zieht kontinuierlich das Spannungsniveau an dem ersten Datenspeicherknoten 405 auf die Masse herunter. Somit kann bei Prozessschritt 718 auch ein Lesestabilitätsfehler (auch als ein SNM-Fehler bezeichnet) vermieden werden.
  • Folgend auf Prozessschritt 718 kann die Leseoperation durch Reduzieren der Spannungsniveaus an der VSL und an der WL für die spezifische Reihe auf das erste positive Zuführspannungsniveau bzw. auf die Masse (siehe Prozessschritt 720) fertiggestellt werden. Die Fertigstellung der Leseoperation kann durch die Iread-Boost-Schaltung für die spezifische Reihe in Ansprechung auf ein Umschalten des Zustands (z.B. von niedrig zurück zu hoch) des an dem Eingangsknoten der Iread-Boost-Schaltung empfangenen reihenspezifischen Lesesteuersignals durchgeführt werden.
  • Es sollte klar sein, dass die hierin verwendete Terminologie zum Zweck des Beschreibens der offenbarten Strukturen und Verfahren dient und nicht beschränkend sein soll. Beispielsweise sollen die Singularformen „ein“, „eine“, „einer“ und „der“, „die“, „das“, wie hierin verwendet, auch die Pluralformen umfassen, sofern nicht der Kontext klar etwas anderes angibt. Zusätzlich spezifizieren die Begriffe „umfasst“, „umfassend“, „schließt ein“, „einschließend“, wie hierin verwendet, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten, schließen aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen von diesen aus. Außerdem sollen, wie hierin verwendet, Begriffe wie etwa „rechts“, „links“, „vertikal“, „horizontal“, „Oberseite“, „Unterseite“, „obere(r)(s)“, „untere(r)(s)“, „unter“, „unten“, „darunterliegend“, „über“, „darüberliegend“, „parallel“, „senkrecht“ etc. relative Orte beschreiben, wie sie in den Zeichnungen ausgerichtet und veranschaulicht sind (sofern nicht anders angegeben), und sollen Begriffe wie etwa „berührend“, „in direktem Kontakt“, „angrenzend“, „direkt angrenzend an“, „unmittelbar angrenzend an“ etc. angeben, dass wenigstens ein Element ein anderes Element physisch kontaktiert (ohne, dass andere Elemente die beschriebenen Elemente trennen). Der Begriff „lateral“ wird hierin verwendet, um die relativen Orte von Elementen zu beschreiben, und insbesondere anzugeben, dass ein Element an der Seite eines anderen Elements im Gegensatz zu über oder unter dem anderen Element positioniert ist, wie diese Elemente in den Zeichnungen ausgerichtet und veranschaulicht sind. Beispielsweise ist ein Element, das lateral angrenzend an ein anderes Element positioniert ist, neben dem anderen Element, ein Element, das lateral unmittelbar angrenzend an ein anderes Element positioniert ist, direkt neben dem anderen Element, und ein Element, das ein anderes Element lateral umgibt, angrenzend an die äußeren Seitenwände des anderen Elements und diese umgrenzend. Die entsprechenden Strukturen, Materialien, Aktionen und Äquivalente aller Means- oder Step-plus-Function-Elemente in den nachstehenden Ansprüchen sollen jegliche Struktur, jegliches Material oder jegliche Aktion zum Durchführen der Funktion in Kombination mit anderen beanspruchten Elementen einschließen, wie insbesondere beansprucht.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Offenbarung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur umfassend: Speicherzellen, die in Reihen und Spalten angeordnet sind; Wordlines für die Reihen, wobei jede Wordline für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; Spannungszuführleitungen für die Reihen, wobei jede Spannungszuführleitung für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; und Boost-Schaltungen für die Reihen, wobei jede Boost-Schaltung für jede Reihe mit der Wordline für die Reihe und mit der Spannungszuführleitung für die Reihe verbunden ist.
  2. Struktur nach Anspruch 1, wobei jede Boost-Schaltung für jede Reihe dazu konfiguriert ist, ein Boosten von Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe durchzuführen.
  3. Struktur nach Anspruch 1 oder 2, wobei jede Boost-Schaltung für jede Reihe dazu konfiguriert ist, Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während einer Leseoperation zu erhöhen, um einen gespeicherten Datenwert in einer Speicherzelle in der Reihe zu lesen.
  4. Struktur nach Anspruch 3, wobei das Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während der Leseoperation einen Lesestrom boostet.
  5. Struktur nach Anspruch 3, ferner umfassend eine positive Spannungsschiene auf einem ersten positiven Spannungsniveau, wobei jede Boost-Schaltung für jede Reihe mit der positiven Spannungsschiene verbunden ist, wobei jede Boost-Schaltung für jede Reihe dazu konfiguriert ist, nach Initiation der Leseoperation ein Spannungsniveau an der Wordline für die Reihe von der Masse auf das erste positive Spannungsniveau zu erhöhen, und wobei jede Boost-Schaltung für jede Reihe ferner dazu konfiguriert ist, die Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe von dem ersten positiven Spannungsniveau auf ein zweites positives Spannungsniveau zu erhöhen, das größer als das erste positive Spannungsniveau ist, wenn das Spannungsniveau an der Wordline das erste positive Spannungsniveau erreicht hat.
  6. Struktur nach Anspruch 5, wobei jede Boost-Schaltung für jede Reihe umfasst: zwei Koppelkondensatoren, die zwischen der Wordline und der Spannungszuführleitung für die Reihe seriell verbunden sind; einen Wordline-Treiber mit einem Wordline-Treiber-Ausgangsknoten, der mit der Wordline verbunden ist; einen Koppelkondensator-Treiber mit einem Koppelkondensator-Treiber-Ausgangsknoten, der mit einem Zwischenknoten zwischen den zwei Koppelkondensatoren verbunden ist; einen Header-Schalter, der zwischen der positiven Spannungsschiene und der Spannungszuführleitung für die Reihe verbunden ist; eine Synchronisationsschaltung, die mit dem Wordline-Treiber, dem Koppelkondensator-Treiber und dem Header-Schalter verbunden ist; und einen Feedback-Pfad von dem Wordline-Treiber-Ausgangsknoten zu der Synchronisationsschaltung, wobei der Feedback-Pfad sicherstellt, dass die Synchronisationsschaltung ein synchronisiertes und gleichlaufendes Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe bewirkt, wenn der Wordline-Treiber das Spannungsniveau an der Wordline auf das erste positive Spannungsniveau geschaltet hat.
  7. Struktur nach einem der Ansprüche 1 bis 6, wobei die Speicherzellen statische Direktzugriffsspeicherzellen umfassen.
  8. Struktur umfassend: Speicherzellen, die in Reihen und Spalten angeordnet sind; Wordlines für die Reihen, wobei jede Wordline für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; Spannungszuführleitungen für die Reihen, wobei jede Spannungszuführleitung für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; und Boost-Schaltungen für die Reihen, wobei jede Boost-Schaltung für jede Reihe mit der Wordline für die Reihe und mit der Spannungszuführleitung für die Reihe verbunden ist und dazu konfiguriert ist, ein synchronisiertes und gleichlaufendes Erhöhen von Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe durchzuführen.
  9. Struktur nach Anspruch 8, ferner umfassend: erste und zweite Bitlines für die Spalten, wobei jede Speicherzelle in jeder spezifischen Reihe und spezifischen Spalte eine statische Sechs-Transistor-Direktzugriffsspeicherzelle umfasst, die umfasst: einen ersten Inverter umfassend einen ersten Pull-Up-Transistor und einen ersten Pull-Down-Transistor, die zwischen der Spannungszuführleitung für die spezifische Reihe und einer Masseschiene seriell verbunden sind; einen zweiten Inverter, der mit dem ersten Inverter kreuzgekoppelt ist und einen zweiten Pull-Up-Transistor und einen zweiten Pull-Down-Transistor umfasst, die zwischen der Spannungszuführleitung für die spezifische Reihe und der Masseschiene seriell verbunden sind; einen ersten Zugriffstransistor, der zwischen einer ersten Bitline für die spezifische Spalte und einem ersten Speicherknoten an einer Verzweigung zwischen dem ersten Pull-Up-Transistor und dem ersten Pull-Down-Transistor seriell verbunden ist; und einen zweiten Zugriffstransistor, der zwischen einer zweiten Bitline für die spezifische Spalte und einem zweiten Speicherknoten an einer Verzweigung zwischen dem zweiten Pull-Up-Transistor und dem zweiten Pull-Down-Transistor verbunden ist, wobei die Wordline für die spezifische Reihe mit Gates des ersten Zugriffstransistors und des zweiten Zugriffstransistors verbunden ist.
  10. Struktur nach Anspruch 8 oder 9, ferner umfassend einen Controller, der bewirkt, dass eine Boost-Schaltung für eine Reihe zu einer Zeit das synchronisierte und gleichlaufende Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die eine Reihe durchführt.
  11. Struktur nach einem der Ansprüche 8 bis 10, wobei jede Boost-Schaltung für jede Reihe dazu konfiguriert ist, das synchronisierte und gleichlaufende Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während einer Leseoperation durchzuführen, um einen Lesestrom zu boosten.
  12. Struktur nach Anspruch 11, ferner umfassend eine positive Spannungsschiene auf einem ersten positiven Spannungsniveau, wobei jede Boost-Schaltung für jede Reihe mit der positiven Spannungsschiene verbunden ist, wobei jede Boost-Schaltung für jede Reihe dazu konfiguriert ist, nach Initiation der Leseoperation ein Spannungsniveau an der Wordline für die Reihe von der Masse auf das erste positive Spannungsniveau zu erhöhen, und wobei jede Boost-Schaltung für jede Reihe ferner dazu konfiguriert ist, die Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe von dem ersten positiven Spannungsniveau auf ein zweites positives Spannungsniveau zu erhöhen, das größer als das erste positive Spannungsniveau ist, wenn das Spannungsniveau an der Wordline das erste positive Spannungsniveau erreicht hat.
  13. Struktur nach Anspruch 12, wobei jede Boost-Schaltung für jede Reihe umfasst: zwei Koppelkondensatoren, die zwischen der Wordline und der Spannungszuführleitung für die Reihe seriell verbunden sind; einen Wordline-Treiber mit einem Wordline-Treiber-Ausgangsknoten, der mit der Wordline verbunden ist; einen Koppelkondensator-Treiber mit einem Koppelkondensator-Treiber-Ausgangsknoten, der mit einem Zwischenknoten zwischen den zwei Koppelkondensatoren verbunden ist; einen Header-Schalter, der zwischen der positiven Spannungsschiene und der Spannungszuführleitung für die Reihe verbunden ist; eine Synchronisationsschaltung, die mit dem Wordline-Treiber, dem Koppelkondensator-Treiber und dem Header-Schalter verbunden ist; und einen Feedback-Pfad von dem Wordline-Treiber-Ausgangsknoten zu der Synchronisationsschaltung, wobei der Feedback-Pfad sicherstellt, dass die Synchronisationsschaltung das synchronisierte und gleichlaufende Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe bewirkt, wenn der Wordline-Treiber das Spannungsniveau an der Wordline auf das erste positive Spannungsniveau geschaltet hat.
  14. Struktur nach Anspruch 13, wobei der Wordline-Treiber umfasst: einen ersten p-Typ-Feldeffekttransistor und einen ersten n-Typ-Feldeffekttransistor, die zwischen der positiven Spannungsschiene und einer Masseschiene seriell verbunden sind, wobei der Wordline-Treiber-Ausgangsknoten an einer Verzweigung zwischen dem ersten p-Typ-Feldeffekttransistor und dem ersten n-Typ-Feldeffekttransistor ist, wobei der Koppelkondensator-Treiber umfasst: einen zweiten p-Typ-Feldeffekttransistor und einen zweiten n-Typ-Feldeffekttransistor, die zwischen der positiven Spannungsschiene und der Masseschiene seriell verbunden sind, wobei der Koppelkondensator-Treiber-Ausgangsknoten an einer Verzweigung zwischen dem zweiten p-Typ-Feldeffekttransistor und dem zweiten n-Typ-Feldeffekttransistor ist, und wobei der Header-Schalter einen dritten p-Typ-Feldeffekttransistor umfasst.
  15. Struktur nach Anspruch 14, wobei die Synchronisationsschaltung umfasst: einen ersten Inverter, der ein invertiertes Lesetaktsignal empfängt und ein Lesetaktsignal ausgibt, wobei das invertierte Lesetaktsignal reihenspezifisch ist; einen zweiten Inverter, der das Lesetaktsignal empfängt und ein erstes Wordline-Treiber-Steuersignal ausgibt, wobei das erste Wordline-Treiber-Steuersignal an ein Gate des ersten n-Typ-Feldeffekttransistors des Wordline-Treibers angelegt wird; ein UND-Gatter, das das Lesetaktsignal und ein Feedback-Signal empfängt, das entlang des Feedback-Pfads von dem Wordline-Treiber-Ausgangsknoten übertragen wird und ein Synchronisationssteuersignal ausgibt; ein ODER-Gatter, das das invertierte Lesetaktsignal und das Synchronisationssteuersignal empfängt und ein zweites Wordline-Treiber-Steuersignal ausgibt, wobei das zweite Wordline-Treiber-Steuersignal an ein Gate des ersten p-Typ-Feldeffekttransistors des Wordline-Treibers angelegt wird; und ein NAND-Gatter, das das Synchronisationssteuersignal und das zweite Wordline-Treiber-Steuersignal empfängt und ein Koppelkondensator-Treiber-Steuersignal ausgibt, wobei das Koppelkondensator-Treiber-Steuersignal an Gates des zweiten p-Typ-Feldeffekttransistors und des zweiten n-Typ-Feldeffekttransistors des Koppelkondensator-Treibers angelegt wird, und wobei das Lesetaktsignal ferner an ein Gate des dritten p-Typ-Feldeffekttransistors des Header-Schalters angelegt wird.
  16. Verfahren umfassend: Bereitstellen einer Speicherschaltung umfassend: Speicherzellen, die in Reihen und Spalten angeordnet sind; Wordlines für die Reihen, wobei jede Wordline für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; und Spannungszuführleitungen für die Reihen, wobei jede Spannungszuführleitung für jede Reihe mit allen der Speicherzellen in der Reihe verbunden ist; und Boost-Schaltungen für die Reihen, wobei jede Boost-Schaltung für jede Reihe mit der Wordline für die Reihe und mit der Spannungszuführleitung für die Reihe verbunden ist; und Erhöhen, durch eine Boost-Schaltung für eine Reihe, von Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe.
  17. Verfahren nach Anspruch 16, wobei das Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe synchronisiert und gleichlaufend ist.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe während einer Leseoperation durchgeführt wird, um einen Lesestrom zu boosten.
  19. Verfahren nach Anspruch 18, wobei durch Boosten des Lesestroms während der Leseoperation das Verfahren eine Wahrscheinlichkeit eines Lesefehlers reduziert.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei die Speicherschaltung ferner eine positive Spannungsschiene auf einem ersten positiven Spannungsniveau umfasst, wobei jede Boost-Schaltung für jede Reihe mit der positiven Spannungsschiene verbunden ist, wobei das Verfahren ferner ein Durchführen einer Leseoperation umfasst, um einen gespeicherten Datenwert in einer Speicherzelle in der Reihe zu lesen, und wobei das Durchführen der Leseoperation umfasst: Erhöhen, durch die Boost-Schaltung für die Reihe nach Initiation der Leseoperation, eines Spannungsniveaus an der Wordline für die Reihe von der Masse auf das erste positive Spannungsniveau; und Erhöhen der Spannungsniveaus an der Wordline und der Spannungszuführleitung für die Reihe, wenn das Spannungsniveau an der Wordline für die Reihe das erste positive Spannungsniveau erreicht, derart, dass die Spannungsniveaus an sowohl der Wordline als auch der Spannungszuführleitung für die Reihe von dem ersten positiven Spannungsniveau auf ein zweites positives Spannungsniveau erhöht werden, das größer als das erste positive Spannungsniveau ist.
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