DE102021118050A1 - Verfahren zur bearbeitung defekter chips - Google Patents

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Abstract

Wenn sich herausstellt, dass ein Chip oder eine hergestellte integrierte Schaltung einen fehlerhaften Abschnitt aufweist, kann „Floorsweeping“ eingesetzt werden, um den funktionsfähigen Abschnitt des Chips zu retten. Beim Floorsweeping wird der Abschnitt des Chips mit dem Defekt heruntergestuft oder abgeschaltet und der verbleibende Abschnitt des Chips als Chip mit geringerer Qualität als der größere Chip, der ursprünglich vorgesehen war, betrieben. Im Betrieb wird dann nur noch der aktive Abschnitt des Chips eingesetzt. Der resultierende Chip mit geringerer Qualität hat jedoch immer noch den gleichen statischen Streuverlust wie der größere, nicht defekte Chip. Dieser Streuverlust ergibt sich dadurch, dass immer noch eine Spannung an den gesamten Bereich des größeren Chips angelegt wird, auch wenn ein Abschnitt dieses Bereichs herabgestuft wurde. Die vorliegende Offenbarung stellt ein Verfahren zur Bearbeitung defekter Chips bereit, um einen kleineren Chip auszubilden, der den übermäßigen statischen Streuverlust, der mit dem Floorsweeping verbunden ist, vermeidet, indem der defekte Abschnitt des Chips physisch entfernt wird.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf Verfahren zur Wertoptimierung von defekten integrierten Schaltungen.
  • HINTERGRUND
  • Die Prozesse, die zur Herstellung integrierter Schaltungen verwendet werden, erzeugen Defekte, die die Ausbeute dieser Siliziumchips begrenzen. Vom Hersteller wird viel Aufwand betrieben, um diese Defekte zu minimieren, aber es werden immer einige auftreten. Es ist wünschenswert, Wege zu finden, um die nicht defekten Abschnitte von defekten Chips auf den Markt zu bringen, auch wenn ihr Wert durch das Vorhandensein eines Defekts reduziert ist. Diese Offenbarung zeigt Wege auf, die Wertminderung solcher defekten Chips auf dem Markt zu minimieren.
  • Bislang wurde „Floorsweeping“ im Allgemeinen als ein Verfahren zur Rettung eines gewissen Wertes von defekten Chips verwendet. Beim Floorsweeping wird der Abschnitt des Chips, der den Defekt aufweist, heruntergestuft (downgrading) oder abgeschaltet, und der verbleibende Teil des Chips wird dann als Chip mit geringerer Qualität als der größere Chip, der ursprünglich vorgesehen war, betrieben. In der Anwendung wird dann nur noch der aktive Abschnitt des Chips genutzt. Allerdings ist das Floorsweeping noch mit einigen Einschränkungen verbunden. Zum Beispiel kann der mittels Floorsweeping bearbeitete Chip, der die gleiche Leistung wie ein kleinerer, fehlerfrei hergestellter Chip hat, den gleichen statischen Streuverlust aufweisen wie ein größerer, fehlerfreier Chip. Dieser Streuverlust resultiert daraus, dass immer noch eine Spannung an den gesamten Bereich des größeren Chips angelegt wird, obwohl der defekte Abschnitt dieses Bereichs herabgestuft wurde und nicht zur Leistung beiträgt.
  • Es besteht die Notwendigkeit, diese Probleme und/oder andere mit dem Stand der Technik verbundene Probleme zu lösen.
  • ZUSAMMENFASSUNG
  • Ein Verfahren, ein computerlesbares Medium und ein System zur Bearbeitung eines defekten Chips werden offenbart. Bei der Verwendung wird ein defekter Abschnitt eines Chips identifiziert. Darüber hinaus wird der defekte Abschnitt des Chips physisch von einem funktionsfähigen Abschnitt des Chips weggeschnitten. Darüber hinaus wird die Schnittseite bzw. geschnittene Seite des funktionsfähigen Abschnitts des Chips bearbeitet, um die Integrität über die Betriebslebensdauer des Chips sicherzustellen.
  • Figurenliste
    • 1 zeigt ein Flussdiagramm eines Verfahrens zur Bearbeitung eines defekten Chips gemäß einer Ausführungsform.
    • 2A illustriert ein Diagramm eines Chips mit einem funktionsfähigen Abschnitt und einem defekten Abschnitt gemäß einer Ausführungsform.
    • 2B veranschaulicht den Chip aus 2A, bei dem der defekte Abschnitt gemäß einer Ausführungsform physisch vom funktionsfähigen Abschnitt weggeschnitten wurde.
    • 2C zeigt gemäß einer Ausführungsform einen in der Größe verkleinerten Chip, der sich ergibt, nachdem die Schnittseite des funktionsfähigen Abschnitts des Chips aus 2B poliert wurde.
    • Die 3A-3B zeigen Teststrukturen, die verwendet werden können, um den Flächenzuschlag zu bestimmen, der zur Umsetzung des Verfahrens aus 1 erforderlich ist.
  • DETAILLIERTE BESCHREIBUNG
  • 1 illustriert ein Flussdiagramm eines Verfahrens 100 zur Bearbeitung eines defekten Chips gemäß einer Ausführungsform. Das Verfahren 100 beinhaltet eine physikalische Bearbeitung eines größeren Chips, der als einen oder mehrere Defekte aufweisend identifiziert wurde. Das Verfahren 100 kann von einer Maschine oder einer Kombination von Maschinen durchgeführt werden, die z. B. Schneid- und Polierfähigkeiten aufweisen, wie es im Folgenden beschrieben wird.
  • Der Chip kann eine Grafikverarbeitungseinheit (GPU) sein, zum Beispiel mit einem Grafikverarbeitungscluster. Natürlich kann der Chip aber auch jede andere integrierte Schaltung sein, die sich wiederholende Teilblöcke aufweisen kann.
  • In Schritt 102 wird ein defekter Abschnitt des Chips identifiziert. Der defekte Abschnitt des Chips kann in einer Ausführungsform einen oder mehrere benachbarte Teilblöcke der sich wiederholenden Teilblöcke aufweisen. Zum Beispiel kann der defekte Abschnitt einen zusammenhängenden Abschnitt des Chips (d.h. zusammenhängende Teilblöcke) aufweisen, in dem ein oder mehrere Defekte identifiziert wurden. Somit kann der defekte Abschnitt ein ausgewählter Bereich des Chips sein, der einen oder mehrere Defekte umfasst.
  • Der defekte Abschnitt des Chips kann anhand von Ergebnissen eines Testens des Chips identifiziert werden. Zum Beispiel kann der Chip auf Wafer-Ebene getestet werden, um die Defekte auf dem Chip zu finden, und dann kann ein Abschnitt des Chips, der diese Defekte umfasst, identifiziert werden. Jeder Defekt auf dem Chip kann typischerweise verhindern, dass der Chip wie vorgesehen funktioniert.
  • Zusätzlich wird in Schritt 104 der defekte Abschnitt des Chips physisch von einem funktionsfähigen Abschnitt des Chips weggeschnitten. Der funktionsfähige Abschnitt des Chips kann ein anderer Abschnitt des Chips sein als der defekte Abschnitt des Chips. Daher kann der funktionsfähige Abschnitt des Chips wie vorgesehen funktionieren.
  • In einer Ausführungsform weist ein physisches Wegschneiden des defekten Abschnitts des Chips von dem funktionsfähigen Abschnitt des Chips einen Laserschnitt durch den Chip auf, um den defekten Abschnitt des Chips von dem funktionsfähigen Abschnitt des Chips wegzuschneiden. Abhängig von der Lage des defekten Abschnitts des Chips relativ zu dem funktionsfähigen Abschnitt des Chips kann der Laserschnitt vertikal oder horizontal durch den Chip erfolgen. Natürlich können auf diese Weise mehrere Laserschnitte (d.h. vertikal und/oder horizontal) durchgeführt werden, um den defekten Abschnitt des Chips physisch von dem funktionsfähigen Abschnitt des Chips abzutrennen. In einer anderen Ausführungsform kann das physische Schneiden ein Absägen des defekten Abschnitts des Chips von dem funktionsfähigen Abschnitt des Chips aufweisen.
  • Bei einer anderen Ausführungsform kann der Laserschnitt in einer Bahn bzw. Lane erfolgen, die zwischen dem defekten Abschnitt des Chips und dem restlichen Teil des Chips besteht. Die Bahn kann ein Zwischenraum mit einer bestimmten Breite sein, der zwischen zwei Reihen oder zwei Spalten von sich wiederholenden Teilblöcken des Chips besteht. Die Bahn kann während der Herstellung des Chips hergestellt worden sein. In einer weiteren Ausführungsform kann der Laserschnitt in dem defekten Abschnitt des Chips ausgeführt werden.
  • Vor dem physischen Schneiden können der defekte Abschnitt des Chips und der verbleibende Teil des Chips mittels Drähten verbunden sein, die sich über die Bahn erstrecken. Zum Beispiel können Teilblöcke auf beiden Seiten der Bahn über die Drähte verbunden sein. In einer Ausführungsform kann die Bahn Ritzdichtungen bzw. Scribe-Seals mit Öffnungen enthalten, durch die sich die Drähte zwischen dem defekten Abschnitt des Chips und dem funktionsfähigen Abschnitt des Chips erstrecken.
  • Es ist zu beachten, dass das physische Schneiden so durchgeführt werden kann, dass die Drähte, wenn sie geschnitten sind, voneinander isoliert sind. Mit anderen Worten, das physische Schneiden, das in einer Ausführungsform die oben erwähnten Drähte durchschneidet, kann sicherstellen, dass abgeschnittene Enden der Drähte auf dem funktionsfähigen Abschnitt des Chips voneinander isoliert sind (z.B. nicht in Kontakt miteinander sind, was einen Kurzschluss des funktionsfähigen Abschnitts des Chips verursachen könnte).
  • Als weitere Option kann das physische Schneiden so durchgeführt werden, dass andere Drähte innerhalb des verbleibenden Teils des Chips, die nicht mit dem defekten Abschnitt des Chips verbunden sind (d. h. die sich nicht über die Bahn erstrecken), intakt bleiben (d. h. nicht versehentlich geschnitten werden). Es kann sichergestellt werden, dass diese Drähte intakt bleiben, indem der physische Schnitt innerhalb der Bahn durchgeführt wird.
  • Darüber hinaus wird in Schritt 106 die Schnittseite des funktionsfähigen Abschnitts des Chips poliert. Das Polieren bzw. Abschleifen kann durch Anwenden eines chemisch-mechanischen Polierens (CMP) auf der Schnittseite des funktionsfähigen Abschnitts des Chips durchgeführt werden. Das Polieren kann eingesetzt werden, um alle geschnittenen Drähte zurückzuschneiden, die an der Oberfläche der Schnittseite des funktionsfähigen Abschnitts des Chips freiliegen. Wenn der Schnitt durch den defekten Abschnitt des Chips erfolgt, kann das Polieren auch die Schnittseite des funktionsfähigen Abschnitts des Chips in die zwischen dem defekten Abschnitt des Chips und dem funktionsfähigen Abschnitt des Chips vorhandene Bahn bringen.
  • Optional kann auch ein Versiegelungsmittel auf die polierte Schnittseite des funktionsfähigen Abschnitts des Chips aufgetragen werden. Das Versiegelungsmittel kann alle geschnittenen Drähte „versiegeln“, die an der polierten Oberfläche der Schnittseite des funktionsfähigen Abschnitts des Chips freiliegen. In einer Ausführungsform kann das Versiegelungsmittel eine Passivierungsschicht sein. Eine solche Passivierungsschicht kann optional ein Siliziumoxid/Siliziumnitrid-Stapel bzw. übereinander angeordnete Siliziumoxid/Siliziumnitrid-Schichten sein.
  • Zu diesem Zweck kann das Verfahren 100 verwendet werden, um den funktionsfähigen Teil des Chips auf eine Art und Weise aufzubereiten, die sich von dem traditionellen Floorsweeping von defekten Chips unterscheidet. Das Verfahren 100, wie es vorab beschrieben ist, bearbeitet den defekten Chip, indem der defekte Abschnitt des Chips physisch von dem funktionsfähigen Abschnitt des Chips entfernt wird. Der kleinere Chip, der sich aus dieser Bearbeitung ergibt, arbeitet mit einer geringeren Leistung als der ursprüngliche Chip (wenn der ursprüngliche Chip nicht defekt wäre), aber auch mit einem geringeren statischen Streuverlust als der ursprüngliche Chip aufgrund der geringeren physikalischen Größe des kleineren Chips im Vergleich zu dem ursprünglichen Chip.
  • Als Ergebnis des Verfahrens 100 kann ein verkleinerter Chip bereitgestellt werden, der insbesondere einen funktionsfähigen Abschnitt eines größeren Chips aufweist. Der funktionsfähige Abschnitt des größeren Chips weist eine Schnittseite auf, von der ein defekter Abschnitt des größeren Chips physisch weggeschnitten wurde. Die Schnittseite des funktionsfähigen Abschnitts des größeren Chips ist ebenfalls poliert worden, wie es vorab beschrieben ist.
  • Der in der Größe verkleinerte Chip kann in einer Ausführungsform als GPU arbeiten. In einer anderen Ausführungsform kann der funktionsfähige Abschnitt des größeren Chips einen oder mehrere benachbarte Teilblöcke aus einer Vielzahl von sich wiederholenden Teilblöcken des größeren Chips aufweisen. Optional kann der in der Größe verkleinerte Chip auch ein Versiegelungsmittel aufweisen, das auf die polierte Schnittseite des funktionsfähigen Abschnitts des größeren Chips aufgebracht worden ist, wobei das Versiegelungsmittel eine Passivierungsschicht sein kann.
  • Weitere illustrative Informationen werden nun in Bezug auf verschiedene optionale Architekturen und Merkmale dargelegt, mit denen der vorstehende Rahmen je nach den Wünschen des Benutzers implementiert werden kann. Es sei ausdrücklich darauf hingewiesen, dass die folgenden Informationen nur der Veranschaulichung dienen und in keiner Weise als einschränkend verstanden werden sollen. Jedes der folgenden Merkmale kann optional mit oder ohne den Ausschluss anderer beschriebener Merkmale enthalten sein.
  • 2A zeigt gemäß einer Ausführungsform eine Darstellung eines Chips 200 mit einem funktionsfähigen Abschnitt und einem defekten Abschnitt. Der Chip 200 kann der vorab in Bezug auf 1 beschriebene defekte Chip sein. In der vorliegenden Ausführungsform ist der Chip 200 eine GPU. Die nachfolgenden Beschreibungen können jedoch auch für andere Arten von Chips gelten.
  • Wie es dargestellt ist, weist der Chip 200 eine Vielzahl von Teilblöcken GPC0-GPC5 auf, die in Zeilen und Spalten angeordnet sind. Jeder Teilblock GPC0-GPC5 ist eine Schaltung, die unabhängig arbeiten kann. Der ursprüngliche Chip 200 ist jedoch so ausgelegt, dass die Teilblöcke GPC0-GPC5 in Kombination miteinander (z. B. parallel) arbeiten, um die Leistung des Chips 200 zu erhöhen.
  • Zwischen jeder der Zeilen und jeder der Spalten existiert eine Bahn (ein Zwischenraum). Jede Bahn hat eine bestimmte Breite, die durch ein Design des Chips 200 definiert ist und als Teil des Chips 200 während der Herstellung des Chips 200 ausgebildet wird. Jede Bahn kann ~50 µm breit sein und sich über die gesamte Höhe oder Breite des Chips 200 erstrecken.
  • Die Teilblöcke GPC0-GPC5 sind, wie gezeigt, über Metalldrähte miteinander verbunden. In jeder Bahn können nur Metallverbindungen zwischen den Teilblöcken GPC0-GPC5 verlegt sein, zusammen mit einfachen „Repeater“-Transistoren, falls diese erforderlich sind. Somit sind die Teilblöcke GPC0-GPC5 vollständig auf der einen oder anderen Seite einer Bahn vorhanden.
  • Wie es ebenfalls dargestellt ist, weist der Chip 200 mehrere Defekte in einem Abschnitt der Teilblöcke GPC0-GPC5 auf, wie es durch die Sterne angezeigt ist. Die Defekte befinden sich in diesem Beispiel in den Teilblöcken GPC3-GPC5 der rechten Spalte des Chips 200. Somit kann der defekte Abschnitt des Chips 200 als die rechte Spalte des Chips 200 identifiziert werden. Es sei angemerkt, dass die Defekte durch Fehler in dem Design des Chips 200 und/oder Fehler bei der Herstellung des Chips 200 verursacht sein können. Der fehlerhafte Chip 200 kann, wie es weiter in den 2B-C beschrieben ist, bearbeitet werden.
  • 2B zeigt den Chip 200 aus 2A, bei dem der defekte Abschnitt gemäß einer Ausführungsform physisch von dem funktionsfähigen Abschnitt weggeschnitten wurde.
  • Sobald der defekte Abschnitt des Chips identifiziert ist, wird der defekte Abschnitt physisch von dem verbleibenden (d.h. funktionsfähigen) Abschnitt des Chips weggeschnitten. Insbesondere wird der Chip 200 gesägt oder per Laser geschnitten, um den größten Teil des unerwünschten, defekten Siliziums zu entfernen. Unmittelbar nach diesem Vorgang ist die Kante des Chips 200 ausgefranst und enthält viel leitendes Streumaterial.
  • In der gezeigten Ausführungsform erfolgt der Schnitt durch die Teilblöcke, die in dem defekten Abschnitt des Chips 200 vorhanden sind. In einer anderen Ausführungsform kann der Schnitt jedoch auch durch die vertikale Bahn erfolgen, die zwischen der linken Spalte der Teilblöcke und der rechten Spalte der Teilblöcke existiert. Der Schnitt wird jedoch in einem bestimmten Abstand von dem funktionsfähigen Abschnitt des Chips 200 ausgeführt, um eine Rissbildung in dem funktionsfähigen Abschnitt des Chips 200 zu vermeiden.
  • Aufgrund der zerklüfteten Natur der Schnittseite des funktionsfähigen Abschnitts des Chips 200 wird die Schnittseite des funktionsfähigen Abschnitts des Chips 200 poliert. Wenn der Schnitt durch die Teilblöcke erfolgt, die der defekte Abschnitt des Chips 200 aufweist, kann ein CMP-Schritt eingesetzt werden, um die Schnittkante in die vorab beschriebene Bahn zu bringen. In jedem Fall führt das Polieren zu einer viel glatteren Siliziumkante als die ausgefranste Kante, die sich aus dem physikalischen Schnitt ergib. Die chemische Komponente dieses CMP-Schrittes kann eine Chemie enthalten, die ein mildes Ätzmittel für Cu/Ti/Ta/Co ist, um das Verbindungsmetall an der Oberfläche der Schnittkante zurückzudrängen.
  • 2C zeigt einen in der Größe verkleinerten Chip 250, der sich ergibt, nachdem die Schnittseite des funktionsfähigen Abschnitts des Chips aus 2B gemäß einer Ausführungsform poliert wurde. In der dargestellten Ausführungsform wird die polierte Schnittseite in der vertikalen Bahn ausgebildet, die ursprünglich zwischen der linken und rechten Spalte der Teilblöcke vorhanden war.
  • In einer Ausführungsform (nicht gezeigt) kann eine Passivierungsschicht auf die polierte Kante aufgebracht werden. Dies kann ein Siliziumoxid/Siliziumnitrid-Stapel sein, oder es kann ein anderes Material sein, das nur auf die polierte Siliziumkante aufgetragen wird.
  • Die 3A-B zeigen Teststrukturen, die verwendet werden können, um den Flächenzuschlag (d. h. die Mindestbreite) zu bestimmen, der erforderlich ist, um das Verfahren der 1 zu implementieren. Insbesondere muss die Bahn breit genug sein, um sicherzustellen, dass die Bearbeitung der geschnittenen und polierten Kante nicht die Schaltkreise in dem guten Abschnitt des Chips berührt. Wenn diese Bahn jedoch zu breit ausgebildet ist, ist es möglicherweise wirtschaftlich nicht sinnvoll, dieses Konzept zu implementieren, da der Flächenzuschlag für alle mit diesem Maskensatz hergestellten Chips, einschließlich der nicht defekten, zu kostspielig wäre.
  • 3A zeigt gemäß einer Ausführungsform einen Testchip mit einer 50 µm breiten Bahn. 3B zeigt gemäß einer anderen Ausführungsform einen Testchip mit einer 10 µm breiten Bahn.
  • Die in den 3A-B dargestellten Linien sind Drähte innerhalb jedes Teilblocks und verbinden die Teilblöcke über die Bahn hinweg miteinander. Während die größere Bahn der 3A den funktionsfähigen Abschnitt des Chips besser gegen Risse während des Schneidens isolieren kann, indem sie einen größeren Puffer zwischen der Stelle des Schnitts und dem funktionsfähigen Abschnitt des Chips bereitstellt, geht diese größere Bahn auf Kosten eines größeren Chips.
  • Auf der anderen Seite, während die kleinere Bahn der 3B die Größe des Chips gegenüber der Größe, die mit dem Design in 3A erforderlich ist, reduzieren würde, kann diese kleinere Bahn die Möglichkeit erhöhen, dass der funktionsfähige Abschnitt des Chips während des Schneidens aufgrund des verringerten Abstands zwischen der Stelle des Schnitts und dem funktionsfähigen Abschnitt des Chips einen Riss erhält. Basierend auf der Testdurchführung mit den Testchips kann eine minimal erforderliche Breite der Bahn ermittelt werden. Der Chip kann dann mit einer Bahn entworfen werden, die die minimal erforderliche (oder eine größere) Breite aufweist, was die Größe des resultierenden Chips mit dem Wunsch in Einklang bringt, die Wahrscheinlichkeit der Rissbildung zu eliminieren, wenn der fehlerhafte Abschnitt des Chips physisch von dem funktionsfähigen Abschnitt des Chips entfernt wird.

Claims (20)

  1. Verfahren umfassend: Identifizieren eines defekten Abschnitts eines Chips; physikalisches Schneiden des defekten Abschnitts des Chips von einem funktionsfähigen Abschnitt des Chips; Polieren einer Schnittseite des funktionsfähigen Abschnitts des Chips.
  2. Verfahren nach Anspruch 1, wobei der Chip eine Grafikverarbeitungseinheit (GPU) ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Chip sich wiederholende Teilblöcke aufweist.
  4. Verfahren nach Anspruch 3, wobei der defekte Abschnitt des Chips einen oder mehrere benachbarte Teilblöcke der sich wiederholenden Teilblöcke aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der defekte Abschnitt des Chips aus Ergebnissen der Prüfung des Chips identifiziert wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das physische Schneiden des defekten Abschnitts des Chips von dem funktionsfähigen Abschnitt des Chips mindestens einen vertikalen Laserschnitt oder einen horizontalen Laserschnitt durch den Chip aufweist.
  7. Verfahren nach Anspruch 6, wobei der vertikale Laserschnitt und/oder der horizontale Laserschnitt in einer zwischen dem defekten Abschnitt des Chips und dem funktionsfähigen Abschnitt des Chips vorhandenen Bahn ausgeführt wird.
  8. Verfahren nach Anspruch 7, wobei vor dem physikalischen Schneiden der defekte Abschnitt des Chips und der funktionsfähige Abschnitt des Chips über Drähte verbunden sind, die sich über die Bahn erstrecken.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei der vertikale Laserschnitt und/oder der horizontale Laserschnitt in dem defekten Abschnitt des Chips durchgeführt wird.
  10. Verfahren nach Anspruch 9, wobei das Polieren die Schnittseite des funktionsfähigen Abschnitts des Chips in eine Bahn bringt, die zwischen dem defekten Abschnitt des Chips und dem funktionsfähigen Abschnitt des Chips existiert.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das physikalische Schneiden sicherstellt, dass Drähte innerhalb des funktionsfähigen Abschnitts des Chips, die nicht mit dem defekten Abschnitt des Chips verbunden sind, intakt bleiben.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Polieren der Schnittseite des funktionsfähigen Abschnitts des Chips ein Anwenden eines chemisch-mechanischen Polierens (CMP) auf der Schnittseite des funktionsfähigen Abschnitts des Chips aufweist.
  13. Verfahren nach einem der vorhergehenden Ansprüche, das darüber hinaus umfasst: Aufbringen eines Versiegelungsmittels auf die polierte Schnittseite des funktionsfähigen Abschnitts des Chips.
  14. Verfahren nach Anspruch 13, wobei das Versiegelungsmittel eine Passivierungsschicht ist.
  15. Verfahren nach Anspruch 14, wobei die Passivierungsschicht ein Siliziumoxid/Siliziumnitrid-Stapel ist.
  16. In der Größe verkleinerter Chip, umfassend: einen funktionsfähigen Abschnitt eines größeren Chips, welcher eine Schnittseite aufweist, von welcher ein defekter Abschnitt des größeren Chips physikalisch weggeschnitten wurde; wobei die Schnittseite des funktionsfähigen Abschnitts des größeren Chips poliert ist.
  17. In der Größe verkleinerter Chip nach Anspruch 16, wobei der in der Größe verkleinerte Chip eine GPU ist.
  18. In der Größe verkleinerter Chip nach Anspruch 16 oder 17, wobei der funktionsfähige Abschnitt des größeren Chips einen oder mehrere benachbarte Teilblöcke einer Vielzahl von sich wiederholenden Teilblöcken des größeren Chips aufweist.
  19. In der Größe verkleinerter Chip nach einem der Ansprüche 16 bis 18, wobei der in der Größe verkleinerte Chip darüber hinaus umfasst: ein Versiegelungsmittel, das auf die polierte Schnittseite des funktionsfähigen Abschnitts des größeren Chips aufgebracht ist.
  20. In der Größe verkleinerter Chip nach Anspruch 19, wobei das Versiegelungsmittel eine Passivierungsschicht ist.
DE102021118050.3A 2020-07-15 2021-07-13 Verfahren zur bearbeitung defekter chips Pending DE102021118050A1 (de)

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