DE102021102961A1 - Bandlückenreferenzschaltung mit vertikal gestapelten aktiven SOI-Vorrichtungen - Google Patents

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Peter P. Hang
Van Ton-That
Timothy S. Miller
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Abstract

Ausführungsformen der Erfindung stellen einen Bandlückenreferenzschaltkreis bereit, umfassend: eine erste und eine zweite vertikal gestapelte Struktur, wobei die erste und die zweite vertikal gestapelte Struktur jeweils umfasst: ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierenbereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft integrierte Schaltungen, genauer gesagt eine Bandlückenreferenzschaltung mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) - Vorrichtungen.
  • In vielen integrierten Schaltungen aus dem Stand der Technik ist eine genaue Referenzspannung erforderlich, die gegenüber der Versorgungsspannung weniger empfindlich ist, gegenüber variablen Prozess- und Modellparametern weniger empfindlich ist und eine geringe Temperaturempfindlichkeit aufweist. Die Bandlückenspannung von Silizium ist unabhängig von der Versorgungsspannung, nahezu unabhängig von der Temperatur und zeigt fast keine Abhängigkeit vom Prozess. Aus diesen Gründen sind die genauesten Spannungsreferenzen, die heute verwendet werden, so ausgelegt, dass die Ausgangsspannung zur Bandlückenspannung proportional ist. Eine solche Referenzspannung wird als „Bandabstandsreferenz“ bezeichnet.
  • Viele konventionelle Bandlückenreferenzschaltungen verwenden Bipolartransistoren in einer Diodenschaltung. Bei der Implementierung einer Bandlückenreferenzschaltung mit complementary metal-oxide-semiconductor (CMOS) -Vorrichtungen werden die Bipolartransistoren mit parasitären vertikal gestapelten PNP (VPNP) -Vorrichtungen in einer als Diode geschalteten Ausführungsform implementiert. Allerdings sind VPNP-Vorrichtungen im Vergleich zu den umgebenden CMOS-Vorrichtungen typischerweise sehr groß.
  • Zusammenfassung
  • Ein erster Aspekt der Erfindung ist auf eine Bandlückenreferenzschaltung gerichtet, umfassend: eine erste und eine zweite vertikal gestapelte Struktur, wobei die erste und die zweite vertikal gestapelte Struktur jeweils umfasst: ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierenbereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist.
  • Ein zweiter Aspekt der Erfindung ist auf eine integrierte Schaltung gerichtet, umfassend: eine Bandlückenreferenzschaltung zum Erzeugen eines Referenzstroms, wobei die Bandlückenreferenzschaltung umfasst: eine erste und eine zweite vertikal gestapelte Struktur, wobei die erste und die zweite vertikal gestapelte Struktur jeweils umfassen: ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierenbereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet, wobei der FET in der ersten vertikal gestapelten Struktur und der FET in der zweiten vertikal gestapelten Struktur einen Stromspiegel bilden; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist, wobei die erste Spannungsquelle gleichzeitig das Substratgate des FET vorspannt.
  • Ein dritter Aspekt der Erfindung betrifft eine Bandlückenreferenzschaltung mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) -Vorrichtungen, umfassend ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierenbereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist, wobei die erste Spannungsquelle gleichzeitig das Substratgate des FET vorspannt.
  • Das Obige und andere Merkmale der Erfindung sind aus der folgenden genaueren Beschreibung der Ausführungsformen der Erfindung ersichtlich.
  • Figurenliste
  • Die Ausführungsformen dieser Erfindung sind mit Bezug auf die folgenden Figuren ausführlich beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen,
    • 1 zeigt eine konventionelle Bandlückenreferenzschaltung.
    • 2 zeigt eine Halbleiterstruktur mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) - Vorrichtungen gemäß Ausführungsformen.
    • 3 ist eine Ersatzschaltung für die in 2 dargestellte Halbleiterstruktur 200 gemäß Ausführungsformen.
    • 4 ist ein Ersatzschaltbild der Halbleiterstruktur von 2 in einer Konfiguration mit Diodenverschaltung gemäß Ausführungsformen.
    • 5 zeigt eine Bandlückenreferenzschaltung gemäß Ausführungsformen.
    • 6 zeigt eine Bandlückenreferenzschaltung gemäß Ausführungsformen.
    • 7 zeigt ein Beispiel für die Flächenreduzierung durch eine Bandlückenreferenzschaltung gemäß Ausführungsformen.
    • 8 zeigt Ausgangsspannungen (gemessen und simuliert) bei verschiedenen Temperaturen für eine konventionelle Bandlückenreferenzschaltung und eine Bandlückenreferenzschaltung gemäß Ausführungsformen.
    • 9 zeigt Ausgangsspannungen (gemessen und simuliert) bei verschiedenen Versorgungsspannungen für eine konventionelle Bandlückenreferenzschaltung und eine Bandlückenreferenzschaltung gemäß Ausführungsformen.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgerecht sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sollten daher nicht als Einschränkung des Umfangs der Erfindung betrachtet werden. In den Zeichnungen stellen gleiche Bezugszeichen gleiche Elemente in den Zeichnungen dar.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte beispielhafte Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung praktiziert werden kann. Diese Ausführungsformen werden ausreichend detailliert beschrieben, um dem Fachmann zu ermöglichen, die vorliegende Erfindung zu praktizieren, und es ist verständlich, dass andere Ausführungsformen verwendet werden können und dass Änderungen vorgenommen werden können, ohne dass der Geltungsbereich der vorliegenden Erfingung verlassen wird. Die folgende Beschreibung hat daher lediglich anschaulichen Charakter.
  • Es wird hier eine Bandlückenreferenzschaltung, die mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) -Vorrichtungen gemäß Ausführungsformen implementiert ist, beschrieben. Eine sehr kompakte Bandlückenreferenzschaltung wird durch das Stapeln aktiver SOI-Bauelemente (z.B. Feldeffekttransistoren (FETs)) über Dioden bereitgestellt, um die von der Bandlückenreferenzschaltung benötigte Fläche deutlich zu reduzieren.
  • 1 zeigt eine konventionelle complementary metall-on-insulator (CMOS) - Bandlückenreferenzschaltung 200. Die Bandlückenreferenzschaltung 200 umfasst die FETs 102, 104, einen Operationsverstärker 106, die Widerstände R1, R2, R3 und die bipolaren Transistoren (BJTs) 108, 110 (z.B. parasitäre VPNP-Bauelemente) in einer Konfiguration mit einer Diodenverschaltung.
  • Die Bandlückenreferenzschaltung 100 wird verwendet, um eine Referenzspannung (∼1,2 V) zu erzeugen, die über einen weiten Temperaturbereich stabil bleibt. Der Operationsverstärker 106 stellt sicher, dass die Spannung an den Knoten ‚a‘ und ‚b‘ auf der gleichen Spannung liegt. Es gibt eine Spannungsdifferenz zwischen den beiden BJTs 108, 120, die durch den Unterschied in ihren Gerätegrößen verursacht wird (z.B. 8:1 gemäß diesem Beispiel). Diese Spannung erscheint über dem Widerstand R1 und wird als „proportional zur absoluten Temperatur“ (PTAT) bezeichnet. Um einen Größenunterschied von N zwischen den BJTs 108, 110 im Design der Bandlückenreferenzschaltung 100 zu erhalten, wird der BJT 108 typischerweise kopiert und N-mal im Design platziert, um den BJT 110 zu erzeugen, was zu einem Größenverhältnis zwischen dem BJT 108 und dem BJT 110 von 1:N führt.
  • Im Gegensatz zur PTAT-Spannung ist die Spannung an den BJTs 108, 110 eine „Spannung, die zur absoluten Temperatur komplementär ist“ (complementary to absolute temperature, CTAT). Die CTAT-Spannung und die PTAT-Spannung, die mit dem Widerstand R2 hochskaliert wird, werden addiert, so dass sich ihre Temperaturabhängigkeiten aufheben. Die resultierende Ausgangsspannung VOUT an dem Knoten, der die Widerstände R2 und R3 verbindet, bleibt über die Temperatur annähernd konstant.
  • Eine Halbleiterstruktur 200 (Struktur 200) mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) -Vorrichtungen gemäß Ausführungsformen ist in 2 dargestellt. In 3 ist eine Ersatzschaltung 300 für die Struktur 200 dargestellt. In 4 ist eine Ersatzschaltung 400 mit der Struktur 200 in einer Konfiguration mit einer Diodenverschaltung dargestellt. Wie hier ausführlicher beschrieben kann die Struktur 200 in eine Bandlückenreferenzschaltung aufgenommen sein, um den Leistungsbedarf und den Flächenbedarf der Bandlückenreferenzschaltung erheblich zu verringern (z.B. auf einem IC-Chip/Bauteil). Die Struktur 200 umfasst einen PNP-Übergang, der vertikal unter einem FET angeordnet und zu diesem ausgerichtet ist. Der PNP-Übergang kann als BJT arbeiten und kann für den Betrieb als Diode ausgebildet sein. In diesem Zusammenhang bezieht sich „vertikal ausgerichtet“ oder „vertikale Ausrichtung“ darauf, dass der FET vertikal über zwei PN-Übergängen positioniert ist, die zusammen den PNP-Übergang bilden und sich zumindest teilweise horizontal überlappen, bezogen auf einen elektrischen Source-Drain-Pfad über den FET.
  • Ein PN-Übergang ist eine Vorrichtungsstruktur, in der Halbleiterbereiche vom P-Typ- und vom N-Typ miteinander in Kontakt gebracht sind und die dadurch eine Potentialbarriere bilden. Die Größe der Potentialbarriere wird durch die zwischen den Bereichen vom P-Typ- und vom N-Typ angelegte Vorspannung bestimmt. Ein PN-Übergang kann, wenn er in einer Vorrichtung gebildet wird, als Diode arbeiten. Eine Diode ist ein Element mit zwei Anschlüssen, das sich zwischen zwei elektrischen Kontaktpunkten anders verhält als leitfähige oder isolierende Materialien. Insbesondere bietet eine Diode eine hohe Leitfähigkeit von einem Kontakt zum anderen in einer Richtung (d.h. der „Vorwärts“-Richtung), aber nur eine geringe bis gar keine Leitfähigkeit in der entgegengesetzten Richtung (d.h. der „Sperr“-Richtung). Im Falle des PN-Übergangs kann die Ausrichtung der Vorwärts- und Sperrrichtung einer Diode von der Art und Größe der Vorspannung abhängen, die an die Materialzusammensetzung eines oder beider Anschlüsse angelegt wird, was die Größe der Potentialbarriere beeinflusst. Im Falle eines Übergangs zwischen zwei Halbleitermaterialien wird die Potentialbarriere entlang der Grenzfläche zwischen den beiden Halbleitermaterialien gebildet.
  • Die Struktur 200 kann aus einem Substrat 202 gebildet sein, das z.B. ein oder mehrere Halbleitermaterialien umfasst, und sie kann mit P-Dotierstoffen implantiert sein. Die Struktur 200 kann auch einen P-Wannenbereich 204 umfassen, der innerhalb des Substrats 202 z.B. durch vertikale Ionenimplantation gebildet wird, so dass eine Oberseite des P-Wannenbereichs 204 mit einer Oberseite des Substrats 202 ausgerichtet ist und somit mit dieser geteilt wird. Obwohl der P-Wannenbereich 204 den gleichen Dotierungstyp wie das Substrat 202 aufweisen kann, kann der P-Wannenbereich 204 eine höhere oder niedrigere Dotierungskonzentration als das Substrat 202 aufweisen. Der P-Wannenbereich 204 kann daher von dem Substrat 202 zumindest teilweise auf der Grundlage der Dotierungskonzentration, der Dotierungsmaterialien usw. unterschieden werden, selbst wenn der P-Wannenbereich 204 und das Substrat 202 vom gleichen Dotierungstyp sind.
  • Um einen PNP-Übergang mit drei Anschlüssen zu bilden (z.B. für einen BJT), wie hier beschrieben, kann die Struktur 200 einen N-dotierten Barrierenbereich 206 (Barrierenbereich 206) zwischen dem Substrat 202 und dem P-Wannenbereich 204 umfassen. Der Barrierenbereich 206 kann innerhalb des Substrats 202 ausgebildet sein, bevor der P-Wannenbereich 204 gebildet wird, und der P-Wannenbereich 204 kann in solchen Fällen innerhalb des Barrierenbereichs 206 gebildet werden. In jedem Fall kann der Barrierenbereich 206 innerhalb des Substrats 202 bis zu einer Tiefe gebildet werden, die geringer ist als die gesamte Dicke des Substrats 202, aber sie kann eine Oberseite aufweisen, die mit der Oberseite des P-Wannenbereichs 204 zusammenfällt. Der Barrierenbereich 206 kann durch Implantieren von Dotierstoffen vom N-Typ in das Substrat 202 und/oder ein Precursor-Halbleitermaterial durch jede derzeit bekannte oder später entwickelte Technik, z.B. Ionenimplantation, gebildet werden. Dotierstoffe vom N-Typ sind Elemente, die in Halbleitermaterialien eingebracht werden, um freie Elektronen zu erzeugen, z.B. durch „Abgabe“ eines Elektrons an den Halbleiter. Dotierstoffe vom N-Typ müssen ein Valenzelektron mehr haben als der Halbleiter. Gängige Donatoren vom N-Typ in Silizium (Si) sind z.B. Phosphor (P), Arsen (As) und/oder Antimon (Sb).
  • Transistoren (z.B. der hier diskutierte FET 210) und/oder andere Vorrichtungen können auf dem P-Wannenbereich 204 gebildet werden, um verschiedene Operationen einer Vorrichtung, z.B. Logik, elektrische Funktionen usw., zu steuern. In der Struktur 200 kann der P-Wannenbereich 204 als Substratgatebereich zur Steuerung der elektrischen Eigenschaften eines darauf gebildeten Transistors dienen. Eine vergrabene Isolatorschicht 208, auch bekannt als „vergrabenes Oxid“ oder „BOX“-Schicht, kann den P-Wannenbereich 204 sowie ggf. das Substrat 202 und die Barrierenschicht 206 von darüberliegenden Teilen einer Transistorstruktur, wie z.B. dem FET 210, trennen. Die vergrabene Isolatorschicht 208 kann aus einer oder mehreren Oxidverbindungen und/oder anderen derzeit bekannten oder später entwickelten elektrisch isolierenden Substanzen gebildet sein. Die vergrabene Isolatorschicht 208 kann so schmal wie möglich dimensioniert werden, um eine bessere Interaktion mit der P-Wannenbereich 204 zu ermöglichen. Wenn auf der vergrabenen Isolatorschicht 208 gebildete Transistoren auch funktionelle Komponenten in einer ähnlichen Dickenskala aufweisen, kann die Struktur 200 als eine „Fully Depleted Semiconductor on Insulator“ (FDSOI) -Struktur angesehen werden. Aufgrund der Verwendung des P-Wannenbereichs 204 kann die Struktur 200 als ein „Flipped-Well“-Bauelement angesehen werden. Die Verwendung der FDSOI-Technologie bietet verschiedene Vorteile, wie z.B. ein einstellbares elektrisches Transistorpotential durch Anlegen einer Vorspannung an den P-Wannenbereich 204.
  • Ein FET 210 kann über der vergrabenen Isolatorschicht 208 gebildet werden, so dass die vergrabene Isolatorschicht 208 den FET 210 physikalisch von der P-Wannenbereich 204 trennt. Der FET 210 kann die Form eines Transistors mit drei Anschlüssen entsprechend einer von mehreren Vorrichtungsarchitekturen aufweisen. Der FET 210 wird für die Zwecke des Beispiels als planarer FET dargestellt, aber es wird davon ausgegangen, dass verschiedene Ausführungsformen der Erfindung auch FET(s) 210 in Form von FETs vom Finnentyp („FinFETs“), Nanosheet-Transistoren, vertikal ausgerichteten FET(s) („VFETs“) und/oder jede andere derzeit bekannte oder später entwickelte Transistorarchitektur umfassen können und auch FETs vom P-Typ und vom N-Typ umfassen können. Die vergrabene Isolatorschicht 208 kann der P-Wannenbereich 204 von einem Sourcebereich (S), einem Drainbereich (D) und einem zwischen dem Sourcebereich S und dem Drainbereich D liegenden Kanalbereich 214 trennen.
  • Der Sourcebereich S und der Drainbereich D und der Kanalbereich 214 des FET 210 können einen Sourceanschluss 216 des FET 210 mit einem Drainanschluss 218 elektrisch koppeln, wenn sich der FET 210 in einem eingeschalteten Zustand befindet. Ein Gate (G) -Stapel 220 kann über dem Kanalbereich 214 angeordnet sein, so dass eine an den Gate-Anschluss 222 angelegte Spannung die elektrische Leitfähigkeit zwischen den Source- und Drain-Anschlüssen 216, 218 über den Sourcebereich S- und den Drainbereich D und den Kanalbereich 214 steuert. Der Gatestapel 220 kann z.B. ein oder mehrere elektrisch leitende Metalle aufweisen, zusätzlich zu einem dielektrischen Gatematerial (gekennzeichnet durch einen weißen Zwischenraum zwischen dem Boden des Gatestapels 220 und dem Kanalbereich 214), um das/die leitende(n) Metall(e) des Gatestapels 220 von mindestens dem Kanalbereich 214 zu trennen. In herkömmlichen Einstellungen wäre der FET 210 die einzige elektrisch aktive Komponente, die über einem entsprechenden Abschnitt des Substrats 202 gebildet wird. Ausführungsformen der Erfindung ermöglichen es jedoch, einen PNP-Übergang und damit einen BJT oder eine oder mehrere Dioden in vertikaler Ausrichtung mit dem FET 210 zu bilden. Um den PNP-Übergang zu bilden, können Vorspannungen an die verschiedenen dotierten Halbleitermaterialien (d.h. das Substrat 202, der P-Wannenbereich 204 und der Barrierenbereich 206) in der Struktur 200 angelegt werden.
  • Um unabhängige Vorspannungen an das Substrat 202, den P-Wannenbereich 204 und den Barrierenbereich 206 anzulegen, können Ausführungsformen der Erfindung ein Bilden von leitfähigen Elementen in jedem der jeweiligen Bereichen umfassen. Um einen elektrischen Kurzschluss und/oder eine unbeabsichtigte Vorspannung benachbarter Elemente zu verhindern, kann die Struktur 200 eine Gruppe von Grabenisolationsbereichen 224 umfassen, um die verschiedenen dotierten Materialien der Struktur 200 elektrisch und physikalisch voneinander zu trennen. Die Grabenisolationsbereiche 224 können aus einem isolierenden Material wie Siliziumdioxid (SiO2) oder einem „high-k“-Dielektrikum bestehen. Die Grabenisolationsbereiche 224 können durch ein gezieltes Ätzen von Teilen der Struktur 200 gebildet werden, um Öffnungen zu schaffen und ein oder mehrere isolierende Materialien innerhalb der Öffnungen zu bilden, z.B. durch Abscheidung.
  • Wie gezeigt, können die Grabenisolationsbereiche 224 angrenzend an die inneren vertikalen Oberflächen des Barrierenbereichs 206 positioniert werden. Die Grabenisolationsbereiche 224 können gebildet werden, um verschiedene Kontakte voneinander und/oder von anderen dotierten Materialien der Struktur 200 zu trennen. Zum Beispiel kann die Struktur 200 einen Kontakt 226 zu dem P-Wannenbereich 204 aufweisen. Der Kontakt 226 (und andere hierin beschriebene Kontakte) kann ein oder mehrere leitfähige Materialien aufweisen, die auf und/oder teilweise innerhalb der P-Wannenbereich 204 ausgebildet sind, z.B. ein oder mehrere leitende Metalle und/oder leitende Silizid-Regionen. Der Kontakt 226 kann zusätzlich z.B. Beschichtungen aus hochschmelzendem Metall (nicht dargestellt) aufweisen, um leitfähige Materialien des Kontakts 226 horizontal von den Grabenisolationsbereichen 224 und/oder anderen horizontal angrenzenden Materialien zu trennen. Solche Beschichtungen können Materialien wie z.B. ohne Beschränkung: Tantalnitrid (TaN) und Tantal; Tantalnitrid, Tantal und Kobalt; und Magnesium (Mn) oder Kombinationen davon umfassen.
  • Eine Spannungsquelle V1 kann elektrisch an einen Kontakt 228 gekoppelt sein, um eine entsprechende Vorspannung an den Barrierenbereich 206 anzulegen. Zusätzlich kann eine Spannungsquelle V2 mit einem Kontakt 230 elektrisch gekoppelt sein, um an das Substrat 202 eine entsprechende Vorspannung anzulegen. Ferner kann eine Spannungsquelle V3 mit dem Kontakt 226 elektrisch gekoppelt sein, um eine Vorspannung (z.B. „Substratgatevorspannung“) an den P-Wannenbereich 204 anzulegen. Im Falle einer FDSOI-Transistorarchitektur kann die Spannungsquelle V3 die anfängliche Leitfähigkeit zwischen dem Sourcebereich S und dem Drainbereich D des FET 200 über den Kanalbereich 214 beeinflussen. Das Anlegen einer Spannung V3 an den Kontakt 226 kann eine elektrische Ladung innerhalb des P-Wannenbereichs 204 induzieren, die eine Differenz im elektrischen Potential zwischen dem P-Wannenbereich 204, dem Sourcebereich S und dem Drainbereich D und dem Kanalregion 214 über die vergrabene Isolatorschicht 208 erzeugt. Neben anderen Effekten kann diese Differenz im elektrischen Potential zwischen dem P-Wannenbereich 204, dem Sourcebereich S und dem Drainbereichen und dem Kanalbereich 214 die Schwellenspannung VT des FET 210 beeinflussen. Die Schwellenspannung VT des FET 210 bezieht sich auf die Mindestspannung zur Induzierung der elektrischen Leitfähigkeit über dem Kanalbereich 214 zwischen dem Sourcebereich S und dem Drainbereich D. Eine elektrische Vorspannung im P-Wannenbereich 204 kann die zum Betrieb des FET 210 erforderliche Schwellenspannung VT verringern oder erhöhen. Diese Eigenschaften einer FDSOI-Struktur können unter anderem eine geringere Breite (Einsparung von Siliziumfläche) im Vergleich zu konventionellen Anwendungen und Transistorstrukturen ermöglichen.
  • Transistoren in FDSOI-Technologie, die in der Struktur 200 enthalten sind, bieten die Möglichkeit, eine Vorspannung an den P-Wannenbereich 204 anzulegen, um die Schwellenspannung VT (d.h. die Mindestspannung für die Kanalbildung) des FET 210 zu manipulieren. Wie bereits erwähnt, kann die an den P-Wannenbereich 204 angelegte Vorspannung auch mit anderen Elementen der Struktur 200 elektrisch gekoppelt werden, um zusätzliche Funktionen und/oder Elemente der Struktur 200 bereitzustellen.
  • Parasitären Dioden D1, D2 und D3 können innerhalb der Struktur 200 unterhalb des FET 210 gebildet werden. Die parasitären Dioden D1 und D2 können am PN-Übergang zwischen dem Substrat 202 und dem Barrierenbereich 206 gebildet werden. Die parasitäre Diode D3 wird an dem PN-Übergang zwischen dem P-Wannenbereich 204 und dem Barrierenbereich 206 gebildet. Gemäß Ausführungsformen können die Spannungsquellen V1 und V2 verwendet werden, um eine negative Vorspannung an das Substrat 202 und den Barrierenbereich 206 anzulegen, um die Dioden D1, D2 in Sperrrichtung vorzuspannen, während die Spannungsquelle V3 verwendet werden kann, um eine positive Vorspannung an die P-Well-Zone 204 anzulegen, um die Diode D3 in Durchlassrichtung vorzuspannen. Eine Ersatzschaltung 300 für die Struktur 200 ist in 3 dargestellt.
  • Eine äquivalente ‚Dioden‘-Schaltung 400 der Struktur 200 in einer Konfiguration mit Diodenverschaltung ist in 4 dargestellt. In der Konfiguration mit Diodenverschaltung sind Gate G, Source S und Drain D des FET 210 mit Masse verbunden. Die Spannungen V1 und V2 sind ebenfalls mit Masse verbunden. Eine positive Vorspannung (V3) wird an das Substratgate B (z.B. den P-Wannenbereich 204) der Struktur 200 angelegt.
  • 5 zeigt eine Bandlückenreferenzschaltung 500 gemäß Ausführungsformen. Vergleicht man 1 mit 5, so erkennt man, dass jeder der FETs 102, 104 (1) durch den FET 210 in der Struktur 200 ersetzt wurde. Außerdem wurde jeder der parasitären VPNP-Vorrichtungen (z.B. die BJTs 108, 110 in einer Konfiguration mit Diodenverschaltung) durch die Diodenschaltung 400 in der Struktur 200 ersetzt (z.B. die Struktur 200 in einer Konfiguration mit Diodenverschaltung). Insofern sind vier Instanzen der Struktur 200 erforderlich, um die in 5 dargestellte Bandlückenreferenzschaltung 500 zu implementieren. In den Strukturen 200, die die FETs 210 aufweisen, sind die Spannungen V1, V2 und V3 mit Masse verbunden. In den Diodenschaltungen 400 sind die Spannungen V1, V2 mit Masse verbunden und die Spannung V3 ist die Spannung am Knoten ‚a‘ oder am Knoten ‚b‘.
  • Gemäß den Ausführungsformen der Erfindung kann die vertikale Stapelung aktiver Vorrichtungen in der Struktur 200 ausgenutzt werden, um eine Bandlückenreferenzschaltung 600 bereitzustellen, die deutlich weniger Fläche benötigt (z.B. auf einem IC), ohne dass die Leistung beeinträchtigt wird. In der in 6 dargestellten Bandlückenreferenzschaltung 600 ist z.B. eine kombinierte Vorrichtung 602 (z.B. 602A, 602B) vorgesehen (unter Verwendung der Struktur 200), die die Funktionalität des FET 210 und der Diodenschaltung 400 kombiniert (wie durch die Pfeile X, Y in 5 veranschaulicht).
  • Ähnlich zu der in 1 dargestellten Bandlückenreferenzschaltung 100 ist die Bandlückenreferenzschaltung 600 so ausgebildet, dass sie eine Referenzausgangsspannung VOUT (~1,2 V) an einem Ausgangsknoten ‚c‘ erzeugt, die über einen weiten Temperaturbereich stabil bleibt. Jede kombinierte Vorrichtung 602A, 602B weist einen FET 604A, 604B und eine in Durchlassrichtung vorgespannte parasitäre Diode 606A, 606B auf. Die FETs 604A, 604B bilden einen Stromspiegel.
  • Zwischen den beiden FETs 604A, 604B besteht eine Spannungsdifferenz, die durch die unterschiedliche Größe ihrer Bauelemente verursacht wird (z.B. 8:1 in diesem Beispiel). Diese Spannung erscheint über dem Widerstand R1 und wird als „proportional zur absoluten Temperatur“ (PTAT) bezeichnet. Der Größenunterschied N zwischen den FETs 604A, 604B kann auf verschiedene Weise erhalten werden. Um z.B. einen Größenunterschied N zwischen den FETs 604A, 604B im Design der Bandlückenreferenzschaltung 600 zu erhalten, kann der FET 604A (und andere Teile der Struktur 200 (z.B. P-Wannenbereich 204, Barrierenbereich 206, Substrat 202 usw.)) kopiert und N-mal platziert werden, um den FET 604B im Design zu erzeugen, was zu einem Größenverhältnis zwischen dem FET 604A und dem FET 604B von 1:N führt.
  • Die Spannung an den parasitären Dioden 606A, 606B ist eine Spannung, die zur ,absoluten Temperatur komplementär' (CTAT). Die CTAT-Spannung und die PTAT-Spannung, die mit dem Widerstand R2 hochskaliert wird, werden addiert, so dass sich ihre Temperaturabhängigkeiten aufheben. Die resultierende Ausgangsspannung VOUT am Knoten ‚c‘, der die Widerstände R2 und R3 verbindet, bleibt über die Temperatur annähernd konstant.
  • In der Bandlückenreferenzschaltung 600 sind die Spannungen V1, V2 mit Masse verbunden und die Spannung an den beiden Knoten ‚a‘ und ‚b‘ beträgt V3. Die Diode 606A in der kombinierten Vorrichtung 602A wird in Durchlassrichtung vorgespannt, indem die Spannung V3 am Knoten ‚a‘ an das Substratgate B des FET 604A angelegt wird. Die Diode 606B wird in Durchlassrichtung vorgespannt, indem die Spannung V3 an Knoten ‚b‘ an das Substratgate B des FET 604B angelegt wird. Das Source S eines jeden FET 604A, 604B ist mit einer Versorgungsspannung VDD verbunden.
  • Die Eingänge eines Operationsverstärkers 608 sind mit den Knoten ‚a‘ und ‚b‘ gekoppelt. Der Ausgang des Operationsverstärkers 608 ist mit dem Gate G eines jeden der FETs 604A, 604B gekoppelt. Der Operationsverstärker 608 sorgt dafür, dass die Spannung an den Knoten ‚a‘ und ‚b‘ auf der gleichen Spannung V3 liegt.
  • Der Widerstand R1 ist zwischen Knoten ‚b‘ und dem hinteren Gate B des FET 604B im kombinierten Baustein 602B angeschlossen. Der Widerstand R2 ist zwischen Knoten ‚b‘ und dem Drain des FET 604B geschaltet. Der Widerstand R3 ist zwischen Knotenpunkt ‚a‘ und dem Drain D des FET 604A in der kombinierten Vorrichtung 602A angeschlossen.
  • Gemäß der Beschreibung kann die vertikale Stapelung aktiver Vorrichtungen in der Struktur 200 ausgenutzt werden, um eine Bandlückenreferenzschaltung 600 bereitzustellen, die erheblich weniger Fläche benötigt (z.B. auf einem IC), ohne dass die Leistung darunter leidet. Basierend auf simulierten und gemessenen Silizium (Si) -Ergebnissen und ähnlich wie konventionelle Bandlückenreferenzschaltungen ist die Bandlückenreferenzschaltung 600 in der Lage, eine Ausgangsspannung VOUT von -1,2 V zu erzeugen, unabhängig von der Versorgungsspannung VDD und über einen weiten Temperaturbereich. Darüber hinaus benötigt der Bandlückenreferenzschaltkreis 600 im Vergleich zu konventionellen Bandlückenreferenzschaltkreisen weniger Versorgungsstrom (IDD) und hat somit einen geringeren Leistungsbedarf.
  • Ein Beispiel für die Flächenreduzierung durch die Bandlückenreferenzschaltung 600 ist in 7 dargestellt. Das größere Rechteck 700 stellt die Fläche dar, die für die Implementierung einer konventionellen Bandlückenreferenzschaltung mit parasitären vertikalen PNP-Transistoren (z.B. die Bandlückenreferenzschaltung 100 (1)) erforderlich ist, die in Silizium (Si) unter Verwendung einer bestimmten Halbleiterverarbeitungstechnologie (z.B. GlobalFoundries 22FDX) entworfen wurde. Das kleinere Rechteck 702 stellt die Fläche dar, die ein Bandlückenreferenzschaltkreis 600 gemäß den Ausführungsformen benötigt, der in Si unter Verwendung der gleichen Halbleiterverarbeitungstechnologie entworfen wurde. Flächen- und Versorgungsstrommessungen (IDD) für die konventionelle Bandlückenreferenzschaltung und die Bandlückenreferenzschaltung 600 sind unten aufgeführt: Konventionelle Bandl u ¨ ckenreferenzschaltung ( Fl a ¨ che = 6760   μ 2 , IDD = 97   μ A ) ;
    Figure DE102021102961A1_0001
     Bandl u ¨ ckenreferenzschaltung  600   ( Fl a ¨ che = 1050   μ 2 ,  IDD = 34   μ A ) .
    Figure DE102021102961A1_0002
  • Insofern bietet der Bandlückenreferenzschaltkreis 600 eine Flächenreduzierung von etwa 85% und eine Reduzierung des Versorgungsstroms um etwa 65%.
  • 8 zeigt die Ausgangsspannungen VOUT (gemessen (Si) und simuliert) bei verschiedenen Kontakttemperaturen für eine konventionelle Bandlückenreferenzschaltung (BGR) (z.B. Bandlückenreferenzschaltung 100) und die Bandlückenreferenzschaltung 600 gemäß den Ausführungsformen. 9 zeigt die Ausgangsspannungen VOUT (gemessen (Si) und simuliert) bei verschiedenen Versorgungsspannungen VDD für eine konventionelle Bandlückenreferenzschaltung (z.B. Bandlückenreferenzschaltung 100) und die Bandlückenreferenzschaltung 600 gemäß Ausführungsformen. Darstellungsgemäß sind die Leistung der konventionellen Bandlückenschaltung und die Leistung der Bandlückenreferenzschaltung 600 vergleichbar. Zum Beispiel erzeugen die konventionelle Bandlückenreferenzschaltung und die Bandlückenreferenzschaltung 600 gemäß Ausführungsformen eine Ausgangsspannung von -1,2 V über einen weiten Temperaturbereich (9), die im Wesentlichen unabhängig von der Versorgungsspannung VDD ist (8). Wie hier ausführlich beschrieben, benötigt die Bandlückenreferenzschaltung 600 jedoch viel weniger Fläche und verbraucht weniger Strom als herkömmliche Bandlückenschaltungen.
  • Ausführungsformen der Erfindung können mehrere technische und kommerzielle Vorteile bieten, von denen einige hier beispielhaft diskutiert sind. Es ist eine Struktur vorgesehen, die es erlaubt, ein aktives Bauelement (z.B. einen FET) vertikal über einem anderen aktiven Bauelement (z.B. einem BJT, einer Diode usw.) in einer einzigen Vorrichtungsschicht zu stapeln. In konventionellen IC-Strukturen ist es in der Regel erforderlich, aktive Vorrichtungen in horizontal getrennten Bereichen einer einzigen Vorrichtungsschicht zu bilden und/oder mehrere Vorrichtungsschichten für eine jede der verschiedenen Komponenten zu bilden. Darüber hinaus ermöglichen es Ausführungsformen der Erfindung, mehrere aktive Vorrichtungen (z.B. einen FET, BJT, Diode usw.) zu einer kleineren kombinierten Struktur zusammenzufassen, wodurch die von den aktiven Vorrichtungen in einem Design (z.B. in einer Bandlückenreferenzschaltung) belegte Gesamtfläche reduziert wird, wodurch die Vorrichtungsdichte weiter verbessert und die für die Implementierung verschiedener IC-Designs erforderliche Fläche verringert wird.
  • Die hier verwendete Terminologie dient nur zur Beschreibung bestimmter Ausführungsformen und ist nicht zur Beschränkung der Erfindung gedacht. Wie hier verwendet, sollen die Singularformen „ein, eine, eines“ und „der, die, das“ auch die Pluralformen einschließen, es sei denn, aus dem Kontext geht eindeutig etwas anderes hervor. Es wird ferner davon ausgegangen, dass die Begriffe „umfasst“ und/oder „umfasst“, wenn sie in dieser Spezifikation verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder die Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon ausschließen. „Optional“ oder „fakultativ“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der nachfolgend beschriebene Umstand eintreten kann oder nicht eintreten kann und dass die Beschreibung Fälle umfasst, in denen das Ereignis eintritt, und Fälle, in denen es nicht eintritt.
  • Eine ungefähre Sprache, wie sie hier in der gesamten Spezifikation und in den Ansprüchen verwendet wird, kann angewandt werden, um jede quantitative Darstellung zu modifizieren, die zulässigerweise variieren könnte, ohne zu einer Änderung der Grundfunktion zu führen, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „ungefähr“ und „im Wesentlich“ modifiziert wird, nicht auf den genau angegebenen Wert zu beschränken. Zumindest in einigen Fällen kann die ungefähre Sprache der Präzision eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Spezifikation und in den Ansprüchen können Bereichseinschränkungen kombiniert und/oder ausgetauscht werden, solche Bereiche sind gekennzeichnet und schließen alle darin enthaltenen Unterbereiche ein, es sei denn, der Kontext oder die Sprache weist auf etwas anderes hin. Das auf einen bestimmten Wert eines Bereichs angewandte „Näherungswert“ gilt für beide Werte und kann, sofern nicht anderweitig von der Genauigkeit des den Wert messenden Instruments abhängig, +/- 10% des angegebenen Wertes/der angegebenen Werte angeben.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Stufen plus Funktionselemente in den unten stehenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Ausführung der Funktion in Kombination mit anderen beanspruchten Elementen, wie speziell beansprucht, umfassen. Die Beschreibung der vorliegenden Erfindung wurde zu Illustrations- und Beschreibungszwecken vorgelegt, soll aber weder erschöpfend noch auf die Erfindung in der offengelegten Form beschränkt sein. Viele Modifikationen und Variationen werden sich gegenüber denjenigen von gewöhnlichen Fachkenntnissen in der Kunst zeigen, ohne vom Umfang und Geist der Offenbarung abzuweichen. Die Ausführungsform wurde gewählt und beschrieben, um die Prinzipien der Offenbarung und der praktischen Anwendung am besten zu erläutern und um es anderen, die über gewöhnliche Fertigkeiten in der Kunst verfügen, zu ermöglichen, die Offenbarung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, die sich für die jeweilige beabsichtigte Verwendung eignen.

Claims (20)

  1. Bandlückenreferenzschaltung, umfassend: erste und zweite vertikal gestapelte Strukturen, wobei die ersten und zweiten vertikal gestapelten Strukturen jeweils umfassen: ein Substrat vom P-Typ; ein P-Wannenbereich innerhalb des Substrats vom P-Typ; ein Barrierebereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die am PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ gebildet wird.
  2. Bandlückenreferenzschaltung nach Anspruch 1, wobei die erste Spannungsquelle eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist.
  3. Bandlückenreferenzschaltung nach Anspruch 2, wobei die erste Spannungsquelle gleichzeitig das Substratgate des FETs vorspannt.
  4. Bandlückenreferenzschaltung nach Anspruch 2, ferner umfassend: eine zweite Spannungsquelle, die mit dem Barrierenbereich vom N-Typ gekoppelt ist und eine Vorspannung in Sperrrichtung an einen PN-Übergang anlegt, der zwischen dem P-Substrat und dem Barrierenbereich vom N-Typ ausgebildet ist; und eine dritte Spannungsquelle, die mit dem Substrat vom P-Typ gekoppelt ist und eine Vorspannung in Sperrrichtung an den PN-Übergang anlegt, der zwischen dem Substrat vom P-Typ und dem Barrierenbereich vom N-Typ ausgebildet ist.
  5. Bandlückenreferenzschaltung nach Anspruch 1, wobei der Barrierenbereich vom N-Typ und das Substrat vom P-Typ mit Masse verbunden sind.
  6. Bandlückenreferenzschaltung nach Anspruch 1, wobei der FET in der ersten vertikal gestapelten Struktur und der FET in der zweiten vertikal gestapelten Struktur einen Stromspiegel bilden.
  7. Bandlückenreferenzschaltung nach Anspruch 1, wobei der FET in jeder von der ersten und der zweiten vertikal gestapelten Struktur ein Source, ein Drain und ein Gate aufweist, und wobei die Bandlückenreferenzschaltung ferner einen Operationsverstärker aufweist, wobei der Operationsverstärker einen Ausgang aufweist, der mit dem Gate des FET in jeder von der ersten und der zweiten vertikal gestapelten Struktur gekoppelt ist.
  8. Bandlückenreferenzschaltung nach Anspruch 7, wobei der Operationsverstärker einen ersten Eingang, der mit einem ersten Knoten gekoppelt ist, und einen zweiten Eingang, der mit einem zweiten Knoten gekoppelt ist, aufweist, wobei der erste Knoten mit einem Substratgate des FET in der ersten vertikal gestapelten Struktur gekoppelt ist.
  9. Bandlückenreferenzschaltung nach Anspruch 8, wobei die Bandlückenreferenzschaltung ferner umfasst: einen ersten Widerstand, der zwischen dem zweiten Knoten und dem Substratgate des FET in der zweiten vertikal gestapelten Struktur gekoppelt ist; einen zweiten Widerstand, der zwischen dem zweiten Knoten und dem Drain des FET in der zweiten vertikal gestapelten Struktur gekoppelt ist; und einen dritten Widerstand, der zwischen dem ersten Knoten und einem Drain des FET in der ersten vertikal gestapelten Struktur gekoppelt ist.
  10. Bandlückenreferenzschaltung nach Anspruch 9, wobei eine Spannung über dem ersten Widerstand proportional zu einer Spannung ist, die zu der absoluten Temperatur proportional ist, (PTAT) und wobei eine Spannung über der Diode, die am PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich von N-Typ in jedem von der ersten und der zweiten gestapelten Vorrichtung gebildet wird, eine Spannung ist, die komplementär zur Spannung ist, die zur absoluten Temperatur proportional ist (CTAT).
  11. Bandlückenreferenzschaltung nach Anspruch 10, ferner einen Ausgangsknoten umfassend, der mit dem zweiten und dritten Widerstand verbunden ist, wobei der Ausgangsknoten eine Referenzspannung ausgibt.
  12. Bandlückenreferenzschaltung nach Anspruch 7, wobei das Source des FET in jeder von der ersten und der zweiten vertikal gestapelten Struktur mit einer Versorgungsspannung gekoppelt ist.
  13. Integrierte Schaltung, umfassend: eine Bandlückenreferenzschaltung zum Erzeugen eines Referenzstroms, wobei die Bandlückenreferenzschaltung umfasst: erste und zweite vertikal gestapelte Strukturen, wobei die ersten und zweiten vertikal gestapelten Strukturen jeweils umfassen: ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierebereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet, wobei der FET in der ersten vertikal gestapelten Struktur und der FET in der zweiten vertikal gestapelten Struktur einen Stromspiegel bilden; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist, wobei die erste Spannungsquelle gleichzeitig das Substratgate des FET vorspannt.
  14. Integrierte Schaltung nach Anspruch 13, ferner umfassend: eine zweite Spannungsquelle, die mit dem Barrierenbereich vom N-Typ gekoppelt ist und eine Vorspannung in Sperrrichtung an einen PN-Übergang anlegt, der zwischen dem Substrat vom P-Typ und dem Barrierenbereich vom N-Typ ausgebildet ist; und eine dritte Spannungsquelle, die mit dem Substrat vom P-Typ gekoppelt ist und eine Vorspannung in Sperrrichtung an den PN-Übergang anlegt, der zwischen dem Substrat vom P-Typ und dem Barrierenbereich vom N-Typ ausgebildet ist.
  15. Integrierte Schaltung nach Anspruch 13, wobei der FET sowohl in der ersten als auch in der zweiten vertikal gestapelten Struktur jeweils ein Source, ein Drain und ein Gate aufweist und wobei die Bandlückenreferenzschaltung ferner einen Operationsverstärker aufweist, wobei der Operationsverstärker umfasst: einen Ausgang, der mit dem Gate des FET sowohl in der ersten als auch in der zweiten vertikal gestapelten Struktur gekoppelt ist; und einen ersten Eingang, der mit einem ersten Knoten gekoppelt ist, und einen zweiten Eingang, der mit einem zweiten Knoten gekoppelt ist, wobei der erste Knoten mit einem Substratgate des FET in der ersten vertikal gestapelten Struktur gekoppelt ist; wobei die Bandlückenreferenzschaltung ferner umfasst: einen ersten Widerstand, der zwischen dem zweiten Knoten und dem Substratgate des FET in der zweiten vertikal gestapelten Struktur gekoppelt ist; einen zweiten Widerstand, der zwischen dem zweiten Knoten und dem Drain des FET in der zweiten vertikal gestapelten Struktur gekoppelt ist; und einen dritten Widerstand, der zwischen dem ersten Knoten und einem Drain des FET in der ersten vertikal gestapelten Struktur gekoppelt ist.
  16. Integrierte Schaltung nach Anspruch 15, wobei eine Spannung über dem ersten Widerstand proportional zu einer Spannung ist, die zur absoluten Temperatur proportional ist, (PTAT) und wobei eine Spannung über der Diode, die am PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ in jedem von der ersten und der zweiten gestapelten Vorrichtung ausgebildet ist, eine Spannung ist, die zur absoluten Temperatur komplementär (CTAT) ist.
  17. Integrierte Schaltung nach Anspruch 15, ferner einen Ausgangsknoten umfassend, der mit dem zweiten und dem dritten Widerstand verbunden ist, wobei der Ausgangsknoten eine Referenzspannung ausgibt.
  18. Bandlückenreferenzschaltung mit vertikal gestapelten aktiven Silizium-auf-Isolator (SOI) -Vorrichtungen, umfassend: ein Substrat vom P-Typ; einen P-Wannenbereich innerhalb des Substrats vom P-Typ; einen Barrierenbereich vom N-Typ zwischen dem Substrat vom P-Typ und dem P-Wannenbereich, wobei der P-Wannenbereich und der Barrierenbereich vom N-Typ einen PN-Übergang bilden; einen Feldeffekttransistor (FET) über dem P-Wannenbereich, der von dem P-Wannenbereich durch eine vergrabene Isolatorschicht getrennt ist, wobei der P-Wannenbereich ein Substratgate des FET bildet; und eine erste Spannungsquelle, die mit der P-Wanne gekoppelt ist und eine Vorwärtsvorspannung an eine Diode anlegt, die an dem PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist, wobei die erste Spannungsquelle gleichzeitig das Substratgate des FET vorspannt.
  19. Bandlückenreferenzschaltung nach Anspruch 18, wobei der Barrierenbereich vom N-Typ und das Substrat vom P-Typ mit Masse verbunden sind.
  20. Bandlückenreferenzschaltung nach Anspruch 18, die ferner einen mit dem Substratgate des FET gekoppelten Widerstand aufweist, wobei eine Spannung über dem Widerstand eine Spannung ist, die zur absoluten Temperatur proportional ist, (PTAT) ist und wobei eine Spannung über der Diode, die am PN-Übergang zwischen dem P-Wannenbereich und dem Barrierenbereich vom N-Typ ausgebildet ist, eine Spannung ist, die zur absoluten Temperatur komplementär ist, (CTAT).
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489835B1 (en) * 2001-08-28 2002-12-03 Lattice Semiconductor Corporation Low voltage bandgap reference circuit
JP2006332259A (ja) * 2005-05-25 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7629785B1 (en) * 2007-05-23 2009-12-08 National Semiconductor Corporation Circuit and method supporting a one-volt bandgap architecture
US7965128B2 (en) * 2007-11-08 2011-06-21 Rohm Co., Ltd. Semiconductor device, and power source and processor provided with the same
JP5277913B2 (ja) * 2008-11-28 2013-08-28 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路
US9006992B2 (en) * 2009-04-11 2015-04-14 Innosys, Inc. Low current thyristor-based dimming
JP5488171B2 (ja) * 2010-04-27 2014-05-14 株式会社村田製作所 バイアス回路、電力増幅器及びカレントミラー回路
US8592860B2 (en) * 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
US8736355B2 (en) * 2012-06-12 2014-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Device layout for reference and sensor circuits
US8854140B2 (en) * 2012-12-19 2014-10-07 Raytheon Company Current mirror with saturated semiconductor resistor
US9431390B2 (en) * 2013-05-03 2016-08-30 Microchip Technology Incorporated Compact electrostatic discharge (ESD) protection structure
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US9356017B1 (en) * 2015-02-05 2016-05-31 Infineon Technologies Austria Ag Switch circuit and semiconductor device
CN105633141B (zh) * 2015-05-14 2019-06-18 中国科学院微电子研究所 Soi器件及其制造方法
JP2017224978A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体装置
US9837439B1 (en) * 2016-08-12 2017-12-05 Globalfoundries Inc. Compensation of temperature effects in semiconductor device structures
US20180074532A1 (en) * 2016-09-13 2018-03-15 Freescale Semiconductor, Inc. Reference voltage generator
US10250199B2 (en) * 2016-09-16 2019-04-02 Psemi Corporation Cascode amplifier bias circuits
US10938382B2 (en) * 2017-02-08 2021-03-02 Sony Semiconductor Solutions Corporation Electronic circuit and electronic device

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