DE102021101742A1 - Halbleiter-package mit einem lötbaren kontaktpad, das durch ein lastanschluss-bondpad eines leistungshalbleiterchips gebildet wird, und verfahren zu dessen herstellung - Google Patents

Halbleiter-package mit einem lötbaren kontaktpad, das durch ein lastanschluss-bondpad eines leistungshalbleiterchips gebildet wird, und verfahren zu dessen herstellung Download PDF

Info

Publication number
DE102021101742A1
DE102021101742A1 DE102021101742.4A DE102021101742A DE102021101742A1 DE 102021101742 A1 DE102021101742 A1 DE 102021101742A1 DE 102021101742 A DE102021101742 A DE 102021101742A DE 102021101742 A1 DE102021101742 A1 DE 102021101742A1
Authority
DE
Germany
Prior art keywords
insulating substrate
power semiconductor
semiconductor chip
bond pad
main side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021101742.4A
Other languages
English (en)
Inventor
Eung San Cho
Tomasz Naeve
Petteri Palm
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102021101742A1 publication Critical patent/DE102021101742A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Ein Halbleiter-Package enthält: ein isolierendes Substrat mit einer ersten und einer zweiten Hauptseite, die einander gegenüberliegen; einen Leistungshalbleiterchip, der in das Substrat eingebettet ist und dünner als oder gleich dick wie das Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des Substrats weist, und ein Steueranschluss-Bondpad enthält; elektrisch leifähige erste Durchkontaktierungen, die sich durch das Substrat in einem Peripheriebereich erstrecken; eine erste Metallisierung, die das erste Lastanschluss-Bondpad mit den ersten Durchkontaktierungen an der ersten Hauptseite des Substrats verbindet; lötbare erste Kontaktpads an der zweiten Hauptseite des Substrats und die durch die ersten Durchkontaktierungen gebildet werden; und ein lötbares zweites Kontaktpad an der zweiten Hauptseite des Substrats und das durch das zweite Lastanschluss-Bondpad gebildet wird.

Description

  • Die Erfindung betrifft ein Halbleiter-Package (Halbleiterpackung, Halbleiterbaugruppe, Halbleitergehäuse), ein Verfahren zur Herstellung eines Halbleiter-Packages und ein Verfahren zur Herstellung einer Mehrzahl von Halbleiter-Packages.
  • Hintergrund
  • Die Kühlbarkeit ist ein Nachteil für Leistungselektronik auf Basis von oberflächenmontierten Bauelementen (Surface Mount Device, SMD). Dennoch bieten SMD-basierte Systeme eine hohen Effizienz und werden daher häufig eingesetzt. Einige Leistungs-SMD-Packagelösungen bieten einen geringen thermischen Widerstand zu der Ober- und Unterseite des Packages und verwenden keine Bonddraht- oder Clip-Verbindungen mehr, sondern verwenden stattdessen Lötbumps für Source- und Gate-Anschlüsse. Der Drain-Anschluss wird durch eine plattierte Kupferdose (copper can) (Deckel) gebildet, die mit der Drain-Seite des Leistungshalbleiterchips verbunden ist. Die Dose bzw. der Deckel bietet einen geringen thermischen Widerstand zu der Oberseite des Packages und eignet sich gut für die Kühlung durch die Oberseite des Packages, wodurch eine doppelseitige Kühllösung bereitgestellt wird.
  • Der Dose/Deckel-Ansatz erfordert jedoch eine relativ große Gate-Pad-Größe, die die aktive Fläche des Leistungshalbleiter-Bauelements reduziert und daher die Chipkosten erhöht und die Gesamteffizienz senkt. Darüber hinaus unterstützt der Dose/Deckel-Ansatz nicht ohne weiteres dünne Halbleiterchips (z. B. 40µm bis 60µm dick oder noch dünner) aufgrund von Problemen mit der Bondliniendicke, die entstehen, wenn thermisches Material an der Seitenwand eines dünnen Leistungshalbleiterchips hochkriecht. Übermäßiges Kriechen bzw. Kriechstrom kann zu elektrischen Problemen führen, was im Fall von dünnen Halbleiterchips schwer zu vermeiden ist.
  • Es ist eine Aufgabe der Erfindung, ein verbessertes Leistungshalbleiter-Package auf SMD-Basis und entsprechende Verfahren zur Herstellung bereitzustellen. Diese Aufgabe wird durch den Gegenstand gemäß den unabhängigen Ansprüchen gelöst.
  • Zusammenfassung
  • Gemäß einer Ausführungsform eines Halbleiter-Packages (semiconductor package) weist das Halbleiter-Package Folgendes auf: ein isolierendes Substrat mit einer ersten Hauptseite und einer zweiten Hauptseite gegenüber der ersten Hauptseite; einen Leistungshalbleiterchip (power semiconductor die), der in das isolierende Substrat eingebettet ist und dünner als oder gleich dick wie das isolierende Substrat ist, wobei der Leistungshalbleiterchip ein erstes Lastanschluss-Bondpad (load terminal bond pad) an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad (control terminal bond pad) an der ersten Seite oder der zweiten Seite aufweist; elektrisch leitfähige erste Durchkontaktierungen (Durchgangslöcher, Vias), die sich durch das isolierende Substrat in einem Peripheriebereich (Randbereich, Umfangsbereich) erstrecken, der den Leistungshalbleiterchip seitlich (lateral) umgibt; eine erste Metallisierung, die das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit den ersten Durchkontaktierungen an der ersten Hauptseite des isolierenden Substrats verbindet; lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats und die durch die ersten Durchkontaktierungen gebildet werden; und ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips gebildet wird.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiter-Packages weist das Verfahren Folgendes auf: Einbetten eines Leistungshalbleiterchips in ein isolierendes Substrat, wobei das isolierende Substrat eine erste Hauptseite und eine zweite Hauptseite gegenüber der ersten Hauptseite aufweist, wobei der Leistungshalbleiterchip dünner als oder gleich dick wie das isolierende Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss Bondpad an der ersten Seite oder der zweiten Seite aufweist; und Bilden einer ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das isolierende Substrat in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt, wobei die ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats bilden, wobei das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung einer Mehrzahl von Halbleiter-Packages weist das Verfahren Folgendes auf: Anhaften (Kleben) eines Kern isolierenden Panels (core insulating panel) mit einer Mehrzahl von Öffnungen an einem temporären Klebeband an einer zweiten Hauptseite des Kern isolierenden Panels gegenüber einer ersten Hauptseite; Einsetzen eines Leistungshalbleiterchips in jede Öffnung des Kern isolierenden Panels, wobei jeder Leistungshalbleiterchip dünner als oder gleich dick wie das Kern isolierenden Panel ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des Kern isolierenden Panels weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des Kern isolierenden Panels weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist, wobei jeder Leistungshalbleiterchip an dem temporären Klebeband an der zweiten Seite des Leistungshalbleiterchips haftet; Bilden einer ersten Metallisierungsschicht an der ersten Hauptseite des Kern isolierenden Panels, wobei die erste Metallisierungsschicht in eine Mehrzahl von ersten Metallisierungen gemustert (strukturiert) ist, wobei jede erste Metallisierung einem der Leistungshalbleiterchips zugeordnet ist und das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit jeweiligen elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das Kern isolierende Panel in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt; und Vereinzeln (Singularisieren) des Kern isolierenden Panels in eine Mehrzahl von Packages, wobei für jedes Package die in dem Package enthaltenen ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bilden und das zweite Lastanschluss-Bondpad des in dem Package enthaltenen Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bildet.
  • Ein Fachmann wird beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der beigefügten Zeichnungen weitere Merkmale und Vorteile erkennen.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung detailliert beschrieben.
    • 1 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiter-Packages.
    • 2 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Packages.
    • 3A und 3B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 1 gezeigten Halbleiter-Packages.
    • 4A und 4B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 2 gezeigten Halbleiter-Packages.
    • 5 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Packages.
    • 6A und 6B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 5 gezeigten Halbleiter-Packages.
    • 7A bis 71 zeigen jeweilige Querschnittsansichten einer Ausführungsform eines Verfahrens zur Chargenfertigung (Serienfertigung, batch manufacturing) von Halbleiter-Packages.
    • 8 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Verfahrens zur Chargenfertigung von Halbleiter-Packages.
  • Detaillierte Beschreibung
  • Die beschriebenen Ausführungsformen stellen ein Halbleiter-Package mit einem oder mehreren lötbaren Kontaktpads bereit, die von mindestens einem Anschlussbondpad eines Leistungshalbleiterchips gebildet werden, sowie Verfahren zu dessen Herstellung. Das Halbleiter-Package hat eine erhöhte Wärmeableitung, einen kleineren Formfaktor, stellt einen direkten Pad-Kontakt zwischen Chip (Die) und Montagefläche bereit und ermöglicht ein Gate-Anschluss-Routing (gate terminal routing). Die hier beschriebenen Verfahren sind prozessflusskompatibel mit großen Panels (Platten), wie sie typischerweise bei der Verarbeitung von Leiterplatten (printed circuit board, PCB) verwendet werden, und sorgen für eine geringere Kostenskala. Das Package hat auch eine verbesserte thermische Leistung an der Package-Oberseite. Anstelle von Lötmittel zwischen dem Chip und der Oberseitenmetallisierung kann die Verbindung eine direkte Kupfer-zu-KupferVerbindung sein. Die Package-Grundfläche kann zwischen verschiedenen Chipgrößen standardisiert werden, da die Oberfläche des isolierenden Substratkörpers des Packages verwendet werden kann, um die Source/ Emitter- (oder Drain/Kollektor-) und Gate-Pad-Verbindungen im Falle eines Leistungshalbleitertransistorbauelementes zu verlängern bzw. zu verlegen.
  • 1 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiter-Packages 100. Das Halbleiter-Package 100 enthält ein isolierendes Substrat 102 mit einer ersten Hauptseite 104 und einer zweiten Hauptseite 106 gegenüber der ersten Hauptseite 104. Das isolierende Substrat 102 kann ein Laminat sein, wie zum Beispiel ein PCB-Substrat usw. Das Package 100 enthält außerdem einen Leistungshalbleiterchip 108, der in das isolierende Substrat 102 eingebettet und dünner als oder gleich dick wie das isolierende Substrat 102 ist. Das heißt, die Dicke T_sub des isolierenden Substrats 102 ist gleich oder größer als die Dicke T_die des Leistungshalbleiterchips 108, wodurch die mit dünnen Halbleiterchips verbundenen Probleme der Bondliniendicke eliminiert werden. Dementsprechend kann der in das isolierende Substrat 102 eingebettete Leistungshalbleiterchip 108 relativ dünn sein, zum Beispiel kann T_die in einem Bereich von 40 µm bis 60 µm oder sogar noch weniger liegen.
  • In einer Ausführungsform ist der Leistungshalbleiterchip 108 in einer Öffnung 110 in dem isolierenden Substrat 102 positioniert und die Öffnung 110 ist zumindest teilweise mit einem isolierenden Material 112, wie zum Beispiel einem Epoxid, Harz usw., gefüllt. Das isolierende Substrat 102 mit der Öffnung 110 und das isolierende Material 112, das die Öffnung 110 zumindest teilweise ausfüllt, können aus dem gleichen Material oder aus unterschiedlichen Materialien gemacht sein. Zum Beispiel kann das isolierende Substrat 102 mit der Öffnung 110 Glasfasern umfassen, die in ein Epoxid eingebettet sind, und das isolierende Material 112, das die Öffnung 110 zumindest teilweise ausfüllt, kann ein Harz umfassen. In einem anderen Beispiel können sowohl das isolierende Substrat 102 mit der Öffnung 110 als auch das isolierende Material 112, das die Öffnung 110 zumindest teilweise ausfüllt, ein Harzmaterial sein. Dies sind nur einige wenige Beispiele für die Zusammensetzung des isolierenden Substrats 102 und des isolierenden Materials 112 und es sind noch andere Materialkombinationen möglich.
  • Der Leistungshalbleiterchip 108, der in das isolierende Substrat 102 eingebettet ist, hat ein erstes Lastanschluss-Bondpad 114 an einer ersten Seite 116 des Chips 108, das in die gleiche Richtung wie die erste Hauptseite 104 des isolierenden Substrats 102 weist. Der Leistungshalbleiterchip 108 hat auch ein zweites Lastanschluss-Bondpad 118 an einer zweiten Seite 120 des Chips 108, das in die gleiche Richtung wie die zweite Hauptseite 106 des isolierenden Substrats 102 weist. Gemäß der in 1 dargestellten Ausführungsform hat der Leistungshalbleiterchip 108 ferner ein Steueranschluss-Bondpad 122 an der zweiten Seite 120 des Chips 108.
  • Das erste Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 kann ein Drain-Anschluss-Bondpad sein und das zweite Lastanschluss-Bondpad 118 des Chips 108 kann ein Source-Anschluss-Bondpad sein, z. B. im Fall eines Leistungs-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor, metal-oxide-semiconductor field-effect transistor) Bauelements, HEMT (Transistor mit hoher Elektronenbeweglichkeit, high-electron mobility transistor) Bauelements usw. Das erste Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 kann stattdessen ein Kollektoranschluss-Bondpad sein und das zweite Lastanschluss-Bondpad 118 des Chips 108 kann ein Emitteranschluss-Bondpad sein, z. B. im Fall eines IGBT (Bipolartransistor mit isolierter Gate-Elektrode, insulated-gate bipolar transistor) Bauelements. In jedem Beispiel kann das Steueranschluss-Bondpad 122 auf der zweiten Seite 120 des Leistungshalbleiterchips 108 ein Gateanschluss-Bondpad sein.
  • Unabhängig von der Art des Leistungshalbleiterchips 108, der in das isolierende Substrat 102 eingebettet ist, enthält das Halbleiter-Package 100 auch elektrisch leitfähige erste Durchkontaktierungen 124, wie zum Beispiel plattierte Durchgangslöcher, Kupfer-Durchkontaktierungen, Metallblöcke usw., die sich durch das isolierende Substrat 102 in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip 108 seitlich umgibt. Das Halbleiter-Package 100 enthält ferner eine erste Metallisierung 126, wie zum Beispiel eine Kupfermetallisierung, die das erste Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 mit den ersten Durchkontaktierungen 124 an der ersten Hauptseite 104 des isolierenden Substrats 102 verbindet.
  • In einer Ausführungsform umfassen die ersten Durchkontaktierungen 124, die erste Metallisierung 126 und das erste Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 jeweils Kupfer. Das zweite Lastanschluss-Bondpad 118 und das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 können ebenfalls jeweils Kupfer umfassen. Andere elektrisch leitfähige Materialien können auch für die ersten Durchkontaktierungen 124, die erste Metallisierung 126 und die Anschlussbondpads 114, 118, 122 des Leistungshalbleiterchips 108 verwendet werden. Im Allgemeinen kann jedes Metall oder jede Metallverbindung, wie zum Beispiel Cu, NiPdAu usw., für das erste Lastanschluss-Bondpad 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 verwendet werden. Für die Anschlussbondpads 118, 122 an der zweiten Seite 120 des Leistungshalbleiterchips 108 sollte das verwendete Metall oder die verwendete Metallverbindung lötbar sein, z. B. Cu. Der Begriff „lötbar“, wie er hier verwendet wird, bedeutet, dass eine adäquate Lötverbindung mit diesem Material hergestellt werden kann. Zum Beispiel können die hier beschriebenen lötfähigen Kontaktpads standardmäßige bleihaltige oder bleifreie Lötmaterialien oder Legierungen umfassen, die in der Elektronikfertigung verwendet werden und mindestens eines der folgenden Materialien enthalten: Sn, Pb, Sb, Bi, Ag, Cu, Zn, und/oder In.
  • Lötbare erste Kontaktpads 128 an der zweiten Hauptseite 106 des isolierenden Substrats 102 werden durch die ersten Durchkontaktierungen 124 gebildet, die sich durch das isolierende Substrat 102 erstrecken. In einer Ausführungsform werden standardmäßige vorplattierte Durchkontaktierungen verwendet, die jedoch breit/groß genug sind, damit die ersten Durchkontaktierungen 124 eine ausreichende Kontaktfläche für die Verwendung als finale/direkte Pads 128 an der zweiten Hauptseite 106 des isolierenden Substrats 102 aufweisen.
  • In dem oben angegebenen Beispiel des ersten Lastanschluss-Bondpads 114 des Leistungshalbleiterchips 108, das ein Drain- (oder Kollektor-) Anschluss-Bondpad ist, bedeutet dies, dass die ersten Durchkontaktierungen 124 als finale/direkte Pads 128 zur Bereitstellung der Drain- (oder Kollektor-) Verbindung an der zweiten Hauptseite 106 des isolierenden Substrats 102 verwendet werden können. Wenn das erste Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 stattdessen ein Source- (oder Emitter-) Anschluss-Bondpad ist, können die ersten Durchkontaktierungen 124 als finale/direkte Pads 128 zum Bereitstellen der Source- (oder Emitter-) Verbindung an der zweiten Hauptseite 106 des isolierenden Substrats 102 verwendet werden.
  • Ein lötbares zweites Kontaktpad 130 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das zweite Lastanschluss-Bondpad 118 des Leistungshalbleiterchips 108 gebildet, und ein lötbares drittes Kontaktpad 132 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das Steueranschluss-Bondpad 122 des Chips 108 in 1 gebildet. Dementsprechend bilden mindestens zwei Anschlussbondpads 118, 122 des Leistungshalbleiterchips 108 einige der endgültigen E/A-Pads (I/O pads) des Halbleiter-Packages 100 gemäß der in 1 dargestellten Ausführungsform, während die ersten Durchkontaktierungen 124 zusätzliche endgültige E/A-Pads des Packages bilden.
  • In einer Ausführungsform ist an der zweiten Hauptseite 106 des isolierenden Substrats 102 das lötbare zweite Kontaktpad 130, das durch das zweite Lastanschluss-Bondpad 118 des Leistungshalbleiterchips 108 gebildet wird, koplanar mit den lötbaren ersten Kontaktpads 128, die durch die ersten Durchkontaktierungen 124 gebildet werden. Das lötbare dritte Kontaktpad 132, das durch das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 gebildet wird, kann ebenfalls koplanar mit den lötbaren ersten Kontaktpads 128 sein, die durch die ersten Durchkontaktierungen 124 an der zweiten Hauptseite 106 des isolierenden Substrats 102 gebildet werden.
  • Alle elektrischen Anschlüsse bzw. Verbindungen für den Leistungshalbleiterchips 108 werden an der zweiten Hauptseite 106 des isolierenden Substrats 102 in Form von jeweiligen lötbaren Kontaktpads 128, 130, 132 bereitgestellt, wodurch das Halbleiter-Package 100 eine SMD-Konfiguration erhält. Das Halbleiter-Package 100 kann an der zweiten Hauptseite 106 des isolierenden Substrats 102 gekühlt werden, zum Beispiel durch die Platte/das Substrat (nicht dargestellt), auf der/dem das Package 100 montiert werden soll. Ein Kühlkörper (Wärmeableiter, heat sink) 134 kann an der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 angebracht werden, um eine doppelseitige Kühlung zur Verfügung zu stellen. Der Kühlkörper 134 kann weggelassen werden und stattdessen die erste Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 dicker gemacht werden, um eine doppelseitige Kühlung zur Verfügung zu stellen. Im Falle einer einseitigen Kühlung wird der Kühlkörper 134 weggelassen und ist daher in 1 als gestrichelter Kasten dargestellt. Etwaige Lücken 136 zwischen dem Kühlkörper 134 und der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 können mit einem thermischen Schnittstellenmaterial, wie zum Beispiel Wärmeleitpaste, Wärmeleitkleber usw., gefüllt werden. Die Lücke(n) 136 können stattdessen eliminiert werden, indem ein Teil der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 abgedeckt wird und die Dicke der ersten Metallisierung 126 dort, wo sie nicht abgedeckt ist, erhöht wird, zum Beispiel durch zusätzliches Plattieren und/oder ECD (electrochemical deposition, elektrochemische Abscheidung) von Cu.
  • Eine erste Lötmaske 138 kann die erste Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 zumindest teilweise bedecken. Im Falle einer einseitigen Kühlung kann die erste Lötmaske 138 die erste Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102 vollständig bedecken. Eine zweite Lötmaske 140 kann an der zweiten Hauptseite 106 des isolierenden Substrats 102 bereitgestellt werden, um den freiliegenden Oberflächenbereich der jeweiligen lötbaren Kontaktpads 128, 130, 132 zu definieren, die an der zweiten Hauptseite 106 des isolierenden Substrats 102 zur Oberflächenmontage des Halbleiter-Packages 100 bereitgestellt werden.
  • 2 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Packages. Die in 2 gezeigte Ausführungsform ist ähnlich zu der in 1 gezeigten Ausführungsform. Im Unterschied dazu befindet sich das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 in 2 aber an der ersten Seite 116 des Chips 108 statt an der zweiten Seite 120. Um eine elektrische Verbindung für das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 an der zweiten Hauptseite 106 des isolierenden Substrats 102 bereitzustellen, enthält das Halbleiter-Package 200 in 2 eine elektrisch leitfähige zweite Durchkontaktierung 202, die sich durch das isolierende Substrat 102 in dem Peripheriebereich erstreckt, und eine zweite Metallisierung 204, die das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 mit der zweiten Durchkontaktierung 202 an der ersten Hauptseite 104 des isolierenden Substrats 102 verbindet. Die zweite Metallisierung 204 an der ersten Hauptseite 104 des isolierenden Substrats 102 ist von der ersten Metallisierung 126 getrennt, um einen elektrischen Kurzschluss zwischen dem Steueranschluss-Bondpad 122 und dem ersten Lastanschluss-Bondpad 114 des Leistungshalbleiterchips 108 zu verhindern.
  • Ein lötbares drittes Kontaktpad 206 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch die zweite Durchkontaktierung 202 gebildet. Daher muss nur das zweite Lastanschluss-Bondpad 118 an der zweiten Seite 120 des Leistungshalbleiterchips 108 ein lötbares Metall oder eine lötbare Metallverbindung, wie zum Beispiel Cu, umfassen, wohingegen das Steueranschluss-Bondpad 122 und das erste Lastanschluss-Bondpad 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 ein lötbares Metall oder eine lötbare Metallverbindung umfassen können oder nicht. Die ersten Durchkontaktierungen 124 und die zweite Durchkontaktierung 202 umfassen jeweils ein lötbares Metall oder eine lötbare Metallverbindung, wie zum Beispiel Cu, und die zweite Durchkontaktierung 202 kann die gleiche oder eine ähnliche Zusammensetzung wie die ersten Durchkontaktierungen 124 aufweisen. Die erste Lötmaske 138 ist in 2 die gesamte erste Hauptseite 104 des isolierenden Substrats 102 bedeckend dargestellt, kann aber auch stattdessen die erste Hauptseite 104 des isolierenden Substrats 102 nur teilweise bedecken oder ganz weggelassen werden, zum Beispiel um eine doppelseitige Kühlung zu ermöglichen.
  • 3A und 3B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 1 gezeigten Halbleiter-Packages 100. In den 3A und 3B zeigt die linke Seite der jeweiligen Figuren eine Draufsicht auf die erste Hauptseite 104 des isolierenden Substrats 102 und die rechte Seite der jeweiligen Figuren zeigt eine Draufsicht auf die zweite Hauptseite 106 des isolierenden Substrats 102.
  • 3A zeigt das Halbleiter-Package 100 nach dem Einbetten des Leistungshalbleiterchips 108 in das isolierende Substrat 102 des Packages 100, aber vor dem Bilden der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102. Wie in 3A gezeigt und wie zuvor hierin erklärt, werden lötbare erste Kontaktpads 128 an der zweiten Hauptseite 106 des isolierenden Substrats 102 durch die ersten Durchkontaktierungen 124 gebildet, ein lötbares zweites Kontaktpad 130 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das zweite Lastanschluss-Bondpad 118 des Leistungshalbleiterchips 108 gebildet, und ein lötbares drittes Kontaktpad 132 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das Steueranschluss-Bondpad 122 des Chips 108 gebildet.
  • Da die Anschlussbondpads 118, 122 an der zweiten Seite 116 des Leistungshalbleiterchips 108 lötbar sind und als finale/direkte Pads 130, 132 für das Halbleiter-Package 100 an der zweiten Hauptseite 106 des isolierenden Substrats 102 verwendet werden, erfordert das Herstellungsverfahren zur Herstellung des Packages 100 keine zusätzlichen Bearbeitungs-/ Metallisierungsschichten, um entsprechende Kontaktpunkte für das Package 100 bereitzustellen. Zum Beispiel kann die Abscheidung einer Impfschicht (Keimschicht, seed layer), gefolgt von der Beschichtung von Cu auf den Anschlussbondpads 118, 122 an der zweiten Seite 116 des Leistungshalbleiterchips 108 als Teil des Herstellungsprozesses des Packages entfallen.
  • 3B zeigt das Halbleiter-Package 100 nach dem Bilden der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102. Die erste Metallisierung 126 wird durch Bilden der ersten Lötmaske 136 auf der ersten Hauptseite 104 des isolierenden Substrats 102 gebildet. Die erste Lötmaske 126 weist eine oder mehrere Öffnungen 300 auf, die zumindest einen Teil des ersten Lastanschluss-Bondpads 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 freilegen und zumindest einen Teil der ersten Durchkontaktierungen 124, die sich durch das isolierende Substrat 102 erstrecken, freilegen. Anschließend wird Kupfer in der bzw. den Öffnung(en) 300 der ersten Lötmaske 126 abgeschieden bzw. aufgetragen. Der Begriff „Kupfer“, wie er hier verwendet wird, bezieht sich auf Cu und Cu-Legierungen. Die ersten Durchkontaktierungen 124 und das erste Lastanschluss-Bondpad 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 sind im linken Teil von 3B als gestrichelte Kästchen dargestellt, da die ersten Durchkontaktierungen 124 und das erste Lastanschluss-Bondpad 114 durch die erste Metallisierung 126 bedeckt und daher in der linken Draufsicht von 3B verdeckt sind.
  • Die rechte Draufsicht von 3B zeigt die zweite Seite 106 des isolierenden Substrats 102, nachdem eine zweite Lötmaske 140 an der zweiten Hauptseite 106 des isolierenden Substrats 102 bereitgestellt wurde. Die zweite Lötmaske 140, falls vorhanden, definiert den freiliegenden Oberflächenbereich der jeweiligen lötbaren Kontaktpads 128, 130, 132, die an der zweiten Hauptseite 106 des isolierenden Substrats 102 zur Oberflächenmontage des Halbleiter-Packages 100 bereitgestellt werden, wie zuvor hierin erklärt.
  • 4A und 4B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 2 gezeigten Halbleiter-Packages 200. In den 4A und 4B zeigt die linke Seite der jeweiligen Figuren eine Draufsicht auf die erste Hauptseite 104 des isolierenden Substrats 102 und die rechte Seite der jeweiligen Figuren zeigt eine Draufsicht auf die zweite Hauptseite 106 des isolierenden Substrats 102.
  • 4A zeigt das Halbleiter-Package 200 nach dem Einbetten des Leistungshalbleiterchips 108 in das isolierende Substrat 102 des Packages 200, aber vor dem Bilden der ersten Metallisierung 126 an der ersten Hauptseite 104 des isolierenden Substrats 102. Wie in 4A gezeigt und wie zuvor hierin erklärt, werden lötbare erste Kontaktpads 128 an der zweiten Hauptseite 106 des isolierenden Substrats 102 durch die ersten Durchkontaktierungen 124 gebildet, ein lötbares zweites Kontaktpad 130 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das zweite Lastanschluss-Bondpad 118 des Leistungshalbleiterchips 108 gebildet, und ein lötbares drittes Kontaktpad 203 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch die zweite Durchkontaktierung 202 gebildet.
  • Da das zweite Lastanschluss-Bondpad 118 an der zweiten Seite 116 des Leistungshalbleiterchips 108 lötbar ist und als finales/direktes Pad 130 für das Halbleiter-Package 200 an der zweiten Hauptseite 106 des isolierenden Substrats 102 verwendet wird, erfordert das Herstellungsverfahren zur Herstellung des Packages 200 keine zusätzlichen Bearbeitungs-/ Metallisierungsschichten, um entsprechende Kontaktpunkte für das Package 200 bereitzustellen. Zum Beispiel kann, wie oben erklärt, die Abscheidung einer Impfschicht, gefolgt von der Plattierung von Cu auf dem zweiten Lastanschluss-Bondpad 118 an der zweiten Seite 116 des Leistungshalbleiterchips 108 als Teil des Herstellungsprozesses des Packages entfallen.
  • 4B zeigt das Halbleiter-Package 200 nach dem Bilden der ersten und zweiten Metallisierungen 126, 204 an der ersten Hauptseite 104 des isolierenden Substrats 102. Die erste Metallisierung 126 verbindet das erste Lastanschluss-Bondpad 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 mit den ersten Durchkontaktierungen 124 an der ersten Hauptseite 104 des isolierenden Substrats 102 und die zweite Metallisierung 204 verbindet das Steueranschluss-Bondpad 122 des Leistungshalbleiterchips 108 an der ersten Seite 116 des Chips 108 mit der zweiten Durchkontaktierung 202 an der ersten Hauptseite 104 des isolierenden Substrats 102, wie zuvor hierin erklärt.
  • Die ersten und zweiten Metallisierungen 126, 204 werden durch Bilden der ersten Lötmaske 136 auf der ersten Hauptseite 104 des isolierenden Substrats 102 gebildet. Die erste Lötmaske 126 hat eine erste Öffnung 400, die zumindest einen Teil des ersten Lastanschluss-Bondpads 114 an der ersten Seite 116 des Leistungshalbleiterchips 108 freilegt und zumindest einen Teil der ersten Durchkontaktierungen 124, die sich durch das isolierende Substrat 102 erstrecken, freilegt. Die erste Lötmaske 126 weist auch eine zweite Öffnung 402 auf, die zumindest einen Teil des Steueranschluss-Bondpads 122 an der ersten Seite 116 des Leistungshalbleiterchips 108 freilegt und zumindest einen Teil der zweiten Durchkontaktierung 202, die sich durch das isolierende Substrat 102 erstreckt, freilegt. Anschließend wird Kupfer in den ersten und zweiten Öffnungen 400, 402 der ersten Lötmaske 126 abgeschieden bzw. aufgebracht. Die ersten Durchkontaktierungen 124 und das erste Lastanschluss-Bondpad 114 und das Steueranschluss-Bondpad 122 an der ersten Seite 116 des Leistungshalbleiterchips 108 sind im linken Teil von 3B als gestrichelte Kästchen dargestellt, da die ersten Durchkontaktierungen 124 und das erste Lastanschluss-Bondpad 114 durch die erste Metallisierung 126 bedeckt sind und das Steueranschluss-Bondpad 122 durch die zweite Metallisierung 204 bedeckt ist und somit in der linken Draufsicht von 4B verdeckt sind.
  • Die rechte Draufsicht von 4B zeigt die zweite Seite 106 des isolierenden Substrats 102, nachdem eine zweite Lötmaske 140 an der zweiten Hauptseite 106 des isolierenden Substrats 102 bereitgestellt wurde. Die zweite Lötmaske 140, falls vorhanden, definiert den freiliegenden Oberflächenbereich der jeweiligen lötbaren Kontaktpads 128, 130, 206, die an der zweiten Hauptseite 106 des isolierenden Substrats 102 zur Oberflächenmontage des Halbleiter-Packages 200 bereitgestellt werden, wie zuvor hierin erklärt.
  • 5 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleiter-Packages 500. Die in 5 gezeigte Ausführungsform ist ähnlich zu den in den 1 und 2 gezeigten Ausführungsformen. Im Unterschied dazu enthält das Halbleiter-Package 500 in 5 jedoch auch einen zusätzlichen Leistungshalbleiterchip 502, der in das isolierende Substrat 102 eingebettet ist und eine geringere Dicke (d.h. T_die2 < T_sub) oder eine gleiche Dicke (d.h. T_die2 = T_sub) wie das isolierende Substrat 102 aufweist. Der zusätzliche Leistungshalbleiterchip 502 hat ein erstes Lastanschluss-Bondpad 504 an einer Seite 506 des zusätzlichen Chips 502, die in die gleiche Richtung wie die zweite Hauptseite 106 des isolierenden Substrats 102 weist. Der zusätzliche Leistungshalbleiterchip 502 hat auch ein zweites Lastanschluss-Bondpad 508 an einer Seite 510 des zusätzlichen Chips 502, die in die gleiche Richtung wie die erste Hauptseite 104 des isolierenden Substrats 102 weist. Der zusätzliche Leistungshalbleiterchip 502 hat ferner ein Steueranschluss-Bondpad 512 an einer der Seiten 506, 510 des zusätzlichen Chips 502, wobei sich das Steueranschluss-Bondpad 512 in 5 als ein Beispiel an der zweiten Seite 506 des zusätzlichen Chips 502 befindet.
  • In einer Ausführungsform verbindet die erste Metallisierung 126 das erste Lastanschluss-Bondpad 114 des (ersten) Leistungshalbleiterchips 108 mit dem zweiten Lastanschluss-Bondpad 508 des zusätzlichen Leistungshalbleiterchips 502 in einer Halbbrückenkonfiguration an der ersten Hauptseite 104 des isolierenden Substrats 102. Die obere rechte Ecke von 5 enthält ein Schaltbild einer Halbbrückenschaltung, wobei der Transistor Q1 dem ersten Leistungshalbleiterchip 108 und der Transistor Q2 dem zusätzlichen Leistungshalbleiterchip 502 entspricht. Der Schaltknoten (switch node) „SW“, der durch die gekoppelte Verbindung der Leistungshalbleiterchips 108, 502 gebildet wird und durch die erste Metallisierung 126 gebildet wird, wird durch die ersten Durchkontaktierungen 124 auf die zweite Hauptseite 106 des isolierenden Substrats gebracht. Die gesamte Verbindung zwischen der ersten Metallisierung 126 und den ersten Durchkontaktierungen 124 ist in der Querschnittsansicht von 5 nicht sichtbar. Bei Auslastungsgraden (duty cycles) von weniger als 50 % kann der zusätzliche Leistungshalbleiterchip 502, der den High-Side-Schalter der Halbbrückenschaltung bildet, kleiner ausgeführt werden als der erste Leistungshalbleiterchip 108, der den High-Side-Schalter der Halbbrückenschaltung bildet, da der Low-Side-Schalter für einen längeren Zeitraum des Halbbrücken-Schaltzyklus eingeschaltet ist als der High-Side-Schalter. Der zusätzliche Leistungshalbleiterchip 502 ist in der Querschnittsansicht von 5 kleiner dargestellt als der erste Leistungshalbleiterchip 108, um diesen Punkt zu betonen. Die in der schematischen Ansicht von 5 gezeigten Dioden D1, D2 können monolithisch in die entsprechenden Chips 108, 502 integriert sein oder diskrete Bauelemente darstellen.
  • Eine zusätzliche Metallisierung 514 an der ersten Hauptseite 106 des isolierenden Substrats 102 verbindet das Steueranschluss-Bondpad 512 an der zweiten Seite 510 des zusätzlichen Leistungshalbleiterchips 502 mit einem oder mehreren entsprechenden zusätzlichen elektrisch leitfähigen Durchkontaktierungen 516, die sich durch das isolierende Substrat 102 erstrecken. Die gesamte Verbindung zwischen der zusätzlichen Metallisierung 514 und der/den zusätzlichen Durchkontaktierung(en) 124 ist in der Querschnittsansicht von 5 nicht sichtbar.
  • Ein lötbares Kontaktpad 518 wird durch die zusätzlichen Durchkontaktierungen 516 an der zweiten Hauptseite 106 des isolierenden Substrats 102 gebildet. Ein weiteres lötbares Kontaktpad 520 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das erste Lastanschluss-Bondpad 504 an der ersten Seite 506 des zusätzlichen Leistungshalbleiterchips 502 gebildet. Auf diese Weise werden alle elektrischen Anschlüsse bzw. Verbindungen für die Leistungshalbleiterchips 108, 502 an der zweiten Hauptseite 106 des isolierenden Substrats 102 in Form von jeweiligen lötbaren Kontaktpads 128, 130, 132, 518, 520 bereitgestellt, wodurch das Halbleiter-Package 500 eine SMD-Konfiguration erhält. Zumindest die lötbaren Kontaktpads 130, 132, 520, die durch die jeweiligen Anschlussbondpads 118, 122, 504 der Leistungshalbleiterchips 108, 502 gebildet werden, können eine zusätzliche Cu-Plattierung 522, 524, 526 aufweisen, wie in 5 gezeigt. Alternativ kann die zusätzliche Plattierung weggelassen werden, wie zuvor hier beschrieben.
  • Eine isolierende Schicht bzw. eine Isolierschicht 528, wie zum Beispiel Polyimid, kann an der ersten Hauptseite 104 des isolierenden Substrats 102 bereitgestellt werden, um eine geeignete Isolierung an dieser Seite des Packages 500 zur Verfügung zu stellen, und kann eine oder mehrere Öffnungen 530 enthalten, die eine oder mehrere der entsprechenden Metallisierungen 126, 514 freilegen.
  • 6A und 6B zeigen eine Ausführungsform eines Verfahrens zur Herstellung des in 5 gezeigten Halbleiter-Packages 500. In den 6A und 6B zeigt die linke Seite der jeweiligen Figuren eine Draufsicht auf die erste Hauptseite 104 des isolierenden Substrats 102 und die rechte Seite der jeweiligen Figuren zeigt eine Draufsicht auf die zweite Hauptseite 106 des isolierenden Substrats 102.
  • 6A zeigt das Halbleiter-Package 500 nach dem Einbetten der Leistungshalbleiterchips 108, 502 in das isolierende Substrat 102 des Packages 500, aber vor dem Bilden der Metallisierungen 126, 514 an der ersten Hauptseite 104 des isolierenden Substrats 102. Wie in 6A gezeigt und wie zuvor hierin erklärt, werden lötbare erste Kontaktpads 128 für den Halbbrücken-Schaltknoten SW an der zweiten Hauptseite 106 des isolierenden Substrats 102 durch die ersten Durchkontaktierungen 124 gebildet, ein lötbares zweites Kontaktpad 130 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das zweite Lastanschluss-Bondpad 118 des Leistungshalbleiterchips 108 gebildet, ein lötbares drittes Kontaktpad 520 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das erste Lastanschluss-Bondpad 504 des zusätzlichen Leistungshalbleiterchips 108 gebildet, ein lötbares viertes Kontaktpad 132 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch das Steueranschluss-Bondpad 122 des ersten Chips 108 gebildet und ein lötbares fünftes Kontaktpad 518 an der zweiten Hauptseite 106 des isolierenden Substrats 102 wird durch die entsprechende zusätzliche Durchkontaktierung 516 gebildet.
  • 6B zeigt das Halbleiter-Package 500 nach dem Bilden der Metallisierungen 126, 514 an der ersten Hauptseite 104 des isolierenden Substrats 102. Die erste Lötmaske 136 ist auf der ersten Hauptseite 104 des isolierenden Substrats 102 gebildet. Die erste Lötmaske 126 hat eine erste Öffnung 600, die das Layout/den Footprint für die erste Metallisierung 126 definiert. Die erste Öffnung 600 in der ersten Lötmaske 126 legt zumindest einen Teil des ersten Lastanschluss-Bondpads 114 an der ersten Seite 116 des ersten Leistungshalbleiterchips 108 frei, legt zumindest einen Teil des zweiten Lastanschluss-Bondpads 508 an der zweiten Seite 510 des zusätzlichen Leistungshalbleiterchips 108 frei und legt zumindest einen Teil der ersten Durchkontaktierungen 124, die sich durch das isolierende Substrat 102 erstrecken, frei.
  • Die erste Lötmaske 126 hat auch eine zweite Öffnung 602, die das Layout/den Footprint für die zweite Metallisierung 514 definiert. Die zweite Öffnung 602 in der ersten Lötmaske 126 legt zumindest einen Teil des Steueranschluss-Bondpads 512 an der zweiten Seite 510 des zusätzlichen Leistungshalbleiterchips 502 frei und legt zumindest einen Teil der entsprechenden Durchkontaktierung 516, die sich durch das isolierende Substrat 102 erstreckt, frei.
  • Anschließend wird Kupfer in die Öffnungen 600, 602 der ersten Lötmaske 126 abgeschieden bzw. aufgetragen. Die ersten Durchkontaktierungen 124, das erste Lastanschluss-Bondpad 114 an der ersten Seite 116 des Leistungshalbleiterchips 108, das zweite Lastanschluss-Bondpad 508 an der zweiten Seite 510 des zusätzlichen Leistungshalbleiterchips 108, und das Steueranschluss-Bondpad 510 an der zweiten Seite 510 des zusätzlichen Leistungshalbleiterchips 108 und die entsprechende Durchkontaktierung 516 sind im linken Teil von 6B als gestrichelte Kästchen dargestellt, da die Durchkontaktierungen 124, 516 und die Anschlussbondpads 114, 508, 512 durch die Metallisierungen 126, 514 bedeckt sind und daher in der linken Draufsicht von 6B verdeckt sind.
  • Die rechte Draufsicht von 6B zeigt die zweite Seite 106 des isolierenden Substrats 102, nachdem eine zweite Lötmaske 140 an der zweiten Hauptseite 106 des isolierenden Substrats 102 bereitgestellt wurde. Die zweite Lötmaske 140, falls vorhanden, definiert den freiliegenden Oberflächenbereich der jeweiligen lötbaren Kontaktpads 128, 130, 132, 518, 520, die an der zweiten Hauptseite 106 des isolierenden Substrats 102 zur Oberflächenmontage des Halbleiter-Packages 500 bereitgestellt werden, wie zuvor hierin erläutert.
  • 7A bis 71 zeigen jeweilige Querschnittsansichten einer Ausführungsform eines Verfahrens zur Chargenfertigung von Halbleiter-Packages der hier zuvor beschriebenen Art .
  • 7A zeigt ein Kern isolierendes Panel 700, das an einem temporären Klebeband 702 an einer zweiten Hauptseite 704 des Kern isolierenden Panels 700 gegenüber einer ersten Hauptseite 706 anhaftet bzw. geklebt ist. Das Kern isolierende Panel 700 hat eine Mehrzahl von Öffnungen 708, die jeweils zur Aufnahme eines Leistungshalbleiterchips dimensioniert sind. Zur besseren Veranschaulichung ist in den 7A bis 7I nur eine Öffnung 708 dargestellt. Das Kern isolierende Panel 700 hat auch elektrisch leitfähige Durchkontaktierungen 710, die sich durch das Panel 700 erstrecken. Die Durchkontaktierungen 710 sind breit/groß genug, so dass die Durchkontaktierungen 710 einen ausreichenden Oberflächenkontaktbereich für die Verwendung als finale/direkte Pads an der zweiten Hauptseite 704 des Panels 700 haben. Das Kern isolierende Panel 700 kann ein Laminat sein, bei dem die Durchkontaktierungen 710 als Cu-Blöcke in dem Laminat eingebettet sind. In einem anderen Beispiel kann das Kern isolierende Panel 700 ein standardmäßiges PCB-Laminat sein, wobei die Durchkontaktierungen 710 gefüllte Cu-Durchkontaktierungen sind. In noch einem weiteren Beispiel kann das Kern isolierende Panel 700 ein geformtes Panel sein, bei dem die Durchkontaktierungen 710 eingebettete Cu-Durchkontaktierungen, Blöcke, Leadframe-Komponenten usw. sind. Die Durchkontaktierungen 710 in 7A können allen in den 1 bis 6B gezeigten Durchkontaktierungen 124, 202, 516 entsprechen.
  • 7B zeigt einen Leistungshalbleiterchip 712, der in jede Öffnung 708 des Kern isolierenden Panels 700 eingesetzt ist. Jeder Leistungshalbleiterchip 712 ist dünner als das Kern isolierende Panel 700 oder hat die gleiche Dicke wie das Kern isolierende Panel 700 und umfasst ein erstes Lastanschluss-Bondpad 714 an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite 706 des Kern isolierenden Panels 700 weist, ein zweites Lastanschluss-Bondpad 716 an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite 704 des Kern isolierenden Panels 700 weist, und ein Steueranschluss-Bondpad 718 an der ersten Seite oder der zweiten Seite des Chips 712. Die linke Seite von 7B zeigt das Steueranschluss-Bondpad 718 an der Seite des Chips 712, die dem temporären Klebeband 702 zugewandt ist (zum Beispiel Source-Up-Konfiguration), und die rechte Seite von 7B zeigt das Steueranschluss-Bondpad 718 an der Seite des Chips 712, die von dem temporären Klebeband 702 abgewandt ist (zum Beispiel Source-Down-Konfiguration). In beiden Fällen wird jeder Leistungshalbleiterchip 712 an der Seite des Chips 712, die dem Band 702 zugewandt ist, an das temporäre Klebeband 702 geklebt.
  • 7C zeigt, wie nach dem Einsetzen eines Leistungshalbleiterchips 712 in jede Öffnung 708 des Kern isolierenden Panels 700 jede Öffnung 708 gefüllt und jeder Leistungshalbleiterchip 712 mit einem Harzfilm bzw. einer Harzfolie 720 bedeckt wird. Es kann jedes standardmäßige Harzfilm-Laminierungsverfahren verwendet werden.
  • 7D zeigt, wie nach dem Füllen jeder Öffnung 708 und dem Bedecken jedes Leistungshalbleiterchips 712 mit dem Harzfilm 720 das temporäre Klebeband 702 entfernt wird und der Harzfilm 720 an der ersten Hauptseite 706 des Kern isolierenden Panels 700 planarisiert wird. Es können standardmäßige Planarisierungstechniken verwendet werden, wie zum Beispiel chemisch-mechanisches Polieren (CMP, chemical mechanical polishing).
  • 7E zeigt das Entfernen des Harzfilms 720' von mindestens einem Teil des ersten Lastanschluss-Bondpads 714 an der Seite jedes Leistungshalbleiterchips 712, die in die gleiche Richtung wie die erste Hauptseite 706 des Kern isolierenden Panels 700 weist. In einer Ausführungsform ist der Harzteil 720", der nach dem Freilegen des ersten Lastanschluss-Bondpads 714 jedes Leistungshalbleiterchips 712 zurückbleibt, das in den 1, 2 und 5 dargestellte isolierende Material 112.
  • 7F zeigt das Bilden einer Impfschicht 722 für das Wachstum von Cu auf der ersten Hauptseite 706 des Kern isolierenden Panels 700 und auf dem Teil des ersten Lastanschluss-Bondpads 714 jedes Leistungshalbleiterchips 712, der durch Entfernen des Harzfilms 720' freigelegt wird. Die Impfschicht 722 kann zum Beispiel auf die erste Hauptseite 706 des Kern isolierenden Panels 700 und auf den freiliegenden Teil des ersten Lastanschluss-Bondpads 714 jedes Leistungshalbleiterchips 712 gesputtert werden.
  • 7G zeigt das Plattieren von Kupfer 724 auf die Impfschicht 722. Es kann jedes standardmäßige Cu-Plattierungsverfahren verwendet werden, wie zum Beispiel ECD.
  • 7H zeigt die Strukturierung des plattierten Kupfers 724, um zumindest eine erste Metallisierung 726 zu definieren. Zum Beispiel kann das plattierte Kupfer 724 strukturiert bzw. mit einem Muster versehen werden, um eine der in den 1 bis 6B gezeigten Metallisierungen 126, 204, 514 zu definieren. Zum Strukturieren des plattierten Kupfers 724 kann jedes standardmäßige Strukturierungsverfahren, wie zum Beispiel Lithografie und Ätzen, verwendet werden.
  • 71 zeigt die Vereinzelung des Kern isolierenden Panels 700 in separate (einzelne) Packages 728. Das Kern isolierende Panel 700 kann entlang der Schnitt-/Kerbzonen 730 vereinzelt werden, um die separaten Packages 728 mit einem beliebigen standardmäßigen Vereinzelungsverfahren, wie zum Beispiel Sägen, Laserschneiden usw., zu bilden. Eine oder mehrere Lötmasken (in 7I nicht dargestellt) können ebenfalls gebildet werden, zum Beispiel wie zuvor hier beschrieben.
  • Die einzelnen Packages 728 in 7I können jedem der in den 1, 2 und 5 dargestellten Packages 100, 200, 500 entsprechen. Das heißt, ein vereinzelter Abschnitt des Kern isolierenden Panels 700 kann dem in den 1 bis 6B gezeigten isolierenden Substrat 102 entsprechen.
  • Außerdem bildet das zweite Lastanschluss-Bondpad 716 an der Seite jedes Chips 712, die in die gleiche Richtung wie die zweite Hauptseite 704 des vereinzelten Kern isolierenden Panels 700 weist, ein lötbares Kontaktpad 730 an der zweiten Hauptseite 704 des vereinzelten Kern isolierenden Panels 700. Für die in der linken Seite von 7B gezeigte Source-up-Konfiguration bildet das Steueranschluss-Bondpad 718 jedes Chips 712 ebenfalls ein lötbares Kontaktpad 732 an der zweiten Hauptseite 704 des vereinzelten Kern isolierenden Panels 700, wie in 71 gezeigt, und ähnlich wie in 1 dargestellt. Bei der in der rechten Seite von 7B gezeigten Drain-up-Konfiguration befindet sich das Steueranschluss-Bondpad 718 auf der anderen Seite des Chips 712, ähnlich wie in 2 gezeigt.
  • 8 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Verfahrens zur Chargenfertigung von Halbleiter-Packages der hier zuvor beschriebenen Art. Gemäß dieser Ausführungsform werden zwei Kern isolierende Panels 700 der hier zuvor im Zusammenhang mit den 7A bis 71 beschriebenen Art vertikal übereinander gestapelt, um die Verarbeitbarkeit und den Durchsatz zu verbessern. Die Kern isolierenden Panels 700 können unter Verwendung eines doppelseitigen Freisetzungsbandes (release tape), eines temporären Klebers/Wachses oder einer anderen Art von temporärer Trägerstruktur 800, wie zum Beispiel einem Träger 802, der zwischen zwei temporären Klebebändern 804 angeordnet ist, gestapelt werden. Die Kern isolierenden Panels 700 können stattdessen unter Vakuum mit einer Vorrichtung, Schraube usw. vor dem Platzieren zusammengeklemmt werden oder durch Laminieren, Sputtern, Plattieren usw.. Die Leistungshalbleiterchips 712 werden in die Öffnungen 708 in beiden Kern isolierenden Panels 700 eingesetzt, wie in 8 gezeigt, und dann wird die Verarbeitung beider Panels 700 fortgesetzt, wie in den 7C bis 7I gezeigt.
  • Obwohl die vorliegende Offenbarung nicht darauf beschränkt ist, zeigen die folgenden nummerierten Beispiele einen oder mehrere Aspekte der Offenbarung.
  • Beispiel 1. Ein Halbleiter-Package, das Folgendes aufweist: ein isolierendes Substrat mit einer ersten Hauptseite und einer zweiten Hauptseite gegenüber der ersten Hauptseite; einen Leistungshalbleiterchip, der in das isolierende Substrat eingebettet ist und dünner als oder gleich dick wie das isolierende Substrat ist, wobei der Leistungshalbleiterchip ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist; elektrisch leitfähige erste Durchkontaktierungen, die sich durch das isolierende Substrat in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt; eine erste Metallisierung, die das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit den ersten Durchkontaktierungen an der ersten Hauptseite des isolierenden Substrats verbindet; lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats und die durch die ersten Durchkontaktierungen gebildet werden; und ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips gebildet wird.
  • Beispiel 2. Das Halbleiter-Package nach Beispiel 1, wobei das Steueranschluss-Bondpad an der zweiten Seite des Leistungshalbleiterchips ist, wobei das Halbleiter-Package ferner Folgendes aufweist: ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das Steueranschluss-Bondpad des Leistungshalbleiterchips gebildet wird.
  • Beispiel 3. Das Halbleiter-Package nach Beispiel 1, wobei das Steueranschluss-Bondpad an der ersten Seite des Leistungshalbleiterchips ist, wobei das Halbleiter-Package ferner Folgendes aufweist: eine elektrisch leitfähige zweite Durchkontaktierung, die sich durch das isolierende Substrat in dem Peripheriebereich erstreckt; eine zweite Metallisierung, die das Steueranschluss-Bondpad des Leistungshalbleiterchips mit der zweiten Durchkontaktierung an der ersten Hauptseite des isolierenden Substrats verbindet; und ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch die zweite Durchkontaktierung gebildet wird.
  • Beispiel 4. Das Halbleiter-Package nach einem der Beispiele 1 bis 3, wobei das isolierende Substrat ein erstes Material, in das der Leistungshalbleiterchip eingebettet ist, und ein zweites Material, das sich von dem ersten Material unterscheidet und das den Peripheriebereich bildet, aufweist.
  • Beispiel 5. Das Halbleiter-Package nach einem der Beispiele 1 bis 4, wobei die ersten Durchkontaktierungen, die erste Metallisierung und das erste Lastanschluss-Bondpad des Leistungshalbleiterchips jeweils Kupfer umfassen.
  • Beispiel 6. Das Halbleiter-Package nach einem der Beispiele 1 bis 3, wobei das lötbare zweite Kontaktpad koplanar mit den lötbaren ersten Kontaktpads an der zweiten Hauptseite des isolierenden Substrats ist.
  • Beispiel 7. Das Halbleiter-Package nach einem der Beispiele 1 bis 3, das ferner Folgendes aufweist: eine Lötmaske, die die erste Metallisierung an der ersten Hauptseite des isolierenden Substrats zumindest teilweise bedeckt.
  • Beispiel 8. Das Halbleiter-Package nach Beispiel 7, wobei die Lötmaske die gesamte erste Hauptseite des isolierenden Substrats bedeckt.
  • Beispiel 9. Das Halbleiter-Package nach einem der Beispiele 1 bis 3, das ferner Folgendes aufweist: einen Kühlkörper, der an der ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats befestigt ist.
  • Beispiel 10. Das Halbleiter-Package nach einem der Beispiele 1 bis 3, das ferner Folgendes aufweist: einen zusätzlichen Leistungshalbleiterchip, der in das isolierende Substrat eingebettet ist und dünner als oder gleich dick wie das isolierende Substrat ist, wobei der zusätzliche Leistungshalbleiterchip ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist; und ein lötbares zusätzliches Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das erste Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips gebildet wird, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit dem zweiten Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips in einer Halbbrückenkonfiguration an der ersten Hauptseite des isolierenden Substrats verbindet.
  • Beispiel 11. Ein Verfahren zur Herstellung eines Halbleiter-Packages, wobei das Verfahren Folgendes aufweist: Einbetten eines Leistungshalbleiterchips in ein isolierendes Substrat, wobei das isolierende Substrat eine erste Hauptseite und eine zweite Hauptseite gegenüber der ersten Hauptseite aufweist, wobei der Leistungshalbleiterchip dünner als oder gleich dick wie das isolierende Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss Bondpad an der ersten Seite oder der zweiten Seite aufweist; und Bilden einer ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das isolierende Substrat in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt, wobei die ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats bilden, wobei das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet.
  • Beispiel 12. Das Verfahren nach Beispiel 11, wobei das Bilden der ersten Metallisierung Folgendes aufweist: Bilden einer Lötmaske auf der ersten Hauptseite des isolierenden Substrats, wobei die Lötmaske eine Öffnung aufweist, die zumindest einen Teil des ersten Lastanschluss-Bondpads des Leistungshalbleiterchips freilegt und zumindest einen Teil der ersten Durchkontaktierungen freilegt; und Abscheiden von Kupfer in der Öffnung der Lötmaske.
  • Beispiel 13. Das Verfahren nach Beispiel 12, wobei das Steueranschluss-Bondpad an der zweiten Seite des Leistungshalbleiterchips ist, und wobei das Steueranschluss-Bondpad des Leistungshalbleiterchips ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet.
  • Beispiel 14. Das Verfahren nach Beispiel 12, wobei das Steueranschluss-Bondpad an der ersten Seite des Leistungshalbleiterchips ist, wobei sich eine elektrisch leitfähige zweite Durchkontaktierung durch das isolierende Substrat in dem Peripheriebereich erstreckt und ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet, wobei das Verfahren ferner Folgendes aufweist: Bilden einer zweiten Metallisierung an der ersten Hauptseite des isolierenden Substrats, wobei die zweite Metallisierung das Steueranschluss-Bondpad des Leistungshalbleiterchips mit der zweiten Durchkontaktierung an der ersten Hauptseite des isolierenden Substrats verbindet.
  • Beispiel 15. Das Verfahren nach einem der Beispiele 11 bis 14, das ferner Folgendes aufweist: Einbetten eines zusätzlichen Leistungshalbleiterchips in das isolierende Substrat, wobei der zusätzliche Leistungshalbleiterchip dünner als oder gleich dick wie das isolierende Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist, wobei das erste Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips ein lötbares zusätzliches Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit dem zweiten Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips in einer Halbbrückenkonfiguration an der ersten Hauptseite des isolierenden Substrats verbindet.
  • Beispiel 16. Das Verfahren nach einem der Beispiele 11 bis 15, wobei das Einbetten des Leistungshalbleiterchips in das isolierende Substrat Folgendes aufweist: Anhaften des isolierenden Substrats an einem temporären Klebeband an der zweiten Hauptseite des isolierenden Substrats; Einsetzen des Leistungshalbleiterchips in eine Öffnung des isolierenden Substrats, so dass der Leistungshalbleiterchip an dem temporären Klebeband an der zweiten Seite des Leistungshalbleiterchips haftet; und nach dem Einsetzen des Leistungshalbleiterchips in die Öffnung des isolierenden Substrats, Füllen der Öffnung und Bedecken des Leistungshalbleiterchips mit einem Harzfilm.
  • Beispiel 17. Das Verfahren nach Beispiel 16, das ferner Folgendes aufweist: nach dem Füllen der Öffnung und dem Bedecken des Leistungshalbleiterchips mit dem Harzfilm, Entfernen des temporären Klebebandes; Planarisieren des Harzfilms an der ersten Hauptseite des isolierenden Substrats; und Entfernen des Harzfilms von mindestens einem Teil des ersten Lastanschluss-Bondpads an der ersten Seite des Leistungshalbleiterchips.
  • Beispiel 18. Das Verfahren nach Beispiel 17, wobei das Bilden der ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats Folgendes aufweist: Bilden einer Impfschicht auf der ersten Hauptseite des isolierenden Substrats und auf dem Teil des ersten Lastanschluss-Bondpads des Leistungshalbleiterchips, der durch Entfernen des Harzfilms freigelegt wird; Plattieren von Kupfer auf die Impfschicht; und Strukturieren des plattierten Kupfers, um die erste Metallisierung zu definieren.
  • Beispiel 19. Das Verfahren nach einem der Beispiele 11 bis 18, das ferner Folgendes aufweist: Anhaften eines zusätzlichen isolierenden Substrats an eine dem isolierenden Substrat gegenüberliegende Seite des temporären Klebebands oder an einen temporären Träger, der zwischen dem isolierenden Substrat und dem zusätzlichen isolierenden Substrat angeordnet ist; Einsetzen eines zusätzlichen Leistungshalbleiterchips in eine Öffnung des zusätzlichen isolierenden Substrats, so dass der zusätzliche Leistungshalbleiterchip an dem temporären Klebeband oder an dem temporären Träger haftet; und nach dem Einsetzen des zusätzlichen Leistungshalbleiterchips in die Öffnung des zusätzlichen isolierenden Substrats, Füllen der Öffnung des zusätzlichen isolierenden Substrats und Bedecken des zusätzlichen Leistungshalbleiterchips mit einem zusätzlichen Harzfilm.
  • Beispiel 20. Ein Verfahren zur Herstellung einer Mehrzahl von Halbleiter-Packages, wobei das Verfahren Folgendes aufweist: Anhaften eines Kern isolierenden Panels mit einer Mehrzahl von Öffnungen an einem temporären Klebeband an einer zweiten Hauptseite des Kern isolierenden Panels gegenüber einer ersten Hauptseite; Einsetzen eines Leistungshalbleiterchips in jede Öffnung des Kern isolierenden Panels, wobei jeder Leistungshalbleiterchip dünner als oder gleich dick wie das Kern isolierenden Panel ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des Kern isolierenden Panels weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des Kern isolierenden Panels weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist, wobei jeder Leistungshalbleiterchip an dem temporären Klebeband an der zweiten Seite des Leistungshalbleiterchips haftet; Bilden einer ersten Metallisierungsschicht an der ersten Hauptseite des Kern isolierenden Panels, wobei die erste Metallisierungsschicht in eine Mehrzahl von ersten Metallisierungen gemustert ist, wobei jede erste Metallisierung einem der Leistungshalbleiterchips zugeordnet ist und das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit jeweiligen elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das Kern isolierende Panel in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt; und Vereinzeln des Kern isolierenden Panels in eine Mehrzahl von Packages, wobei für jedes Package die in dem Package enthaltenen ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bilden und das zweite Lastanschluss-Bondpad des in dem Package enthaltenen Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bildet.
  • Begriffe, wie zum Beispiel „erste“, „zweite“ und dergleichen, werden verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sind ebenfalls nicht als einschränkend zu verstehen. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Wie hierin verwendet, sind die Begriffe „mit“, „aufweisend“, „enthaltend“, „einschließend“, „umfassend“ und dergleichen Begriffe mit offenem Ende, die das Vorhandensein der angegebenen Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „eine“, „einer“, „eines“ und „der“, „die“, „das“ sollen sowohl den Plural als auch den Singular einschließen, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders angegeben.
  • Obwohl hier spezifische Ausführungsformen veranschaulicht und beschrieben wurden, wird der Fachmann erkennen, dass eine Vielzahl von alternativen und/oder gleichwertigen Implementierungen anstelle der abgebildeten und beschriebenen spezifischen Ausführungsformen verwendet werden können, ohne dass der Umfang der vorliegenden Erfindung verlassen wird. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen der hier beschriebenen spezifischen Ausführungsformen abdecken. Daher soll die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt sein.

Claims (20)

  1. Ein Halbleiter-Package, das Folgendes aufweist: ein isolierendes Substrat mit einer ersten Hauptseite und einer zweiten Hauptseite gegenüber der ersten Hauptseite; einen Leistungshalbleiterchip, der in das isolierende Substrat eingebettet ist und dünner als oder gleich dick wie das isolierende Substrat ist, wobei der Leistungshalbleiterchip ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist; elektrisch leitfähige erste Durchkontaktierungen, die sich durch das isolierende Substrat in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt; eine erste Metallisierung, die das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit den ersten Durchkontaktierungen an der ersten Hauptseite des isolierenden Substrats verbindet; lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats und die durch die ersten Durchkontaktierungen gebildet werden; und ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips gebildet wird.
  2. Das Halbleiter-Package nach Anspruch 1, wobei das Steueranschluss-Bondpad an der zweiten Seite des Leistungshalbleiterchips ist, wobei das Halbleiter-Package ferner Folgendes aufweist: ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das Steueranschluss-Bondpad des Leistungshalbleiterchips gebildet wird.
  3. Das Halbleiter-Package nach Anspruch 1 oder 2, wobei das Steueranschluss-Bondpad an der ersten Seite des Leistungshalbleiterchips ist, wobei das Halbleiter-Package ferner Folgendes aufweist: eine elektrisch leitfähige zweite Durchkontaktierung, die sich durch das isolierende Substrat in dem Peripheriebereich erstreckt; eine zweite Metallisierung, die das Steueranschluss-Bondpad des Leistungshalbleiterchips mit der zweiten Durchkontaktierung an der ersten Hauptseite des isolierenden Substrats verbindet; und ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch die zweite Durchkontaktierung gebildet wird.
  4. Das Halbleiter-Package nach einem der Ansprüche 1 bis 3, wobei das isolierende Substrat ein erstes Material, in das der Leistungshalbleiterchip eingebettet ist, und ein zweites Material, das sich von dem ersten Material unterscheidet und das den Peripheriebereich bildet, aufweist.
  5. Das Halbleiter-Package nach einem der Ansprüche 1 bis 4, wobei die ersten Durchkontaktierungen, die erste Metallisierung und das erste Lastanschluss-Bondpad des Leistungshalbleiterchips jeweils Kupfer umfassen.
  6. Das Halbleiter-Package nach einem der Ansprüche 1 bis 5, wobei das lötbare zweite Kontaktpad koplanar mit den lötbaren ersten Kontaktpads an der zweiten Hauptseite des isolierenden Substrats ist.
  7. Das Halbleiter-Package nach einem der Ansprüche 1 bis 6, das ferner Folgendes aufweist: eine Lötmaske, die die erste Metallisierung an der ersten Hauptseite des isolierenden Substrats zumindest teilweise bedeckt.
  8. Das Halbleiter-Package nach Anspruch 7, wobei die Lötmaske die gesamte erste Hauptseite des isolierenden Substrats bedeckt.
  9. Das Halbleiter-Package nach einem der Ansprüche 1 bis 8, das ferner Folgendes aufweist: einen Kühlkörper, der an der ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats befestigt ist.
  10. Das Halbleiter-Package nach einem der Ansprüche 1 bis 9, das ferner Folgendes aufweist: einen zusätzlichen Leistungshalbleiterchip, der in das isolierende Substrat eingebettet ist und dünner als oder gleich dick wie das isolierende Substrat ist, wobei der zusätzliche Leistungshalbleiterchip ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist; und ein lötbares zusätzliches Kontaktpad an der zweiten Hauptseite des isolierenden Substrats und das durch das erste Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips gebildet wird, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit dem zweiten Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips in einer Halbbrückenkonfiguration an der ersten Hauptseite des isolierenden Substrats verbindet.
  11. Ein Verfahren zur Herstellung eines Halbleiter-Packages, wobei das Verfahren Folgendes aufweist: Einbetten eines Leistungshalbleiterchips in ein isolierendes Substrat, wobei das isolierende Substrat eine erste Hauptseite und eine zweite Hauptseite gegenüber der ersten Hauptseite aufweist, wobei der Leistungshalbleiterchip dünner als oder gleich dick wie das isolierende Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, und ein Steueranschluss Bondpad an der ersten Seite oder der zweiten Seite aufweist; und Bilden einer ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das isolierende Substrat in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt, wobei die ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des isolierenden Substrats bilden, wobei das zweite Lastanschluss-Bondpad des Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet.
  12. Das Verfahren nach Anspruch 11, wobei das Bilden der ersten Metallisierung Folgendes aufweist: Bilden einer Lötmaske auf der ersten Hauptseite des isolierenden Substrats, wobei die Lötmaske eine Öffnung aufweist, die zumindest einen Teil des ersten Lastanschluss-Bondpads des Leistungshalbleiterchips freilegt und zumindest einen Teil der ersten Durchkontaktierungen freilegt; und Abscheiden von Kupfer in der Öffnung der Lötmaske.
  13. Das Verfahren nach Anspruch 12, wobei das Steueranschluss-Bondpad an der zweiten Seite des Leistungshalbleiterchips ist, und wobei das Steueranschluss-Bondpad des Leistungshalbleiterchips ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet.
  14. Das Verfahren nach Anspruch 12 oder 13, wobei das Steueranschluss-Bondpad an der ersten Seite des Leistungshalbleiterchips ist, wobei sich eine elektrisch leitfähige zweite Durchkontaktierung durch das isolierende Substrat in dem Peripheriebereich erstreckt und ein lötbares drittes Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet, wobei das Verfahren ferner Folgendes aufweist: Bilden einer zweiten Metallisierung an der ersten Hauptseite des isolierenden Substrats, wobei die zweite Metallisierung das Steueranschluss-Bondpad des Leistungshalbleiterchips mit der zweiten Durchkontaktierung an der ersten Hauptseite des isolierenden Substrats verbindet.
  15. Das Verfahren nach einem der Ansprüche 11 bis 14, das ferner Folgendes aufweist: Einbetten eines zusätzlichen Leistungshalbleiterchips in das isolierende Substrat, wobei der zusätzliche Leistungshalbleiterchip dünner als oder gleich dick wie das isolierende Substrat ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die zweite Hauptseite des isolierenden Substrats weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die erste Hauptseite des isolierenden Substrats weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist, wobei das erste Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips ein lötbares zusätzliches Kontaktpad an der zweiten Hauptseite des isolierenden Substrats bildet, wobei die erste Metallisierung das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit dem zweiten Lastanschluss-Bondpad des zusätzlichen Leistungshalbleiterchips in einer Halbbrückenkonfiguration an der ersten Hauptseite des isolierenden Substrats verbindet.
  16. Das Verfahren nach einem der Ansprüche 11 bis 15, wobei das Einbetten des Leistungshalbleiterchips in das isolierende Substrat Folgendes aufweist: Anhaften des isolierenden Substrats an einem temporären Klebeband an der zweiten Hauptseite des isolierenden Substrats; Einsetzen des Leistungshalbleiterchips in eine Öffnung des isolierenden Substrats, so dass der Leistungshalbleiterchip an dem temporären Klebeband an der zweiten Seite des Leistungshalbleiterchips haftet; und nach dem Einsetzen des Leistungshalbleiterchips in die Öffnung des isolierenden Substrats, Füllen der Öffnung und Bedecken des Leistungshalbleiterchips mit einem Harzfilm.
  17. Das Verfahren nach Anspruch 16, das ferner Folgendes aufweist: nach dem Füllen der Öffnung und dem Bedecken des Leistungshalbleiterchips mit dem Harzfilm, Entfernen des temporären Klebebandes; Planarisieren des Harzfilms an der ersten Hauptseite des isolierenden Substrats; und Entfernen des Harzfilms von mindestens einem Teil des ersten Lastanschluss-Bondpads an der ersten Seite des Leistungshalbleiterchips.
  18. Das Verfahren nach Anspruch 17, wobei das Bilden der ersten Metallisierung an der ersten Hauptseite des isolierenden Substrats Folgendes aufweist: Bilden einer Impfschicht auf der ersten Hauptseite des isolierenden Substrats und auf dem Teil des ersten Lastanschluss-Bondpads des Leistungshalbleiterchips, der durch Entfernen des Harzfilms freigelegt wird; Plattieren von Kupfer auf die Impfschicht; und Strukturieren des plattierten Kupfers, um die erste Metallisierung zu definieren.
  19. Das Verfahren nach einem der Ansprüche 16 bis 18, das ferner Folgendes aufweist: Anhaften eines zusätzlichen isolierenden Substrats an eine dem isolierenden Substrat gegenüberliegende Seite des temporären Klebebands oder an einen temporären Träger, der zwischen dem isolierenden Substrat und dem zusätzlichen isolierenden Substrat angeordnet ist; Einsetzen eines zusätzlichen Leistungshalbleiterchips in eine Öffnung des zusätzlichen isolierenden Substrats, so dass der zusätzliche Leistungshalbleiterchip an dem temporären Klebeband oder an dem temporären Träger haftet; und nach dem Einsetzen des zusätzlichen Leistungshalbleiterchips in die Öffnung des zusätzlichen isolierenden Substrats, Füllen der Öffnung des zusätzlichen isolierenden Substrats und Bedecken des zusätzlichen Leistungshalbleiterchips mit einem zusätzlichen Harzfilm.
  20. Ein Verfahren zur Herstellung einer Mehrzahl von Halbleiter-Packages, wobei das Verfahren Folgendes aufweist: Anhaften eines Kern isolierenden Panels mit einer Mehrzahl von Öffnungen an einem temporären Klebeband an einer zweiten Hauptseite des Kern isolierenden Panels gegenüber einer ersten Hauptseite; Einsetzen eines Leistungshalbleiterchips in jede Öffnung des Kern isolierenden Panels, wobei jeder Leistungshalbleiterchip dünner als oder gleich dick wie das Kern isolierenden Panel ist und ein erstes Lastanschluss-Bondpad an einer ersten Seite, die in die gleiche Richtung wie die erste Hauptseite des Kern isolierenden Panels weist, ein zweites Lastanschluss-Bondpad an einer zweiten Seite, die in die gleiche Richtung wie die zweite Hauptseite des Kern isolierenden Panels weist, und ein Steueranschluss-Bondpad an der ersten Seite oder der zweiten Seite aufweist, wobei jeder Leistungshalbleiterchip an dem temporären Klebeband an der zweiten Seite des Leistungshalbleiterchips haftet; Bilden einer ersten Metallisierungsschicht an der ersten Hauptseite des Kern isolierenden Panels, wobei die erste Metallisierungsschicht in eine Mehrzahl von ersten Metallisierungen gemustert ist, wobei jede erste Metallisierung einem der Leistungshalbleiterchips zugeordnet ist und das erste Lastanschluss-Bondpad des Leistungshalbleiterchips mit jeweiligen elektrisch leitfähigen ersten Durchkontaktierungen verbindet, die sich durch das Kern isolierende Panel in einem Peripheriebereich erstrecken, der den Leistungshalbleiterchip seitlich umgibt; und Vereinzeln des Kern isolierenden Panels in eine Mehrzahl von Packages, wobei für jedes Package die in dem Package enthaltenen ersten Durchkontaktierungen lötbare erste Kontaktpads an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bilden und das zweite Lastanschluss-Bondpad des in dem Package enthaltenen Leistungshalbleiterchips ein lötbares zweites Kontaktpad an der zweiten Hauptseite des vereinzelten Kern isolierenden Panels bildet.
DE102021101742.4A 2020-01-28 2021-01-27 Halbleiter-package mit einem lötbaren kontaktpad, das durch ein lastanschluss-bondpad eines leistungshalbleiterchips gebildet wird, und verfahren zu dessen herstellung Pending DE102021101742A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/774,357 2020-01-28
US16/774,357 US11532541B2 (en) 2020-01-28 2020-01-28 Semiconductor package having a solderable contact pad formed by a load terminal bond pad of a power semiconductor die

Publications (1)

Publication Number Publication Date
DE102021101742A1 true DE102021101742A1 (de) 2021-07-29

Family

ID=76753748

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021101742.4A Pending DE102021101742A1 (de) 2020-01-28 2021-01-27 Halbleiter-package mit einem lötbaren kontaktpad, das durch ein lastanschluss-bondpad eines leistungshalbleiterchips gebildet wird, und verfahren zu dessen herstellung

Country Status (3)

Country Link
US (1) US11532541B2 (de)
CN (1) CN113257679A (de)
DE (1) DE102021101742A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI766342B (zh) * 2020-08-10 2022-06-01 大陸商鵬鼎控股（深圳）股份有限公司 電路板及其製備方法
US11881437B2 (en) 2021-10-27 2024-01-23 Infineon Technologies Ag Embedded package with electrically isolating dielectric liner

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4646129A (en) 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
JP3467454B2 (ja) 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
EP1465250A1 (de) * 2003-04-02 2004-10-06 Abb Research Ltd. Isolierter Leistungshalbleitermodul mit verringerter Teilentladung und Verfahren zu seiner Herstellung
US7315081B2 (en) 2003-10-24 2008-01-01 International Rectifier Corporation Semiconductor device package utilizing proud interconnect material
US7757392B2 (en) 2006-05-17 2010-07-20 Infineon Technologies Ag Method of producing an electronic component
US7271470B1 (en) 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
US7982292B2 (en) 2008-08-25 2011-07-19 Infineon Technologies Ag Semiconductor device
US20120235293A1 (en) 2011-03-15 2012-09-20 Infineon Technologies Ag Semiconductor device including a base plate
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US9397212B2 (en) 2012-10-18 2016-07-19 Infineon Technologies Americas Corp. Power converter package including top-drain configured power FET
KR102104919B1 (ko) 2013-02-05 2020-04-27 삼성전자주식회사 반도체 패키지 및 이의 제조방법
TWI610606B (zh) * 2013-02-21 2018-01-01 味之素股份有限公司 零件內建配線基板之製造方法及半導體裝置
JP6147588B2 (ja) 2013-07-01 2017-06-14 ルネサスエレクトロニクス株式会社 半導体装置
US9653386B2 (en) 2014-10-16 2017-05-16 Infineon Technologies Americas Corp. Compact multi-die power semiconductor package
US9847235B2 (en) * 2014-02-26 2017-12-19 Infineon Technologies Ag Semiconductor device with plated lead frame, and method for manufacturing thereof
SG10201400390YA (en) * 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
JP6428164B2 (ja) * 2014-10-31 2018-11-28 日立化成株式会社 半導体装置及びその製造方法
JP2017005153A (ja) * 2015-06-11 2017-01-05 ルネサスエレクトロニクス株式会社 半導体装置
EP3206229B1 (de) * 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Verfahren zur herstellung von flexiblen elektronischen vorrichtungen
US11069667B2 (en) * 2016-03-31 2021-07-20 Stmicroelectronics Pte Ltd Wafer level proximity sensor
US10170428B2 (en) * 2016-06-29 2019-01-01 Intel Corporation Cavity generation for embedded interconnect bridges utilizing temporary structures
US10666140B2 (en) 2016-08-22 2020-05-26 Infineon Technologies Americas Corp. Power converter with at least five electrical connections on a side
DE102017105330B4 (de) 2017-03-14 2020-10-15 Infineon Technologies Austria Ag Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies
EP3376539A1 (de) 2017-03-14 2018-09-19 HS Elektronik Systeme GmbH Stapelbares leistungsmodul
US11043409B2 (en) * 2018-03-05 2021-06-22 Infineon Technologies Ag Method of forming contacts to an embedded semiconductor die and related semiconductor packages
CN109727969A (zh) 2018-12-29 2019-05-07 华进半导体封装先导技术研发中心有限公司 一种基板埋入式功率器件封装结构及其制造方法

Also Published As

Publication number Publication date
CN113257679A (zh) 2021-08-13
US20210233837A1 (en) 2021-07-29
US11532541B2 (en) 2022-12-20

Similar Documents

Publication Publication Date Title
DE102006050291B4 (de) Elektronische Baugruppe und Verfahren, um diese zu bestücken
DE102008036112B4 (de) Leistungshalbleitermodul, leistungshalbleiteranordnung und verfahren zum herstellen eines leistungshalbleitermoduls
DE102011083223B4 (de) Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
DE69735361T2 (de) Harzverkapselte halbleiteranordnung und herstellungsverfahren dafür
DE102007027378B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements
DE102009042320B4 (de) Halbleiter-Anordnung mit einem Leistungshalbleiterchip, Halbbrückenschaltung und Verfahren zur Herstellung einer Halbleiter-Anordnung
DE102006037118B3 (de) Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
DE102007007142B4 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE10392228T5 (de) Halbleiterplättchenpackung mit Halbleiterplättchen mit seitlichem elektrischen Anschluss
EP0221399A2 (de) Leistungshalbleitermodul
DE102007009521B4 (de) Bauteil und Verfahren zu dessen Herstellung
DE102015115999B4 (de) Elektronische Komponente
DE102007006447A1 (de) Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls
DE102008008141A1 (de) Leistungshalbleitermodul und Verfahren zu seiner Herstellung
DE112008001657T5 (de) Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE112006003633T5 (de) Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben
DE102007032636B4 (de) Verfahren zur Herstellung einer dielektrischen Schicht für ein elektronisches Bauelement
DE102014118836A1 (de) Halbleiterbauteil
DE102021101742A1 (de) Halbleiter-package mit einem lötbaren kontaktpad, das durch ein lastanschluss-bondpad eines leistungshalbleiterchips gebildet wird, und verfahren zu dessen herstellung
DE102021101747B4 (de) Halbleiter - Packages und Verfahren zu deren Herstellung
DE102020103456A1 (de) Leistungsstufenvorrichtung mit Trägerrahmen für ein Leistungsstufenmodul und einen integrierten Induktor
DE102021125094B4 (de) Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal und verfahren zur herstellung desselben
DE102006012007B4 (de) Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
DE102020126647A1 (de) Leistungselektronikeinheit und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication