DE102020133685A1 - Charge Carrier Lifetime Control zur Verwendung in Smart Power ICs - Google Patents

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Thomas Rotter
Heiko Pera
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Abstract

Die Erfindung betrifft eine kristallgestörte Schicht (36, 54) in einem Halbleitersubstrat (34, 52). Das Halbleitersubstrat (34, 52) umfasst eine integrierte Schaltung und eine epitaktisch aufgewachsene EPI-Schicht (37, 55). Das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) besitzen einen Dotierungstyp, der eine n- oder eine p-Dotierung sein kann. Das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) sind schwach dotiert. Die kristallgestörte Schicht (36, 54) ist mehrere 10 µm von mindestens einer der beiden Oberflächen (49,67) des Wafers entfernt. Die kristallgestörte Schicht (36, 54) besitzt jedoch eine beliebige Dicke. Die kristallgestörte Schicht (36, 54) erstreckt sich parallel zur Oberfläche (49, 67) des Wafers durch das gesamte Halbleitersubstrat (34, 52) oder durch Teile des Halbleitersubstrats (34, 52). Die kristallgestörte Schicht (36, 54) erstrecht sich unter mindestens zwei elektronische Bauteile. Die kristallgestörte Schicht (36, 54) umfasst Ladungsträgerlebensdauer reduzierende Störstellen. Die kristallgestörte Schicht (36, 54) isoliert dabei die mindestens zwei elektronischen Bauelemente voneinander hinsichtlich Substratdiffusionsströmen, die ohne diese kristallgestörte Schicht, insbesondere entsprechend einer 2D oder 3D Bauelementesimulation, fließen würden.

Description

  • Oberbegriff
  • Die Erfindung richtet sich auf die Verhinderung von Substratströmen in schwach dotierten Halbleitersubstraten von integrierten Schaltungen durch eine kristallgestörte Schicht innerhalb des Halbleitersubstrats. Innerhalb der kristallgestörten Schicht ist die Lebensdauer der Minoritätsladungsträger gegenüber der Lebensdauer im Substrat verringert, so dass eine Ausbreitung der Diffusionsströme der Minoritätsladungsträger in Substrat verhindert wird. Die elektrische Isolation räumlich getrennter Schaltungsteile einer integrierten Schaltung wird somit verbessert.
  • Allgemeine Einleitung
  • Integrierte Schaltungen umfassend mehrere Bipolartransistoren und CMOS-Transistoren und DMOS-Transistoren, werden in der BCD-Technologie gemeinsam auf einem Substrat integriert. Anwendungen für in BCD-Technologie realisierte Schaltungen sind beispielsweise DC/DC-Wandler, Leistungselektronik, oder Motortreiber.
  • Das Substrat ist hierbei normalerweise schwach dotiert und umfasst eine ebenfalls schwach dotierte epitaktisch aufgewachsenen EPI-Schicht. Auf Grund der schwachen Dotierungen können in das Substrat diffundierte Minoritätsladungsträger nur sehr selten rekombinieren und haben folglich eine hohe Lebensdauer im Substrat. Daher kommt es zu Strömen im Substrat, die eine erheblich größere Reichweite haben als in stak dotierten, beispielsweise in der CMOS-Technologie verwendeten, Substraten. Hierdurch können auch räumlich entfernte Bereiche einer integrierten Schaltung ungewollt elektrisch leitend miteinander verbunden werden. Die Unterscheidung zwischen BCD- und CMOS-Technologie dient in dieser Offenbarung nur beispielhaft der Verdeutlichung. Wesentlich ist die unterschiedliche Ausbreitung von Substratströmen in schwach und stark dotierten Substraten, unabhängig davon, in welcher Technologie diese eingesetzt werden.
  • Stand der Technik
  • In BCD-Technologie realisierte integrierte Schaltungen werden üblicherweise auf einem schwach p-dotierten Substrat aufgebaut. Auf dem Substrat wird meistens eine zusätzliche, ebenfalls schwach p-dotierte, EPI-Schicht epitaktisch aufgewachsen. Auf Grund von Substratstrom-Injektion kann es zu unerwünschten, parasitären Wechselwirkungen zwischen funktional und räumlich getrennten Schaltungsbereichen kommen. Dies ist durch die physikalisch begründete hohe Lebensdauer von Elektronen als Minoritäten in der schwach dotierten EPI-Schicht und in dem schwach dotierten Substrat begründet. Die Elektronen haben hier nur wenige Rekombinationsmöglichkeiten.
  • Eine im Stand der Technik bekannte Methode zur Unterdrückung der Ausbreitung von Substratströmen in schwach dotierten Substraten sind Schutzringe. Wird ein n-dotierter Schutzring in einem p-dotierten Substrat nahe zu einem n-dotierten Gebiet eingebracht, so ergibt sich hier ein parasitärer npn-Transistor, der im Falle von elektrostatischen Entladungen durchschalten und ebenfalls zu einer Schädigung der Schaltung führen kann.
  • Ein weiterer Ansatz die Schädigung von Bauelementen und/oder Schaltungsteilen auf Grund von Substratströmen zu vermeiden, ist, die räumlichen Abstände noch weiter zu vergrößern. Dies ist jedoch aus Kostengründen nicht praktikabel.
  • Die Einstellung der Ladungsträgerlebensdauer, sogenannte lifetime control, mittels einer kristallgestörten Schicht ist im Bereich der diskreten bipolaren HV-Bauelemente, wie z.B. IGBT, Thyristor, Freilaufdiode, Stand der Technik. Hierbei dient die lifetime control jedoch der Optimierung der Kompromiss-Situation zwischen Durchlass- und Schaltverlusten und beeinflusst das dynamische Verhalten und damit die Funktionsfähigkeit dieser Bauteile. Die kristallgestörte Schicht wird im Funktionalbereich des Bauelements erzeugt. Üblicherweise wird hierbei eine präzise, räumlich begrenzte, homogene Störstellenverteilung benötigt.
  • Die Einstellung der Ladungsträgerlebensdauer mittels einer kristallgestörten Schicht im schwach dotierten Substrat integrierter Schaltungen zur Verhinderung von Diffusionsströmen im Substrat ist jedoch als Lösung für diese Aufgabe der Diffusionsstromverhinderung für den Fachmann neu und im Stand der Technik nicht bekannt.
  • Aus der DE 10 2014 101 951 A1 ist eine Superjuction-Halbleitervorrichtung mit einer Implantationszone zur Reduktion der Ladungsträgerlebensdauer bekannt. Die Superjunction-Struktur kann durch mehrere sequentiell aufeinander folgende Epitaxie-Schritte in Kombination mit lokal strukturierten Dotierungsschritten hergestellt werden. In diesem Zusammenhang kann auch auf die Schrift U. Weidenmueller, J. Meijer, +4 authors I. W. Rangelow , „Heavy ion projection beam system for material modification at high ion energy" Journal of Vacuum Science & Technology B, 2002, DOI:10.1116/1.1434975Corpus ID: 97656269 verwiesen werden, wo die Struktur durch fokussierte Ionenimplantation hergestellt wird.
  • Die DE 10 2014 101 951 A1 offenbart für solche Ultra-Hochleistungsbauelemente eine Methode zur Reduktion der Ladungsträgerlebensdauer mittels Bestrahlung der Bauteile mit hochenergetischen Strahlen. Bei dieser Bestrahlung werden Rekombinationszentren erzeugt, die das Einschalt- und Ausschaltverhalten des Leistungsbauelements verbessern.
  • In ähnlicher Weise offenbart die US 6 774 407 B2 ein einzelnes Halbleiterbauteil mit einem unterdrückten Anstieg des Einschaltwiderstands und einem ebenfalls verbessertem Ausschaltverhalten.
  • Aus der US 4 752 818 A ist ein einzelnes Bauelement mit mehreren Schichten von Rekombinationszentren bekannt, die die Aufgabe haben, das Einschalt- und Ausschaltverhalten zu verbessern.
  • Auch aus der DE 40 26 797 A1 ist ein Verfahren zur Erzeugung von Rekombinationszentren in einem Halbleiterkörper bekannt.
  • Aufgabe
  • Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, welche die unerwünschte Wechselwirkung unterschiedlicher Schaltungsblöcke auf Grund von Diffusionsströmen im Substrat unterdrückt und dabei die von der Schaltung belegte Fläche nicht durch Vergrößerung von Abständen erhöht oder sich nachteilig auf das Verhalten im Falle von elektrostatischen Entladungen auswirkt.
  • Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 2 gelöst.
  • Lösung der Aufgabe
  • Es wurde nun im Rahmen der Ausarbeitung der Erfindung erkannt, dass diese Verfahren zur Verbesserung des Einschalt- und Ausschaltverhaltens einzelner Bauelemente auch zur Verbesserung der Isolation von Bauelementen und Schaltungsteilen komplexerer integrierter Schaltungen, die nicht nur aus einem einzelnen Bauelement, wie die Bauteile der vorerwähnten Schriften bestehen, sondern aus zwei und mehr elektronische Komponenten umfassen. Dieser Erkenntnis liegt das Faktum zugrunde, dass die Leitfähigkeit σ das Produkt aus Ladungsträgerdichte n oder p des Substrats mal der Beweglichkeit µn bzw. µp ist. Um also eine Isolation zu erreichen kann man die Ladungsträgerdichte n oder p reduzieren und/oder die jeweilige Beweglichkeit µn bzw. µp herabsetzen. Durch die Schaffung einer kristallgestörten Schicht mit Störstellen, wird die Beweglichkeit µn bzw. µp in der betreffenden Schicht herabgesetzt und damit eine Erhöhung des spezifischen Widerstands erreicht. Hierdurch können Wannen keine tiefen Substratströme in das Halbleitersubstrat mehr injizieren und die gegenseitige Beeinflussung der Bauteile einer mikrointegrierten Schaltung wird reduziert. Im Gegensatz zu den Dokumenten aus dem Stand der Technik wird also nicht das Ein- und Ausschaltverhalten einzelner Bauelemente optimiert, sondern die Isolation von zwei und mehr elektrischen Bauelementen gegeneinander verbessert, was eine gänzlich andere Funktion ist.
  • Eine Einstellung des spezifischen Widerstands einer Schicht in einem mikroelektronischen Schaltkreis, der mehr als einen Transistor umfasst über die Beweglichkeit µn bzw. µp ist ein neuer Gedanke, der so in der einschlägigen Literatur nicht zu finden ist. Vielmehr werden übelicherweise im Stand der Technik die Dotierungen geändert, die dann statt der Beweglichkeit µn bzw. µp die Ladungsträgerdichte n bzw. p ändern und darüber die Leitfähigkeit modellieren. Im Bereich niedriger Leitfähigkeiten ist die präzise Einstellung aber sehr schwierig, weshalb dort dann die hier vorgestellte Methode zur Blockierung von Substratströmen in nahezu intrinsisch dotierten, also sehr schwach dotierten Bereichen greift.
  • Die Verwendung einer kristallgestörten Schicht zur Einstellung der Ladungsträgerlebensdauer wird somit nun in den Bereich der integrierten Schaltkreise übertragen: Die Einstellung der Ladungsträgerlebensdauer und damit der Beweglichkeit µn bzw. µp in nicht-oberflächennahen Bereichen erfolgt bevorzugt lokal oder auch global durch die Bestrahlung des Wafers mit hochenergetischen Teilchen, beispielsweise mit He-Ionen oder mit Elektronen. Die Bestrahlung kann ohne Verwendung einer Maske und ohne aufwendige Probenvorbereitung ganzflächig entweder von der Vorderseite oder der Rückseite durchgeführt werden. Die hierdurch erzeugten Kristalldefekte bieten Rekombinationsmöglichkeiten für die Minortiätsladungsträger im schwach dotierten Substrat. Die Rekombinationswahrscheinlichkeit wird entsprechend erhöht und die Lebensdauer der Minoritätsladungsträger reduziert. Eine Ausbreitung von Diffusionsströmen der Minoritätsladungsträger im schwach dotierten Substrat wird dadurch stark eingeschränkt.
  • Eine beispielhafte räumliche Ausgestaltung und Position der kristallgestörten Schicht durch Bestrahlung von der Vorderseite des Wafers wird beispielhaft in 3. dargestellt und wird im Folgenden beschrieben. Auf einem ersten Substrat (34) ist eine dritte EPI-Schicht (37) aufgewachsen.
  • Die dritte EPI-Schicht (37) umfasst beispielsweise eine fünfte Wanne (38) und eine sechste Wanne (42) und eine siebte Wanne (46). Die fünfte Wanne (38) grenzt an eine dritte vergrabene Schicht (40). Die sechste Wanne (42) grenzt an eine vierte vergrabene Schicht (44). Die siebte Wanne (46) grenzt an eine fünfte vergrabene Schicht (48).
  • Die Oberfläche der dritten EPI-Schicht (37) ist typischerweise eine Vorderseite (49) des Wafers.
  • In einer ersten Tiefe (T1) von der Vorderseite (49) des Wafers befindet sich vorschlagsgemäß, eine erste kristallgestörte Schicht (36) mit einer Dicke (d1) der ersten kristallgestörten Schicht (36) innerhalb des ersten Substrats (34).
  • Die erste kristallgestörte Schicht (36) wurde durch Bestrahlung (50) der Vorderseite (49) des Wafers mit hochenergetischen Teilchen, beispielsweise mit Helium-Partikeln oder Helium-Ionen, erzeugt.
  • Eine beispielhafte räumliche Ausgestaltung und Position der kristallgestörten Schicht durch Bestrahlung von der Rückseite des Wafers wird beispielhaft in 4. dargestellt und wird im Folgenden beschrieben. Auf einem zweiten Substrat (52) mit ist eine vierte EPI-Schicht (55) aufgewachsen.
  • Die vierte EPI-Schicht (55) umfasst eine achte Wanne (56) und eine neunte Wanne (60) und eine zehnte Wanne (64). Die achte Wanne (56) grenzt an eine sechste vergrabene Schicht (58). Die neunte Wanne (60) grenzt an eine siebte vergrabene Schicht (62). Die zehnte Wanne (64) grenzt an eine achte vergrabene Schicht (66).
  • Die Unterseite des zweiten Substrats (52) ist eine Rückseite (67) des Wafers.
  • In einer zweiten Tiefe (T2) von der Rückseite (67) des Wafers befindet sich eine zweite kristallgestörte Schicht (54) mit einer Dicke (d2) der zweiten kristallgestörten Schicht (54) innerhalb des zweiten Substrats (52).
  • Die erste kristallgestörte Schicht (36) wurde durch Bestrahlung (50) der Vorderseite (49) des Wafers mit hochenergetischen Teilchen erzeugt.
  • Merkmale der Erfindung
  • Die Erfindung betriff eine kristallgestörte Schicht (36, 54) in einem Halbleitersubstrat (34, 52). Das Halbleitersubstrat (34, 52) umfasst eine integrierte Schaltung. Auf dem Halbleitersubstrat (34, 52) ist eine EPI-Schicht (37, 55) epitaktisch aufgewachsen. Das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) sind von einem Dotierungstyp. Der Dotierungstyp kann eine n- oder eine p-Dotierung sein. Das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) sind schwach dotiert. Die kristallgestörte Schicht (36, 54) ist mehrere 10 µm von mindestens einer der beiden Oberflächen (49, 67) des Wafers entfernt. Die kristallgestörte Schicht (36, 54) ist von beliebiger Dicke. Die kristallgestörte Schicht (36, 54) erstreckt sich parallel zur Oberfläche (49, 67) des Wafers durch das gesamte Halbleitersubstrat (34, 52) oder durch Teile des Halbleitersubstrats (34, 52). Die kristallgestörte Schicht (36, 54) erstreckt sich unter mindestens zwei elektronischen Bauteilen, insbesondere Widerstände und/oder Transistoren und/oder Dioden und/oder Kapazitäten, wobei Leitungen und Kontakte und reine Metall-Metall-Kapazitäten keine Bauteile in diesem Sinne sind.
  • In dieser Offenlegung steht die Separation mehrerer voneinander getrennter Transistoren im Vordergrund. Die mehreren Transistoren der integrierten Schaltung sind voneinander separiert. Hierbei wird die Verdrahtung der Transistoren vernachlässigt. Transistoren mit mehreren Transistor-Fingern, die sich im Wesentlichen wie ein Transistor verhalten und bis auf parasitäre Effekte gleich angesteuert werden, sind keine separierten Transistoren im Sinne dieser Schrift. Ein wesentliches Merkmal der mindestens zwei unterschiedlichen Transistoren ist somit, dass die mindestens zwei Transistoren unterschiedlich angesteuert werden können. Hier bei bedeutet „angesteuert werden können, dass die Transistoren nicht parallel geschaltet sind.
  • Im Falle von zwei MOS-Transistoren bedeutet dies, dass im Sinne dieser Schrift a) der Source-Kontakt des ersten MOS-Transistors anders als der Source-Kontakt des zweiten MOS-Transistors beschaltet ist und/oder b) der Drain-Kontakt des ersten MOS-Transistors anders als der Drain-Kontakt des zweiten MOS-Transistors beschaltet ist und/oder c) der Gate-Kontakt des ersten MOS-Transistors anders als der Gate -Kontakt des zweiten MOS-Transistors beschaltet ist.
  • Im Falle von zwei Bipolartransistoren bedeutet dies, dass im Sinne dieser Schrift a) der Emitter-Kontakt des ersten Bipolartransistors anders als der Emitter-Kontakt des zweiten Bipolartransistors beschaltet ist und/oder b) der Kollektor-Kontakt des ersten Bipolartransistors anders als der Kollektor-Kontakt des zweiten Bipolartransistors beschaltet ist und/oder c) der Basis-Kontakt des ersten Bipolartransistors anders als der Basis -Kontakt des zweiten Bipolartransistors beschaltet ist.
  • Auch kann es sein, das der erste Transistor ein MOS-Transistor ist und der zweite Transistor ein Bi polartransistor.
  • Typischerweise werden die mindestens zwei Transistoren der integrierten Schaltung im Betrieb zumindest zeitweise unterschiedlich angesteuert.
  • Bevorzugt umfasst die integrierte Schaltung mindestens eine der folgenden Schaltungsgruppen:
    • ein UND-Gatter, ein ODER-Gatter, ein NAND-Gatter, ein NOR-Gatter, ein EXOR-Gatter, einen Inverter,
    • einen Verstärker, ein Filter, ein Flip-Flop, ein endlicher Automaten (Englisch Finite State Machine),
    • ein Latch, eine RAM-Speicherzelle, eine ROM-Speicherzelle, eine DRAM-Speicherzelle, eine EEPROM-Speicherzelle, eine Flash-Speicherzelle, eine Speicherzelle ganz allgemein, einen Analog-zu-Digitalwandler, einen Digital-zu-Analog-Wandler, eine Rücksetzschaltung, einen analogen Multiplizierer, einen Operationsverstärker, einen Transkonduktanzverstärker, ein Transfer-Gatter,
    • einen Analogmultiplexer, einen Oszillator, eine Halbbrücke, eine H-Brücke, ein Rechnerkern etc.
  • Unter einem Rechnerkern wird im Sinne dieser Schrift beispielsweise eine CPU oder ein anderer Prozessor verstanden, der ein Programm, das in einem Speicher abgelegt ist, ausführt.
  • Die kristallgestörte Schicht (36, 54) unterhalb der Transistoren und Schaltungsgruppen im Halbleitersubstrat (34, 52) umfasst Ladungsträgerlebensdauer reduzierende Störstellen. Die kristallgestörte Schicht (36, 54) isoliert die mindestens zwei elektronischen Bauelemente voneinander hinsichtlich Substratdiffusionsströmen, die ohne diese kristallgestörte Schicht (36, 54), insbesondere entsprechend einer 2D- oder 3D-Bauelementesimulation, fließen würden.
  • Das Verfahren zur Herstellung einer kristallgestörten Schicht (36, 54), welche die oben genannten Merkmale umfasst, wird durch Bestrahlung (50, 68) mit hochenergetischen Teilchen erzeugt. Die Bestrahlung (50, 68) kann ohne Maske durchgeführt werden. Die Bestrahlung (50, 68) kann von der Vorder- oder der Rückseite (49, 67) des Wafers erfolgen. Die hochenergetischen Teilchen umfassen Edelgasisotope und/oder Helium und/oder Wasserstoff und/oder Deuterium. Im Anschluss an die Bestrahlung (50, 68) mit hochenergetischen Teilchen kann eine nachfolgende Temperaturbehandlung erfolgen.
  • Bei dem Verfahren kann mehr als eine kristallgestörte Schicht (36, 54) erzeugt werden. Eine kristallgestörte Schicht (36, 54) kann auch in mindestens zwei voneinander separierte Bereiche unterteilt sein.
  • Vorteil
  • Durch die Reduktion der Ladungsträgerlebensdauer in der vorgeschlagenen kristallgestörten Schicht wird die elektrische Isolation der einzelnen Schaltungsblöcke verbessert. Der bislang im Stand der Technik notwendige Aufwand, wie z.B. das Einbringen von Schutzringstrukturen oder die Vergrößerung räumlicher Abstände, kann reduziert werden. Der Verzicht auf Schutzringstrukturen verbessert hierbei die Robustheit gegenüber Latch-up-Effekten. Reduzierte räumliche Abstände ermögliche höhere Packungsdichten und damit eine bessere Kosteneffizienz.
  • Die Bestrahlung mit hochenergetischen Teilchen zur Erzeugung der kristallgestörten Schicht kann in einem Postprocessing-Prozess (einem Nachbearbeitungsprozess) ohne Maske durchgeführt werden. Somit ist die Erzeugung einer vorschlagsgemäßen kristallgestörten Schicht auch bei bestehenden Schaltungskonzepten möglich.
  • Gegenüber dem Stand der Technik weist die von uns vorgelegte Erfindung folgende Unterschiede auf:
    1. 1. Die Funktion der kristallgestörten Schicht ist nicht eine Verbesserung des Einschalt- oder Ausschaltverhaltens eine elektrischen Bauelements sondern eine Verbesserung der Isolation zweier Bauelemente gegeneinander oder die Unterdrückung von Strömen, insbesondere Substratströmen, in nahezu intrinsisch leitenden, also nur sehr schwach dotierten Bereichen des Substrats, die in bestimmten Anwendungsfällen beispielsweise raumladungsbegrenze Ströme, wie beispielsweise Substratströme aufweisen, die unterdrückt werden sollen.
    2. 2. Das Mittel zu einer Reduktion der Substratströme über das Maß, das mit einer niedrigen Ladungsträgerdichte in der Fertigung sicher erreicht werden kann hinaus, ist eine Reduktion der Beweglichkeit µn bzw. µp in der schwach dotierten Schicht, sodass auch injizierte raumladungsbegrenzte Ströme sicher unterbunden werden. Diese Reduktion der Beweglichkeit µn bzw. µp wird durch gezieltes lokales Einfügen von Störstellen zur Reduktion der Ladungsträgerlebensdauer tµ bzw. tµ in vorbestimmten Bereichen des Silizium-Halbleitersubstrats erreicht. Dieser Gedanke zur Reduktion der Substratströme in mikrointegrierten Siliziumhalbleiterschaltungen ist vollkommen neu und in der Literatur nicht zu finden.
  • Hierdurch wird eine Verbesserung der Substratstromunterdrückung über das Maß, das durch eine niedrige Dotierung erreicht werden kann, hinaus ermöglicht, was im Stand der Technik bisher nicht möglich war.
  • Figurenliste
    • 1 zeigt qualitativ ein Diffusionsströmungsfeld der Minoritätsladungsträger innerhalb der niedrig dotierten EPI-Schicht eines integrierten Schaltkreises in CMOS-Technologie.
    • 2 zeigt qualitativ ein Strömungsfeld der Minoritätsladungsträger im niedrig dotierten Substrat eines integrierten Schaltkreises in BCD-Technologie.
    • 3 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises in BCD-Technologie mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Vorderseite des Wafers erzeugt wurde.
    • 4 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises in BCD-Technologie mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Rückseite des Wafers erzeugt wurde.
    • 5 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises mit zwei beispielhaften MOS-Transistoren (TR1, TR2) mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Rückseite des Wafers erzeugt wurde.
  • Beschreibung der Figuren
  • 1 zeigt qualitativ ein Diffusionsströmungsfeld der Minoritätsladungsträger innerhalb der niedrig dotierten EPI-Schicht eines integrierten Schaltkreises in CMOS-Technologie im Stand der Technik (SdT). Auf einem stark dotierten Substrat (10) ist eine schwach dotierte, erste EPI-Schicht (12) aufgewachsen. Die erste EPI-Schicht (12) umfasst eine erste Wanne (14) und eine zweite Wanne (16). Das stark dotierte Substrat (10) und die erste EPI-Schicht (12) sind von einem ersten Dotierungstyp. Die erste Wanne (14) und die zweite Wanne (16) sind von einem zweiten Dotierungstyp. Der erste Dotierungstyp kann eine n- oder eine p-Dotierung sein. Der zweite Dotierungstyp ist eine p-Dotierung, wenn der erste Dotierungstyp eine n-Dotierung. Der zweite Dotierungstyp ist n-Dotierung, wenn der erste Dotierungstyp eine p-Dotierung ist.
  • Das stark dotierte Substrat (10) ist stark dotiert. Die erste EPI-Schicht (12) ist schwach dotiert.
  • Die erste Wanne (14) und die zweite Wanne (16) umfassen Schaltungsteile einer integrierten Schaltung in CMOS-Technologie. Zwischen der ersten Wanne (14) und der zweiten Wanne (16) kann sich ein erstes Diffusionsströmungsfeld (18) ausbreiten und die erste Wanne (14) mit der zweiten Wanne (16) elektrisch verbinden. Treten beispielsweise aus der ersten Wanne (14) Ladungsträger aus, die in für den ersten Dotierungstyp Minoritätsladungsträger sind, so können diese in der schwach dotierten ersten EPI-Schicht (12) nur schlecht rekombinieren. Im stark dotierten Substrat (10) ist die Rekombinationswahrscheinlichkeit sehr hoch, so dass das erste Diffusionsströmungsfeld (18) sich hier nicht ausbreiten kann.
  • 2 zeigt qualitativ ein Strömungsfeld der Minoritätsladungsträger im niedrig dotierten Substrat eines integrierten Schaltkreises in BCD-Technologie im Stand der Technik (SdT). Auf einem schwach dotierten Substrat (20) ist eine schwach dotierte zweite EPI-Schicht (22) aufgewachsen. Die zweite Epi-Schicht (22) umfasst eine dritte Wanne (24) und eine vierte Wanne (28). Die Unterseite der dritten Wanne (24) ist mit einer ersten vergrabenen Schicht (26) verbunden. Die Unterseite der vierten Wanne (28) ist mit einer zweiten vergrabenen Schicht (30) verbunden.
  • Das schwach dotierte Substrat (20) und die schwach dotierte zweite EPI-Schicht (22) sind von einem ersten Dotierungstyp. Die dritte Wanne (24) und die vierte Wanne (28) und die erste vergrabene Schicht (26) und die zweite vergrabene Schicht (30) sind von einem zweiten Dotierungstyp. Der erste Dotierungstyp kann eine n- oder eine p-Dotierung sein. Der zweite Dotierungstyp ist eine p-Dotierung, wenn der erste Dotierungstyp eine n-Dotierung. Der zweite Dotierungstyp ist n-Dotierung, wenn der erste Dotierungstyp eine p-Dotierung ist. Das schwach dotierte Substrat (20) und die zweite EPI-Schicht (22) sind schwach dotiert.
  • Zwischen der dritten Wanne (24) und der vierten Wanne (28) kann sich ein zweites Diffusionsströmungsfeld (32) ausbreiten und die dritte Wanne (24) und die vierte Wanne (28) elektrisch miteinander verbinden. Treten beispielsweise aus der dritten Wanne (24) Ladungsträger aus, die für den ersten Dotierungstyp Minoritätsladungsträger sind, so können diese in der schwach dotierten zweiten EPI-Schicht (22) und in dem schwach dotierten Substrat (20) nur schlecht rekombinieren. Das zweite Diffusionsströmungsfeld (32) erstreckt sich daher bis in das schwach dotierte Substrat (20) hinein.
  • 3 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises in BCD-Technologie mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Vorderseite des Wafers erzeugt wurde.
  • Auf einem ersten Substrat (34) ist eine dritte EPI-Schicht (37) aufgewachsen.
  • Die dritte EPI-Schicht (37) umfasst eine fünfte Wanne (38) und eine sechste Wanne (42) und eine siebte Wanne (46). Die fünfte Wanne (38) grenzt an eine dritte vergrabene Schicht (40). Die sechste Wanne (42) grenzt an eine vierte vergrabene Schicht (44). Die siebte Wanne (46) grenzt an eine fünfte vergrabene Schicht (48).
  • Die Oberfläche der dritten EPI-Schicht (37) ist eine Vorderseite (49) des Wafers.
  • In einer ersten Tiefe (T1) von der Vorderseite (49) des Wafers befindet sich eine erste kristallgestörte Schicht (36) mit einer Dicke (d1) der ersten kristallgestörten Schicht (36) innerhalb des ersten Substrats (34).
  • Die erste kristallgestörte Schicht (36) wurde durch Bestrahlung (50) der Vorderseite (49) des Wafers mit hochenergetischen Teilchen erzeugt.
  • 4 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises in BCD-Technologie mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Rückseite des Wafers erzeugt wurde.
  • Auf einem zweiten Substrat (52) mit ist eine vierte EPI-Schicht (55) aufgewachsen.
  • Die vierte EPI-Schicht (55) umfasst eine achte Wanne (56) und eine neunte Wanne (60) und eine zehnte Wanne (64). Die achte Wanne (56) grenzt an eine sechste vergrabene Schicht (58). Die neunte Wanne (60) grenzt an eine siebte vergrabene Schicht (62). Die zehnte Wanne (64) grenzt an eine achte vergrabene Schicht (66).
  • Die Unterseite des zweiten Substrats (52) ist eine Rückseite (67) des Wafers.
  • In einer zweiten Tiefe (T2) von der Rückseite (67) des Wafers befindet sich eine zweite kristallgestörte Schicht (54) mit einer Dicke (d2) der zweiten kristallgestörten Schicht (54) innerhalb des zweiten Substrats (52).
  • Die zweite kristallgestörte Schicht (54) wurde durch Bestrahlung (68) der Rückseite (67) des Wafers mit hochenergetischen Teilchen erzeugt.
  • 5 zeigt einen beispielhaften Querschnitt eines integrierten Schaltkreises mit zwei MOS-Transistoren (TR1, TR2) mit einer kristallgestörten Schicht, die durch Bestrahlung mit Helium-Ionen von der Rückseite des Wafers erzeugt wurde.
  • Auf einem zweiten Substrat (52) mit ist eine vierte EPI-Schicht (55) aufgewachsen.
  • Die vierte EPI-Schicht (55) umfasst eine achte Wanne (56) und eine neunte Wanne (60) und eine zehnte Wanne (64) und eine elfte Wanne (71). Die achte Wanne (56) grenzt an eine sechste vergrabene Schicht (58). Die neunte Wanne (60) grenzt an eine siebte vergrabene Schicht (62). Die zehnte Wanne (64) grenzt an eine achte vergrabene Schicht (66). Die elfte Wanne (64) grenzt an eine neunte vergrabene Schicht (72).
  • Die achte Wanne (56) und die neunte Wanne (60) bilden mit dem beispielhaften Gate-Oxid (67) und dem beispielhaften Gate-Kontakt (67) den beispielhaften ersten MOS-Transistor (TR1).
  • Die zehnte Wanne (64) und die elfte Wanne (71) bilden mit dem beispielhaften Gate-Oxid (68) und dem beispielhaften Gate-Kontakt (70) den beispielhaften zweiten MOS-Transistor (TR2).
  • Der erste beispielhafte MOS-Transistor (TR1) und der zweite MOS-Transistor (TR2) sind durch die Lücke zwischen der neuenten Wanne (60) und der elften Wanne (71) von einander beabstandet. Es ist denkbar, dass durch einen Guard-Ring oder eine Trench-Isolierung in dieser Lücke die elektrische Isolation des ersten Transistors (TR1) und des zweiten Transistors (TR2) von einander erhöht und damit verbessert wird. Die Verdrahtung und der zugehörige Metallisierungsstapel sin din der stark vereinfachten, schematischen 5 zur besseren Übersicht weggelassen.
  • Die Unterseite des zweiten Substrats (52) ist eine Rückseite (67) des Wafers.
  • In einer zweiten Tiefe (T2) von der Rückseite (67) des Wafers befindet sich weder eine zweite kristallgestörte Schicht (54) mit einer Dicke (d2) der zweiten kristallgestörten Schicht (54) innerhalb des zweiten Substrats (52). Sie ist nach oben hin zu den Transistoren (TR1, TR2) so beabstandet, dass der Stromfluss im jeweiligen 'Kanal des ersten Transistors (TR1) bzw. des zweiten Transistors (TR2) unmittelbar unter dem jeweiligen Gate-Oxid (67, 68) im Wesentlichen durch die kristallgestörte Schicht nicht beeinflusst wird.
  • Bevorzugt ist das Material des zweiten Substrats (52) und der EPI-Schicht (55) im Wesentlichen einkristallines Silizium.
  • Die zweite kristallgestörte Schicht (54) wird bevorzugt durch Bestrahlung (68) der Rückseite (67) des Wafers mit hochenergetischen Teilchen erzeugt. Es ist denkbar diese Bestrahlung auch von der Vorderseite vorzunehmen. Das Problem bei der Bestrahlung von der Vorderseite ist aber eine Beschädigung der Gate-Oxide (67, 68) und der Kristallstruktur im Kanalbereich der Transistoren (TR1, TR2). Daher ist eine Bestrahlung von der Rückseite bevorzugt.
  • Glossar
  • schwach dotiert - bedeutet z.B. in Silizium, dass weniger als 1 Donatoratom oder Akzeptoratom pro 109 Silizium-Atome vorhanden ist.
  • stark dotiert - bedeutet laut Wikipedia z.B. in Silizium, dass mehr als 1 Donatoratom oder Akzeptoratom pro 104 Silizium-Atome vorhanden ist.
  • Bezugszeichenliste
    • 10
    stark dotiertes Substrat;
    12
    erste EPI-Schicht;
    14
    erste Wanne;
    16
    zweite Wanne;
    18
    erstes Diffusionsströmungsfeld;
    20
    schwach dotiertes Substrat;
    22
    zweite EPI-Schicht;
    24
    dritte Wanne;
    26
    erste vergrabene Schicht;
    28
    vierte Wanne;
    30
    zweite vergrabene Schicht;
    32
    zweites Diffusionsströmungsfeld;
    34
    erstes Substrat;
    36
    erste kristallgestörte Schicht;
    37
    dritte EPI-Schicht;
    38
    fünfte Wanne;
    40
    dritte vergrabene Schicht;
    42
    sechste Wanne;
    44
    vierte vergrabene Schicht;
    46
    siebte Wanne;
    48
    fünfte vergrabene Schicht;
    49
    Vorderseite (49) des Wafers;
    50
    Bestrahlung (50) der Vorderseite (49) des Wafers;
    52
    zweites Substrat;
    54
    zweite Implantationsschicht
    55
    vierte EPI-Schicht;
    56
    achte Wanne;
    58
    sechste vergrabene Schicht;
    60
    neunte Wanne;
    62
    siebte vergrabene Schicht;
    64
    zehnte Wanne;
    66
    achte vergrabene Schicht;
    67
    Rückseite (67) des Wafers;
    68
    Bestrahlung (68) der Rückseite (67) des Wafers;
    67
    Gate-Oxid des ersten Transistors (TR1);
    68
    Gate-Oxid des zweiten Transistors (TR2);
    69
    Gate-Kontakt des ersten Transistors (TR1);
    70
    Gate-Kontakt des zweiten Transistors (TR2);
    71
    elfte Wanne;
    72
    neunte vergrabene Schicht;
    d1
    Dicke (d1) der ersten kristallgestörten Schicht (36);
    d2
    Dicke (d2) der zweiten I kristallgestörten Schicht (54);
    SdT
    Stand der Technik
    T1
    erste Tiefe;
    T2
    zweite Tiefe;
    TR1
    erster Transistor;
    TR2
    zweiter Transistor;
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102014101951 A1 [0009, 0010]
    • US 6774407 B2 [0011]
    • US 4752818 A [0012]
    • DE 4026797 A1 [0013]
  • Zitierte Nicht-Patentliteratur
    • U. Weidenmueller, J. Meijer, +4 authors I. W. Rangelow , „Heavy ion projection beam system for material modification at high ion energy” Journal of Vacuum Science & Technology B, 2002, DOI:10.1116/1.1434975Corpus ID: 97656269 [0009]

Claims (11)

  1. Kristallgestörte Schicht (36, 54) in einem Halbleitersubstrat (34, 52), dadurch gekennzeichnet, - dass das Halbleitersubstrat (34, 52) eine integrierte Schaltung umfasst und - wobei die kristallgestörte Schicht (36, 54) sich parallel zur Oberfläche (49, 67) des Wafers durch das gesamte Halbleitersubstrat (34, 52) oder durch Teile des Halbleitersubstrats (34, 52) erstreckt und - wobei die kristallgestörte Schicht (36, 54) sich unter mindestens zwei Transistoren der integrierten Schaltung, erstreckt und - wobei die Transistoren voneinander separiert sind und - wobei die mindestens zwei Transistoren unterschiedlich angesteuert werden und - wobei die mindestens zwei Transistoren zumindest zeitweise unterschiedlich angesteuert werden und - wobei die kristallgestörte Schicht (36, 54) Ladungsträgerlebensdauer (τn, τp) reduzierende Störstellen umfasst und - wobei der spezifische elektrische Widerstand der kristallgestörten Schicht (36, 54) heraufgesetzt ist und - wobei die kristallgestörte Schicht (36, 54) hierdurch die elektrische Isolation der zwei Transistoren verbessert und/oder die Ausprägung von Substratströmen im Bereich der kristallgestörten Schicht (36, 54) reduziert.
  2. Kristallgestörte Schicht (36, 54) in einem Halbleitersubstrat (34, 52), dadurch gekennzeichnet, - dass das Halbleitersubstrat (34, 52) eine integrierte Schaltung umfasst und - dass das Halbleitersubstrat (34, 52) eine epitaktisch aufgewachsene EPI-Schicht (37, 55) umfasst und - dass das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) von einem Dotierungstyp sind, - wobei der Dotierungstyp eine n- oder eine p-Dotierung sein kann und - wobei das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) schwach dotiert sind und - wobei die kristallgestörte Schicht (36, 54) mehrere 10 µm von mindestens einer der beiden Oberflächen (49,67) des Wafers entfernt ist und - wobei die kristallgestörte Schicht (36, 54) von beliebiger Dicke ist und - wobei die kristallgestörte Schicht (36, 54) sich parallel zur Oberfläche (49, 67) des Wafers durch das gesamte Halbleitersubstrat (34, 52) oder durch Teile des Halbleitersubstrats (34, 52) erstreckt und - wobei die kristallgestörte Schicht (36, 54) sich unter mindestens zwei Transistoren, erstreckt und - wobei die Transistoren voneinander separiert sind und - wobei die mindestens zwei Transistoren unterschiedlich angesteuert werden und - wobei die mindestens zwei Transistoren zumindest zeitweise unterschiedlich angesteuert werden und - wobei die kristallgestörte Schicht (36, 54) Ladungsträgerlebensdauer reduzierende Störstellen umfasst und - wobei die kristallgestörte Schicht (36, 54) die mindestens zwei elektronischen Bauelemente voneinander hinsichtlich Substratdiffusionsströmen isoliert, die ohne diese kristallgestörte Schicht, insbesondere entsprechend einer 2D oder 3D Bauelementesimulation, fließen würden.
  3. Kristallgestörte Schicht (36, 54) nach Anspruch 1 oder 2 wobei die kristallgestörte Schicht (36, 54) von der Oberfläche des Halbleitersubstrats aus gesehen sich unterhalb einer oder mehrerer der folgenden Schaltungsgruppen erstreckt: unterhalb eines UND-Gatters und/oder unterhalb eines ODER-Gatters und/oder unterhalb eines NAND-Gatters und/oder unterhalb eines NOR-Gatters und/oder unterhalb eines EXOR-Gatters und/oder unterhalb eines Inverters und/oder unterhalb eines Verstärker und/oder unterhalb eines Filters und/oder unterhalb eines Flip-Flops und/oder unterhalb eines endlichen Automaten (Englisch Finite State Machine) und/oder unterhalb eines Latches und/oder unterhalb einer RAM-Speicherzelle und/oder unterhalb einer ROM-Speicherzelle und/oder unterhalb einer DRAM-Speicherzelle und/oder unterhalb einer EEPROM-Speicherzelle und/oder unterhalb einer Flash-Speicherzelle und/oder unterhalb einer Speicherzelle und/oder unterhalb eines Analog-zu-Digitalwandlers und/oder unterhalb eines Digital-zu-Analog-Wandlers und/oder unterhalb einer Rücksetzschaltung und/oder unterhalb eines analogen Multiplizierers und/oder unterhalb eines Operationsverstärkers und/oder unterhalb eines Transkonduktanzverstärker und/oder unterhalb eines Transfer-Gatters und/oder unterhalb einer Halbbrücke und/oder unterhalb einer H-Brücke und/oder unterhalb eines Analogmultiplexers und/oder unterhalb eines Rechnerkerns uns/oder unterhalb eines Oszillators.
  4. Integrierte Schaltung - mit einem Halbleitersubstrat (34, 52) und - mit einer kristallgestörten Schicht (36, 54) in dem Halbleitersubstrat (34, 52), - wobei das Halbleitersubstrat (34, 52) eine epitaktisch aufgewachsene EPI-Schicht (37, 55) umfasst und - wobei das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) von einem Dotierungstyp sind und - wobei der Dotierungstyp des Halbleitersubstrats (34, 52) und der EPI-Schicht (37, 55) eine n- oder eine p-Dotierung sein kann und - wobei das Halbleitersubstrat (34, 52) und die EPI-Schicht (37, 55) schwach dotiert sind und - wobei die kristallgestörte Schicht (36, 54) mehr als 10 µm und/oder mehr als 20µm von mindestens einer der beiden Oberflächen (49,67) des Wafers entfernt ist und - wobei die kristallgestörte Schicht (36, 54) von beliebiger Dicke ist und - wobei die kristallgestörte Schicht (36, 54) sich parallel zur Oberfläche (49, 67) des Wafers durch das gesamte Halbleitersubstrat (34, 52) oder durch Teile des Halbleitersubstrats (34, 52) erstreckt und - wobei die kristallgestörte Schicht (36, 54) sich unter mindestens zwei Transistoren, erstreckt und - wobei die Transistoren voneinander separiert sind und - wobei die mindestens zwei Transistoren unterschiedlich angesteuert werden und - wobei die mindestens zwei Transistoren zumindest zeitweise unterschiedlich angesteuert werden und - wobei die kristallgestörte Schicht (36, 54) Ladungsträgerlebensdauer reduzierende Störstellen umfasst und - wobei die kristallgestörte Schicht (36, 54) die mindestens zwei elektronischen Bauelemente voneinander hinsichtlich Substratdiffusionsströmen isoliert, die ohne diese kristallgestörte Schicht, insbesondere entsprechend einer 2D oder 3D Bauelementesimulation, fließen würden.
  5. Integrierte Schaltung nach Anspruch 4 wobei die kristallgestörte Schicht (36, 54) in dem Halbleitersubstrat der integrierten Schaltung von der Oberfläche des Halbleitersubstrats aus gesehen sich unterhalb einer oder mehrerer der folgenden Schaltungsgruppen der integrierten Schaltung erstreckt: unterhalb eines UND-Gatters und/oder unterhalb eines ODER-Gatters und/oder unterhalb eines NAND-Gatters und/oder unterhalb eines NOR-Gatters und/oder unterhalb eines EXOR-Gatters und/oder unterhalb eines Inverters und/oder unterhalb eines Verstärker und/oder unterhalb eines Filters und/oder unterhalb eines Flip-Flops und/oder unterhalb eines endlichen Automaten (Englisch Finite State Machine) und/oder unterhalb eines Latches und/oder unterhalb einer RAM-Speicherzelle und/oder unterhalb einer ROM-Speicherzelle und/oder unterhalb einer DRAM-Speicherzelle und/oder unterhalb einer EEPROM-Speicherzelle und/oder unterhalb einer Flash-Speicherzelle und/oder unterhalb einer Speicherzelle und/oder unterhalb eines Analog-zu-Digitalwandlers und/oder unterhalb eines Digital-zu-Analog-Wandlers und/oder unterhalb einer Rücksetzschaltung und/oder unterhalb eines analogen Multiplizierers und/oder unterhalb eines Operationsverstärkers und/oder unterhalb eines Transkonduktanzverstärker und/oder unterhalb eines Transfer-Gatters und/oder unterhalb einer Halbbrücke und/oder unterhalb einer H-Brücke und/oder unterhalb eines Analogmultiplexers und/oder unterhalb eines Oszillators.
  6. Verfahren zur Herstellung einer kristallgestörten Schicht (36, 54) nach Anspruch 1 und/ oder Anspruch 2 und/oder Anspruch 3 und/oder Verfahren zur Herstellung einer kristallgestörten Schicht (36, 54) in einer integrierten Schaltung nach Anspruch 4 und/oder Anspruch 5 durch Bestrahlung (50, 68) mit hochenergetischen Teilchen, wobei die Bestrahlung (50, 68) maskenlos durchgeführt wird und wobei die Bestrahlung (50, 68) von der Vorder- und/oder der Rückseite (49, 67) des Wafers erfolgen kann.
  7. Verfahren nach Anspruch 6 und/oder Verfahren zur Herstellung einer kristallgestörten Schicht (36, 54) nach Anspruch 1 und/oder Anspruch 2 und/oder Anspruch 3 und/ oder Verfahren zur Herstellung einer kristallgestörten Schicht (36, 54) in einer integrierten Schaltung nach Anspruch 4 und/oder Anspruch 5 durch Bestrahlung (50, 68) mit hochenergetischen Teilchen, - wobei die hochenergetischen Teilchen Edelgasisotope und/oder Helium und/oder Wasserstoff und/oder Deuterium und/oder Tritium umfassen.
  8. Verfahren nach einem oder mehreren der vorausgehenden Ansprüche 6 bis 7, - wobei das Verfahren eine nachfolgende Temperaturbehandlung des Halbleitersubstrats (34, 52) umfasst.
  9. Verfahren nach einem oder mehreren der vorausgehenden Ansprüche 6 bis 8, - wobei mehr als eine kristallgestörte Schicht (36, 54) erzeugt wird.
  10. Verfahren nach einem oder mehreren der vorausgehenden Ansprüche 6 bis 9, - wobei die kristallgestörte Schicht (36, 54) in mindestens zwei voneinander separierte Bereiche unterteilt ist.
  11. Verfahren nach einem oder mehreren der vorausgehenden Ansprüche 6 bis 10, - wobei die kristallgestörte Schicht (36, 54) mittels lonenstrahlprojektion und/oder mittels der Anwendung eines Fokussierten lonenstrahls (englisch: Focussed Ion Beam) in mindestens zwei voneinander separierte Bereiche unterteilt ist.
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