DE102019116579A1 - Photonische halbleitervorrichtung und verfahren - Google Patents

Photonische halbleitervorrichtung und verfahren Download PDF

Info

Publication number
DE102019116579A1
DE102019116579A1 DE102019116579.2A DE102019116579A DE102019116579A1 DE 102019116579 A1 DE102019116579 A1 DE 102019116579A1 DE 102019116579 A DE102019116579 A DE 102019116579A DE 102019116579 A1 DE102019116579 A1 DE 102019116579A1
Authority
DE
Germany
Prior art keywords
photonic
forming
substrate
photonic substrate
ips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019116579.2A
Other languages
English (en)
Other versions
DE102019116579B4 (de
Inventor
Chih-Chieh Chang
Chung-Hao Tsai
Chuei-Tang Wang
Hsing-Kuo Hsia
Chen-Hua Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019116579A1 publication Critical patent/DE102019116579A1/de
Application granted granted Critical
Publication of DE102019116579B4 publication Critical patent/DE102019116579B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means
    • G02B6/30—Optical coupling means for use between fibre and thin-film device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4236—Fixing or mounting methods of the aligned elements
    • G02B6/424—Mounting of the optical light guide
    • G02B6/4243—Mounting of the optical light guide into a groove
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4236—Fixing or mounting methods of the aligned elements
    • G02B6/4245—Mounting of the opto-electronic elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/20—Quasi-optical arrangements for guiding a wave, e.g. focusing by dielectric lenses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/50—Transmitters
    • H04B10/501—Structural aspects
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/1225—Basic optical elements, e.g. light-guiding paths comprising photonic band-gap structures or photonic lattices
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/125—Bends, branchings or intersections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Geometry (AREA)

Abstract

Ein Verfahren umfasst das Bilden mehrerer photonischer Vorrichtungen in einem Halbleiter-Wafer, das Bilden einer v-förmigen Rille in einer ersten Seite des Halbleiter-Wafers, das Bilden einer Öffnung, die sich durch den Halbleiter-Wafer erstreckt, das Bilden mehrerer leitfähiger Elemente innerhalb der Öffnung, wobei die leitfähigen Elemente sich von der ersten Seite des Halbleiter-Wafers zu einer zweiten Seite des Halbleiter-Wafers erstrecken, das Bilden eines Polymermaterials über der v-förmigen Rille, das Abscheiden eines Formmaterials innerhalb der Öffnung, wobei die mehreren leitfähigen Elemente durch das Formmaterial getrennt werden, , das Entfernen des Polymermaterials nach dem Abscheiden des Formmaterials, um die v-förmige Rille freizulegen, und das Platzieren einer optischen Faser innerhalb der v-förmigen Rille.

Description

  • INANSPRUCHNAHME EINER PRIORITÄT UND QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Patentanmeldung Nr. 62/690,679 , die am 27. Juni 2018 eingereicht wurde, und diese Patentanmeldung wird hiermit durch Bezugnahme vollinhaltlich hierin aufgenommen.
  • HINTERGRUND
  • Elektrische Signalisierung und Verarbeitung sind eine Technik zur Signalübertragung und -verarbeitung. Optische Signalisierung und Verarbeitung wurden in den letzten Jahren, insbesondere aufgrund der Verwendung von Anwendungen in Verbindung mit optischen Fasern zur Signalübertragung, in immer mehr Anwendungen verwendet.
  • Optische Signalisierung und Verarbeitung werden typischerweise mit elektrischer Signalisierung und Verarbeitung kombiniert, um vollwertige Anwendungen bereitzustellen. Zum Beispiel können optische Fasern für Langstrecken-Signalübertragung verwendet werden, und elektrische Signale können zur Kurzstrecken-Signalübertragung sowie zur Verarbeitung und Steuerung verwendet werden. Dementsprechend werden Vorrichtungen, die optische Bauelemente und elektrische Bauelemente integrieren, zur Umwandlung zwischen optischen Signalen und elektrischen Signalen sowie zur Verarbeitung von optischen Signalen und elektrischen Signalen gebildet. So können Packages sowohl optische (photonische) Dies, die optische Vorrichtungen umfassen, als auch elektronische Dies umfassen, die elektronische Vorrichtungen umfassen.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Elemente gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Elemente der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
    • 1 veranschaulicht eine Draufsicht eines Photoniksystems gemäß einigen Ausführungsformen.
    • 2A und 2B veranschaulichen Querschnittsansichten eines Photoniksystems gemäß einigen Ausführungsformen.
    • 3A bis 3M sind Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Bilden eines Photoniksystems gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein schematisches Diagramm eines Photoniksystems gemäß einigen Ausführungsformen.
    • 5A bis 5C sind verschiedene Ansichten eines Photoniksystems gemäß einigen Ausführungsformen.
    • 6A bis 6C sind verschiedene Ansichten eines Photoniksystems gemäß einigen Ausführungsformen.
    • 7A bis 7I sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Photoniksystems gemäß einigen Ausführungsformen.
    • 8A bis 8C sind verschiedene Ansichten eines Photoniksystems gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Elemente der Erfindung bereit. Spezifische Beispiele von Bauelementen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Element in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, derart dass es möglich ist, dass das erste und das zweite Element nicht in direktem Kontakt stehen. Zusätzlich ist es möglich, dass in der vorliegenden Offenbarung Bezugsziffern und/oder -buchstaben sich in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Dreidimensionale (3D) Packages, die sowohl optische Vorrichtungen als auch elektrische Vorrichtungen umfassen, und das Verfahren zu deren Bildung werden gemäß einigen Ausführungsformen bereitgestellt. Insbesondere wird ein Photoniksystem gebildet, das leitfähige Elemente zum Übertragen elektrischer Signale und Wellenleiter zum Übertragen optischer Signale aufweist. Dies sind über ein integriertes photonisches Substrat (z. B. einen Wafer oder ein anderes Substrat, das photonische Vorrichtungen aufweist) mit dem System oder innerhalb von Öffnungen in dem integrierten photonischen Substrat gekoppelt. Innerhalb von Öffnungen in dem integrierten photonischen Substrat können auch Durchkontaktierungen gebildet sein. Ein Opfermaterial kann verwendet werden, um Elemente des integrierten photonischen Substrats (z. B. Rillen zur Fasermontage) während der Verarbeitung zu schützen. Die Zwischenstufen des Bildens der Packages sind gemäß einigen Ausführungsformen veranschaulicht. Einige Varianten einiger Ausführungsformen werden erörtert. Über die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • Die hier beschriebenen Ausführungsformen können verbesserte Leistung und effizientere Herstellung eines Photoniksystems ermöglichen. Zum Beispiel können größere Durchkontaktierungen gebildet werden, um das Photoniksystem elektrisch mit einem anderen Substrat oder Bauelement zu verbinden. Größere Durchkontaktierungen können leitfähiger sein, was den Wirkungsgrad verbessern kann, und können weniger Verlust oder Verzerrung bei höheren Frequenzen aufweisen, wodurch das Signal-Rausch-Verhältnis von elektrischen Signalen verbessert werden kann und die Leistung des Systems bei einem Betrieb bei höherer Frequenz verbessert werden kann. Zusätzlich kann der hier beschriebene Verfahrensablauf weniger anfällig gegenüber Verfahrensschäden beim Bilden von Elementen, wie beispielsweise Rillen für optische Fasern, sein. Einige Ausführungsformen können auch zusätzliche Vorteile bereitstellen, wie beispielsweise weniger erforderliche Metallleitungsführung innerhalb eines Photoniksystems oder verringerte Gesamtdicke eines Photoniksystems.
  • 1 veranschaulicht ein Photoniksystem 100 gemäß einigen Ausführungsformen. Das Photoniksystem 100 ist z. B. ein Hochleistungsrechensystem (High Performance Computing - HP) und umfasst eine Mehrzahl von Stellen 110, von denen jede ein separates Rechensystem ist (eine beispielhafte Stelle 110 ist in 1 gekennzeichnet und beispielhafte Stellen sind in 2A und B gekennzeichnet). Jede Stelle 110 umfasst einen oder mehrere Dies (z. B. Dies 112 oder 114, die nachfolgend ausführlicher beschrieben werden), die an eine integrierte photonische Struktur (Integrated Photonic Structure - IPS) 102 gekoppelt sind, und jede Stelle 110 kommuniziert mit anderen Stellen 110 unter Verwendung von optischen Netzwerken (z. B. Wellenleiter 120 oder 122, die nachfolgend ausführlicher beschrieben werden), die in dem IPS 102 gebildet sind. 1 ist eine Veranschaulichung eines Photoniksystems 100, das mehrere Stellen 110 aufweist. 2A ist eine Veranschaulichung des Photoniksystems 100 entlang des Querschnitts A-A' und 2B ist eine Veranschaulichung des Photoniksystems 100 entlang des Querschnitts B-B'. Es sei erwähnt, dass die Querschnitte A-A' und B-B', die in 1 für das Photoniksystem 100 beschriftet sind, veranschaulichenden Zwecken dienen und die Strukturen des Photoniksystems 100, das in 2A und B gezeigt ist, oder anderer Photoniksysteme, die hier beschrieben werden, sich davon unterscheiden können. Einige Elemente sind in 1 oder 2A und B nicht beschriftet und werden nachfolgend in 3A-3M ausführlicher erörtert.
  • Das IPS 102 kann ein Substrat 103 umfassen, das ein Material, wie beispielsweise ein Glas, eine Keramik, ein Dielektrikum oder ein Halbleitersubstrat sein kann. Zum Beispiel kann das Substrat 103 einen Volumenhalbleiter oder dergleichen umfassen, der dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. In einigen Ausführungsformen ist das Substrat 103 ein Wafer, wie beispielsweise ein Silizium-Wafer oder ein anderer Typ von Halbleiter-Wafer. Es können auch andere Substratmaterialien verwendet werden, wie beispielsweise ein mehrschichtiges oder Gradient-Substrat. In einigen Ausführungsformen kann das Material des Substrats 103 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder dergleichen umfasst, oder Kombinationen davon umfassen. In den in 1 und 2A und B gezeigten Ausführungsformen ist das Substrat 103 aus einem Silizium-Wafer, z. B. einem 12-Zoll-Silizium-Wafer, gebildet. Auf diese Weise kann das Photoniksystem 100 ein System-on-Wafer (SoW) sein. In einigen Ausführungsformen kann das IPS 102 eine Dicke zwischen etwa 100 µm und etwa 800 µm aufweisen.
  • Das IPS 102 kann ein oder mehrere optische Netzwerke umfassen, die zum Beispiel Gruppen von Wellenleitern sein können, die innerhalb des IPS 102 gebildet sind. In einigen Ausführungsformen tragen Gruppen von Wellenleitern, die innerhalb des IPS 102 gebildet sind, optische Signale und/oder optische Leistung zwischen Stellen 110. Das in 1 gezeigte IPS 102 umfasst eine Gruppe von Leistungswellenleitern (Leistungs-WGs) 120 und eine Gruppe von Datenwellenleitern (Daten-WGs) 122. In anderen Ausführungsformen können nur eine Gruppe von Wellenleitern oder mehr als zwei Gruppen von Wellenleitern verwendet werden. In einigen Ausführungsformen tragen die Leistungs-WGs 120 optische Leistung zu den Stellen 110, was in der Form von Dauerstrichlicht (Continuous-Wave - CW) erfolgen kann. In einigen Ausführungsformen tragen die Daten-WGs 122 optische Signale zwischen den Stellen 110, was in der Form von Licht erfolgen kann, das moduliert oder gepulst wird. In einigen Fällen kann ein Wellenleiter oder eine Gruppe von Wellenleitern sowohl optische Leistung als auch optische Signale tragen. In einigen Ausführungsformen können Gruppen von Wellenleitern (z. B. Leistungs-WGs 120 oder Daten-WGs 122) auch optische Signale und/oder optische Leistung zwischen dem IPS 102 und externen Bauelementen tragen. Zum Beispiel können Gruppen von Wellenleitern über eine oder mehrere optische Fasern an externe Bauelemente gekoppelt sein. Wie in 1 gezeigt, sind die Leistungs-WGs 120 über eine Faser 124 an eine optische Leistungsquelle (z. B. eine LED, Laser oder dergleichen) gekoppelt. Die Faser 124 kann durch eine v-förmige Rille 126 (siehe z. B. 2A und B) an dem IPS 102 montiert sein. In einigen Ausführungsformen sind die Faser 124 und die Leistungs-WGs 120 durch einen Modenwandler 121 gekoppelt, der als Teil der Leistungs-WGs 120 gebildet sein kann. Die hier beschriebenen Wellenleiter sind Beispiele und andere Ausführungsformen können unterschiedliche Wellenleiter oder Wellenleiter aufweisen, die Ausgestaltungen aufweisen, die sich von den gezeigten unterscheiden.
  • In einigen Ausführungsformen sind die Wellenleiter (z. B. 120 oder 122) des IPS 102 Wellenleiter, die in dem Substrat 103 gebildet sind, wie beispielsweise Slab-Wellenleiter. Zum Beispiel können die Wellenleiter aus Silizium hergestellt werden, das von Siliziumoxid umgeben ist. In einigen Ausführungsformen können die Wellenleiter durch Strukturieren eines Siliziumsubstrats 103 gebildet werden, derart dass die Wellenleiter von einer oberen Oberfläche des Substrats 103 hervorstehen. Ein Siliziumoxid kann dann auf den hervorstehenden Siliziumwellenleitern gebildet werden. Das Strukturieren des Substrats 103 kann mit annehmbaren Photolithographie- und Ätztechniken bewerkstelligt werden. Zum Beispiel kann ein Photoresist an einer Vorderseite des Substrats 103 gebildet und entwickelt werden. Das Photoresist kann strukturiert werden und ein oder mehrere Ätzverfahren können dann unter Verwendung des strukturierten Photoresists als eine Ätzmaske durchgeführt werden. Insbesondere kann die Vorderseite des Substrats 103 geätzt werden, um Vertiefungen zu bilden, wobei die verbleibenden nicht vertieften Abschnitte des Substrats 103 die Siliziumwellenleiter bilden. Wellenleitermerkmale, wie beispielsweise Modenkoppler (z. B. Modenkoppler 121), Gitterkoppler oder andere Elemente können in den gleichen Schritten oder unter Verwendung separater photolithographischer oder Ätzschritte gebildet werden. Die Ätzverfahren können ein oder mehrere anisotrope Nass- oder Trockenätzverfahren umfassen. Die Siliziumwellenleiter können dann mit Siliziumoxid bedeckt werden, das ein thermisches Oxid oder ein Oxid sein kann, das durch ein Verfahren, wie beispielsweise PVD, CVD, fließfähige CVD, dergleichen oder eine Kombination davon gebildet wird. Andere Techniken zum Bilden von Wellenleitern können auch verwendet werden. Es versteht sich, dass die Abmessungen der Wellenleiter von der Anwendung abhängig sind. In einigen Ausführungsformen weisen die Siliziumwellenleiter eine Breite zwischen etwa 300 nm und etwa 700 nm, wie beispielsweise etwa 500 nm, und eine Höhe zwischen etwa 100 nm und etwa 500 nm, wie beispielsweise etwa 200 nm, auf.
  • Das IPS 102 umfasst auch integrierte photonische Vorrichtungen (in 1 oder 2A und B nicht unabhängig gezeigt), die mit den optischen Signalen, die durch die Wellenleiter übertragen werden, interagieren, diese steuern oder abtasten. Diese integrierten photonischen Vorrichtungen können Vorrichtungen, wie beispielsweise optische Modulatoren (z. B. die Modulatoren 210A und B, die in 4 gezeigt sind), Photodetektoren (z. B. die Photodetektoren 212A und B, die in 4 gezeigt sind) und dergleichen umfassen. Zum Beispiel kann ein optischer Modulator gebildet und verwendet werden, um das Dauerlicht von dem Leistungs-WG 120 in moduliertes Licht umzuwandeln, das durch den Daten-WG 122 übertragen wird. Als ein anderes Beispiel kann ein Photodetektor gebildet und verwendet werden, um das modulierte Licht von dem Daten-WG 122 abzutasten. Zusätzlich können integrierte elektronische Vorrichtungen, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände, Metallleitungsführung und dergleichen, auch innerhalb des IPS 102 gebildet sein und können an die integrierten photonischen Vorrichtungen innerhalb des IPS 102 gekoppelt sein. Auf diese Weise kann das IPS 102 eine oder mehrere photonische integrierte Schaltungen umfassen. In einigen Ausführungsformen kann jede Stelle 110 integrierte photonische Vorrichtungen oder integrierte elektronische Vorrichtungen umfassen. Die integrierten photonischen Vorrichtungen oder integrierten elektronischen Vorrichtungen können in dem IPS 102 (z. B. in dem Substrat 103) unter Verwendung geeigneter Techniken, wie im Fach bekannt, gebildet werden.
  • In einigen Ausführungsformen umfasst das Photoniksystem 100 auch Durchkontaktierungen (Through-Vias - TVs) 108, die sich durch das IPS 102 erstrecken, die elektrische Elemente von einer Seite von dem IPS 102 mit der anderen Seite des IPS 102 verbinden. Die Bildung von TVs 108 wird in 3A bis C ausführlicher beschrieben. In einigen Ausführungsformen sind eine oder mehrere Öffnungen (z. B. Öffnungen 104, die in 3B und C gezeigt sind) in dem IPS 102 gebildet, derart dass eine oder mehrere TVs 108 sich durch jede von den Öffnungen erstrecken. In einigen Ausführungsformen werden die Öffnungen in dem IPS 102 unter Verwendung von geeigneten Photolithographie- und Ätztechniken gebildet. In einigen Ausführungsformen können die Öffnungen eine seitliche Abmessung zwischen etwa 100 µm und etwa 500 µm aufweisen. Die TVs 108 können auch von einer Formmasse 106 umgeben sein. In einigen Ausführungsformen kann die Formmasse 106 ein Material, wie beispielsweise eine Einkapselungsmaterial, ein Harz, Polymer, Oxid, Nitrid, ein anderes dielektrisches Material oder dergleichen sein. In einigen Ausführungsformen wird das Material der Formmasse 106 derart gewählt, dass der Wärmeausdehnungskoeffizient (Coefficient of Thermal Expansion - CTE) der Formmasse 106 etwa gleich dem CTE des Materials des Substrats 103 oder des Package-Substrats 350 ist (siehe 3M). In einigen Ausführungsformen beträgt der CTE der Formmasse 106 zwischen etwa 5 ppm/°C und etwa 30 ppm/°C, wie beispielsweise etwa 15 ppm/°C). In einigen Fällen können durch Bilden von Öffnungen in dem IPS 102 für mehrere TVs 108 die TVs 108 mit einer größeren Größe gebildet werden, als zum Beispiel einzelne Öffnungen durch das IPS 102 für einzelne Durchkontaktierungen zu bilden. Die Verwendung von größeren TVs 108 kann eine verbesserte elektrische Leistung (z. B. Leitung, Strombelastung, Hochfrequenzleistung usw.) des Photoniksystems 100 ermöglichen.
  • Jede Stelle 110 des Photoniksystems 100 kann ein oder mehrere Dies umfassen, die Prozessor-Dies, Speicher-Dies, elektronische integrierte Schaltungen (Electronic Integrated Circuits - EIC), dergleichen oder eine Kombination davon umfassen können. Zum Beispiel umfasst, wie in 1 und 2A und B gezeigt, eine Stelle 10 ein Prozessor-Die 112 und eine EIC 114, obgleich Stellen in anderen Ausführungsformen mehr als ein/e Prozessor-Die 112 oder EIC 114 umfassen können. Das Prozessor-Die 112 kann eine Zentraleinheit (Central Processing Unit - CPU), Grafikverarbeitungseinheit (Graphics Processing Unit - GPU), anwendungsspezifische integrierte Schaltung (Application-Specific Integrated Circuit - ASIC) oder dergleichen sein. Das Prozessor-Die 112 kann auch Speicher, wie beispielsweise flüchtigen Speicher, wie beispielsweise Dynamic Random-Access Memory (DRAM), Static Random-Access Memory (SRAM) oder dergleichen umfassen. In einigen Fällen kann eine Stelle 110 separate Dies für Verarbeitung und für Speicher umfassen. Der Deutlichkeit halber werden Dies zur Verarbeitung, Dies für Speicher, Dies, die sowohl Verarbeitung als auch Speicher aufweisen, und Kombinationen von solchen Dies hier als „Prozessor-Dies 112“ bezeichnet.
  • In einigen Ausführungsformen kann das EIC-Die 114 eine CPU umfassen und kann eine Steuerschaltung zum Steuern des Betriebs der photonischen Vorrichtungen, die der Stelle 110 zugehörig sind, umfassen. Das EIC-Die 114 kann mit photonischen Vorrichtungen des IPS 102 unter Verwendung von elektrischen Signalen kommunizieren. In einigen Ausführungsformen umfasst die EIC 114 die Schaltungen zur Verarbeitung elektrischer Signale, die von photonischen Vorrichtungen empfangen werden, wie beispielsweise elektrischer Signale, die von einem Photodetektor (z. B. den Photodetektoren 212A und B in 4) empfangen werden. Zum Beispiel kann die EIC 114 Steuereinrichtungen, Transimpedanzverstärker und dergleichen umfassen. Die EIC 114 kann kommunikativ an ein oder mehrere Prozessor-Dies 112 gekoppelt sein. In einigen Fällen steuert die EIC 114 Hochfrequenzsignalisierung einer photonischen Vorrichtung gemäß (digitalen oder analogen) elektrischen Signalen, die von einem Prozessor-Die 112 empfangen werden. In einigen Ausführungsformen können Funktionen eines EIC 114 Teil eines Prozessor-Dies 112 sein oder Funktionen eines Prozessor-Dies 112 können Teil einer EIC 114 sein oder ein Prozessor-Die 112 und eine EIC 114 können zusammen als ein einziges Die kombiniert werden.
  • Nun werden unter Bezugnahme auf 3A bis M Querschnittsansichten von Zwischenschritten bei der Bildung eines Photoniksystems 300 (siehe 3M) gemäß einigen Ausführungsformen gezeigt. Das Photoniksystem 300 kann dem in 1 oder 2A und B gezeigten Photoniksystem 100 ähnlich sein. In 3A wird eine Umverteilungsschicht (Redistribution Layer - RDL) 305 über einem Trägersubstrat 302 gebildet und dann werden Durchkontaktierungen (Through-Vias - TVs) 108 über der RDL 305 gebildet. Das Trägersubstrat 302 kann zum Beispiel Materialien auf Siliziumbasis, wie beispielsweise ein Glasmaterial oder Siliziumoxid, oder andere Materialien, wie beispielsweise Aluminiumoxid, Metalle, Keramiken, Kombinationen davon oder dergleichen umfassen. In einigen Ausführungsformen kann eine Ablöseschicht (nicht gezeigt) über dem Trägersubstrat 302 gebildet werden.
  • Unter Bezugnahme auf 3A wird eine dielektrische Schicht 304 über dem Trägersubstrat 302 gebildet. Die dielektrische Schicht 304 kann von einem oder mehreren geeigneten dielektrischen Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Low-k-Dielektrika, wie beispielsweise mit Kohlenstoff dotierten Oxiden, extreme Low-k-Dielektrika, wie beispielsweise porösem, mit Kohlenstoff dotiertem Siliziumdioxid, einem Polymer, Kombinationen davon oder dergleichen gebildet werden. In einigen Ausführungsformen kann die dielektrische Schicht 304 Polybenzoxazol (PBO) sein, obgleich irgendein geeignetes Material, wie beispielsweise Polyimid oder ein Polyimid-Derivat, verwendet werden kann. Die dielektrische Schicht 304 kann durch ein Verfahren, wie beispielsweise Aufschleudern, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht 304 kann eine Dicke zwischen etwa 5 µm und etwa 25 µm, wie beispielsweise etwa 7 µm, aufweisen, obgleich irgendeine geeignete Dicke verwendet werden kann.
  • In einer Ausführungsform kann die RDL 305 durch anfängliches Bilden einer Keimschicht (nicht gezeigt) aus einer oder mehreren Schichten aus Titan, Kupfer oder einer Titan-Kupfer-Legierung durch ein geeignetes Bildungsverfahren, wie beispielsweise PVD, CVD, Sputtern oder dergleichen gebildet werden. Die Keimschicht wird über der dielektrischen Schicht 304 gebildet. Ein Photoresist (auch nicht gezeigt) kann dann gebildet werden, um die Keimschicht zu bedecken, und dann strukturiert werden, um diejenigen Abschnitte der Keimschicht freizulegen, die sich dort befinden, wo die RDL 305 anschließend gebildet werden wird. Nachdem das Photoresist gebildet und strukturiert wurde, kann ein leitfähiges Material auf der Keimschicht gebildet werden. Das leitfähige Material kann ein Material, wie beispielsweise Kupfer, Titan, Wolfram, Aluminium, ein anderes Metall, eine Kombination davon oder dergleichen sein. Das leitfähige Material kann durch ein Abscheidungsverfahren, wie beispielsweise Elektroplattierung oder stromlose Plattierung, oder dergleichen gebildet werden. Obgleich die erörterten Materialien und Verfahren zum Bilden des leitfähigen Materials geeignet sind, sind diese Materialien rein beispielhaft. Es können irgendwelche anderen geeigneten Materialien oder irgendwelche anderen geeigneten Verfahren zur Bildung, wie beispielsweise CVD oder PVD, alternativ verwendet werden, um die RDL 305 zu bilden. Nachdem das leitfähige Material gebildet wurde, kann das Photoresist durch ein geeignetes Entfernungsverfahren, wie beispielsweise Veraschung oder chemisches Ablösen, entfernt werden. Zusätzlich können nach der Entfernung des Photoresists diejenigen Abschnitte der Keimschicht, die durch das Photoresist bedeckt waren, durch zum Beispiel ein geeignetes Nassätzverfahren oder Trockenätzverfahren, das das leitfähige Material als eine Ätzmaske verwenden kann, entfernt werden. Die übrigen Abschnitte der Keimschicht und des leitfähigen Materials bilden die RDL 305.
  • Eine dielektrische Schicht 306 wird dann über der dielektrischen Schicht 304 und der RDL 305 gebildet. Die dielektrische Schicht 306 kann ein Material sein, das demjenigen des Dielektrikums 304 ähnlich ist, und kann auf eine ähnliche Weise gebildet werden. Die dielektrische Schicht 306 kann eine Dicke zwischen etwa 5 µm und etwa 25 µm, wie beispielsweise etwa 7 µm, aufweisen, obgleich irgendeine geeignete Dicke verwendet werden kann. Die dielektrische Schicht 306 kann dann strukturiert werden, um Abschnitte der RDL 305 freizulegen, über denen die TVs 108 anschließend gebildet werden. Die dielektrische Schicht 306 kann unter Verwendung geeigneter photolithographischer und Ätztechniken strukturiert werden, wie beispielsweise Bilden eines Photoresists über der dielektrischen Schicht 306, Strukturieren des Photoresists und dann Verwenden des strukturierten Photoresists als eine Ätzmaske zum Ätzen der dielektrischen Schicht 306. Es kann ein geeignetes Nassätzen oder Trockenätzen verwendet werden.
  • In einer Ausführungsform können die TVs 108 durch anfängliches Bilden einer Keimschicht 307 aus einer oder mehr Schichten aus Titan, Kupfer oder einer Titan-Kupfer-Legierung durch ein geeignetes Bildungsverfahren, wie beispielsweise PVD, CVD, Sputtern oder dergleichen gebildet werden. Die Keimschicht 307 wird über der dielektrischen Schicht 306 und freiliegenden Abschnitten der RDL 305 gebildet. Ein Photoresist (auch nicht gezeigt) kann dann gebildet werden, um die Keimschicht 307 zu bedecken, und dann strukturiert werden, um diejenigen Abschnitte der Keimschicht 307 freizulegen, die sich dort befinden, wo die TVs 108 anschließend gebildet werden. Nachdem das Photoresist gebildet und strukturiert wurde, kann ein leitfähiges Material auf der Keimschicht gebildet werden. Das leitfähige Material kann ein Material, wie beispielsweise Kupfer, Titan, Wolfram, Aluminium, ein anderes Material, eine Kombination davon oder dergleichen sein. Das leitfähige Material kann durch ein Abscheidungsverfahren, wie beispielsweise Elektroplattierung oder stromlose Plattierung, oder dergleichen gebildet werden. Obgleich die erörterten Materialien und Verfahren zum Bilden des leitfähigen Materials geeignet sind, sind diese Materialien rein beispielhaft. Es können irgendwelche anderen geeigneten Materialien oder irgendwelche anderen geeigneten Verfahren zur Bildung, wie beispielsweise CVD oder PVD, alternativ verwendet werden, um die TVs 108 zu bilden. Nachdem das leitfähige Material gebildet wurde, kann das Photoresist durch ein geeignetes Entfernungsverfahren, wie beispielsweise Veraschung oder chemisches Ablösen, entfernt werden. Zusätzlich können nach der Entfernung des Photoresists diejenigen Abschnitte der Keimschicht 307, die durch das Photoresist bedeckt waren, durch zum Beispiel ein geeignetes Nassätzverfahren oder Trockenätzverfahren, das das leitfähige Material als eine Ätzmaske verwenden kann, entfernt werden. Die übrigen Abschnitte der Keimschicht 307 und des leitfähigen Materials bilden die TVs 108. Die TVs 108 können eine Breite zwischen etwa 100 µm und etwa 500 µm, wie beispielsweise etwa 250 µm, aufweisen oder können eine Höhe zwischen etwa 100 µm und etwa 500 µm, wie beispielsweise etwa 250 µm, aufweisen, obgleich irgendwelche geeigneten Abmessungen verwendet werden können.
  • Unter Bezugnahme auf 3B wird das IPS 102 auf der dielektrischen Schicht 306 platziert. In einigen Ausführungsformen wird das IPS 102 unter Verwendung einer Haftschicht (nicht gezeigt), die zwischen dem IPS 102 und der dielektrischen Schicht 306 angeordnet ist, an der dielektrischen Schicht 306 montiert. Wie in 3B gezeigt, ist jede Öffnung 104 in dem IPS 102 mit einer oder mehreren TVs 108 ausgerichtet. Das IPS 102 kann zuvor beschriebene Elemente umfassen, wie beispielsweise Leistungs-WGs 120, Daten-WGs 122 und Modenwandler 121. Das IPS 102, das in 3B gezeigt ist, umfasst auch Kontaktinseln 123, die elektrische Verbindung für Elemente (z. B. photonische Vorrichtungen) bereitstellen können, die in dem IPS 102 gebildet sind. In einigen Fällen können dann Durchkontaktierungen vorhanden sein, die elektrische Verbindung zwischen Kontaktinseln 123 des IPS 102 und darüberliegenden leitfähigen Elementen oder Leitungsführung (z. B. der RDL 323, die in 3G gezeigt ist) herstellen. Der Deutlichkeit halber werden alle geeigneten Kombinationen von Kontaktinseln, Durchkontaktierungen oder ähnlichen Elementen als Kontaktinseln 123 bezeichnet. Das IPS 102 kann auch andere Elemente umfassen, die nicht gezeigt sind, wie beispielsweise photonische Vorrichtungen, Metallleitungsführung usw.
  • In einigen Ausführungsformen ist eine Schutzschicht 318 über dem IPS 102 gebildet. Die Schutzschicht 318 kann vor der Platzierung auf der dielektrischen Schicht 306 über dem IPS 102 gebildet werden, oder nachdem das IPS 102 auf der dielektrischen Schicht 306 platziert wurde. Die Schutzschicht 318 kann aus einem oder mehreren geeigneten dielektrischen Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, einem Polymer, Kombinationen davon oder dergleichen gebildet werden. Die Schutzschicht 318 kann durch ein Verfahren, wie beispielsweise Aufschleudern, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die Schutzschicht 318 kann eine Dicke zwischen etwa 5 µm und etwa 25 µm, wie beispielsweise etwa 7 µm, aufweisen, obgleich irgendeine geeignete Dicke verwendet werden kann.
  • Das IPS 102 umfasst auch eine oder mehrere v-förmige Rillen 126, die Vertiefungen sind, die geformt sind, um Fasern (z. B. die Faser 124 von 1 oder 2A) zu halten. Die v-förmigen Vertiefungen 121 können einem Merkmal, wie beispielsweise dem Leistungs-WG 120, Daten-WG 122 oder Modenkoppler 121, benachbart sein, um eine optische Kopplung zwischen einer Faser 124 und dem Element zu ermöglichen. In einigen Ausführungsformen werden die v-förmigen Rillen 126 in dem IPS 102 vor der Platzierung auf der dielektrischen Schicht 306 gebildet. In einigen Ausführungsformen werden die v-förmigen Rillen 126 mit einer Länge (z. B. einem Abstand in der Richtung entlang des in 3B gezeigten Querschnitts) zwischen etwa 1 mm und etwa 10 mm gebildet. In einigen Ausführungsformen weisen die v-förmigen Rillen 126 eine Tiefe zwischen etwa 70 µm und etwa 110 µm auf. Die v-förmigen Rillen 126 können vor der Bildung der Schutzschicht 318 oder, nachdem die Schutzschicht 318 gebildet wurde, gebildet werden. Zum Beispiel wird in einigen Ausführungsformen die Schutzschicht 318 zuerst gebildet, dann wird ein Gebiet der Schutzschicht 318 entfernt, um die Fläche des IPS 102 freizulegen. Das Gebiet der Schutzschicht 318 kann unter Verwendung von zum Beispiel einem photolithographischen Strukturierungsverfahren, einem Laserbohren oder einer anderen geeigneten Technik entfernt werden. Die v-förmige Rille 126 kann dann unter Verwendung von zum Beispiel einem Trockenätzverfahren, einem Nassätzverfahren oder einer Kombination davon in die freiliegende Fläche des IPS 102 geätzt werden.
  • 3C veranschaulicht die Bildung eines Opfermaterials 320 über den v-förmigen Rillen 126. Das Opfermaterial 320 wird innerhalb der v-förmigen Rillen 126 abgeschieden, um die v-förmigen Rillen 126 während anschließender Verarbeitungsschritte zu schützen. In einigen Ausführungsformen wird das Opfermaterial 320 über den v-förmigen Rillen 126 durch Bilden eines Photoresists über der Struktur, Strukturieren einer Öffnung in dem Photoresists über den v-förmigen Rillen 126, Abscheiden des Opfermaterials 320 innerhalb der Öffnung und dann Entfernen des Photoresists gebildet. Das Opfermaterial 320 kann ein dielektrisches Material, zum Beispiel ein Polymermaterial, wie beispielsweise DAF (Die Attach Film), entfernbarer Klebstoff, Epoxid, dergleichen, ein anderer Typ von Material oder eine Kombination davon sein. In einigen Ausführungsformen kann das Opfermaterial 320 durch eine geeignete Technik, wie beispielsweise CVD, PVD, Aufschleudern, Nano-Tintenstrahl oder dergleichen gebildet werden. In einigen Ausführungsformen wird das Opfermaterial von den v-förmigen Rillen 126 hervorstehend gebildet oder über der Schutzschicht 318 hervorstehend gebildet.
  • Unter Bezugnahme auf 3D wird eine Formmasse 106 gebildet, die die TVs 108 umgibt. Die Formmasse 106 wird innerhalb der Öffnungen 104 des IPS 102 abgeschieden und kann über den TVs 108 oder über dem IPS 102 abgeschieden werden. In einigen Fällen wird die Formmasse 106 über dem Opfermaterial 320 gebildet und das Opfermaterial 320 verhindert, dass die Formmasse 106 innerhalb der v-förmigen Rillen 126 gebildet wird. Die Formmasse 106 kann unter Verwendung von CVD, einer Aufschleudertechnik oder dergleichen gebildet werden.
  • Unter Bezugnahme auf 3E kann nach dem Abscheiden der Formmasse 106 ein Planarisierungsverfahren (z. B. ein Prozess zum chemisch-mechanischen Polieren (CMP)) durchgeführt werden, um überschüssige Abschnitte der Formmasse 106 zu entfernen. Das Planarisierungsverfahren kann auch überschüssige Abschnitte der TVs 108, der Schutzschicht 318 oder des Opfermaterials 320 entfernen und kann obere Oberflächen der TVs 108, der Schutzschicht 318, des Opfermaterials 320 oder der Kontaktinseln 123 freilegen. In einigen Ausführungsformen werden überschüssige Abschnitte der TVs 108, der Schutzschicht 318 oder des Opfermaterials 320 unter Verwendung eines separaten Planarisierungsverfahrens vor der Planarisierung der Formmasse 106 entfernt.
  • Unter Bezugnahme auf 3F wird das Opfermaterial 320 entfernt und eine dielektrische Schicht 322 wird dann über dem IPS 102, den TVs 108 und der Formmasse 106 gebildet. In einigen Fällen kann das Material eines Opfermaterials 320 unter Verwendung von Techniken entfernt werden, bei denen die Wahrscheinlichkeit des Beschädigens oder Ätzens der v-förmigen Rillen 126 geringer ist als bei Techniken zum Entfernen der Formmasse 106, wenn die Formmasse in den v-förmigen Rillen 126 gebildet würde. Zum Beispiel kann in Ausführungsformen, in denen das Opfermaterial 320 ein Polymermaterial ist, das Polymermaterial unter Verwendung eines Laserbohrens anstatt unter Verwendung zusätzlicher Photolithographie- oder Ätzschritte entfernt werden. Auf diese Weise können weniger Verfahrensschritte erforderlich sein als wenn die v-förmigen Rillen 126 nicht durch die Opferschicht 320 geschützt würden. In einigen Ausführungsformen wird das Opfermaterial 320 nicht vor dem Bilden der dielektrischen Schicht 322 entfernt. Ein beispielhafter Verfahrensablauf, in dem das Opfermaterial 320 nicht entfernt wird, wird nachfolgend für die in 7A bis 1 gezeigte Ausführungsform beschrieben.
  • Immer noch unter Bezugnahme auf 3F wird dann eine dielektrische Schicht 322 über dem IPS 102, den TVs 108 und der Formmasse 106 gebildet. Die dielektrische Schicht 322 kann auch auf Flächen der v-förmigen Rillen 126 gebildet werden, wie in 3F gezeigt. Die dielektrische Schicht 322 kann ein Material sein, das demjenigen der dielektrischen Schicht 304 ähnlich ist, und kann auf eine ähnliche Weise gebildet werden. Die dielektrische Schicht 322 kann eine Dicke zwischen etwa 4 µm und etwa 10 µm, wie beispielsweise etwa 7 µm, aufweisen, obgleich irgendeine geeignete Dicke verwendet werden kann.
  • In 3G werden die RDL 323 und die Kontaktinseln 325 gebildet. Vor dem Bilden der RDL 323 wird die dielektrische Schicht 322 strukturiert, um die TVs 108 und Kontaktinseln 123 freizulegen. Die dielektrische Schicht 322 kann unter Verwendung geeigneter photolithographischer und Ätztechniken strukturiert werden, wie beispielsweise Bilden eines Photoresists über der dielektrischen Schicht 322, Strukturieren des Photoresists und dann Verwenden des strukturierten Photoresists als eine Ätzmaske zum Ätzen der dielektrischen Schicht 322. Es kann ein geeignetes Nassätzen oder Trockenätzen verwendet werden. In einer Ausführungsform kann die RDL 323 auf ähnliche Weise wie die zuvor beschriebene RDL 305 gebildet werden. Zum Beispiel kann eine Keimschicht über der dielektrischen Schicht 322 gebildet werden, ein strukturiertes Photoresist kann über der Keimschicht gebildet werden, ein leitfähiges Material kann über der Keimschicht gebildet werden und dann kann das Photoresist entfernt werden, wobei die verbleibenden Abschnitte des leitfähigen Materials die RDL 323 bilden. Eine dielektrische Schicht 324 kann dann über der RDL 323 gebildet werden. Die dielektrische Schicht 324 kann ein Material sein, das demjenigen der dielektrischen Schicht 304 oder der dielektrischen Schicht 322 ähnlich ist, und kann auf eine ähnliche Weise gebildet werden. Die dielektrische Schicht 324 kann eine Dicke von etwa 4 µm und etwa 10 µm, wie beispielsweise etwa 7 µm, aufweisen, obgleich irgendeine geeignete Dicke verwendet werden kann. In einigen Ausführungsformen können zusätzliche RDL und dielektrische Schichten über der RDL 323 gebildet werden. Die zusätzlichen RDL und/oder dielektrischen Schichten können auf eine ähnliche Weise gebildet werden wie die dielektrische Schicht 322 und die RDL 323.
  • Immer noch unter Bezugnahme auf 3G wird die dielektrische Schicht 324 strukturiert, um Abschnitte der RDL 323 freizulegen. Die dielektrische Schicht 324 kann unter Verwendung geeigneter photolithographischer und Ätztechniken strukturiert werden, wie beispielsweise Bilden eines Photoresists über der dielektrischen Schicht 324, Strukturieren des Photoresists und dann Verwenden des strukturierten Photoresists als eine Ätzmaske zum Ätzen der dielektrischen Schicht 324. Es kann ein geeignetes Nassätzen oder Trockenätzen verwendet werden. In einer Ausführungsform können die Kontaktinseln 325 auf ähnliche Weise wie die zuvor beschriebenen RDL 305 oder RDL 323 gebildet werden. Zum Beispiel kann eine Keimschicht über der dielektrischen Schicht 324 gebildet werden, ein strukturiertes Photoresist kann über der Keimschicht gebildet werden, ein leitfähiges Material kann über der Keimschicht gebildet werden und dann kann das Photoresist entfernt werden, wobei die verbleibenden Abschnitte des leitfähigen Materials die Kontaktinseln 325 bilden.
  • Immer noch unter Bezugnahme auf 3G wird eine Öffnung 326, die sich durch die dielektrischen Schichten 322 und 324 erstreckt, und zum Entfernen von Material von den dielektrischen Schichten 322 und 324 innerhalb der v-förmigen Rille 126 gebildet. In einigen Ausführungsformen wird die Öffnung 326 durch Bilden eines Photoresists über der dielektrischen Schicht 324 und dann Strukturieren einer Öffnung in dem Photoresist, die der Stelle der Öffnung 326 entspricht, gebildet. Ein geeignetes Ätzverfahren, wie beispielsweise ein Nassätzverfahren oder ein Trockenätzverfahren, können verwendet werden, um die dielektrischen Schichten 322 und 324 zu ätzen, wodurch die Öffnung 326 gebildet wird. Zum Beispiel kann ein anisotropes Trockenätzverfahren verwendet werden. In einigen Ausführungsformen weist die Öffnung 326 geneigte Seitenwände auf, wie in 3G gezeigt, obgleich die Öffnung 326 in anderen Ausführungsformen vertikale Seitenwände aufweisen kann. In einigen Ausführungsformen kann eine Breite der Öffnung 326 größer als eine Breite der v-förmigen Rille 126 sein, derart dass die Öffnung 326 Abschnitte des IPS 102 freilegt, die einen Teil oder die gesamte v-förmige Rille 126 umgeben. In einigen Ausführungsformen kann die Öffnung 326 eine untere Breite (z. B. an der unteren Fläche der dielektrischen Schicht 322) zwischen etwa 90 µm und etwa 150 µm oder eine obere Breite (z. B. an der oberen Fläche der dielektrischen Schicht 324) zwischen etwa 90 µm und etwa 150 µm aufweisen.
  • Nun unter Bezugnahme auf 3H wird die Struktur an einem Band 330 montiert, das ein Klebeband, Die Attach Film, Träger oder dergleichen sein kann. In einigen Ausführungsformen kann das Material des Bandes 330 die Öffnung oder die v-förmige Rille 126 zumindest teilweise füllen, wie in 3H gezeigt. Das Trägersubstrat 302 wird dann von der dielektrischen Schicht 304 abgelöst. Zum Beispiel kann in Ausführungsformen, in denen eine Ablöseschicht zum Anbringen des Trägersubstrats 302 an der dielektrischen Schicht 304 verwendet wird, die Ablöseschicht durch Exposition gegenüber Licht (z. B. UV-Licht) oder Wärme abgebaut werden und dann wird das Trägersubstrat 302 von der dielektrischen Schicht 304 getrennt.
  • In 3I können nach der Entfernung des Trägersubstrats 302 externe Verbindungen 332 gebildet werden. In der dielektrischen Schicht 304 werden Öffnungen gebildet, um die RDL 305 freizulegen, und dann werden die externen Verbindungen 332 gebildet, die sich durch die Öffnungen erstrecken und die RDL 305 elektrisch verbinden. In einer Ausführungsform können die Öffnungen in der dielektrischen Schicht 304 unter Verwendung von z. B. einem Laserbohrverfahren strukturiert werden. In einigen Ausführungsformen, in denen ein Laserbohrverfahren verwendet wird, wird zuerst eine wahlfreie Schutzschicht, wie beispielsweise eine Licht-Wärme-Umwandlungsschicht (Light-To-Heat Conversion - LTHC) oder eine HogoMax-Schicht (in 3G nicht separat veranschaulicht), über der dielektrischen Schicht 304 abgeschieden. Nachdem der Schutz hergestellt wurde, wird ein Laser hin zu denjenigen Abschnitten der dielektrischen Schicht 304 gerichtet, deren Entfernung gewünscht wird, um die Öffnungen zu bilden, die die RDL 305 freilegen. Während des Laserbohrverfahrens kann die Bohrenergie in einem Bereich von 0,1 mJ bis etwa 30 mJ und ein Bohrwinkel von etwa o Grad (senkrecht zu der dielektrischen Schicht 304) bis etwa 85 Grad zur Normalen der dielektrischen Schicht 304 liegen. In anderen Ausführungsformen können photolithographische und Ätztechniken zum Strukturieren der dielektrischen Schicht 304 verwendet werden.
  • In einigen Ausführungsformen können die externen Verbindungen 332 über den Öffnungen in der dielektrischen Schicht 304 gebildet werden, um eine externe Verbindung zu der RDL 305 und den TVs 108 bereitzustellen. Die externen Verbindungen 332 können Kontakt-Bumps, wie beispielsweise Mikro-Bumps, Lot-Bumps oder Controlled-Collapse-Chip-Connection-Bumps (C4), sein und können ein Material, wie beispielsweise Lot, Zinn, bleifreies Zinn, Kupfer, Silber, dergleichen oder eine Kombination davon umfassen. In einer Ausführungsform, in der die externen Verbindungen 332 Lot-Bumps sind, können die externen Verbindungen 332 durch anfängliches Bilden einer Schicht aus Lot durch irgendein geeignetes Verfahren, wie beispielsweise Aufdampfen, Elektroplattierung, Drucken, Lotzufuhr, Kugelplatzierung usw., mit einer Dicke von z. B. etwa 170 µm gebildet werden. Nachdem eine Schicht aus Lot auf der Struktur gebildet wurde, kann ein Reflow durchgeführt werden, um das Lotmaterial in die gewünschte Bump-Form zu formen.
  • In 3J wird die Struktur an einer Trägerstruktur 340 angebracht. Die Trägerstruktur 340 kann zum Beispiel ein Rahmen, Metallring oder dergleichen sein, mit dem beabsichtigt wird, Unterstützung und Stabilität für die Struktur während und nach dem Ablösungsverfahren bereitzustellen. In einer Ausführungsform wird die Struktur unter Verwendung eines Haftmittels 342 an der Trägerstruktur 340 angebracht. Das Haftmittel 342 kann ein Klebeband, Die Attach Film, Utraviolett-Ablöseband oder dergleichen sein, obgleich alternativ irgendein/e andere/s geeignete/s Haftmittel oder Befestigung verwendet werden kann. Nachdem die Struktur an der Trägerstruktur 340 angebracht wurde, kann das Band 330 von der Struktur abgelöst werden.
  • Unter Bezugnahme auf 3K werden die Prozessor-Dies 112 und die EICs 114 an den Kontaktinseln 325 montiert. Wie in 3K gezeigt, kann jede Stelle 110 ein oder mehrere Prozessor-Dies 112 oder eine oder mehrere EICs 114 umfassen. In einigen Ausführungsformen werden die Prozessor-Dies 112 oder EICs 114 unter Verwendung von zum Beispiel einem Pick-and-Place-Verfahren platziert. Die Prozessor-Dies 112 oder EICs 114 können zum Beispiel wahlweise durch Eintauchen von Verbindern 334 (z. B. leitfähige Bumps, Kontaktinseln, Lotkugeln usw.) der Prozessor-Dies 112 oder EICs 114 in Flussmittel und dann unter Verwendung eines Pick-and-Place-Werkzeugs, um die Verbinder 334 der Prozessor-Dies 112 oder EICs 114 mit entsprechenden Kontaktinseln 325 auszurichten, mit den Kontaktinseln 325 verbunden werden. In einigen Fällen kann ein Reflow durchgeführt werden, um die Verbinder der Prozessor-Dies 112 oder EICs 114 an die Kontaktinseln 325 zu bonden. Ein Füllmaterial 336 kann zwischen den Prozessor-Dies 112 oder EICs 114 einer Stelle 110 und der dielektrischen Schicht 324 gebildet werden. In einigen Fällen kann das Füllmaterial 336 die Verbinder 334 umgeben. In einer Ausführungsform kann das Füllmaterial 336 ein Material, wie beispielsweise eine Formmasse, ein Epoxid, ein Füllmaterial, ein Formfüllmaterial (Molding Underfill - MUF), ein Harz oder dergleichen sein. In einigen Ausführungsformen kann das Füllmaterial 336 ein Material sein, das optisch durchlässig (oder relativ durchlässig) gegenüber einer Wellenlänge von Licht ist, die für optische Kommunikationen innerhalb des IPS 102 verwendet wird.
  • In 3L und M wird ein Vereinzelungsverfahren auf der Struktur durchgeführt, wodurch das Photoniksystem 300 gebildet wird. Das Vereinzelungsverfahren kann zum Beispiel ein Sägeverfahren sein. In einigen Ausführungsformen erstreckt sich die Öffnung 326 oder die v-förmige Rille 126 in ein RitzrahGruppebiet und das Vereinzelungsverfahren schneidet durch einen Abschnitt der Öffnung 326 oder v-förmigen Rille 126 innerhalb des RitzrahGruppebiets. In einigen Ausführungsformen schneidet das Vereinzelungsverfahren derart durch die v-förmigen Rillen 126, dass ein Ende der v-förmigen Rille 126 offen ist. In einigen Ausführungsformen weist die v-förmige Rille 126 nach der Vereinzelung eine Länge zwischen etwa 500 µm und etwa 2 mm auf. In einigen Ausführungsformen kann das Photoniksystem 300 eine Dicke H3 aufweisen, die zwischen etwa 1 mm und etwa 3 mm beträgt.
  • 3M veranschaulicht eine Querschnittsansicht der mit einer Faser 124 ausgerichteten Photonikstruktur 300, die dem vorhergehend in 1 mit A-A' beschrifteten Querschnitt ähnlich ist. Wie in 3M gezeigt, werden eine oder mehrere Fasern 124 in die v-förmigen Rillen 126 des IPS 102 montiert. Eine Faser 124 kann in jeder v-förmigen Rille 126 montiert werden, derart dass die Faser 124 ausgerichtet ist, um optisch an einen Wellenleiter (z. B. 120 oder 122) oder an einen Modenkoppler 121 gekoppelt zu sein. Wie in 3M gezeigt, ist das Photoniksystem 300 in einigen Ausführungsformen an einem Package-Substrat 350 angebracht, um ein Photonik-Package zu bilden. Das Package-Substrat 350 kann zusätzliche photonische oder elektronische Bauelemente umfassen oder damit verbunden sein. Die externen Verbindungen 332 des Photoniksystems 300 können elektrisch mit dem Package-Substrat 350 verbunden sein.
  • Das in 3A bis M beschriebene Photoniksystem 300 kann einige Vorteile bewerkstelligen. In einigen Fällen kann die Verwendung von TVs 108, die innerhalb von Öffnungen 104 gebildet sind, wie hier beschrieben, die Verbesserung der elektrischen Verbindung mit dem Photoniksystem 300 ermöglichen. Zum Beispiel können elektrische Signale, die durch die TVs 108 zu oder von Bauelementen des Photoniksystems 300 (z. B. zu oder von Prozessor-Dies 112 oder EICs 114) übertragen werden, ein verbessertes Signal-Rausch-Verhältnis aufweisen und können geringeren Signalverlust bei höheren Frequenzen aufweisen. Die Verwendung von TVs 108 kann auch die gesamte Weglänge, über die einige elektrische Signale übertragen werden, verkürzen, wodurch das Signal-Rausch-Verhältnis der Signale weiter verbessert und der Leistungsverbrauch verringert werden können. Zusätzlich kann die Verwendung von Opfermaterial 320 zum Schützen der v-förmigen Rillen 120 die Anzahl der erforderlichen Verarbeitungsschritte verringern, da das Opfermaterial 320 leichter entfernt werden kann als andere Materialien. In einigen Fällen kann durch Auswählen einer Formmasse 106, die einen Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion - CTE) aufweist, der demjenigen des Materials eines Package-Substrats 350 ähnlich ist, die Wahrscheinlichkeit eines Verziehens oder Brechens verringert werden. Zusätzlich kann die Bildung von zusätzlichen oder zahlreicheren Öffnungen 104 innerhalb des IPS 102 und das Füllen der Öffnungen 104 mit der Formmasse 106 die Übereinstimmung des CTE zwischen dem Photoniksystem 300 und dem Package-Substrat 350 verbessern und Verziehen oder Brechen weiter verringern.
  • Unter Bezugnahme auf 4 ist ein schematisches Diagramm eines Abschnitts eines Photoniksystems 400 gezeigt. Das Photoniksystem 400 kann dem in 1 oder 2A und B gezeigten Photoniksystem 100, dem in 3L und M gezeigten Photoniksystem 300 oder anderen hier beschriebenen Photoniksystemen ähnlich sein. Das in 4 gezeigte schematische Diagramm veranschaulicht optische Kommunikation zwischen zwei Stellen 110A und 110B, die den vorhergehend beschriebenen Stellen 110 ähnlich sein können. Die Stelle 110A umfasst ein Prozessor-Die 112A und eine EIC 114A. Die Stelle 110A umfasst auch einen optischen Modulator 210A und einen Photodetektor 212A, die in dem IPS 102 des Photoniksystems 400 gebildet sind. Die EIC 114A umfasst eine Treiberschaltung 116A, die elektrisch an den Modulator 210A gekoppelt ist und ausgestaltet ist, um den Modulator 210A durch Senden elektrischer Signale an den Modulator 210A zu steuern. Die EIC 114A umfasst auch eine Transimpedanzverstärkerschaltung (Trans-Impedance Amplifier - TIA) 118A, die elektrisch an den Photodetektor 212A gekoppelt ist und ausgestaltet ist, um elektrische Signale von dem Photodetektor 212A zu empfangen und die Signale zu verarbeiten. Die TIA 118A kann zum Beispiel Stromsignale verstärken, indem sie sie in Spannungssignale umwandelt, oder kann Spannungssignale verstärken, indem sie sie in Stromsignale umwandelt. Die Stelle 110B umfasst ein Prozessor-Die 112B, eine EIC 114B, die einen Treiber 116B und eine TIA 118B umfasst, einen Modulator 210B und einen Photodetektor 212B, die jeweils entsprechenden Elementen der Stelle 110A ähnlich sein können. Andere Ausgestaltungen, Elemente, Anordnungen oder Kombinationen sind auch möglich.
  • Das IPS 102 des Photoniksystems 400 umfasst Leistungs-WGs 120, die optische Leistung 220 (z. B. in der Form von Dauerlicht) für jede Stelle 110A und B bereitstellen. In einigen Ausführungsformen wird die optische Leistung durch eine externe Quelle (z. B. eine Laserquelle) bereitgestellt und wird durch eine Faser (z. B. die in 1 gezeigte Faser 124), die an die Leistungs-WGs 120 gekoppelt ist (z. B. durch den in 1 gezeigten Modenwandler 121) zu den Leistungs-WGs 120 übertragen. Das IPS 102 umfasst auch Daten-WGs 122, von denen Abschnitte sich zwischen der Stelle 110A und der Stelle 110B erstrecken und optische Datensignale 222A und B befördern. Wie in 4 gezeigt, können die Leistungs-WGs 120 auch mit anderen Stellen verbunden sein und die Daten-WGs 122 können auch mit anderen Stellen oder mit externen Bauelementen (z. B. über eine Faser) verbunden sein.
  • In der in 4 gezeigten Ausführungsform übertragen die Daten-WGs 122 Datensignale 222A von der Stelle 110A zur Stelle 110B. Die Datensignale 222A können zum Beispiel modulierte oder gepulste Lichtsignale sein, die Daten darstellen, die durch das Prozessor-Die 112A erzeugt werden. Zum Erzeugen des modulierten Lichts der Datensignale 222A wird die optische Leistung 220 moduliert, wenn sie durch den optischen Modulator 210A übertragen wird, der sowohl an die Leistungs-WGs 120 als auch die Daten-WGs 122 gekoppelt ist. Der optische Modulator 210A kann zum Beispiel optische Leistung 220 abwechselnd gemäß elektrischen Signalen absorbieren oder übertragen, die von dem Treiber 116A empfangen werden, wodurch die Datensignale 222A erzeugt werden.
  • Die Daten-WGs 122 können an den Photodetektor 212B der Stelle 110B gekoppelt sein, derart dass der Photodetektor 212B die Datensignale 222A von der Stelle 110A empfängt. Der Photodetektor 212B wandelt die Datensignale 222A von optischen Signalen in elektrische Signale um, die an die TIA 118B übertragen werden. Die TIA 118B wandelt die elektrischen Signale um und/oder verstärkt sie, die dann an das Prozessor-Die 112B übertragen und verarbeitet werden. Auf ähnliche Weise kann die Stelle 110B mit der Stelle 110A unter Verwendung des Modulators 210B der Stelle 110B kommunizieren, um Datensignale 222B zu erzeugen, die durch den Photodetektor 212A der Stelle 110A empfangen werden. Auf diese Weise können Datensignale 222A und B durch eine Stelle erzeugt werden und durch eine andere Stelle empfangen werden, wodurch es Stellen ermöglicht wird, unter Verwendung der höheren Kommunikationsgeschwindigkeit oder Bandbreite zu kommunizieren, die durch diese photonischen Techniken ermöglicht werden.
  • Unter Bezugnahme auf 5A bis C ist ein Photoniksystem 500 gemäß einer Ausführungsform veranschaulicht. Das Photoniksystem 500 kann dem Photoniksystem 100 oder dem Photoniksystem 300, die vorhergehend beschrieben wurden, ähnlich sein. In einigen Ausführungsformen wird das Photoniksystem 500 unter Verwendung eines Verfahrensablaufs gebildet, der demjenigen ähnlich ist, der in 3A bis M gezeigt ist. 5A zeigt eine repräsentative Draufsicht, 5B zeigt eine Querschnittsansicht durch den in 5A gezeigten Querschnitt C-C' und 5C zeigt eine Querschnittsansicht durch den in 5C gezeigten Querschnitt D-D'. In dem Photoniksystem 500 von 5A bis C sind ein Prozessor-Die 112 und eine EIC 114 über dem IPS 102 angeordnet. 5A und B zeigen das Prozessor-Die 112 und die EIC 114 direkt über dem IPS 102 und den TVs 108 angeordnet, aber in anderen Fällen können das Prozessor-Die 112 und/oder das EIC 114 an einer unterschiedlichen Stelle in Bezug zu dem IPS 102 oder den TVs 108 angeordnet sein.
  • In dem in 5A bis C gezeigten Photoniksystem 500 sind zwei Fasern 124A und B in zwei v-förmigen Rillen 126A beziehungsweise B montiert. In anderen Ausführungsformen können nur eine Faser oder mehr als zwei Fasern vorhanden sein. In einigen Ausführungsformen können eine oder beide von den Fasern 124A und B ausgestaltet sein, um optische Leistung oder Datensignale zu kommunizieren. Die Datensignale können von einem externen Bauelement zu dem Photoniksystem 500 übertragen werden oder können von dem Photoniksystem 500 zu einem externen Bauelement übertragen werden. In einigen Ausführungsformen kann es sein, dass die v-förmigen Rillen 126A und B nicht benachbart sind und Abschnitte der dielektrischen Schichten 322 und 324 zwischen den v-förmigen Rillen 126A und B angeordnet sind. Wie in 5A bis C gezeigt, legt die Öffnung 326 in den dielektrischen Schichten 322 und 324 die v-förmigen Rillen 126A und B frei und die Öffnung 326 kann auch Gebiete des IPS 102 um die v-förmigen Rillen 126A und B herum freilegen. Zum Beispiel kann in einigen Fällen ein Rand mit der Öffnung 326 um zwischen etwa 1 µm und etwa 2 µm von einer v-förmigen Rille 126A und B versetzt sein.
  • Nun unter Bezugnahme auf 6A bis C ist ein Abschnitt eines Photoniksystems 600 gemäß einer Ausführungsform veranschaulicht. Das Photoniksystem 600 kann dem in 5A bis C beschriebenen Photoniksystem 500 oder anderen hierin beschriebenen Photoniksystemen ähnlich sein. In einigen Ausführungsformen wird das Photoniksystem 600 unter Verwendung eines Verfahrensablaufs gebildet, der demjenigen ähnlich ist, der in 3A bis M gezeigt ist. 6A zeigt eine repräsentative Draufsicht, 6B zeigt eine Querschnittsansicht durch den in 6A gezeigten Querschnitt C-C' und 6C zeigt eine Querschnittsansicht durch den in 6A gezeigten Querschnitt D-D'.
  • In dem Photoniksystem 600 von 6A bis C sind ein Prozessor-Die 112, eine EIC 114 und ein Lichtquellen-Die 620 über dem IPS 102 angeordnet. Das in 6A bis C gezeigte IPS 102 umfasst auch einen Gitterkoppler 610 der an oder in der Nähe der oberen Oberfläche des IPS 102 gebildet ist. In einigen Ausführungsformen kann das IPS 102 mehr als einen Gitterkoppler 610 umfassen. Der Gitterkoppler 610 ist eine photonische Struktur, die ausgestaltet ist, Licht (z. B. optische Leistung oder optische Signale) zu empfangen und das Licht in einen Wellenleiter oder eine andere photonische Struktur, wie beispielsweise einen Leistungs-WG 120 oder einen Daten-WG 122, zu koppeln.
  • In einigen Ausführungsformen ist das Lichtquellen-Die 620 über den Gitterkoppler 610 an das IPS 102 gekoppelt. Das Lichtquellen-Die 620 umfasst einen Lichtemitter 621, wie beispielsweise einen Laser (z. B. einen Halbleiterlaser) oder eine Leuchtdiode (LED), der optische Leistung oder optische Signale bereitstellt, die an das IPS 102 übertragen werden können. Durch Aufnehmen eines Lichtquellen-Dies 620 in dem Photoniksystem 600 kann optische Leistung dem Photoniksystem 600 ohne Verwendung einer externen Lichtquelle, wie beispielsweise einer externen Lichtquelle, die unter Verwendung einer optischen Faser an das Photoniksystem 600 gekoppelt ist, bereitgestellt werden. Auf diese Weise kann optische Leistung dem Photoniksystem 600 effizienter bereitgestellt werden. Es kann irgendeine geeignete Anordnung von TVs 108, Prozessor-Dies 112, EICs 114 oder Lichtquellen-Dies 620 verwendet werden. In einigen Ausführungsformen ist das Lichtquellen-Die 620 elektrisch an eine EIC 114 oder ein Prozessor-Die 112 (z. B. durch die RDL 323) gekoppelt und Signale können zwischen dem Lichtquellen-Die 620, der EIC 114 oder dem Prozessor-Die 112 übertragen werden. Zum Beispiel kann das Prozessor-Die 112 Signale an das Lichtquellen-Die 620 senden, um den Betrieb des Lichtquellen-Dies 620 zu steuern.
  • In dem in 6A bis C gezeigten Photoniksystem 600 sind zwei Fasern 124A und B in zwei v-förmigen Rillen 126A beziehungsweise B angeordnet. In anderen Ausführungsformen können nur eine Faser oder mehr als zwei Fasern vorhanden sein. In einigen Ausführungsformen können eine oder beide von den Fasern 124A und B ausgestaltet sein, um optische Leistung oder Datensignale zu kommunizieren. Die Datensignale können von einem externen Bauelement zu dem Photoniksystem 600 übertragen werden oder können von dem Photoniksystem 600 zu einem externen Bauelement übertragen werden. In einigen Ausführungsformen kann es sein, dass die v-förmigen Rillen 126A und B nicht benachbart sind und Abschnitte der dielektrischen Schichten 322 und 324 zwischen den v-förmigen Rillen 126A und B angeordnet sind. Wie in 6A bis C gezeigt, legt die Öffnung 326 in den dielektrischen Schichten 322 und 324 die v-förmigen Rillen 126A und B frei und die Öffnung 326 kann Gebiete des IPS 102 um die v-förmigen Rillen 126A und B herum freilegen. Zum Beispiel kann in einigen Fällen ein Rand mit der Öffnung 326 um zwischen etwa 1 µm und etwa 2 µm von einer v-förmigen Rille 126A und B versetzt sein.
  • Nun werden unter Bezugnahme auf 7A bis 1 Querschnittsansichten von Zwischenschritten bei der Bildung eines Photoniksystems 700 (siehe 7I) gemäß einigen Ausführungsformen gezeigt. Das Photoniksystem 700 kann dem Photoniksystem 100 (siehe 1 oder 2A und B) oder anderen vorhergehend beschriebenen Photoniksystemen ähnlich sein. Ähnlich wie das Photoniksystem 600, das in 6A bis C beschrieben ist, umfasst das Photoniksystem 700 ein Lichtquellen-Die 620, das über einen Gitterkoppler 610 an das IPS 120 gekoppelt ist. Durch Aufnehmen eines Lichtquellen-Dies 620 innerhalb des Photoniksystems 700 kann optische Leistung dem Photoniksystem 700 effizienter und ohne die Verwendung einer externen Lichtquelle bereitgestellt werden.
  • In 7A werden eine Umverteilungsschicht (Redistribution Layer - RDL) 305 und dielektrische Schichten 304 und 306 über einem Trägersubstrat 302 gebildet und dann werden Durchkontaktierungen (Through-Vias - TVs) 108 über der RDL 305 gebildet. Das Trägersubstrat 302 kann dem vorhergehend unter Bezugnahme auf 3A bis M beschriebenen Trägersubstrat 302 ähnlich sein. Die RDL 305 und dielektrischen Schichten 304 und 306 können der RDL 305 und den dielektrischen Schichten ähnlich sein, die vorhergehend unter Bezugnahme auf 3A bis M beschrieben wurden, und können auf eine ähnliche Weise gebildet werden. Die TVs 108 können den vorhergehend unter Bezugnahme auf 2A und B oder 3A bis M beschriebenen TVs 108 ähnlich sein und können auf eine ähnliche Weise gebildet werden.
  • Unter Bezugnahme auf 7B wird das IPS 102 auf der dielektrischen Schicht 306 platziert. In einigen Ausführungsformen wird das IPS 102 unter Verwendung einer Haftschicht (nicht gezeigt), die auf der dielektrischen Schicht 306 angeordnet wird, an der dielektrischen Schicht 306 montiert. Wie in 7B gezeigt, ist die Öffnung 104 in dem IPS 102 mit einer oder mehreren TVs 108 ausgerichtet. Das IPS 102 kann zuvor beschriebene Elemente umfassen, wie beispielsweise Wellenleiter (z. B. Leistungs-WGs 120 oder Daten-WGs 122, die in 7B bis 1 nicht gezeigt sind) oder Modenwandler 121. Das IPS 102, das in 7B gezeigt ist, umfasst auch Kontaktinseln 123, die elektrische Verbindung für Elemente (z. B. photonische Vorrichtungen) bereitstellen können, die in dem IPS 102 gebildet sind. Das IPS 102 umfasst auch eine oder mehrere v-förmige Rillen 126 und einen oder mehrere Gitterkoppler 610, die an oder in der Nähe der oberen Fläche des IPS 102 gebildet sind. Wie in 7B gezeigt, wird eine Schutzschicht 318 über dem IPS 102 gebildet, wobei die v-förmigen Rillen 126 freigelegt bleiben. Das IPS 102 kann auch andere Elemente umfassen, die nicht gezeigt sind, wie beispielsweise photonische Vorrichtungen, Metallleitungsführung usw.
  • 7C veranschaulicht die Bildung eines Opfermaterials 320 über den v-förmigen Rillen 126 und die Bildung der Formmasse 106, die die TVs 108 umgibt. Das Opfermaterial 320 wird innerhalb der v-förmigen Rillen 126 abgeschieden, um die v-förmigen Rillen 126 während anschließender Verarbeitungsschritte zu schützen, und kann dem vorhergehend unter Bezugnahme auf 3C beschriebenen Opfermaterial ähnlich sein. Die Formmasse 106 wird innerhalb der Öffnungen 104 des IPS 102 abgeschieden und kann über den TVs 108 oder dem IPS 102 abgeschieden werden. Die Formmasse 106 kann der vorhergehend unter Bezugnahme auf 3C beschriebenen Formmasse 106 ähnlich sein. In einigen Fällen wird die Formmasse 106 über dem Opfermaterial 320 gebildet und das Opfermaterial 320 verhindert, dass die Formmasse 106 innerhalb der v-förmigen Rillen 126 gebildet wird. In einigen Fällen kann die Entfernung des Opfermaterials 320 innerhalb der v-förmigen Rillen 126 weniger Verfahrensschritte verwenden als das Entfernen der Formmasse 106, wenn die Formmasse 106 innerhalb der v-förmigen Rillen 126 gebildet würde. Nach dem Abscheiden der Formmasse 106 kann ein Planarisierungsverfahren durchgeführt werden, um überschüssige Abschnitte der Formmasse 106 zu entfernen, und kann obere Flächen der TVs 108, des Opfermaterials 320 oder der Schutzschicht 318 freilegen. In einigen Ausführungsformen werden überschüssige Abschnitte der TVs 108, der Schutzschicht 318 oder des Opfermaterials 320 unter Verwendung eines separaten Planarisierungsverfahrens vor der Planarisierung der Formmasse 106 entfernt.
  • In 7D wird dann eine dielektrische Schicht 322 über dem IPS 102, Opfermaterial 320, den TVs 108 und der Formmasse 106 gebildet. In anderen Ausführungsformen wird das Opfermaterial 320 vor dem Bilden der dielektrischen Schicht 322 entfernt, ähnlich wie bei dem Verfahren, das in 3E und F beschrieben wird. Eine RDL 323 wird über der dielektrischen Schicht 322 und die TVs 108 oder IPS 102 kontaktierend gebildet. Eine dielektrische Schicht 324 wird über der dielektrischen Schicht 322 und RDL 323 gebildet. Die dielektrische Schicht 322, RDL 323 oder die dielektrische Schicht 324 können denjenigen ähnlich sein, die vorhergehend unter Bezugnahme auf 3F und G beschrieben wurden, und können auf eine ähnliche Weise gebildet werden.
  • Immer noch unter Bezugnahme auf 7D, werden eine Öffnung 326 und eine Öffnung 712 gebildet, die sich durch die dielektrischen Schichten 322 und 324 erstrecken, um das Opfermaterial 320 bzw. die Schutzschicht 318 über dem Gitterkoppler 610 freizulegen. In einigen Ausführungsformen werden die Öffnung 326 und die Öffnung 712 durch Bilden eines Photoresists über der dielektrischen Schicht 324 und dann Strukturieren von Öffnungen in dem Photoresist, die der Stelle der Öffnung 326 und der Öffnung 712 entsprechen, gebildet. Ein geeignetes Ätzverfahren, wie beispielsweise ein Nassätzverfahren oder ein Trockenätzverfahren, können verwendet werden, um die dielektrischen Schichten 322 und 324 zu ätzen, wodurch die Öffnung 326 und die Öffnung 712 gebildet werden. Zum Beispiel kann ein anisotropes Trockenätzverfahren verwendet werden. In einigen Ausführungsformen weisen die Öffnung 326 und/oder die Öffnung 712 geneigte Seitenwände auf, wie in 7D gezeigt, obgleich die Öffnung 326 und/oder die Öffnung 712 in anderen Ausführungsformen vertikale Seitenwände aufweisen können. In einigen Ausführungsformen wird die Öffnung 326 auf eine Weise gebildet, die derjenigen ähnlich ist, die vorhergehend unter Bezugnahme auf 3G beschrieben wurde.
  • Nun unter Bezugnahme auf 7E wird die Struktur an einem Band 330 montiert, das ein Klebeband, Die Attach Film, Träger oder dergleichen sein kann. Das Trägersubstrat 302 wird dann von der dielektrischen Schicht 304 abgelöst. Zum Beispiel kann in Ausführungsformen, in denen eine Ablöseschicht zum Anbringen des Trägersubstrats 302 an der dielektrischen Schicht 304 verwendet wird, die Ablöseschicht durch Exposition gegenüber Licht (z. B. UV-Licht) oder Wärme abgebaut werden und dann wird das Trägersubstrat 302 von der dielektrischen Schicht 304 getrennt.
  • In 7F werden externe Verbindungen 332 gebildet. In der dielektrischen Schicht 304 werden Öffnungen gebildet, um die RDL 305 freizulegen, und dann werden die externen Verbindungen 332 gebildet, die sich durch die Öffnungen erstrecken und die RDL 305 elektrisch verbinden. In einer Ausführungsform können die Öffnungen in der dielektrischen Schicht 304 unter Verwendung von z. B. einem Laserbohrverfahren strukturiert werden, das dem Verfahren ähnlich ist, das vorhergehend unter Bezugnahme auf 3I beschrieben wurde. In einigen Ausführungsformen können die externen Verbindungen 332 über den Öffnungen in der dielektrischen Schicht 304 gebildet werden, um eine externe Verbindung zu der RDL 305 und den TVs 108 bereitzustellen. Die externen Verbindungen 332 können denjenigen ähnlich sein, die vorhergehend unter Bezugnahme auf 3I beschrieben wurden, und können auf eine ähnliche Weise gebildet werden.
  • In 7G wird die Struktur an einer Trägerstruktur 340 angebracht. Die Trägerstruktur 340 kann zum Beispiel ein Rahmen, Metallring oder dergleichen sein, mit dem beabsichtigt wird, Unterstützung und Stabilität für die Struktur während und nach dem Ablösungsverfahren bereitzustellen. In einer Ausführungsform wird die Struktur unter Verwendung eines Haftmittels 342 an der Trägerstruktur 340 angebracht. Die Trägerstruktur 340 oder das Haftmittel 342 können den vorhergehend unter Bezugnahme auf 3J beschriebenen ähnlich sein.
  • Unter Bezugnahme auf 7H werden Prozessor-Dies 112, EICs 114 und Lichtquellen-Dies 620 an den Kontaktinseln 325 montiert. Jede Stelle 110 kann ein oder mehrere Prozessor-Dies 112 und eine oder mehrere EICs 114 umfassen. Jedes Lichtquellen-Die 620 wird über einem Gitterkoppler 610 montiert und derart ausgerichtet, dass der Lichtemitter 621 Licht hin zu dem Gitterkoppler 610 emittiert. In einigen Ausführungsformen werden die Prozessor-Dies 112, EICs 114 oder Lichtquellen-Dies 720 unter Verwendung von zum Beispiel einem Pick-and-Place-Verfahren platziert. Die Prozessor-Dies 112, EICs 114 oder Lichtquellen-Dies 620 können zum Beispiel wahlweise durch Eintauchen von Verbindern 334 (z. B. leitfähige Bumps, Kontaktinseln, Lotkugeln usw.) der Dies in Flussmittel und dann unter Verwendung eines Pick-and-Place-Werkzeugs, um die Verbinder 334 mit entsprechenden Kontaktinseln 325 auszurichten, mit den Kontaktinseln 325 verbunden werden. In einigen Fällen kann ein Reflow durchgeführt werden, um die Verbinder 334 an die Kontaktinseln 325 zu bonden.
  • Ein Füllmaterial 336 kann zwischen den Prozessor-Dies 112 oder EICs 114 einer Stelle 110 und der dielektrischen Schicht 324 gebildet werden. In einigen Fällen kann das Füllmaterial 336 die Verbinder 334 umgeben. In einer Ausführungsform kann das Füllmaterial 336 ein Material, wie beispielsweise eine Formmasse, ein Epoxid, ein Füllmaterial, ein Formfüllmaterial (Molding Underfill - MUF), ein Harz oder dergleichen sein. Ein optisches Füllmaterial 337 kann zwischen dem Lichtquellen-Die 620 und dem Gitterkoppler 610 gebildet werden. In einigen Ausführungsformen kann das optische Füllmaterial 337 ein Material sein, das optisch durchlässig (oder relativ durchlässig) gegenüber einer Wellenlänge von Licht ist, die für optische Kommunikationen innerhalb des IPS 102 verwendet wird, oder es ist ein Material, das anderweitig aufgrund seiner optischen Eigenschaften (z. B. Brechungsindex) ausgewählt wird. Auf diese Weise kann das durch den Lichtemitter 621 emittierte Licht durch das optische Füllmaterial 337 zum Gitterkoppler 610 durchgelassen werden. Der Gitterkoppler 610 kann ausgestaltet sein, um einen Teil des durch den Lichtemitter 621 emittierten Lichts zu einer anderen photonischen Struktur, wie beispielsweise einem Wellenleiter, optischen Modulator, Modenkoppler usw., durchzulassen. In einigen Ausführungsformen sind das Füllmaterial 336 und das optische Füllmaterial 337 das gleiche Material.
  • In 7I wird ein Vereinzelungsverfahren auf der Struktur durchgeführt, wodurch das Photoniksystem 700 gebildet wird. Zusätzlich werden eine oder mehrere Fasern 124 in die v-förmigen Rillen 126 des IPS 102 montiert. 7I veranschaulicht eine Querschnittsansicht, die mit einer Faser 124 ausgerichtet ist, die dem vorhergehend in 1 mit A-A' beschrifteten Querschnitt ähnlich ist. In einigen Ausführungsformen schneidet das Vereinzelungsverfahren derart durch die v-förmigen Rillen 126, dass ein Ende der v-förmigen Rille 126 offen ist. Das Vereinzelungsverfahren kann zum Beispiel ein Sägeverfahren sein. In einigen Ausführungsformen weist die v-förmige Rille 126 nach der Vereinzelung eine Länge zwischen etwa 500 µm und etwa 2 mm auf. Nach der Vereinzelung kann eine Faser 124 in jeder v-förmigen Rille 126 montiert werden, derart dass die Faser 124 ausgerichtet ist, um optisch an einen Wellenleiter oder an einen Modenkoppler 121 gekoppelt zu sein. Wie in 7I gezeigt, werden die EIC 114 und das Lichtquellen-Die 720 über dem IPS 102 angeordnet. In einigen Ausführungsformen kann das Photoniksystem 700 eine Dicke H7 aufweisen, die zwischen etwa 1 mm und etwa 2 mm beträgt. In einigen Ausführungsformen wird das Photoniksystem 700 an einem Package-Substrat (nicht gezeigt) angebracht, das dem in 3M beschriebenen Package-Substrat 350 ähnlich sein kann.
  • In einigen Fällen kann das in 7A bis I beschriebene Photoniksystem 700 einige Vorteile bewerkstelligen. Durch Montieren einer Quelle für optische Leistung (z. B. eines Lichtquellen-Dies 620) über dem IPS 102 und Koppeln durch einen Gitterkoppler 610 kann optische Leistung dem Photoniksystem 700 effizienter bereitgestellt werden. Zum Beispiel kann die optische Leistung effizienter als optische Dauerleistung in Leistungs-WGs 120 oder als modulierte optische Signale in Daten-WGs 122 gekoppelt werden. Auf diese Weise können mehrere Quellen für optische Leistung gekoppelt werden. Dies ermöglicht eine erhöhte Flexibilität bei der Gestaltung hinsichtlich der Anordnung von Bauelementen und eine erhöhte Flexibilität bei der Gestaltung der Art, auf die optische Leistung dem Photoniksystem 700 bereitgestellt wird.
  • 8A bis C veranschaulichen einen Abschnitt eines Photoniksystems 800 gemäß einer Ausführungsform. Das Photoniksystem 800 kann dem in 7I beschriebenen Photoniksystem 700 oder einem anderen hierin beschriebenen Photoniksystem ähnlich sein, mit der Ausnahme, dass ein Faser-Array 802 zum Senden oder Empfangen optischer Leistung oder optischer Signale verwendet wird. In einigen Ausführungsformen wird das Photoniksystem 800 unter Verwendung eines Verfahrensablaufs gebildet, der demjenigen ähnlich ist, der in 7A bis I für das Photoniksystem 700 gezeigt ist. 8A zeigt eine repräsentative Draufsicht, 8B zeigt eine Querschnittsansicht durch den in 8A gezeigten Querschnitt C-C' und 8C zeigt eine Querschnittsansicht durch den in 8A gezeigten Querschnitt D-D'. In dem Photoniksystem 800 von 8A bis C sind ein Prozessor-Die 112, eine EIC 114 und ein Lichtquellen-Die 620 über dem IPS 102 angeordnet. Es kann irgendeine geeignete Anordnung von TVs 108, Prozessor-Dies 112, EICs 114 oder Lichtquellen-Dies 620 verwendet werden. In einigen Ausführungsformen ist das Lichtquellen-Die 620 elektrisch an eine EIC 114 oder ein Prozessor-Die 112 (z. B. durch die RDL 323) gekoppelt und Signale können zwischen dem Lichtquellen-Die 620, der EIC 114 oder dem Prozessor-Die 112 übertragen werden. Zum Beispiel kann das Prozessor-Die 112 Signale an das Lichtquellen-Die 620 senden, um den Betrieb des Lichtquellen-Dies 620 zu steuern.
  • Das Lichtquellen-Die 620 ist über einen Gitterkoppler 610 an das IPS 102 gekoppelt. In anderen Ausführungsformen kann es sein, dass das Lichtquellen-Die 620 nicht vorhanden ist. Das Faser-Array 802 ist durch einen oder mehrere Gitterkoppler 812 an das IPS 102 gekoppelt und kann z. B. ein poliertes Faser-Array sein. Zum Beispiel kann ein Gitterkoppler 812 optische Leistung oder optische Signale zwischen einem Wellenleiter des IPS 102 und einer oder mehreren Fasern des Faser-Arrays 802 koppeln. Eine Öffnung 326 ist in den dielektrischen Schichten 322 und 324 gebildet (siehe zum Beispiel 7D) und das Faser-Array 802 ist durch die Öffnung 326 an das IPS 102 montiert. In einigen Ausführungsformen können mehrere Faser-Arrays 802 verwendet werden. Die Anordnung von Elementen des Photoniksystems 800 ist rein veranschaulichend und es kann irgendeine geeignete Anordnung von Elementen verwendet werden. Zum Beispiel kann das Faser-Array 802 an irgendeinem geeigneten Ort weg von dem Rand des IPS 102 montiert sein. In einigen Ausführungsformen kann ein Photoniksystem an sowohl ein Faser-Array, das den in 8A bis C gezeigten ähnlich ist, als auch an eine Faser gekoppelt sein, die den in 1 oder an anderer Stelle hierin gezeigten ähnlich ist.
  • In einigen Fällen kann das in 9A bis C beschriebene Photoniksystem 800 einige Vorteile bewerkstelligen. Durch Montieren eines Faser-Arrays 802 über dem IPS 102 und Koppeln durch einen Gitterkoppler 812 kann das Photoniksystem 800 durch das Faser-Array 802 mit einem externen Bauelement kommunizieren. Dies ermöglicht eine erhöhte Flexibilität bei der Gestaltung hinsichtlich der Anordnung von Faser-Arrays und Bauelementen und eine erhöhte Flexibilität bei der Gestaltung der Art, auf die externe Bauelemente mit dem Photoniksystem 800 kommunizieren.
  • Mit Ausführungsformen können Vorteile bewerkstelligt werden. Durch die Verwendung von mehreren Durchkontaktierungen (Through-Vias - TVs), die innerhalb einer Öffnung in einem integrierten photonischen Substrat (IPS) angeordnet werden, können größere Durchkontaktierungen gebildet werden als wenn einzelne Durchkontaktierungen in einzelnen Öffnungen des IPS gebildet würden. Die Verwendung größerer Durchkontaktierungen kann eine bessere elektrische Leistung ermöglichen. Zum Beispiel können größere Durchkontaktierungen einen geringeren Widerstand aufweisen und können Signalverlust, insbesondere beim Betrieb bei höherer Frequenz, verringern. Die TVs können durch eine Formmasse umgeben sein, die einen ähnlichen Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion - CTE) wie das IPS aufweist, und somit die Wahrscheinlichkeit eines Verziehens, Brechens oder anderer Probleme in Verbindung mit einer Fehlanpassung des CTE verringern. Zusätzlich kann die Verwendung eines Opfermaterials (z. B. Opfermaterial 320 oder eines anderen Polymermaterials) zum Schützen der v-förmigen Rillen zur Fasermontage ein verbessertes Verfahren ermöglichen. Zum Beispiel kann die Entfernung des Opfermaterials ein Verfahren sein, das zuverlässiger und weniger anfällig für eine Beschädigung in dem IPS ist als zum Beispiel Strukturieren einer Formmasse oder Entfernen einer über den v-förmigen Rillen gebildeten Formmasse. Die Dicke des Photoniksystems kann auch durch Aufnehmen anderer Dies innerhalb von Öffnungen des IPS verringert werden. In einigen Fällen kann dies auch den Betrag an Metallleitungsführungsabstand zwischen elektrisch verbundenen Bauelementen verringern.
  • In einer Ausführungsform umfasst ein Verfahren das Bilden einer Mehrzahl von Öffnungen durch ein photonisches Substrat, wobei das photonische Substrat eine Rille umfasst, die ausgestaltet ist, um eine optische Faser aufzunehmen, wobei die Rille in einer oberen Oberfläche des photonischen Substrats gebildet wird, wodurch mehrere Durchkontaktierungen über einer ersten Umverteilungsstruktur und damit elektrisch verbunden gebildet werden, das Platzieren des photonischen Substrats über der ersten Umverteilungstruktur, wobei die mehreren Durchkontaktierungen sich durch die Mehrzahl von Öffnungen in dem photonischen Substrat erstrecken, das Bilden eines Opfermaterials in der Rille, das Bilden einer Formmasse innerhalb der mehreren Öffnungen in dem photonischen Substrat, wobei die Formmasse die mehreren Durchkontaktierungen umgibt, das Bilden einer zweiten Umverteilungsstruktur über der oberen Oberfläche des photonischen Substrats, wobei die zweite Umverteilungsstruktur elektrisch mit den mehreren Durchkontaktierungen und dem photonischen Substrat verbunden ist, das Entfernen eines Abschnitts der zweiten Umverteilungsstruktur, um das Opfermaterial freizulegen, das Entfernen des Opfermaterials, um die Rille freizulegen, und das Montieren einer optischen Faser innerhalb der Rille. In einer Ausführungsform umfasst das Verfahren das Durchführen eines Planarisierungsverfahrens auf der Formmasse, um das Opfermaterial freizulegen. In einer Ausführungsform umfasst das Verfahren das Platzieren mehrerer zweiter Halbleitervorrichtungen über der zweiten Umverteilungsstruktur und elektrisch damit verbunden. In einer Ausführungsform umfasst das Verfahren das Bilden mehrerer Wellenleiter innerhalb des photonischen Substrats. In einer Ausführungsform umfasst das Verfahren das Bilden mehrerer photonischer Vorrichtungen innerhalb des photonischen Substrats, wobei die mehreren photonischen Vorrichtungen optisch mit der Mehrzahl von Wellenleitern verbunden sind. In einer Ausführungsform erstrecken sich zwei oder mehr Durchkontaktierungen von den mehreren Durchkontaktierungen durch die gleiche Öffnung in dem photonischen Substrat. In einer Ausführungsform umfasst das Verfahren das Bilden einer Öffnung in der zweiten Umverteilungsstruktur und das Platzieren eines Lichtquellen-Dies auf der zweiten Umverteilungsstruktur und das sich über die Öffnung in der zweiten Umverteilungsstruktur erstreckt, wobei das Lichtquellen-Die ausgestaltet ist, dem photonischen Substrat optische Leistung bereitzustellen. In einer Ausführungsform umfasst das photonische Substrat einen Halbleiter-Wafer. In einer Ausführungsform umfasst das Opfermaterial ein Polymermaterial.
  • In einer Ausführungsform umfasst ein Verfahren das Bilden mehrerer photonischer Vorrichtungen in einem Halbleiter-Wafer, das Bilden einer v-förmigen Rille in einer ersten Seite des Halbleiter-Wafers, das Bilden einer Öffnung, die sich durch den Halbleiter-Wafer erstreckt, das Bilden mehrerer leitfähiger Elemente innerhalb der Öffnung, wobei die leitfähigen Elemente sich von der ersten Seite des Halbleiter-Wafers zu einer zweiten Seite des Halbleiter-Wafers erstrecken, das Bilden eines Polymermaterials über der v-förmigen Rille, das Abscheiden eines Formmaterials innerhalb der Öffnung, wobei die leitfähigen Elemente der mehreren leitfähigen Elemente durch das Formmaterial getrennt werden, nach dem Abscheiden des Formmaterials, das Entfernen des Polymermaterials, um die v-förmige Rille freizulegen, und das Platzieren einer optischen Faser innerhalb der v-förmigen Rille. In einer Ausführungsform umfasst das Verfahren das Bilden einer Umverteilungsschicht über dem Halbleiter-Wafer, wobei die Umverteilungsschicht elektrisch mit den mehreren photonischen Vorrichtungen verbunden ist und elektrisch mit den mehreren leitfähigen Elementen verbunden ist. In einer Ausführungsform wird die Umverteilungsschicht nach dem Abscheiden des Formmaterials und vor dem Entfernen des Polymermaterials gebildet. In einer Ausführungsform umfasst das Verfahren das Anordnen einer elektronischen integrierten Schaltung (Electronic Integrated Circuit - EIC) über der Umverteilungsschicht, wobei die EIC elektrisch mit der Umverteilungsschicht verbunden ist. In einer Ausführungsform umfasst das Verfahren nach dem Entfernen des Polymermaterials das Sägen durch den Halbleiter-Wafer an der v-förmigen Rille. In einer Ausführungsform umfasst das Verfahren das Bilden eines optischen Gitterkopplers in der ersten Seite des Halbleiter-Wafers. In einer Ausführungsform umfasst das Entfernen des Polymermaterials das Verwenden eines Laserbohrers.
  • In einer Ausführungsform umfasst ein Photoniksystem ein photonisches Substrat, das eine Gruppe von Wellenleitern umfasst, die in dem photonischen Substrat gebildet sind, wobei die Gruppe von Wellenleitern optisch an mindestens eine photonische Vorrichtung gekoppelt sind, die in dem photonischen Substrat gebildet ist, eine Formmasse in einem ersten Gebiet des photonischen Substrats, wobei die Formmasse sich von einer ersten Seite des photonischen Substrats zu einer zweiten Seite des photonischen Substrats erstreckt, mindestens eine Durchkontaktierung, die sich durch die Formmasse von einer ersten Seite der Formmasse zu einer zweiten Seite der Formmasse erstreckt, eine Umverteilungsstruktur, die über der mindestens einen Durchkontaktierung und dem photonischen Substrat angeordnet ist, wobei die Umverteilungsstruktur elektrisch mit der mindestens einen Durchkontaktierung und der mindestens einen photonischen Vorrichtung verbunden ist, und mindestens eine Halbleitervorrichtung, die durch die Umverteilungsstruktur elektrisch an die mindestens eine photonische Vorrichtung gekoppelt ist. In einer Ausführungsform ist der Wärmeausdehnungskoeffizient des Materials der Formmasse etwa der gleiche wie der Wärmeausdehnungskoeffizient des Materials des photonischen Substrats. In einer Ausführungsform umfasst die mindestens eine Halbleitervorrichtung eine Lichtquelle. In einer Ausführungsform umfasst das photonische Substrat mindestens einen Gitterkoppler, der ausgestaltet ist, um ein Faser-Array optisch mit der Gruppe von Wellenleitern zu koppeln.
  • Vorhergehend wurden Elemente von mehreren Ausführungsformen dargestellt, derart dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62690679 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bilden einer Mehrzahl von Öffnungen durch ein photonisches Substrat, wobei das photonische Substrat eine Rille umfasst, die ausgestaltet ist, um eine optische Faser aufzunehmen, wobei die Rille in einer oberen Oberfläche des photonischen Substrats gebildet wird; Bilden einer Mehrzahl von Durchkontaktierungen über einer ersten Umverteilungsstruktur und elektrisch damit verbunden; Platzieren des photonischen Substrats über der ersten Umverteilungsstruktur, wobei die Mehrzahl von Durchkontaktierungen sich durch die Mehrzahl von Öffnungen in dem photonischen Substrat erstrecken; Bilden eines Opfermaterials in der Rille; Bilden einer Formmasse innerhalb der Mehrzahl von Öffnungen in dem photonischen Substrat, wobei die Formmasse die Mehrzahl von Durchkontaktierungen umgibt; Bilden einer zweiten Umverteilungsstruktur über der oberen Fläche des photonischen Substrats, wobei die zweite Umverteilungsstruktur elektrisch mit der Mehrzahl von Durchkontaktierungen und dem photonischen Substrat verbunden ist; Entfernen eines Abschnitts der zweiten Umverteilungsstruktur, um das Opfermaterial freizulegen; Entfernen des Opfermaterials, um die Rille freizulegen; und Platzieren einer optischen Faser innerhalb der Rille.
  2. Verfahren nach Anspruch 1, das ferner ein Durchführen eines Planarisierungsverfahrens auf der Formmasse umfasst, um das Opfermaterial freizulegen.
  3. Verfahren nach Anspruch 1 oder 2, das ferner ein Platzieren einer Mehrzahl von zweiten Halbleitervorrichtungen über der zweiten Umverteilungsstruktur und elektrisch damit verbunden umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Bilden einer Mehrzahl von Wellenleitern innerhalb des photonischen Substrats umfasst.
  5. Verfahren nach Anspruch 4, das ferner ein Bilden einer Mehrzahl von photonischen Vorrichtungen innerhalb des photonischen Substrats umfasst, wobei die Mehrzahl von photonischen Vorrichtungen optisch an die Mehrzahl von Wellenleitern gekoppelt sind.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwei oder mehr Durchkontaktierungen von der Mehrzahl von Durchkontaktierungen sich durch die gleiche Öffnung in dem photonischen Substrat erstrecken.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Bilden einer Öffnung in der zweiten Umverteilungsstruktur; und Platzieren eines Lichtquellen-Dies auf der zweiten Umverteilungsstruktur, das sich über die Öffnung in der zweiten Umverteilungsstruktur erstreckt, wobei das Lichtquellen-Die ausgestaltet ist, dem photonischen Substrat optische Leistung bereitzustellen.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das photonische Substrat einen Halbleiter-Wafer umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Opfermaterial ein Polymermaterial umfasst.
  10. Verfahren, das Folgendes aufweist: Bilden einer Mehrzahl von photonischen Vorrichtungen in einem Halbleiter-Wafer; Bilden einer v-förmigen Rille in einer ersten Seite des Halbleiter-Wafers; Bilden einer Öffnung, die sich durch den Halbleiter-Wafer erstreckt; Bilden einer Mehrzahl von leitfähigen Elementen innerhalb der Öffnung, wobei die leitfähigen Elemente sich von der ersten Seite des Halbleiter-Wafers zu einer zweiten Seite des Halbleiter-Wafers erstrecken; Bilden eines Polymermaterials über der v-förmigen Rille; Abscheiden eines Formmaterials innerhalb der Öffnung, wobei die leitfähigen Elemente von der Mehrzahl von leitfähigen Elementen durch das Formmaterial getrennt werden; nach dem Abscheiden des Formmaterials, Entfernen des Polymermaterials, um die v-förmige Rille freizulegen; und Platzieren einer optischen Faser innerhalb der v-förmigen Rille.
  11. Verfahren nach Anspruch 10, das ferner das Bilden einer Umverteilungsschicht über dem Halbleiter-Wafer umfasst, wobei die Umverteilungsschicht elektrisch mit der Mehrzahl von photonischen Vorrichtungen verbunden ist und elektrisch mit der Mehrzahl von leitfähigen Elementen verbunden ist.
  12. Verfahren nach Anspruch 11, wobei die Umverteilungsschicht nach dem Abscheiden des Formmaterials und vor dem Entfernen des Polymermaterials gebildet wird.
  13. Verfahren nach Anspruch 11 oder 12, das ferner ein Anordnen einer elektronischen integrierten Schaltung (Electronic Integrated Circuit - EIC) über der Umverteilungsschicht umfasst, wobei die EIC elektrisch mit der Umverteilungsschicht verbunden ist.
  14. Verfahren nach einem der Ansprüche 10 bis 13, das ferner nach dem Entfernen des Polymermaterials ein Sägen durch den Halbleiter-Wafer an der v-förmigen Rille umfasst.
  15. Verfahren nach einem der Ansprüche 10 bis 14, das ferner ein Bilden eines optischen Gitterkopplers in der ersten Seite des Halbleiter-Wafers umfasst.
  16. Verfahren nach einem der Ansprüche 10 bis 15, wobei das Entfernen des Polymermaterials ein Verwenden eines Laserbohrers umfasst.
  17. Photoniksystem, umfassend: ein photonisches Substrat, das eine Gruppe von Wellenleitern umfasst, die in dem photonischen Substrat gebildet sind, wobei die Gruppe von Wellenleitern optisch an mindestens eine photonische Vorrichtung gekoppelt ist, die in dem photonischen Substrat gebildet ist; eine Formmasse in einem ersten Gebiet des photonischen Substrats, wobei die Formmasse sich von einer ersten Seite des photonischen Substrats zu einer zweiten Seite des photonischen Substrats erstreckt; mindestens eine Durchkontaktierung, die sich durch die Formmasse von einer ersten Seite der Formmasse zu einer zweiten Seite der Formmasse erstreckt; eine Umverteilungsstruktur, die über der mindestens einen Durchkontaktierung und dem photonischen Substrat angeordnet ist, wobei die Umverteilungsstruktur elektrisch mit der mindestens einen Durchkontaktierung und der mindestens einen photonischen Vorrichtung gekoppelt ist; und mindestens eine Halbleitervorrichtung, die durch die Umverteilungsstruktur elektrisch mit der mindestens einen photonischen Vorrichtung gekoppelt ist.
  18. Photoniksystem nach Anspruch 17, wobei der Wärmeausdehnungskoeffizient des Materials der Formmasse etwa der gleiche wie der Wärmeausdehnungskoeffizient des Materials des photonischen Substrats ist.
  19. Photoniksystem nach Anspruch 17 oder 18, wobei die mindestens eine Halbleitervorrichtung eine Lichtquelle umfasst.
  20. Photoniksystem nach einem der Ansprüche 17 bis 19, wobei das photonische Substrat ferner mindestens einen Gitterkoppler umfasst, der ausgestaltet ist, um ein Faser-Array optisch mit der Gruppe von Wellenleitern zu koppeln.
DE102019116579.2A 2018-06-27 2019-06-19 Photoniksystem und verfahren Active DE102019116579B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690679P 2018-06-27 2018-06-27
US62/690,679 2018-06-27
US16/437,151 2019-06-11
US16/437,151 US10930628B2 (en) 2018-06-27 2019-06-11 Photonic semiconductor device and method

Publications (2)

Publication Number Publication Date
DE102019116579A1 true DE102019116579A1 (de) 2020-01-02
DE102019116579B4 DE102019116579B4 (de) 2024-02-22

Family

ID=68886191

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019116579.2A Active DE102019116579B4 (de) 2018-06-27 2019-06-19 Photoniksystem und verfahren

Country Status (5)

Country Link
US (4) US10930628B2 (de)
KR (1) KR102256263B1 (de)
CN (1) CN110646898B (de)
DE (1) DE102019116579B4 (de)
TW (1) TWI743499B (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11202108868TA (en) 2019-03-06 2021-09-29 Lightmatter Inc Photonic communication platform
US20210096311A1 (en) * 2019-09-27 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture
US20210217670A1 (en) * 2020-01-15 2021-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US11614592B2 (en) * 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
EP4100773A4 (de) * 2020-02-03 2024-03-20 Lightmatter Inc Photonische wafer-kommunikationssysteme und zugehörige verpackungen
TW202146959A (zh) * 2020-02-13 2021-12-16 美商爾雅實驗室公司 利用光纖對準構造的後晶片晶圓級扇出型封裝
US11296024B2 (en) * 2020-05-15 2022-04-05 Qualcomm Incorporated Nested interconnect structure in concentric arrangement for improved package architecture
WO2021236326A1 (en) 2020-05-22 2021-11-25 Exxonmobil Chemical Patents Inc. Fluid for tar hydroprocessing
TWI777633B (zh) * 2020-08-06 2022-09-11 力成科技股份有限公司 封裝結構及其製造方法
US20220206221A1 (en) * 2020-12-28 2022-06-30 Advanced Micro Devices, Inc. Optical die-last wafer-level fanout package with fiber attach capability
US11953740B2 (en) * 2021-05-14 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11916043B2 (en) 2021-06-02 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-wafer integration
WO2023064337A1 (en) 2021-10-13 2023-04-20 Lightmatter, Inc. Multi-tenant isolation on a multi-reticle photonic communication platform
TWI800416B (zh) * 2022-06-24 2023-04-21 矽品精密工業股份有限公司 電子封裝件及其製法
WO2024063015A1 (ja) * 2022-09-20 2024-03-28 イビデン株式会社 配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449067B2 (en) * 2003-11-03 2008-11-11 International Business Machines Corporation Method and apparatus for filling vias
JP5178650B2 (ja) 2009-07-06 2013-04-10 株式会社日立製作所 光電気複合配線モジュールおよびその製造方法
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US9323010B2 (en) * 2012-01-10 2016-04-26 Invensas Corporation Structures formed using monocrystalline silicon and/or other materials for optical and other applications
US8901576B2 (en) * 2012-01-18 2014-12-02 International Business Machines Corporation Silicon photonics wafer using standard silicon-on-insulator processes through substrate removal or transfer
JP6287105B2 (ja) * 2013-11-22 2018-03-07 ソニー株式会社 光通信デバイス、受信装置、送信装置及び送受信システム
JP6277851B2 (ja) 2014-05-08 2018-02-14 富士通株式会社 光モジュール
US9368653B1 (en) * 2014-12-23 2016-06-14 International Business Machines Corporation Silicon photonics integration method and structure
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US9791640B2 (en) 2016-03-14 2017-10-17 Te Connectivity Corporation Interposer with separable interface
US9916989B2 (en) * 2016-04-15 2018-03-13 Amkor Technology, Inc. System and method for laser assisted bonding of semiconductor die
WO2019197896A1 (en) * 2018-04-12 2019-10-17 Rockley Photonics Limited Electro-optical package and method of fabrication

Also Published As

Publication number Publication date
US20210202453A1 (en) 2021-07-01
CN110646898B (zh) 2021-08-06
KR102256263B1 (ko) 2021-05-28
US11830864B2 (en) 2023-11-28
DE102019116579B4 (de) 2024-02-22
US20230215853A1 (en) 2023-07-06
US20200006304A1 (en) 2020-01-02
KR20200001536A (ko) 2020-01-06
US11605622B2 (en) 2023-03-14
US20220328466A1 (en) 2022-10-13
US10930628B2 (en) 2021-02-23
CN110646898A (zh) 2020-01-03
TW202014746A (zh) 2020-04-16
TWI743499B (zh) 2021-10-21
US11362077B2 (en) 2022-06-14

Similar Documents

Publication Publication Date Title
DE102019116579B4 (de) Photoniksystem und verfahren
DE102019117173B4 (de) Photonisches halbleiter-bauelement und verfahren
DE102020107271B4 (de) Photonische Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102019105763B4 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102019117283B4 (de) Optischer Transceiver und Herstellungsverfahren dafür
DE102015103745A1 (de) Verfahren zum Durchführen von erweitertem bzw. eingebettetem Wafer Level Packaging (eWLP) und durch die Verfahren hergestellte eWLP-Geräte
DE102021109161A1 (de) Photonische halbleitervorrichtung und herstellungsverfahren
DE102020119103A1 (de) Photonische halbleitervorrichtung und herstellungsverfahren
DE102022108287A1 (de) Packagestruktur mit photonic package und interposer mit wellenleiter
DE102008058482B4 (de) Vorrichtung, herstellungsverfahren und system mit waferseitigem heterogenen massen-packaging von optischen zwischenverbindungen
DE102009047872B4 (de) Halbleiterbauelement mit einem vergrabenen Wellenleiter für die bauteilinterne optische Kommunikation
DE102021112200A1 (de) Integriertes schaltungspackage und verfahren
DE102020120097A1 (de) Halbleitervorrichtunge und herstellungsverfahren
DE102023105384A1 (de) Ic-package und verfahren zum bilden desselben
DE102017124815B4 (de) Photonisches Package und Verfahren zu dessen Bildung
DE102018106508B4 (de) Hybrid-interconnect-bauelement und verfahren
DE102018122621B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102023114986A1 (de) Optische vorrichtung und herstellungsverfahren
DE102023107753A1 (de) Lichtablenkstruktur zum verbessern der optischen kopplung
DE102023109539A1 (de) Optische vorrichtung und herstellungsverfahren
DE102023126620A1 (de) Photonische-integrierte-schaltung-packages mit substraten mit glaskernen
DE102021118637A1 (de) Halbleitervorrichtung mit optischer durchkontaktierung und verfahren zu deren herstellung
DE102020115377A1 (de) Package und verfahren zu dessen herstellung
DE102023107780A1 (de) Optische interposerstruktur und verfahren
DE102021102332A1 (de) Verfahren zur herstellung einer anordnung von halbleiterchips und anordnung von halbleiterchips

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division