KR20200001536A - 포토닉 반도체 디바이스 및 방법 - Google Patents

포토닉 반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR20200001536A
KR20200001536A KR1020190075812A KR20190075812A KR20200001536A KR 20200001536 A KR20200001536 A KR 20200001536A KR 1020190075812 A KR1020190075812 A KR 1020190075812A KR 20190075812 A KR20190075812 A KR 20190075812A KR 20200001536 A KR20200001536 A KR 20200001536A
Authority
KR
South Korea
Prior art keywords
photonic
forming
substrate
redistribution structure
molding compound
Prior art date
Application number
KR1020190075812A
Other languages
English (en)
Other versions
KR102256263B1 (ko
Inventor
츠-체 창
충-하오 짜이
추에이-탕 왕
싱-쿠오 시아
첸-후아 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200001536A publication Critical patent/KR20200001536A/ko
Application granted granted Critical
Publication of KR102256263B1 publication Critical patent/KR102256263B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4236—Fixing or mounting methods of the aligned elements
    • G02B6/424—Mounting of the optical light guide
    • G02B6/4243—Mounting of the optical light guide into a groove
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means
    • G02B6/30—Optical coupling means for use between fibre and thin-film device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4236—Fixing or mounting methods of the aligned elements
    • G02B6/4245—Mounting of the opto-electronic elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/20—Quasi-optical arrangements for guiding a wave, e.g. focusing by dielectric lenses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/50—Transmitters
    • H04B10/501—Structural aspects
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/1225—Basic optical elements, e.g. light-guiding paths comprising photonic band-gap structures or photonic lattices
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/125—Bends, branchings or intersections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Geometry (AREA)

Abstract

방법은, 반도체 웨이퍼에 다수의 포토닉 디바이스들을 형성하는 단계, 반도체 웨이퍼의 제 1 측에 v-형 홈을 형성하는 단계, 반도체 웨이퍼를 통해 연장되는 개구를 형성하는 단계, 개구 내에 다수의 도전성 피처들을 형성하는 단계 ― 도전성 피처들은 반도체 웨이퍼의 제 1 측으로부터 반도체 웨이퍼의 제 2 측으로 연장됨 ― , v-형 홈 위에 중합체 재료를 형성하는 단계, 개구 내에 몰딩 재료를 퇴적하는 단계 ― 다수의 도전성 피처들은 몰딩 재료에 의해 분리됨 ― , 몰딩 재료를 퇴적한 후, v-형 홈을 노출시키도록 중합체 재료를 제거하는 단계, 및 v-형 홈 내에 광섬유를 배치하는 단계를 포함한다.

Description

포토닉 반도체 디바이스 및 방법{PHOTONIC SEMICONDUCTOR DEVICE AND METHOD}
<우선권 주장 및 교차 참조>
본 출원은, 2018년 6월 27일에 출원된 미국 가출원 제62/690,679호를 우선권으로 주장하며, 이로써 이 출원은 그 전체가 인용에 의해 본원에 통합된다.
<배경>
전기 시그널링 및 프로세싱은 신호 송신 및 프로세싱을 위한 하나의 기술이다. 광학 시그널링 및 프로세싱은 특히, 신호 송신을 위한 광섬유-관련 애플리케이션들의 사용으로 인해 최근 몇 년 동안 점점 더 많은 애플리케이션들에서 사용되었다.
광학 시그널링 및 프로세싱은 통상적으로 전기 시그널링 및 프로세싱과 결합되어 성숙한 애플리케이션들을 제공한다. 예를 들어, 광섬유들은 장거리 신호 송신을 위해 사용될 수 있고, 전기 신호들은 단거리 신호 송신은 물론, 프로세싱 및 제어를 위해 사용될 수 있다. 따라서, 광신호들과 전기 신호들 사이의 변환은 물론, 광신호들 및 전기 신호들의 프로세싱을 위해 광학 컴포넌트들 및 전기 컴포넌트들을 통합하는 디바이스들이 형성된다. 따라서, 패키지들은 광학 디바이스들을 포함하는 광학(포토닉(photonic)) 다이들 및 전자 디바이스들을 포함하는 전자 다이들 둘 모두를 포함할 수 있다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른 포토닉스 시스템의 평면도를 예시한다.
도 2a 내지 도 2b는 일부 실시예들에 따른 포토닉스 시스템의 단면도들을 예시한다.
도 3a 내지 도 3m은 일부 실시예들에 따라 포토닉스 시스템을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 4는 일부 실시예들에 따른 포토닉스 시스템의 개략도를 예시한다.
도 5a 내지 도 5c는 일부 실시예들에 따른 포토닉스 시스템의 다양한 도면들이다.
도 6a 내지 도 6c는 일부 실시예들에 따른 포토닉스 시스템의 다양한 도면들이다.
도 7a 내지 도 7i는 일부 실시예들에 따라 포토닉스 시스템을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 8a 내지 도 8c는 일부 실시예들에 따른 포토닉스 시스템의 다양한 도면들이다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
광학 디바이스들 및 전기 디바이스들 둘 모두를 포함하는 3-차원(3D) 패키지들 및 그 형성 방법이 일부 실시예들에 따라 제공된다. 특히, 전기 신호들을 송신하기 위한 도전성 피처들 및 광신호들을 송신하기 위한 도파관들을 갖는 포토닉스 시스템이 형성된다. 다이들은 통합된 포토닉 기판들(예를 들어, 웨이퍼 또는 포토닉 디바이스들을 갖는 다른 기판) 위의 또는 통합된 포토닉 기판의 개구 내의 시스템에 커플링된다. 관통-비아들은 또한 통합된 포토닉 기판의 개구 내에 형성될 수 있다. 프로세싱 동안 통합된 포토닉 기판의 피처들(예를 들어, 섬유(fiber) 장착을 위한 홈들)을 보호하기 위해 희생 재료가 사용될 수 있다. 일부 실시예들에 따라 패키지를 형성하는 중간 스테이지들이 예시된다. 일부 실시예들의 부분 변동들이 논의된다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 유사한 참조 번호들은 유사한 엘리먼트들을 지정하는 데 사용된다.
본원에서 설명된 실시예들은 포토닉스 시스템의 개선된 성능 및 보다 효율적인 제조를 허용할 수 있다. 예를 들어, 포토닉스 시스템을 다른 기판 또는 컴포넌트에 전기적으로 연결하기 위해 더 큰 관통-비아들이 형성될 수 있다. 더 큰 관통-비아들은 보다 도전성일 수 있고(이는 전력 효율을 개선할 수 있음), 더 높은 주파수들에서 더 적은 손실 또는 왜곡을 가질 수 있다(이는 전기 신호들의 신호 대 잡음 비를 개선하고 더 높은 주파수 동작에서 시스템의 성능을 개선할 수 있음). 부가적으로, 본원에서 설명된 프로세스 흐름은 광섬유들을 위한 홈들과 같은 피처들을 형성할 때 프로세스 손상을 덜 받는 경향이 있을 수 있다. 일부 실시예들은 또한 포토닉스 시스템 내에서 요구되는 금속 라우팅(routing)의 감소 또는 포토닉스 시스템의 전체 두께의 감소와 같은 부가적인 이점들을 제공할 수 있다.
도 1은 일부 실시예들에 따른 포토닉스 시스템(100)을 예시한다. 포토닉스 시스템(100)은 예를 들어, 고성능 컴퓨팅(HPC) 시스템이며, 각각이 별개의 컴퓨팅 시스템인 복수의 사이트들(110)을 포함한다(예시적인 사이트(110)가 도 1에 라벨링되고 예시적인 사이트들은 도 2a 내지 도 2b에서 라벨링됨). 각각의 사이트(110)는 통합된 포토닉 구조(IPS)(102)에 커플링된 하나 이상의 다이들(예를 들어, 아래에서 더 상세히 설명되는 다이들(112 또는 114))을 포함하고, 각각의 사이트(110)는 IPS(102)에 형성된 광학 네트워크들(예를 들어, 아래에서 더 상세히 설명되는 도파관들(120 또는 122))을 사용하여 다른 사이트들(110)과 통신한다. 도 1은 다수의 사이트들(110)을 갖는 포토닉스 시스템(100)의 예시이다. 도 2a는 단면 A-A'에 따른 포토닉스 시스템(100)의 예시이고, 도 2b는 단면 B-B'에 따른 포토닉스 시스템(100)의 예시이다. 포토닉스 시스템(100)에 대해 도 1에 라벨링된 단면들(A-A'및 B-B')은 예시 목적들을 위한 것이며, 도 2a 내지 도 2b에 도시된 포토닉스 시스템(100) 또는 본원에서 설명된 다른 포토닉스 시스템의 구조들은 상이할 수 있다는 것이 주의되어야 한다. 일부 피처들은 도 1 또는 도 2a 내지 도 2b에 라벨링되지 않고 아래의 도 3a 내지 도 3m에서 보다 상세히 논의된다.
IPS(102)는 유리, 세라믹, 유전체 또는 반도체 기판과 같은 재료일 수 있는 기판(103)을 포함할 수 있다. 예를 들어, 기판(103)은 (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있는 또는 도핑되지 않은 벌크 반도체 등을 포함할 수 있다. 일부 실시예들에서, 기판(103)은 실리콘 웨이퍼 또는 다른 유형의 반도체 웨이퍼와 같은 웨이퍼이다. 다층-레이어드 또는 그래디언트 기판과 같은 다른 기판 재료들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(103)의 재료는 실리콘, 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 등을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 도 1 및 도 2a 내지 도 2b에 도시된 실시예에서, 기판(103)은 실리콘 웨이퍼, 예컨대 12-인치 실리콘 웨이퍼로 형성된다. 이러한 방식으로, 포토닉스 시스템(100)은 SoW(System-on-Wafer)일 수 있다. 일부 실시예들에서, IPS(102)는 약 100㎛와 약 800㎛ 사이의 두께를 가질 수 있다.
IPS(102)는 예를 들어 IPS(102) 내에 형성된 도파관들의 세트일 수 있는 하나 이상의 광학 네트워크들을 포함할 수 있다. 일부 실시예들에서, IPS(102) 내에 형성된 도파관들의 세트들은 사이트들(110) 사이에서 광신호들 및/또는 광전력(optical power)들을 전달한다. 도 1에 도시된 IPS(102)는 전력 도파관들(전력 WG들)(120)의 세트 및 데이터 도파관들(데이터 WG들)(122)의 세트를 포함한다. 다른 실시예들에서, 단지 하나의 도파관들의 세트 또는 둘 초과의 도파관들의 세트들이 사용될 수 있다. 일부 실시예들에서, 전력 WG들(120)은 연속-파(continuous-wave; CW) 광의 형태일 수 있는 광전력을 사이트들(110)에 전달한다. 일부 실시예들에서, 데이터 WG들(122)은 사이트들(110) 사이에서 변조되거나 펄스화되는, 광의 형태일 수 있는 광신호들을 전달할 수 있다. 일부 경우들에, 도파관 또는 도파관들의 세트는 광전력 및 광신호들 둘 모두를 전달할 수 있다. 일부 실시예들에서, 도파관들의 세트들(예를 들어, 전력 WG들(120) 또는 데이터 WG들(122))은 또한 IPS(102)와 외부 컴포넌트들 간에 광신호 및/또는 광전력을 전달할 수 있다. 예를 들어, 도파관들의 세트는 하나 이상의 광섬유들을 통해 외부 컴포넌트들에 커플링될 수 있다. 도 1에 도시된 바와 같이, 전력 WG들(120)은 섬유(124)를 통해 광전력 소스(예를 들어, LED, 레이저 등)에 커플링된다. 섬유(124)는 v-형 홈(126)(예를 들어, 도 2a 및 도 2b 참조)에 의해 IPS(102)에 장착될 수 있다. 일부 실시예들에서, 섬유(124) 및 전력 WG들(120)은 전력 WG들(120)의 부분으로서 형성될 수 있는 모드 변환기(121)에 의해 커플링된다. 본원에서 설명된 도파관들은 예들이고, 상이한 도파관들 또는 다른 실시예들은 도시된 것과 상이한 구성들을 갖는 도파관들을 가질 수 있다.
일부 실시예들에서, IPS(102)의 도파관들(예를 들어, 120 또는 122)은 슬랩 도파관들과 같이 기판(103)에 형성된 도파관들이다. 예를 들어, 도파관들은 실리콘 산화물에 의해 둘러싸인 실리콘으로 제조될 수 있다. 일부 실시예들에서, 도파관들은 도파관들이 기판(103)의 최상부 표면으로부터 돌출하도록 실리콘 기판(103)을 패터닝함으로써 형성될 수 있다. 실리콘 산화물은 그 후 돌출하는 실리콘 도파관들 상에 형성될 수 있다. 기판(103)의 패터닝은 조건에 맞는 포토리소그래피 및 에칭 기술들로 달성될 수 있다. 예를 들어, 포토레지스트가 기판(103)의 전방 측 상에 형성되고 현상될 수 있다. 포토레지스트는 패터닝될 수 있고 그리고/또는 그 후 에칭 마스크로서 패터닝된 포토레지스트를 사용하여 더 많은 에칭 프로세스들이 수행될 수 있다. 특히, 기판(103)의 전방 측은 리세스들을 형성하기 위해 에칭될 수 있으며, 기판(103)의 남아 있는 리세싱되지 않은 부분들은 실리콘 도파관들을 형성한다. 모드 커플러(mode coupler)(예를 들어, 모드 커플러(121)), 격자 커플러 또는 다른 피처들과 같은 도파관 피처들이 동일한 단계들에서 또는 별개의 포토리소그래픽 또는 에칭 단계들을 사용하여 형성될 수 있다. 에칭 프로세스들은 하나 이상의 이방성 습식 또는 건식 에칭 프로세스들을 포함할 수 있다. 실리콘 도파관들은 그 후, PVD, CVD, 가류성 CVD 등 또는 이들의 조합과 같은 프로세스에 의해 형성된 열 산화물 또는 산화물일 수 있는 실리콘 산화물로 커버될 수 있다. 도파관들을 형성하는 다른 기술들이 또한 사용될 수 있다. 도파관들의 치수들을 애플리케이션에 의존한다는 것이 인지되어야 한다. 일부 실시예들에서, 실리콘 도파관들은 약 300nm 내지 약 700nm, 이를테면, 약 500nm의 폭 및 약 100nm 내지 약 500nm, 이를테면, 약 200nm의 높이를 갖는다.
또한, IPS(102)는 도파관들을 통해 송신된 광신호들과 상호작용하거나, 이를 제어하거나, 또는 감지하는 통합된 포토닉 디바이스들(도 1 또는 도 2a 내지 도 2b에 독립적으로 도시되지 않음)를 포함한다. 이러한 통합된 포토닉 디바이스들은 광학 변조기들(예를 들어, 도 4에 도시된 변조기들(210A-B)), 광검출기들(예를 들어, 도 4에 도시된 광검출기들(212A-B)) 등과 같은 디바이스들을 포함할 수 있다. 예를 들어, 광학 변조기가 형성되고 전력 WG(120)로부터의 연속 광을, 데이터 WG(122)에 의해 송신되는 변조된 광으로 변조하는 데 사용될 수 있다. 다른 예로서, 광검출기가 형성되어 데이터 WG(122)로부터 변조된 광을 감지하는 데 사용될 수 있다. 부가적으로, 트랜지스터들, 다이오드들, 커패시터들, 저항기들, 금속 라우팅 등과 같은 통합된 전자 디바이스들이 또한 IPS(102) 내에 형성될 수 있고, IPS(102) 내의 통합된 포토닉 디바이스들에 커플링될 수 있다. 이러한 방식으로, IPS(102)는 하나 이상의 포토닉 집적 회로들을 포함할 수 있다. 일부 실시예들에서, 각각의 사이트(110)는 통합된 포토닉 디바이스들 또는 통합된 전자 디바이스들을 포함할 수 있다. 통합된 포토닉 디바이스들 또는 통합된 전자 디바이스들은 당 업계에 알려진 적합한 기술들을 사용하여 IPS(102)(예를 들어, 기판(103))에 형성될 수 있다.
일부 실시예들에서, 포토닉스 시스템(100)은 또한 IPS(102)의 한 측으로부터 IPS(102)의 다른 측까지 전기적 피처들을 연결하도록, IPS(102)를 통해 연장되는 관통-비아(through-vias; TV)들(108)을 포함한다. TV들(108)의 형성은 도 3a 내지 도 3c에서 보다 상세히 설명된다. 일부 실시예들에서, 하나 이상의 개구들(예를 들어, 도 3b 내지 도 3c에 도시된 개구들(104))이 IPS(102)에 형성되어서, 하나 이상의 TV들(108)이 개구들 각각을 통해 연장되게 한다. 일부 실시예들에서, 개구들은 적합한 포토리소그래피 및 에칭 기술들을 사용하여 IPS(102)에 형성된다. 일부 실시예들에서, 개구들은 약 100㎛ 내지 약 500㎛ 사이의 측방향 치수들을 가질 수 있다. TV들(108)은 또한 몰딩 화합물(106)에 의해 둘러싸일 수 있다. 일부 실시예들에서, 몰딩 화합물(106)은 인캡슐런트(encapsulant), 수지, 중합체, 산화물, 질화물, 다른 유전체 재료 등과 같은 재료일 수 있다. 일부 실시예들에서, 몰딩 화합물(106)의 재료는, 몰딩 화합물(106)의 열팽창 계수(Coefficient of Thermal Expansion; CTE)가 기판(103) 또는 패키지 기판(350)(도 3m 참조)의 재료의 CTF와 거의 동일하도록 선택된다. 일부 실시예들에서, 몰딩 화합물(106)의 CTE는 약 5 ppm/℃ 내지 약 30 ppm/℃, 이를테면, 약 15 ppm/℃이다. 일부 경우들에서, 다수의 TV들(108)을 위한 개구들을 IPS(102)에 형성함으로써, 예를 들어, IPS(102)를 통해 개별 비아들에 대한 개별 개구들을 형성하는 것보다 더 큰 크기를 갖는 TV들(108)이 형성될 수 있다. 더 큰 TV들(108)의 사용은 포토닉스 시스템(100)의 개선된 전기 성능(예를 들어, 전도, 전류 부하, 고주파수 성능 등)을 허용할 수 있다.
포토닉스 시스템(100)의 각각의 사이트(110)는 프로세서 다이들, 메모리 다이들, 전자 집적 회로(electronic integrated circuit; EIC)들 등 또는 이들의 조합을 포함할 수 있는 하나 이상의 다이들을 포함할 수 있다. 예를 들어, 도 1 및 도 2a 내지 도 2b에 도시된 바와 같이, 사이트(110)는 프로세서 다이(112) 및 EIC(114)를 포함하지만, 다른 실시예들에서, 사이트들은 하나 초과의 프로세서 다이(112) 또는 EIC(114)를 포함할 수 있다. 프로세서 다이(112)는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 주문형 집적 회로(ASIC) 등일 수 있다. 프로세서 다이(112)는 또한 메모리, 이를테면, DRAM(dynamic random-access memory), SRAM(static random-access memory) 등과 같은 휘발성 메모리를 포함할 수 있다. 일부 경우들에, 사이트(110)는 프로세싱 및 메모리를 위한 별개의 다이를 포함할 수 있다. 명료성을 위해, 프로세싱을 위한 다이, 메모리를 위한 다이, 프로세싱 및 메모리 둘 모두를 갖는 다이들 및 이러한 다이들의 조합들은 본원에서 "프로세서 다이들(112)"로서 지칭된다.
일부 실시예들에서, EIC 다이(114)는 CPU를 포함할 수 있고 사이트(110)와 연관된 포토닉 디바이스들의 동작을 제어하기 위한 제어 회로를 포함할 수 있다. EIC 다이(114)는 전기 신호들을 사용하여 IPS(102)의 포토닉 디바이스들과 통신할 수 있다. 일부 실시예들에서, EIC(114)는 광검출기(예를 들어, 도 4의 광검출기(212A-B))로부터 수신된 전기 신호들과 같은 포토닉 디바이스들로부터 수신된 전기 신호를 프로세싱하기 위한 회로를 포함한다. 예를 들어, EIC(114)는 제어기들, 트랜스임피던스 증폭기들 등을 포함할 수 있다. EIC(114)는 하나 이상의 프로세서 다이들(112)에 통신 가능하게 커플링될 수 있다. 일부 경우들에서, EIC(114)는 프로세서 다이(112)로부터 수신된 전기 신호들(디지털 또는 아날로그)에 따라 포토닉 디바이스의 고주파수 시그널링을 제어한다. 일부 실시예들에서, EIC(114)의 기능들은 프로세서 다이(112)의 부분일 수 있거나, 또는 프로세서 다이(112)의 기능들은 EIC(114)의 부분일 수 있거나, 또는 프로세서 다이(112) 및 EIC(114)는 단일 다이로서 함께 결합될 수 있다.
도 3a 내지 도 3m을 참조하면, 일부 실시예들에 따라, 포토닉스 시스템(300)(도 3m 참조)의 형성에 있어서의 중간 단계들의 단면도들이 도시된다. 포토닉스 시스템(300)은 도 1 또는 도 2a 내지 도 2b에 도시된 포토닉스 시스템(100)과 유사할 수 있다. 도 3a에서, 재분배 층(redistribution layer; RDL)(305)이 캐리어 기판(302) 위에 형성되고, 이어서 관통-비아(TV)들(108)이 RDL(305) 위에 형성된다. 캐리어 기판(302)은 예를 들어, 유리 재료 또는 실리콘 산화물과 같은 실리콘 기반 재료들, 또는 알루미늄 산화물, 금속들, 세라믹들, 이들의 조합들과 같은 다른 재료들 등을 포함할 수 있다. 일부 실시예들에서, 릴리스 층(도시되지 않음)이 캐리어 기판(302) 위에 형성될 수 있다.
도 3a를 참조하면, 유전체 층(304)이 캐리어 기판(302) 위에 형성된다. 유전체 층(304)은 실리콘 산화물, 실리콘 질화물, 로우-k 유전체, 이를테면, 탄소 도핑된 산화물들, 극도로 로우-k 유전체들, 이를테면, 다공성 탄소 도핑된 실리콘 이산화물, 중합체 또는 이들의 조합들 등과 같은 하나 이상의 적합한 유전체 재료들로 형성될 수 있다. 일부 실시예들에서, 유전체 층(304)은 폴리벤조옥사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 재료가 이용될 수 있다. 유전체 층(304)은 스핀-코팅, 라미네이션(lamination), CVD 등 또는 이들의 조합과 같은 프로세스에 의해 형성될 수 있다. 유전체 층(304)은 약 5㎛ 내지 약 25㎛, 이를테면, 약 7㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다.
일 실시예에서, RDL(305)은 PVD, CVD, 스퍼터링 등과 같은 적합한 형성 프로세스를 통해, 티타늄, 구리 또는 티타늄 구리 합금의 하나 이상의 층들의 시드 층(도시되지 않음)을 초기에 형성함으로써 형성될 수 있다. 시드 층은 유전체 층(304) 위에 형성된다. 그 후 포토레지스트(또한 도시되지 않음)는 시드 층을 커버하기 위해 형성될 수 있고, 그 후 RDL(305)이 후속적으로 형성될 곳에 위치되는 시드 층의 해당 부분들을 노출시키도록 패터닝될 수 있다. 일단 포토레지스트가 형성되고 패터닝되면, 도전성 재료가 시드 층 상에 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 다른 금속, 또는 조합 등과 같은 재료일 수 있다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 퇴적 프로세스를 통해 형성될 수 있다. 그러나, 논의된 재료 및 방법들이 도전성 재료를 형성하기에 적합하지만, 이들 재료들은 단지 예시적이다. 임의의 다른 적합한 재료 또는 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 프로세스들이 RDL(305)을 형성하기 위해 대안적으로 사용될 수 있다. 일단 도전성 재료가 형성되면, 포토레지스트는 애싱(ashing) 또는 화학적 스트립핑(chemical stripping)과 같은 적합한 제거 프로세스를 통해 제거될 수 있다. 부가적으로, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되었던 시드 층의 그 부분들은, 예를 들어 에칭 마스크로서 도전성 재료를 사용할 수 있는 적합한 습식 에칭 프로세스 또는 건식 에칭 프로세스를 통해 제거될 수 있다. 시드 층 및 도전성 재료의 잔여 부분들은 RDL(305)을 형성한다.
그 후, 유전체 층(306)이 유전체 층(304) 및 RDL(305) 위에 형성된다. 유전체 층(306)은 유전체(304)의 재료와 유사한 재료일 수 있고, 유사한 방식으로 형성될 수 있다. 유전체 층(306)은 약 5㎛ 내지 약 25㎛, 이를테면, 약 7㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다. 유전체 층(306)은 그 후 TV들(108)이 후속적으로 형성되는, RDL(305)의 부분들을 노출시키도록 패터닝될 수 있다. 유전체 층(306)은 유전체 층(306) 위에 포토레지스트를 형성하고, 포토레지스트를 패터닝하고 그 후, 유전체 층(306)을 에칭하기 위해 에칭 마스크로서 패터닝된 포토레지스트를 사용하는 것과 같은 적합한 포토리소그래픽 및 에칭 기술들을 사용하여 패터닝될 수 있다. 적합한 습식 에칭 또는 건식 에칭이 사용될 수 있다.
일 실시예에서, TV들(108)은 PVD, CVD, 스퍼터링 등과 같은 적합한 형성 프로세스를 통해, 티타늄, 구리 또는 티타늄 구리 합금의 하나 이상의 층들의 시드 층(307)을 초기에 형성함으로써 형성될 수 있다. 시드 층(307)이 유전체 층(306) 및 RDL(305)의 노출된 부분들 위에 형성된다. 그 후 포토레지스트(또한 도시되지 않음)는 시드 층(307)을 커버하기 위해 형성될 수 있고, 그 후 TV들(108)이 후속적으로 형성될 곳에 위치되는 시드 층(307)의 해당 부분들을 노출시키도록 패터닝될 수 있다. 일단 포토레지스트가 형성되고 패터닝되면, 도전성 재료가 시드 층 상에 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄, 다른 금속, 또는 조합 등과 같은 재료일 수 있다. 도전성 재료는 전기도금 또는 무전해 도금 등과 같은 퇴적 프로세스를 통해 형성될 수 있다. 그러나, 논의된 재료 및 방법들이 도전성 재료를 형성하기에 적합하지만, 이들 재료들은 단지 예시적이다. 임의의 다른 적합한 재료 또는 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 프로세스들이 TV들(108)을 형성하기 위해 대안적으로 사용될 수 있다. 일단 도전성 재료가 형성되면, 포토레지스트는 애싱 또는 화학적 스트립핑과 같은 적합한 제거 프로세스를 통해 제거될 수 있다. 부가적으로, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되었던 시드 층(307)의 그 부분들은, 예를 들어 에칭 마스크로서 도전성 재료를 사용할 수 있는 적합한 습식 에칭 프로세스 또는 건식 에칭 프로세스를 통해 제거될 수 있다. 시드 층(307) 및 도전성 재료의 잔여 부분들은 TV들(108)을 형성한다. TV들(108)은 약 100㎛ 내지 약 500㎛, 이를테면, 약 250㎛의 폭을 가질 수 있거나, 또는 약 100㎛ 내지 약 500㎛, 이를테면, 약 250㎛의 높이를 가질 수 있지만, 임의의 적합한 치수들이 사용될 수 있다.
도 3b를 참조하면, IPS(102)가 유전체 층(306) 상에 배치된다. 일부 실시예들에서, IPS(102)는 IPS(102)와 유전체 층(306) 사이에 배치된 접착 층(도시되지 않음)을 사용하여 유전체 층(306) 상에 장착된다. 도 3b에 도시된 바와 같이, IPS(102)의 각각의 개구(104)는 하나 이상의 TV들(108)에 정렬된다. IPS(102)는 전력 WG들(120), 데이터 WG들(122) 및 모드 변환기들(121)과 같이 이전에 설명된 피처들을 포함할 수 있다. 도 3b에 도시된 IPS(102)는 또한 IPS(102)에 형성된 피처들(예를 들어, 포토닉 디바이스들)에 전기적 연결을 제공할 수 있는 접촉 패드들(123)을 포함한다. 일부 경우들에서, IPS(102)의 접촉 패드들(123)과 상부의 도전성 피처들 또는 라우팅(예를 들어, 도 3g 도시된 RDL(323)) 사이에 전기적 연결을 형성하는 비아들이 존재할 수 있다. 명료함을 위해, 접촉 패드들, 비아들 또는 유사한 피처들의 모든 적합한 조합들이 접촉 패드들(123)로 지칭된다. IPS(102)는 또한 포토닉 디바이스들, 금속 라우팅 등과 같은 도시되지 않은 다른 피처들을 포함할 수 있다.
일부 실시예들에서, 보호 층(318)은 IPS(102) 위에 형성된다. 보호 층(318)은 유전체 층(306) 상에의 배치 이전에 또는 IPS(102)가 유전체 층(306) 상에 배치된 후에 IPS(102) 위에 형성될 수 있다. 보호 층(318)은 실리콘 산화물, 실리콘 질화물, 중합체, 이들의 조합들 등과 같은 하나 이상의 적합한 유전체 재료들로 형성될 수 있다. 보호 층(318)은 스핀-코팅, 라미네이션, CVD 등 또는 이들의 조합과 같은 프로세스에 의해 형성될 수 있다. 보호 층(318)은 약 5㎛ 내지 약 25㎛, 이를테면, 약 7㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다.
IPS(102)는 또한 섬유들(예를 들어, 도 1 또는 도 2a의 섬유(124))을 홀딩하도록 성형된 리세스들인 하나 이상의 v-형 홈들(126)을 포함한다. v-형 리세스들(121)은 섬유(124)와 피처 사이의 광학적 커플링을 허용하기 위해 전력 WG(120), 데이터 WG(122) 또는 모드 커플러(121)와 같은 피처에 인접할 수 있다. 일부 실시예들에서, v-형 홈들(126)은 유전체 층(306) 상에의 배치 이전에 IPS(102)에 형성된다. 일부 실시예들에서, v-형 홈들(126)은 약 1mm 내지 약 10mm 사이의 길이(예를 들어, 도 3b에 도시된 단면을 따른 방향에서의 거리)를 갖도록 형성된다. 일부 실시예들에서, v-형 홈들(126)은 약 70㎛ 내지 약 110㎛의 깊이를 갖는다. v-형 홈(126)은 보호 층(318)의 형성 이전에 또는 보호 층(318)이 형성된 후에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 보호 층(318)이 먼저 형성되고, 그 후 보호 층(318)의 영역이 제거되어 IPS(102)의 표면을 노출시킨다. 보호 층(318)의 영역은 예를 들어, 포토리소그래픽 패터닝 프로세스, 레이저 드릴 또는 다른 적합한 기술을 사용하여 제거될 수 있다. 그 후, 예를 들어 건식 에칭 프로세스, 습식 에칭 프로세스 또는 이들의 조합을 사용하여 v-형 홈들(126)이 IPS(102)의 노출된 표면 내로 에칭될 수 있다.
도 3c는 v-형 홈들(126) 위의 희생 재료(320)의 형성을 예시한다. 희생 재료(320)는 후속 프로세싱 단계들 동안 v-형 홈들(126)을 보호하기 위해 v-형 홈들(126) 내에 퇴적된다. 일부 실시예들에서, 희생 재료(320)는 구조 위에 포토레지스트를 형성하고, v-형 홈들(126) 위의 포토레지스트에 개구를 패터닝하고, 개구 내에 희생 재료(320) 퇴적하고 그 후, 포토레지스트를 제거함으로써, v-형 홈들(126) 위에 형성된다. 희생 재료(320)는 유전체 재료, 예를 들어, 중합체 재료 이를테면, DAF(Die Attach Film), 제거 가능한 접착제, 에폭시 등, 다른 유형의 재료 또는 이들의 조합일 수 있다. 일부 실시예들에서, 희생 재료(320)는 CVD, PVD, 스핀-온(spin-on), 나노 잉크젯 등과 같은 적합한 기술에 의해 형성될 수 있다. 일부 실시예들에서, 희생 재료(320)는 v-형 홈들(126)로부터 돌출하게 형성되거나 보호 층(318) 위로 돌출하게 형성된다.
도 3d를 참조하면, TV들(108)을 둘러싸는 몰딩 화합물(106)이 형성된다. 몰딩 화합물(106)은 IPS(102)의 개구들(104) 내에 퇴적되고, TV들(108) 위에 또는 IPS(102) 위에 퇴적될 수 있다. 일부 경우들에서, 몰딩 화합물(106)은 희생 재료(320) 위에 형성되고, 희생 재료(320)는 몰딩 화합물(106)이 v-형 홈들(126) 내에 형성되는 것을 방지한다. 몰딩 화합물(106)은 CVD, 스핀-온 기술 등을 사용하여 형성될 수 있다.
도 3e를 참조하면, 몰딩 화합물(106)을 퇴적한 후에, 몰딩 화합물(106)의 잉여 부분들을 제거하기 위해 평탄화 프로세스(예를 들어, 화학적 기계적 폴리싱(CMP) 프로세스)가 수행될 수 있다. 평탄화 프로세스는 또한 TV들(108), 보호 층(318) 또는 희생 재료(320)의 잉여 부분들을 제거할 수 있고, TV들(108), 보호 층(318), 희생 재료(320) 또는 접촉 패드들(123)의 최상부 표면들을 노출시킬 수 있다. 일부 실시예들에서, TV들(108), 보호 층(318) 또는 희생 재료(320)의 잉여 부분들은 몰딩 화합물(106)의 평탄화 이전에 별개의 평탄화 프로세스를 사용하여 제거된다.
도 3f를 참조하면, 희생 재료(320)가 제거되고, 그 후 유전체 층(322)이 IPS(102), TV들(108) 및 몰딩 화합물(106) 위에 형성된다. 일부 경우들에서, 희생 재료(320)의 재료는, 몰딩 화합물이 v-형 홈들(126)에 형성되었던 경우 몰딩 화합물(106)을 제거하기 위한 기술보다, v-형 홈들(126)을 손상시키거나 에칭할 가능성이 적은 기술들을 사용하여 제거될 수 있다. 예를 들어, 희생 재료(320)가 중합체 재료인 실시예들에서, 중합체 재료는 부가적인 포토리소그래피 또는 에칭 단계들을 사용하는 대신에 레이저 드릴을 사용하여 제거될 수 있다. 이러한 방식으로, v-형 홈들(126)이 희생 층(320)에 의해 보호되지 않았던 경우보다 적은 프로세스 단계들이 필요할 수 있다. 일부 실시예들에서, 희생 재료(320)는 유전체 층(322)을 형성하기 전에 제거되지 않는다. 희생 재료(320)가 제거되지 않는 예시적인 프로세스 흐름은 도 7a 내지 도 7i에 도시된 실시예에 대해 아래에서 설명된다.
여전히 도 3f를 참조하면, 유전체 층(322)은 그 후 IPS(102), TV들(108) 및 몰딩 화합물(106) 위에 형성된다. 유전체 층(322)은 또한 도 3f에 도시된 바와 같이 v-형 홈들(126)의 표면들 상에 형성될 수 있다. 유전체 층(322)은 유전체 층(304)의 재료와 유사한 재료일 수 있고, 유사한 방식으로 형성될 수 있다. 유전체 층(322)은 약 4㎛ 내지 약 10㎛, 이를테면, 약 7㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다.
도 3g에서, RDL(323) 및 접촉 패드들(325)이 형성된다. RDL(323)을 형성하기 전에, 유전체 층(322)이 패터닝되어 TV들(108) 및 접촉 패드들(123)을 노출시킨다. 유전체 층(322)은, 유전체 층(322) 위에 포토레지스트를 형성하고, 포토레지스트를 패터닝하고 그 후, 유전체 층(322)을 에칭하기 위해 에칭 마스크로서 패터닝된 포토레지스트를 사용하는 것과 같은 적합한 포토리소그래픽 및 에칭 기술들을 사용하여 패터닝될 수 있다. 적합한 습식 에칭 또는 건식 에칭이 사용될 수 있다. 일 실시예에서, RDL(323)은 이전에 설명된 RDL(305)과 유사하게 형성될 수 있다. 예를 들어, 시드 층이 유전체 층(322) 상에 형성될 수 있고, 패터닝된 포토레지스트가 시드 층 상에 형성될 수 있고, 도전성 재료가 시드 층 위에 형성될 수 있고, 그 후, 포토레지스트가 제거될 수 있으며, 도전성 재료의 잔여 부분들이 RDL(323)을 형성한다. 유전체 층(324)은 그 후 RDL(323) 위에 형성될 수 있다. 유전체 층(324)은 유전체 층(304) 또는 유전체 층(322)의 재료와 유사한 재료일 수 있고, 유사한 방식으로 형성될 수 있다. 유전체 층(324)은 약 4㎛ 내지 약 10㎛, 이를테면, 약 7㎛의 두께를 가질 수 있지만, 임의의 적합한 두께가 사용될 수 있다. 일부 실시예들에서, 부가적인 RDL 및 유전체 층들이 RDL(323) 위에 형성될 수 있다. 부가적인 RDL 및/또는 유전체 층은 유전체 층(322) 및 RDL(323)과 유사한 방식으로 형성될 수 있다.
여전히 도 3g를 참조하면, 유전체 층(324)은 RDL(323)의 부분을 노출시키도록 패터닝된다. 유전체 층(324)은, 유전체 층(324) 위에 포토레지스트를 형성하고, 포토레지스트를 패터닝하고 그 후, 유전체 층(324)을 에칭하기 위해 에칭 마스크로서 패터닝된 포토레지스트를 사용하는 것과 같은 적합한 포토리소그래픽 및 에칭 기술들을 사용하여 패터닝될 수 있다. 적합한 습식 에칭 또는 건식 에칭이 사용될 수 있다. 일 실시예에서, 접촉 패드들(325)은 이전에 설명된 RDL(305) 또는 RDL(323)과 유사하게 형성될 수 있다. 예를 들어, 시드 층이 유전체 층(324) 상에 형성될 수 있고, 패터닝된 포토레지스트가 시드 층 상에 형성될 수 있고, 도전성 재료가 시드 층 위에 형성될 수 있고, 그 후, 포토레지스트가 제거될 수 있으며, 도전성 재료의 잔여 부분들이 접촉 패드들(325)을 형성한다.
여전히 도 3g를 참조하면, 유전체 층들(322 및 324)을 통해 연장되고 v-형 홈(126) 내의 유전체 층들(322 및 324)의 재료를 제거하는 개구(326)가 형성된다. 일부 실시예들에서, 개구(326)는, 유전체 층(324) 위에 포토레지스트를 형성하고 그 후 개구(326)의 위치에 대응하는 포토레지스트에 개구를 패터닝함으로써 형성된다. 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 적합한 에칭 프로세스가 개구(326)를 형성하도록 유전체 층들(322 및 324)을 에칭하는 데 사용될 수 있다. 예를 들어, 이방성 건식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 개구(326)는 도 3g에 도시된 바와 같이 경사진 측벽들을 갖지만, 개구(326)는 다른 실시예들에서 수직 측벽들을 가질 수 있다. 일부 실시예들에서, 개구(326)의 폭은, 개구(326)가 v-형 홈(126)의 일부 또는 전부를 둘러싸는 IPS(102)의 부분들을 노출시키도록 v-형 홈(126)의 폭보다 클 수 있다. 일부 실시예들에서, 개구(326)는 약 90㎛ 내지 약 150㎛의 (예를 들어, 유전체 층(322)의 바닥 표면의) 바닥 폭 또는 약 90㎛ 내지 약 150㎛의 (예를 들어, 유전체 층(324)의 최상부 표면의) 최상부 폭을 가질 수 있다.
도 3h를 참조하면, 구조는 접착 테이프, 다이 부착 막, 캐리어 등일 수 있는 테이프(330)에 장착된다. 일부 실시예들에서, 테이프(330)의 재료는 도 3h에 도시된 바와 같이, 개구(326) 또는 v-형 홈(126)을 적어도 부분적으로 채울 수 있다. 그 후, 캐리어 기판(302)은 유전체 층(304)으로부터 분리된다. 예를 들어, 캐리어 기판(302)을 유전체 층(304)에 부착하기 위해 릴리스 층이 사용되는 실시예들에서, 릴리스 층은 광(예를 들어, UV 광) 또는 열로의 노출에 의해 분해될 수 있고, 그 후 캐리어 기판(302)이 유전체 층(304)으로부터 분리된다.
도 3i에서, 캐리어 기판(302)의 제거 이후에, 외부 연결부들(332)이 형성될 수 있다. RDL(305)을 노출시키기 위해 개구들이 유전체 층(304)에 형성되고, 그 후 개구들을 통해 연장되고 RDL(305)과 전기적으로 연결되는 외부 연결부들(332)이 형성된다. 일 실시예에서, 유전체 층(304)의 개구들은 예를 들어 레이저 드릴링 방법을 사용하여 패터닝될 수 있다. 레이저 드릴링 방법이 사용되는 일부 실시예들에서, 광-열 변환(light-to-heat conversion; LTHC) 층 또는 호고막스(hogomax) 층(도 3g에 별개로 예시되지 않음)과 같은 선택적인 보호 층이 먼저 유전체 층(304) 위에 퇴적된다. 일단 보호되면, RDL(305)을 노출시키는 개구들을 형성하기 위해 제거되기를 원하는 유전체 층(304)의 부분들을 향해 레이저가 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1mJ 내지 약 30mJ의 범위에 있을 수 있고, 드릴 각도는 유전체 층(304)의 법선에 대해 약 0도(유전체 층(304)에 수직임) 내지 약 85 도이다. 다른 실시예들에서, 포토리소그래픽 및 에칭 기술들은 유전체 층(304)을 패터닝하는 데 사용될 수 있다.
일부 실시예들에서, 외부 연결부들(332)이 RDL(305) 및 TV들(108)에 대한 외부 연결을 제공하기 위해 유전체 층(304)의 개구들 위에 형성될 수 있다. 외부 연결부들(332)은 접촉 범프들, 이를테면, 마이크로 범프들, 솔더 범프들, 또는 C4(controlled collapse chip connection) 범프들일 수 있고, 솔더, 주석, 무연 주석, 구리, 은 등, 또는 이들의 조합과 같은 재료를 포함할 수 있다. 외부 연결부들(332)이 솔더 범프들인 실시예에서, 외부 연결부들(332)은 증발, 전기 도금, 프린팅, 솔더 전달, 볼 배치 등과 같은 임의의 적합한 방법을 통해 예를 들어 약 170㎛의 두께로 솔더 층을 초기에 형성함으로써 형성될 수 있다. 일단 솔더 층이 구조 상에 형성되면, 솔더 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
도 3j에서, 구조는 캐리어 구조(340)에 부착된다. 캐리어 구조(340)는 예를 들어, 분리 프로세스 동안 그리고 그 후에 구조에 대한 지지 및 안정성을 제공하고자 의도되는 프레임, 금속 링 등일 수 있다. 일 실시예에서, 구조는 접착제(342)를 사용하여 캐리어 구조(340)에 부착된다. 접착제(342)는 접착 테이프, 다이 부착 막, 자외선-릴리스 테이프 등일 수 있지만, 임의의 다른 적합한 접착제 또는 부착이 대안적으로 사용될 수 있다. 구조가 캐리어 구조(340)에 부착되면, 테이프(330)가 구조로부터 분리될 수 있다.
도 3k를 참조하면, 프로세서 다이(112) 및 EIC들(114)이 접촉 패드들(325)에 장착된다. 도 3k에 도시된 바와 같이, 각각의 사이트(110)는 하나 이상의 프로세서 다이들(112) 및 하나 이상의 EIC들(114)을 포함할 수 있다. 일부 실시예들에서, 프로세서 다이들(112) 또는 EIC들(114)은 예를 들어, 픽앤 플레이스(pick-and-place) 프로세스를 사용하여 배치된다. 프로세서 다이들(112) 또는 EIC들(114)은, 예를 들어, 프로세서 다이들(112) 또는 EIC들(114)의 커넥터들(334)(예를 들면, 도전성 범프들, 접촉 패드들, 솔더 볼들 등)을 용제(flux)에 선택적으로 담그고 그 후 프로세서 다이들(112) 또는 EIC들(114)의 커넥터들(334)을 대응하는 접촉 패드들(325)과 물리적으로 정렬시키기 위해 픽 앤 플레이스 툴을 사용함으로써 접촉 패드들(325)에 연결될 수 있다. 일부 경우들에서, 리플로우가 수행되어 프로세서 다이들(112) 또는 EIC들(114)의 커넥터들을 접촉 패드(325)에 본딩할 수 있다. 사이트(110)의 프로세서 다이들(112) 또는 EIC들(114)과 유전체 층(324) 사이에 언더필(336)이 형성될 수 있다. 일부 경우들에서, 언더필(336)은 커넥터들(334)을 둘러쌀 수 있다. 일 실시예에서, 언더필(336)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(molding underfill; MUF), 수지 등과 같은 재료일 수 있다. 일부 실시예들에서, 언더필(336)은 IPS(102) 내의 광학 통신들을 위해 사용되는 광의 파장에 광학적으로 투명(또는 비교적 투명)한 재료일 수 있다.
도 3l 내지 도 3m에서, 싱귤레이션(singulation) 프로세스가 구조에 대해 수행되어 포토닉스 시스템(300)을 형성한다. 싱귤레이션 프로세스는 예를 들어, 소잉 프로세스(sawing process)일 수 있다. 일부 실시예들에서, 개구(326) 또는 v-형 홈(126)은 스크라이브 라인 영역 내로 연장되고 싱귤레이션 프로세스는 스크라이브 라인 영역 내의 개구(326) 또는 v-형 홈(126)의 부분을 소잉한다. 일부 실시예들에서, 싱귤레이션 프로세스는 v-형 홈(126)의 일 단부가 개방되도록 v-형 홈들(126)을 소잉한다. 일부 실시예들에서, 싱귤레이션 후에, v-형 홈(126)은 약 500㎛ 내지 약 2mm의 길이를 갖는다. 일부 실시예들에서, 포토닉스 시스템(300)은 약 1mm 내지 약 3mm 의 두께(H3)를 가질 수 있다.
도 3m은 위의 도 1에 라벨링된 단면 A-A'와 유사하게 섬유(124)와 정렬된 포토닉스 구조(300)의 단면도를 예시한다. 도 3m에 도시된 바와 같이, 하나 이상의 섬유들(124)이 IPS(102)의 v-형 홈들(126) 내에 장착된다. 섬유(124)는 각각의 v-형 홈(126)에 장착될 수 있어서, 도파관(예를 들어, 120 또는 122) 또는 모드 커플러(121)에 광학적으로 커플링되도록 섬유(124)가 정렬될 수 있게 한다. 도 3m에 도시된 바와 같이, 일부 실시예들에서, 포토닉스 시스템(300)은 포토닉스 패키지를 형성하기 위해 패키지 기판(350)에 부착된다. 패키지 기판(350)은 부가적인 포토닉 또는 전자 컴포넌트들을 포함하거나 이에 연결될 수 있다. 포토닉스 시스템(300)의 외부 연결부들(332)은 패키지 기판(350)에 전기적으로 연결될 수 있다.
도 3a 내지 도 3m에서 설명된 포토닉스 시스템(300)은 몇 가지 이점들을 달성할 수 있다. 일부 경우들에서, 본원에서 설명된 바와 같이 개구(104) 내에 형성된 TV들(108)의 사용은 포토닉스 시스템(300)에 대한 개선된 전기 연결을 허용할 수 있다. 예를 들어, TV들(108)을 통해 포토닉스 시스템(300)의 컴포넌트들로 또는 포토닉스 시스템(300)의 컴포넌트들로부터(예를 들어, 프로세서 다이들(112) 또는 EIC들(114)로 또는 프로세서 다이들(112) 또는 EIC들(114)로부터) 송신되는 전기 신호들은 개선된 신호 대 잡음을 가질 수 있고 더 높은 주파수들에서 더 적은 신호 손실을 가질 수 있다. TV들(108)의 사용은 또한 일부 전기 신호들이 송신되는 전체 경로 길이를 감소시킬 수 있으며, 이는 추가로 신호들의 신호 대 잡음을 개선하고 전력 소비를 감소시킬 수 있다. 부가적으로, v-형 홈들(120)을 보호하기 위한 희생 재료(320)의 사용은, 희생 재료(320)가 다른 재료들보다 제거하기가 더 쉽기 때문에, 필요한 프로세싱 단계들의 수를 감소시킬 수 있다. 일부 경우들에서, 패키지 기판(350)의 재료와 유사한 열팽창 계수(CTE)를 갖는 몰딩 화합물(106)을 선택함으로써, 휨 또는 균열의 기회가 감소될 수 있다. 부가적으로, IPS(102) 내에 부가적인 또는 더 다수의 개구들(104)을 형성하고 개구(104)를 몰딩 화합물(106)로 충전하는 것은 포토닉스 시스템(300)과 패키지 기판(350) 사이의 CTE의 매칭을 개선하고 휨 또는 균열을 추가로 감소시킬 수 있다.
도 4를 참조하면, 포토닉스 시스템(400)의 부분의 개략도가 도시된다. 포토닉스 시스템(400)은 도 1 또는 도 2a 내지 도 2b에 도시된 포토닉스 시스템(100), 도 3l 내지 도 3m에 도시된 포토닉스 시스템(300) 또는 본원에서 설명된 다른 포토닉스 시스템들과 유사할 수 있다. 도 4에 도시된 개략도는 이전에 설명된 사이트들(110)과 유사할 수 있는 2개의 사이트들(110A 및 110B) 사이의 광학 통신을 예시한다. 사이트(110A)는 프로세서 다이(112A) 및 EIC(114A)를 포함한다. 사이트(110A)는 또한 포토닉스 시스템(400)의 IPS(102)에 형성된 광학 변조기(210A) 및 광검출기(212A)를 포함한다. EIC(114A)는 변조기(210A)에 전기적으로 커플링되고 변조기(210A)에 전기 신호들을 전송함으로써 변조기(210A)를 제어하도록 구성된 구동기 회로(116A)를 포함한다. EIC(114A)는 또한 광검출기(212A)에 전기적으로 커플링되고 광검출기(212A)로부터 전기 신호들을 수신하고 신호들을 프로세싱하도록 구성된 트랜스-임피던스 증폭기 회로(TIA)(118A)를 포함한다. TIA(118A)는 예를 들어, 전류 신호들을 전압 신호들로 변환함으로써 전류 신호들을 증폭하거나, 또는 전압 신호들을 전류 신호들로 변환함으로써 전압 신호들을 증폭할 수 있다. 사이트(110B)는 각각 프로세서 다이(112B), 구동기(116B) 및 TIA(118B)를 포함하는 EIC(114B), 변조기(210B) 및 광검출기(212B)를 포함하며, 이들 각각은 사이트(110A)의 대응하는 피처들과 유사할 수 있다. 다른 구성들, 피처들, 배열들 또는 조합들이 또한 가능하다.
포토닉스 시스템(400)의 IPS(102)는 각각의 사이트(110A-B)에 광전력(220)(예를 들어, 연속 광의 형태로)을 제공하는 전력 WG들(120)을 포함한다. 일부 실시예들에서, 광전력은 외부 소스(예를 들어, 레이저 소스)에 의해 제공되고, (예를 들어, 도 1에 도시된 모드 변환기(121)에 의해) 전력 WG들(120)에 커플링된 섬유(예를 들어, 도 1에 도시된 섬유(124))를 통해 전력 WG들(120)에 송신된다. IPS(102)는 또한 데이터 WG들(122)을 포함하며, 데이터 WG들(122)의 부분들이 사이트(110A)와 사이트(110B) 사이에서 연장되고 광학 데이터 신호들(222A-B)을 전달한다. 도 4에 도시된 바와 같이, 전력 WG들(120)은 또한 다른 사이트들에 연결될 수 있고, 데이터 WG들(122)은 또한 (예를 들어, 섬유를 통해) 다른 사이트들 또는 외부 컴포넌트들에 연결될 수 있다.
도 4에 도시된 실시예에서, 데이터 WG들(122)은 사이트(110A)로부터 사이트(110B)로 데이터 신호들(222A)을 송신한다. 데이터 신호들(222A)은 예를 들어, 프로세서 다이(112A)에 의해 생성된 데이터를 나타내는 변조된 또는 펄스화된 광신호들일 수 있다. 데이터 신호들(222A)의 변조된 광을 생성하기 위해, 광전력(220)은, 그것이 전력 WG들(120) 및 데이터 WG들(122) 둘 모두에 커플링되는 광학 변조기(210A)를 통해 송신될 때 변조된다. 광학 변조기(210A)는 예를 들어, 구동기(116A)로부터 수신된 전기 신호들에 따라 광전력(220)을 교번적으로 흡수 또는 송신하며, 이에 따라 데이터 신호들(222A)을 생성할 수 있다.
데이터 WG들(122)은, 광검출기(212B)가 사이트(110A)로부터 데이터 신호들(222A)을 수신하도록 사이트(110B)의 광검출기(212B)에 커플링될 수 있다. 광검출기(212B)는 광신호들로부터 전기 신호들로 데이터 신호들(222A)을 변환하며, 이는 TIA(118B)에 송신된다. TIA(118B)는 전기 신호들을 변환 및/또는 증폭하며, 이는 그 후 프로세서 다이(112B)에 송신되고 프로세싱될 수 있다. 유사하게, 사이트(110B)는 사이트(110A)의 광검출기(212A)에 의해 수신되는 데이터 신호들(222B)을 생성하기 위해 사이트(110B)의 변조기(210B)를 사용함으로써 사이트(110A)와 통신할 수 있다. 이러한 방식으로, 데이터 신호들(222A-B)은 하나의 사이트에 의해 생성되고 다른 사이트에 의해 수신될 수 있어, 사이트들이 이들 포토닉 기술들에 의해 허용되는 더 뛰어난 통신 속도 또는 대역폭을 사용하여 통신할 수 있게 한다.
도 5a 내지 도 5c를 참조하면, 일 실시예에 따른 포토닉스 시스템(500)의 부분이 도시된다. 포토닉스 시스템(500)은 앞서 설명된 포토닉스 시스템(100) 또는 포토닉스 시스템(300)과 유사할 수 있다. 일부 실시예들에서, 포토닉스 시스템(500)은 도 3a 내지 도 3m에 도시된 것과 유사한 프로세스 흐름을 사용하여 형성된다. 도 5a는 대표적인 평면도를 도시하고, 도 5b는 도 5a에 도시된 단면 C-C'을 통한 단면도를 도시하고, 도 5c는 도 5c에 도시된 단면 D-D'를 통한 단면도를 도시한다. 도 5a 내지 도 5c의 포토닉스 시스템(500)에서, 프로세서 다이(112) 및 EIC(114)가 IPS(102) 위에 배치된다. 도 5a 및 도 5b는 IPS(102) 및 TV들(108) 위에 직접 배치되는 프로세서 다이(112) 및 EIC(114)를 도시하지만, 다른 경우에서, 프로세서 다이(112) 및/또는 EIC(114)는 IPS(102) 또는 TV들(108)에 대해 상이한 위치에 배치될 수 있다.
도 5a 내지 도 5c에 도시된 포토닉스 시스템(500)에서, 2개의 섬유들(124A-B)이 각각 2개의 v-형 홈들(126A-B)에 장착된다. 다른 실시예에서, 단지 하나의 섬유 또는 2개 초과의 섬유들이 존재할 수 있다. 일부 실시예들에서, 섬유들(124A-B) 중 하나 또는 모두는 광전력 또는 데이터 신호들을 통신하도록 구성될 수 있다. 데이터 신호들은 외부 컴포넌트로부터 포토닉스 시스템(500)에 송신될 수 있거나, 또는 포토닉스 시스템(500)으로부터 외부 컴포넌트로 송신될 수 있다. 일부 실시예들에서, v-형 홈들(126A-B)은 인접하지 않을 수 있고, 유전체 층들(322 및 324)의 부분들은 v-형 홈들(126A-B) 사이에 배치될 수 있다. 도 5a 내지 도 5c에 도시된 바와 같이, 유전체 층들(322 및 324)의 개구(326)는 v-형 홈들(126A-B)을 노출시키고, 개구(326)는 또한 v-형 홈들(126A-B) 주위의 IPS(102)의 영역들을 노출시킬 수 있다. 예를 들어, 일부 경우들에, 개구(326)의 에지는 약 1㎛ 내지 약 2㎛ 만큼 v-형 홈(126A-B)으로부터 오프셋될 수 있다.
이제 도 6a 내지 도 6c를 참조하면, 일 실시예에 따른 포토닉스 시스템(600)의 부분이 예시된다. 포토닉스 시스템(600)은 도 5a 내지 도 5c에서 설명된 포토닉스 시스템(500) 또는 본원에서 설명된 다른 포토닉스 시스템들과 유사할 수 있다. 일부 실시예들에서, 포토닉스 시스템(600)은 도 3a 내지 도 3m에 도시된 것과 유사한 프로세스 흐름을 사용하여 형성된다. 도 6a는 대표적인 평면도를 도시하고, 도 6b는 도 6a에 도시된 단면 C-C'을 통한 단면도를 도시하고, 도 6c는 도 6a에 도시된 단면 D-D'를 통한 단면도를 도시한다.
도 6a 내지 도 6c의 포토닉스 시스템(600)에서, 프로세서 다이(112), EIC(114) 및 광원 다이(620)가 IPS(102) 위에 배치된다. 도 6a 내지 도 6c에 도시된 IPS(102)는 또한 IPS(102)의 최상부 표면에 또는 그 근처에 형성된 격자 커플러(610)를 포함한다. 일부 실시예들에서, IPS(102)는 하나 초과의 격자 커플러(610)를 포함할 수 있다. 격자 커플러(610)는 광(예를 들어, 광전력 또는 광신호들)을 수신하고 광을 도파관 또는 다른 포토닉 구조, 이를테면, 전력 WG(120) 또는 데이터 WG(122)에 커플링하도록 구성된 포토닉 구조이다.
일부 실시예들에서, 광원 다이(620)는 격자 커플러(610)를 통해 IPS(102)에 커플링된다. 광원 다이(620)는 IPS(102)에 송신될 수 있는 광전력 또는 광신호들을 제공하는 발광기(621), 이를테면, 레이저(예를 들어, 반도체 레이저) 또는 발광 다이오드(LED)를 포함한다. 포토닉스 시스템(600) 내에 광원 다이(620)를 통합함으로써, 광섬유를 이용하여 포토닉스 시스템(600)에 커플링된 외부 광원과 같은 외부 광원의 사용 없이 광전력이 포토닉스 시스템(600)에 제공될 수 있다. 이러한 방식으로, 광전력은 포토닉스 시스템(600)에 보다 효율적으로 제공될 수 있다. TV들(108), 프로세서 다이들(112), EIC들(114) 또는 광원 다이들(620)의 임의의 적합한 배열이 사용될 수 있다. 일부 실시예들에서, 광원 다이(620)는 (예를 들어, RDL(323)을 통해) EIC(114) 또는 프로세서 다이(112)에 전기적으로 커플링되고, 신호들은 광원 다이(620), EIC(114) 또는 프로세서 다이(112) 사이에서 송신될 수 있다. 예를 들어, 프로세서 다이(112)는 광원 다이(620)의 동작을 제어하기 위해 광원 다이(620)에 신호들을 전송할 수 있다.
도 6a 내지 도 6c에 도시된 포토닉스 시스템(600)에서, 2개의 섬유들(124A-B)이 각각 2개의 v-형 홈들(126A-B)에 장착된다. 다른 실시예에서, 단지 하나의 섬유 또는 2개 초과의 섬유들이 존재할 수 있다. 일부 실시예들에서, 섬유들(124A-B) 중 하나 또는 모두는 광전력 또는 데이터 신호들을 통신하도록 구성될 수 있다. 데이터 신호들은 외부 컴포넌트로부터 포토닉스 시스템(600)에 송신될 수 있거나, 또는 포토닉스 시스템(600)으로부터 외부 컴포넌트로 송신될 수 있다. 일부 실시예들에서, v-형 홈들(126A-B)은 인접하지 않을 수 있고, 유전체 층들(322 및 324)의 부분들은 v-형 홈들(126A-B) 사이에 배치될 수 있다. 도 6a 내지 도 6c에 도시된 바와 같이, 유전체 층들(322 및 324)의 개구(326)는 v-형 홈들(126A-B)을 노출시키고, 개구(326)는 v-형 홈들(126A-B) 주위의 IPS(102)의 영역들을 노출시킬 수 있다. 예를 들어, 일부 경우들에, 개구(326)의 에지는 약 1㎛ 내지 약 2㎛ 만큼 v-형 홈(126A-B)으로부터 오프셋될 수 있다.
도 7a 내지 도 7i를 참조하면, 일부 실시예들에 따라, 포토닉스 시스템(700)(도 7i 참조)의 형성에 있어서의 중간 단계들의 단면도들이 도시된다. 포토닉스 시스템(700)은 포토닉스 시스템(100)(도 1 또는 도 2a 내지 도 2b 참조) 또는 이전에 설명된 다른 포토닉스 시스템들과 유사할 수 있다. 도 6a 내지 도 6c에서 설명된 포토닉스 시스템(600)과 유사하게, 포토닉스 시스템(700)은 격자 커플러(610)를 통해 IPS(120)에 커플링되는 광원 다이(620)를 포함한다. 포토닉스 시스템(700) 내에 광원 다이(620)를 통합함으로써, 외부 광원의 사용 없이 그리고 보다 효율적으로 광전력이 포토닉스 시스템(700)에 제공될 수 있다.
도 7a에서, 재분배 층(RDL)(305) 및 유전체 층들(304 및 306)이 캐리어 기판(302) 위에 형성되고, 이어서 관통-비아(TV)들(108)이 RDL(305) 위에 형성된다. 캐리어 기판(302)은 도 3a 내지 도 3m과 관련하여 위에서 설명된 캐리어 기판(302)과 유사할 수 있다. RDL(305) 및 유전체 층들(304 및 306)은 도 3a 내지 도 3m과 관련하여 위에서 설명된 RDL(305) 및 유전체 층들과 유사할 수 있고 유사한 방식으로 형성될 수 있다. TV들(108)은 도 2a 및 도 2b 또는 도 3a 내지 도 3m과 관련하여 위에서 설명된 TV들(108)과 유사할 수 있고 유사한 방식으로 형성될 수 있다.
도 7b를 참조하면, IPS(102)가 유전체 층(306) 상에 배치된다. 일부 실시예들에서, IPS(102)는 유전체 층(306) 상에 배치된 접착 층(도시되지 않음)을 사용하여 유전체 층(306) 상에 장착된다. 도 7b에 도시된 바와 같이, IPS(102)의 개구(104)는 하나 이상의 TV들(108)에 정렬된다. IPS(102)는 도파관(예를 들어, 도 7b 내지 도 7i에 도시되지 않은 전력 WG들(120) 또는 데이터 WG들(122)) 또는 모드 변환기들(121)과 같은 이전에 설명된 피처들을 포함할 수 있다. 도 7b에 도시된 IPS(102)는 또한 IPS(102)에 형성된 피처들(예를 들어, 포토닉 디바이스들)에 전기적 연결을 제공할 수 있는 접촉 패드들(123)을 포함한다. IPS(102)는 또한 IPS(102)의 최상부 표면에 또는 그 근처에 형성된 하나 이상의 v-형 홈들(126) 및 하나 이상의 격자 커플러들(610)을 포함한다. 도 7b에 도시된 바와 같이, 보호 층(318)이 IPS(102) 상에 형성되어 v-형 홈들(126)이 노출된 채로 남는다. IPS(102)는 또한 포토닉 디바이스들, 금속 라우팅 등과 같은 도시되지 않은 다른 피처들을 포함할 수 있다.
도 7c는 v-형 홈들(126) 위의 희생 재료(320)를 형성 및 TV들(108)을 둘러싸는 몰딩 화합물(106)의 형성을 예시한다. 희생 재료(320)는 후속 프로세싱 단계들 동안 v-형 홈들(126)을 보호하기 위해 v-형 홈들(126) 내에 퇴적되고, 도 3c와 관련하여 이전에 설명된 희생 재료와 유사할 수 있다. 몰딩 화합물(106)은 IPS(102)의 개구들(104) 내에 퇴적되고, TV들(108) 또는 IPS(102) 위에 또한 퇴적될 수 있다. 몰딩 화합물(106)은 도 3c와 관련하여 이전에 설명된 몰딩 화합물(106)과 유사할 수 있다. 일부 경우들에서, 몰딩 화합물(106)은 희생 재료(320) 위에 형성되고, 희생 재료(320)는 몰딩 화합물(106)이 v-형 홈들(126) 내에 형성되는 것을 방지한다. 일부 경우들에서, v-형 홈들(126) 내의 희생 재료(320)의 제거는, 몰딩 화합물(106)이 v-형 홈들(126) 내에 형성되었던 경우 몰딩 화합물(106)을 제거하는 것보다 더 적은 프로세스 단계들을 이용할 수 있다. 몰딩 화합물(106)을 퇴적한 후, 몰딩 화합물(106)의 잉여 부분들을 제거하기 위해 평탄화 프로세스가 수행될 수 있고, TV들(108), 희생 재료(320) 또는 보호 층(318)의 최상부 표면들을 노출시킬 수 있다. 일부 실시예들에서, TV들(108), 보호 층(318) 또는 희생 재료(320)의 잉여 부분들은 몰딩 화합물(106)의 평탄화 이전에 별개의 평탄화 프로세스를 사용하여 제거된다.
도 7d에서, 유전체 층(322)은 그 후 IPS(102), 희생 재료(320), TV들(108) 및 몰딩 화합물(106) 위에 형성된다. 다른 실시예들에서, 희생 재료(320)는 도 3e 및 도 3f에서 설명된 프로세스와 유사하게 유전체 층(322)을 형성하기 전에 제거된다. RDL(323)이 유전체 층(322) 위에 형성되고 TV들(108) 또는 IPS(102)와 접촉한다. 유전체 층(324)이 유전체 층(322) 및 RDL(323) 위에 형성된다. 유전체 층(322), RDL(323) 또는 유전체 층(324)은 도 3f 내지 도 3g와 관련하여 위에서 설명된 것과 유사할 수 있고, 유사한 방식으로 형성될 수 있다.
여전히 도 7d를 참조하면, 희생 재료(320) 및 격자 커플러(610) 위의 보호 층(318)을 노출시키기 위해 유전체 층들(322 및 324)을 통해 연장되는 개구(326) 및 개구(712)가 각각 형성된다. 일부 실시예들에서, 개구(326) 및 개구(712)는, 유전체 층(324) 위에 포토레지스트를 형성하고 그 후 개구(326) 및 개구(712)의 위치에 대응하는 포토레지스트에 개구들을 패터닝함으로써 형성된다. 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 적합한 에칭 프로세스가 개구(326) 및 개구(712)를 형성하도록 유전체 층들(322 및 324)을 에칭하는 데 사용될 수 있다. 예를 들어, 이방성 건식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 개구(326)는 및/또는 개구(712)는 도 7d에 도시된 바와 같이 경사진 측벽들을 갖지만, 개구(326) 및/또는 개구(712)는 다른 실시예들에서 수직 측벽들을 가질 수 있다. 일부 실시예들에서, 개구(326)는 도 3g와 관련하여 위에서 설명된 것과 유사한 방식으로 형성된다.
도 7e를 참조하면, 구조는 접착 테이프, 다이 부착 막, 캐리어 등일 수 있는 테이프(330)에 장착된다. 그 후, 캐리어 기판(302)은 유전체 층(304)으로부터 분리된다. 예를 들어, 캐리어 기판(302)을 유전체 층(304)에 부착하기 위해 릴리스 층이 사용되는 실시예들에서, 릴리스 층은 광(예를 들어, UV 광) 또는 열로의 노출에 의해 분해될 수 있고, 그 후 캐리어 기판(302)이 유전체 층(304)으로부터 분리된다.
도 7f에서, 외부 연결부들(332)이 형성된다. RDL(305)을 노출시키기 위해 유전체 층(304)에 개구들이 형성되고, 그 후 개구들을 통해 연장되고 RDL(305)과 전기적으로 연결되는 외부 연결부들(332)이 형성된다. 일 실시예에서, 유전체 층(304)의 개구들은 예를 들어, 레이저 드릴링 방법을 사용하여 패터닝될 수 있으며, 이는 예를 들어, 도 3i와 관련하여 위에서 설명된 방법과 유사할 수 있다. 일부 실시예들에서, 외부 연결부들(332)이 RDL(305) 및 TV들(108)에 대한 외부 연결을 제공하기 위해 유전체 층(304)의 개구들 위에 형성될 수 있다. 외부 연결부들(332)은 도 3i에 관련하여 이전에 설명된 것들과 유사할 수 있으며, 유사한 방식으로 형성될 수 있다.
도 7g에서, 구조는 캐리어 구조(340)에 부착된다. 캐리어 구조(340)는 예를 들어, 분리 프로세스 동안 그리고 그 후에 구조에 대한 지지 및 안정성을 제공하고자 의도되는 프레임, 금속 링 등일 수 있다. 일 실시예에서, 구조는 접착제(342)를 사용하여 캐리어 구조(340)에 부착된다. 캐리어 구조(340) 또는 접착제(342)는 도 3j와 관련하여 이전에 설명된 것들과 유사할 수 있다.
도 7h를 참조하면, 프로세서 다이들(112), EIC들(114) 및 광원 다이들(620)은 접촉 패드들(325)에 장착된다. 각각의 사이트(110)는 하나 이상의 프로세서 다이들(112) 및 하나 이상의 EIC들(114)을 포함할 수 있다. 각각의 광원 다이(620)는 격자 커플러(610) 위에 장착되고, 발광기(621)가 격자 커플러(610)를 향하여 광을 방출하도록 정렬된다. 일부 실시예들에서, 프로세서 다이들(112), EIC들(114) 또는 광원 다이들(720)은 예를 들어, 픽앤 플레이스 프로세스를 사용하여 배치된다. 프로세서 다이들(112), EIC들(114) 또는 광원 다이들(620)은, 예를 들어, 다이들의 커넥터들(334)(예를 들면, 도전성 범프들, 접촉 패드들, 솔더 볼들 등)을 용제에 선택적으로 담그고 그 후 커넥터들(334)을 대응하는 접촉 패드들(325)과 물리적으로 정렬시키기 위해 픽 앤 플레이스 툴을 사용함으로써 접촉 패드들(325)에 연결될 수 있다. 일부 경우들에서, 리플로우가 수행되어 커넥터들(334)을 접촉 패드(325)에 본딩할 수 있다.
사이트(110)의 프로세서 다이들(112) 또는 EIC들(114)과 유전체 층(324) 사이에 언더필(336)이 형성될 수 있다. 일부 경우들에서, 언더필(336)은 커넥터들(334)을 둘러쌀 수 있다. 일 실시예에서, 언더필(336)은 몰딩 화합물, 에폭시, 언더필, 몰딩 언더필(molding underfill; MUF), 수지 등과 같은 재료일 수 있다. 광학 언더필(337)은 광원 다이(620)와 격자 커플러(610) 사이에 형성될 수 있다. 일부 실시예들에서, 광학 언더필(337)은 IPS(102) 내의 광학 통신들을 위해 사용되는 광의 파장에 광학적으로 투명(또는 비교적 투명)한 재료일 수 있거나, 또는 그의 광학 성질들(예를 들어, 굴절률)에 대해 다른 방식으로 선택된 재료이다. 이러한 방식으로, 발광기(621)에 의해 방출된 광은 광학 언더필(337)을 통해 격자 커플러(610)로 송신될 수 있다. 격자 커플러(610)는 발광기(621)에 의해 방출된 광의 부분을 도파관, 광학 변조기, 모드 커플러 등과 같은 다른 포토닉 구조에 송신하도록 구성될 수 있다. 일부 실시예들에서, 언더필(336) 및 광학 언더필(337)은 동일한 재료이다.
도 7i에서, 싱귤레이션 프로세스가 구조에 대해 수행되어 포토닉스 시스템(700)을 형성한다. 부가적으로, 하나 이상의 섬유들(124)이 IPS(102)의 v-형 홈들(126) 내에 장착된다. 도 7i는 위의 도 1에 라벨링된 단면 A-A'와 유사하게 섬유(124)와 정렬되어 있는 단면도를 예시한다. 일부 실시예들에서, 싱귤레이션 프로세스는 v-형 홈(126)의 일 단부가 개방되도록 v-형 홈들(126)을 소잉한다. 싱귤레이션 프로세스는 예를 들어, 소잉 프로세스일 수 있다. 일부 실시예들에서, 싱귤레이션 후에, v-형 홈(126)은 약 500㎛ 내지 약 2mm의 길이를 갖는다. 싱귤레이션 후에, 섬유(124)는 각각의 v-형 홈(126)에 장착될 수 있어서, 도파관 또는 모드 커플러(121)에 광학적으로 커플링되도록 섬유(124)가 정렬될 수 있게 한다. 도 7i에 도시된 바와 같이, EIC(114) 및 광원 다이(720)는 IPS(102) 위에 배치된다. 일부 실시예들에서, 포토닉스 시스템(700)은 약 1mm 내지 약 2mm의 두께(H7)를 가질 수 있다. 일부 실시예들에서, 포토닉스 시스템(700)은 도 3m에서 설명된 패키지 기판(350)과 유사할 수 있는 패키지 기판(도시되지 않음)에 부착된다.
일부 경우들에서, 도 7a 내지 도 7i에서 설명된 포토닉스 시스템(700)은 몇 가지 이점들을 달성할 수 있다. 격자 커플러(610)에 커플링되고 IPS(102) 위에 있고 광전력원(예를 들어, 광원 다이(620))를 장착함으로써, 광전력이 포토닉스 시스템(700)에 보다 효율적으로 제공될 수 있다. 예를 들어, 광전력은 연속 광전력으로서 전력 WG들(120) 내로 또는 변조된 광신호들로서 데이터 WG들(122) 내로 보다 효율적으로 커플링될 수 있다. 다수의 광전력원들이 이러한 방식으로 커플링될 수 있다. 이는 컴포넌트들의 배열의 관점에서 증가된 유연성 및 광전력이 포토닉스 시스템(700)에 제공되는 방법에 관한 설계에서의 증가된 유연성을 허용한다.
도 8a 내지 도 8c는 일 실시예에 따른 포토닉스 시스템(800)의 부분을 예시한다. 포토닉스 시스템(800)은 광전력 또는 광신호들을 전송 또는 수신하기 위해 섬유 어레이(802)가 사용된다는 것을 제외하면, 도 7i에 설명된 포토닉스 시스템(700) 또는 본원에서 설명된 다른 포토닉스 시스템과 유사할 수 있다. 일부 실시예들에서, 포토닉스 시스템(800)은 포토닉스 시스템(700)에 대해 도 7a 내지 도 7i에 도시된 것과 유사한 프로세스 흐름을 사용하여 형성된다. 도 8a는 대표적인 평면도를 도시하고, 도 8b는 도 8a에 도시된 단면 C-C'을 통한 단면도를 도시하고, 도 8c는 도 8c에 도시된 단면 D-D'를 통한 단면도를 도시한다. 도 8a 내지 도 8c의 포토닉스 시스템(800)에서, 프로세서 다이(112), EIC(114) 및 광원 다이(620)가 IPS(102) 위에 배치된다. TV들(108), 프로세서 다이들(112), EIC들(114) 또는 광원 다이들(620)의 임의의 적합한 배열이 사용될 수 있다. 일부 실시예들에서, 광원 다이(620)는 (예를 들어, RDL(323)을 통해) EIC(114) 또는 프로세서 다이(112)에 전기적으로 커플링되고, 신호들은 광원 다이(620), EIC(114) 또는 프로세서 다이(112) 사이에서 송신될 수 있다. 예를 들어, 프로세서 다이(112)는 광원 다이(620)의 동작을 제어하기 위해 광원 다이(620)에 신호들을 전송할 수 있다.
광원 다이(620)는 격자 커플러(610)를 통해 IPS(102)에 커플링된다. 다른 실시예들에서, 광원 다이(620)는 존재하지 않을 수 있다. 섬유 어레이(802)는 하나 이상의 격자 커플러들(812)을 통해 IPS(102)에 광학적으로 커플링되고, 예를 들어 폴리싱된 섬유 어레이일 수 있다. 예를 들어, 격자 커플러(812)는 IPS(102)의 도파관과 섬유 어레이(802)의 하나 이상의 섬유들 사이에서 광전력 또는 광신호들을 커플링할 수 있다. 개구(326)가 유전체 층들(322 및 324)(예를 들어, 도 7d 참조)에 형성되고, 섬유 어레이(802)는 개구(326)를 통해 IPS(102)에 장착된다. 일부 실시예들에서, 다수의 섬유 어레이들(802)이 사용될 수 있다. 포토닉스 시스템(800)의 피처들의 배열은 단지 예시적인 것이며, 피처들의 임의의 적합한 배열이 사용될 수 있다. 예를 들어, 섬유 어레이(802)는 IPS(102)의 에지로부터 떨어진 적합한 위치에 장착될 수 있다. 일부 실시예들에서, 포토닉스 시스템은 도 8a 내지 도 8c에 도시된 것들과 유사한 섬유 어레이 및 도 1에 또는 본원 어딘가에 도시된 것들과 유사한 섬유 둘 모두에 커플링될 수 있다.
일부 경우들에서, 도 9a 내지 도 9c에서 설명된 포토닉스 시스템(800)은 몇 가지 이점들을 달성할 수 있다. 격자 커플러(812)를 통해 커플링되고 IPS(102) 위에 섬유 어레이(802)를 장착함으로써, 포토닉스 시스템(800)은 광섬유 어레이(802)를 통해 외부 컴포넌트와 통신할 수 있다. 이는 섬유 어레이들 및 컴포넌트들의 배열의 관점에서 증가된 유연성 및 외부 컴포넌트들이 포토닉스 시스템(800)과 통신하는 방법에 관한 설계에서의 증가된 유연성을 허용한다.
실시예들은 이점을 달성할 수 있다. 통합된 포토닉 기판(IPS)의 개구 내에 배치된 다수의 관통-비아(TV)들의 사용을 통해, 개별 비아들이 IPS의 개별 개구들에 형성되었던 경우보다 큰 크기의 비아들이 형성될 수 있다. 더 큰 비아들의 사용은 더 양호한 전기 성능이 허용할 수 있다. 예를 들어, 더 큰 비아들은 더 적은 저항을 가질 수 있고, 특히 더 높은 주파수 동작에서 신호 손실을 감소시킬 수 있다. TV들은 IPS와 유사한 열 팽창 계수(CTE)를 갖는 몰딩 화합물에 의해 둘러싸이고, 이에 따라 CTE 미스매치와 연관된 휨, 균열 또는 다른 문제들의 기회를 감소시킬 수 있다. 부가적으로, 섬유 장착을 위한 v-형 홈들을 보호하기 위한 희생 재료(예를 들어, 희생 재료(320) 또는 다른 중합체 재료)의 사용이 개선된 프로세스를 허용할 수 있다. 예를 들어, 희생 재료의 제거는, 예를 들어, 몰딩 화합물을 패터닝하거나, 또는 v-형 홈들 위에 형성된 몰딩 화합물을 제거하는 것보다, 더 신뢰성있고 IPS를 덜 손상시키는 경향이 있는 프로세스일 수 있다. 포토닉스 시스템의 두께는 또한 IPS의 개구들 내에 다른 다이들을 통합함으로써 감소될 수 있다. 일부 경우들에서, 이는 또한 전기적으로 연결된 컴포넌트들 사이의 금속 라우팅의 양을 감소시킬 수 있다.
일 실시예에서, 방법은, 포토닉 기판(photonic substrate)을 통해 복수의 개구들을 형성하는 단계 ― 포토닉 기판은 광섬유를 수용하도록 구성된 홈(groove)을 포함하며, 홈은 포토닉 기판의 최상부 표면에 형성됨 ― , 제 1 재분배 구조 위에, 제 1 재분배 구조에 전기적으로 연결되는 다수의 관통-비아(through-via)들을 형성하는 단계, 제 1 재분배 구조 위에 포토닉 기판을 배치하는 단계 ― 다수의 관통-비아는 포토닉 기판의 복수의 개구들을 통해 연장됨 ― , 홈에 희생 재료를 형성하는 단계, 포토닉 기판의 다수의 개구들 내에 몰딩 화합물을 형성하는 단계 ― 몰딩 화합물은 다수의 관통-비아들을 둘러싸는 단계, 포토닉 기판의 최상부 표면 위에 제 2 재분배 구조를 형성하는 단계 ― 제 2 재분배 구조는 다수의 관통-비아들 및 포토닉 기판에 전기적으로 연결됨 ― , 희생 재료를 노출시키도록 제 2 재분배 구조의 부분을 제거하는 단계, 홈을 노출시키도록 희생 재료를 제거하는 단계, 및 홈 내에 광섬유를 장착하는 단계를 포함한다. 일 실시예에서, 이 방법은, 희생 재료를 노출시키도록 몰딩 화합물에 대해 평탄화 프로세스를 수행하는 단계를 포함한다. 일 실시예에서, 이 방법은, 제 2 재분배 구조 위에, 제 2 재분배 구조에 전기적으로 연결되는 다수의 제 2 반도체 디바이스들을 배치하는 단계를 포함한다. 일 실시예에서, 방법은 포토닉 기판 내에 다수의 도파관들을 형성하는 단계를 포함한다. 일 실시예에서, 이 방법은, 포토닉 기판 내에 다수의 포토닉 디바이스들을 형성하는 단계를 포함하며, 다수의 포토닉 디바이스들은 복수의 도파관들에 광학적으로 커플링된다. 일 실시예에서, 다수의 관통-비아들 중 2개 이상의 관통-비아들은 포토닉 기판의 동일한 개구를 통해 연장된다. 일 실시예에서, 이 방법은 제 2 재분배 구조에 개구를 형성하는 단계; 및 제 2 재분배 구조 상에, 제 2 재분배 구조의 개구 위에서 연장되는 광원 다이를 배치하는 단계를 포함하고, 광원 다이는 광전력을 포토닉 기판에 제공하도록 구성된다. 일 실시예에서, 포토닉 기판은 반도체 웨이퍼를 포함한다. 일 실시예에서, 희생 재료는 중합체 재료를 포함한다.
일 실시예에서, 방법은, 반도체 웨이퍼에 다수의 포토닉 디바이스들을 형성하는 단계, 반도체 웨이퍼의 제 1 측에 v-형 홈을 형성하는 단계, 반도체 웨이퍼를 통해 연장되는 개구를 형성하는 단계, 개구 내에 다수의 도전성 피처들을 형성하는 단계 ― 도전성 피처들은 반도체 웨이퍼의 제 1 측으로부터 반도체 웨이퍼의 제 2 측으로 연장됨 ― , v-형 홈 위에 중합체 재료를 형성하는 단계, 개구 내에 몰딩 재료를 퇴적하는 단계 ― 다수의 도전성 피처들 중의 도전성 피처들은 몰딩 재료에 의해 분리됨 ― , 몰딩 재료를 퇴적한 후, v-형 홈을 노출시키도록 중합체 재료를 제거하는 단계, 및 v-형 홈 내에 광섬유를 배치하는 단계를 포함한다. 일 실시예에서, 이 방법은 반도체 웨이퍼 위에 재분배 층을 형성하는 단계를 포함하고, 재분배 층은 다수의 포토닉 디바이스들에 전기적으로 연결되고 다수의 도전성 피처들에 전기적으로 연결된다. 일 실시예에서, 재분배 층은 몰딩 재료를 퇴적한 후에 그리고 중합체 재료를 제거하기 전에 형성된다. 일 실시예에서, 이 방법은 재분배 층 위에 전자 집적 회로(EIC)를 배치하는 단계를 포함하고, EIC는 재분배 층에 전기적으로 연결된다. 일 실시예에서, 이 방법은 중합체 재료를 제거한 후에, v-형 홈에서 반도체 웨이퍼를 소잉(sawing)하는 단계를 포함한다. 일 실시예에서, 이 방법은 반도체 웨이퍼의 제 1 측에 광학 격자 커플러(optical grating coupler)를 형성하는 단계를 포함한다. 일 실시예에서, 중합체 재료를 제거하는 단계는 레이저 드릴을 사용하는 단계를 포함한다.
일 실시예에서, 포토닉스 시스템은, 포토닉 기판에 형성된 도파관들의 세트를 포함하는 포토닉 기판 ― 도파관들의 세트는 포토닉 기판에 형성된 적어도 하나의 포토닉 디바이스에 광학적으로 커플링됨 ― , 포토닉 기판의 제 1 영역 내의 몰딩 화합물 ― 몰딩 화합물은 포토닉 기판의 제 1 측으로부터 포토닉 기판의 제 2 측으로 연장됨 ― , 몰딩 화합물의 제 1 측으로부터 몰딩 화합물의 제 2 측으로 몰딩 화합물을 통해 연장되는 적어도 하나의 관통-비아, 적어도 하나의 관통-비아 및 포토닉 기판 위에 배치되는 재분배 구조 ― 재분배 구조는 적어도 하나의 관통-비아 및 적어도 하나의 포토닉 디바이스에 전기적으로 커플링됨 ― , 및 재분배 구조에 의해 적어도 하나의 포토닉 디바이스에 전기적으로 커플링된 적어도 하나의 반도체 디바이스를 포함한다. 일 실시예에서, 몰딩 화합물의 재료의 열팽창 계수는 포토닉 기판의 재료의 열팽창 계수와 거의 동일하다. 일 실시예에서, 적어도 하나의 반도체 디바이스는 광원을 포함한다. 일 실시예에서, 포토닉 기판은 도파관들의 세트에 섬유 어레이를 광학적으로 커플링하도록 구성된 적어도 하나의 격자 커플러를 포함한다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
<부기>
1. 방법에 있어서,
포토닉 기판(photonic substrate)을 통해 복수의 개구들을 형성하는 단계 ― 상기 포토닉 기판은 광섬유를 수용하도록 구성된 홈(groove)을 포함하며, 상기 홈은 상기 포토닉 기판의 최상부 표면에 형성됨 ― ;
제 1 재분배 구조 위에, 상기 제 1 재분배 구조에 전기적으로 연결되는 복수의 관통-비아(through-via)들을 형성하는 단계;
상기 제 1 재분배 구조 위에 상기 포토닉 기판을 배치하는 단계 ― 상기 복수의 관통-비아들은 상기 포토닉 기판의 상기 복수의 개구들을 통해 연장됨 ― ;
상기 홈에 희생 재료를 형성하는 단계;
상기 포토닉 기판의 상기 복수의 개구들 내에 몰딩 화합물을 형성하는 단계 ― 상기 몰딩 화합물은 상기 복수의 관통-비아들을 둘러쌈 ― ;
상기 포토닉 기판의 최상부 표면 위에 제 2 재분배 구조를 형성하는 단계 ― 상기 제 2 재분배 구조는 상기 복수의 관통-비아들 및 상기 포토닉 기판에 전기적으로 연결됨 ― ;
상기 희생 재료를 노출시키도록 상기 제 2 재분배 구조의 부분을 제거하는 단계;
상기 홈을 노출시키도록 상기 희생 재료를 제거하는 단계; 및
상기 홈 내에 광섬유를 장착하는 단계를 포함하는, 방법.
2. 제 1 항에 있어서,
상기 희생 재료를 노출시키도록 상기 몰딩 화합물에 대해 평탄화 프로세스를 수행하는 단계를 더 포함하는, 방법.
3. 제 1 항에 있어서,
상기 제 2 재분배 구조 위에, 상기 제 2 재분배 구조에 전기적으로 연결되는 복수의 제 2 반도체 디바이스들을 배치하는 단계를 더 포함하는, 방법.
4. 제 1 항에 있어서,
상기 포토닉 기판 내에 복수의 도파관들을 형성하는 단계를 더 포함하는, 방법.
5. 제 4 항에 있어서,
상기 포토닉 기판 내에 복수의 포토닉 디바이스들을 형성하는 단계를 더 포함하고,
상기 복수의 포토닉 디바이스들은 상기 복수의 도파관들에 광학적으로 커플링되는, 방법.
6. 제 1 항에 있어서,
상기 복수의 관통-비아들 중 2개 이상의 관통-비아들은 상기 포토닉 기판의 동일한 개구를 통해 연장되는, 방법.
7. 제 1 항에 있어서,
상기 제 2 재분배 구조에 개구를 형성하는 단계; 및
상기 제 2 재분배 구조 상에, 상기 제 2 재분배 구조의 개구 위에서 연장되는 광원 다이를 배치하는 단계를 더 포함하고,
상기 광원 다이는 광전력(optical power)을 상기 포토닉 기판에 제공하도록 구성되는, 방법.
8. 제 1 항에 있어서,
상기 포토닉 기판은 반도체 웨이퍼를 포함하는, 방법.
9. 제 1 항에 있어서,
상기 희생 재료는 중합체 재료를 포함하는, 방법.
10. 방법에 있어서,
반도체 웨이퍼에 복수의 포토닉 디바이스들을 형성하는 단계;
상기 반도체 웨이퍼의 제 1 측에 v-형 홈을 형성하는 단계;
상기 반도체 웨이퍼를 통해 연장되는 개구를 형성하는 단계;
상기 개구 내에 복수의 도전성 피처들을 형성하는 단계 ― 상기 도전성 피처들은 상기 반도체 웨이퍼의 제 1 측으로부터 상기 반도체 웨이퍼의 제 2 측으로 연장됨 ― ;
상기 v-형 홈 위에 중합체 재료를 형성하는 단계;
상기 개구 내에 몰딩 재료를 퇴적하는 단계 ― 상기 복수의 도전성 피처들 중의 도전성 피처들은 상기 몰딩 재료에 의해 분리됨 ― ;
상기 몰딩 재료를 퇴적한 후, 상기 v-형 홈을 노출시키도록 상기 중합체 재료를 제거하는 단계; 및
상기 v-형 홈 내에 광섬유를 배치하는 단계를 포함하는, 방법.
11. 제 10 항에 있어서,
상기 반도체 웨이퍼 위에 재분배 층을 형성하는 단계를 더 포함하고,
상기 재분배 층은 상기 복수의 포토닉 디바이스들에 전기적으로 연결되고 상기 복수의 도전성 피처들에 전기적으로 연결되는, 방법.
12. 제 11 항에 있어서,
상기 재분배 층은 상기 몰딩 재료를 퇴적한 후에 그리고 상기 중합체 재료를 제거하기 전에 형성되는, 방법.
13. 제 11 항에 있어서,
상기 재분배 층 위에 전자 집적 회로(EIC)를 배치하는 단계를 더 포함하고,
상기 EIC는 상기 재분배 층에 전기적으로 연결되는, 방법.
14. 제 10 항에 있어서,
상기 중합체 재료를 제거한 후에, 상기 v-형 홈에서 상기 반도체 웨이퍼를 소잉(sawing)하는 단계를 더 포함하는, 방법.
15. 제 10 항에 있어서,
상기 반도체 웨이퍼의 제 1 측에 광학 격자 커플러(optical grating coupler)를 형성하는 단계를 더 포함하는, 방법.
16. 제 10 항에 있어서,
상기 중합체 재료를 제거하는 단계는 레이저 드릴을 사용하는 단계를 포함하는, 방법.
17. 포토닉스 시스템(photonics system)에 있어서,
포토닉 기판에 형성된 도파관들의 세트를 포함하는 상기 포토닉 기판 ― 상기 도파관들의 세트는 상기 포토닉 기판에 형성된 적어도 하나의 포토닉 디바이스에 광학적으로 커플링됨 ― ;
상기 포토닉 기판의 제 1 영역 내의 몰딩 화합물 ― 상기 몰딩 화합물은 상기 포토닉 기판의 제 1 측으로부터 상기 포토닉 기판의 제 2 측으로 연장됨 ― ;
상기 몰딩 화합물의 제 1 측으로부터 상기 몰딩 화합물의 제 2 측으로 상기 몰딩 화합물을 통해 연장되는 적어도 하나의 관통-비아;
상기 적어도 하나의 관통-비아 및 상기 포토닉 기판 위에 배치되는 재분배 구조 ― 상기 재분배 구조는 상기 적어도 하나의 관통-비아 및 상기 적어도 하나의 포토닉 디바이스에 전기적으로 커플링됨 ― ; 및
상기 재분배 구조에 의해 상기 적어도 하나의 포토닉 디바이스에 전기적으로 커플링된 적어도 하나의 반도체 디바이스를 포함하는, 포토닉스 시스템.
18. 제 17 항에 있어서,
상기 몰딩 화합물의 재료의 열팽창 계수는 상기 포토닉 기판의 재료의 열팽창 계수와 거의 동일한, 포토닉스 시스템.
19. 제 17 항에 있어서,
상기 적어도 하나의 반도체 디바이스는 광원을 포함하는, 포토닉스 시스템.
20. 제 17 항에 있어서,
상기 포토닉 기판은 상기 도파관들의 세트에 섬유 어레이를 광학적으로 커플링하도록 구성된 적어도 하나의 격자 커플러를 더 포함하는, 포토닉스 시스템.

Claims (10)

  1. 방법에 있어서,
    포토닉 기판(photonic substrate)을 통해 복수의 개구들을 형성하는 단계 ― 상기 포토닉 기판은 광섬유를 수용하도록 구성된 홈(groove)을 포함하며, 상기 홈은 상기 포토닉 기판의 최상부 표면에 형성됨 ― ;
    제 1 재분배 구조 위에, 상기 제 1 재분배 구조에 전기적으로 연결되는 복수의 관통-비아(through-via)들을 형성하는 단계;
    상기 제 1 재분배 구조 위에 상기 포토닉 기판을 배치하는 단계 ― 상기 복수의 관통-비아들은 상기 포토닉 기판의 상기 복수의 개구들을 통해 연장됨 ― ;
    상기 홈에 희생 재료를 형성하는 단계;
    상기 포토닉 기판의 상기 복수의 개구들 내에 몰딩 화합물을 형성하는 단계 ― 상기 몰딩 화합물은 상기 복수의 관통-비아들을 둘러쌈 ― ;
    상기 포토닉 기판의 최상부 표면 위에 제 2 재분배 구조를 형성하는 단계 ― 상기 제 2 재분배 구조는 상기 복수의 관통-비아들 및 상기 포토닉 기판에 전기적으로 연결됨 ― ;
    상기 희생 재료를 노출시키도록 상기 제 2 재분배 구조의 부분을 제거하는 단계;
    상기 홈을 노출시키도록 상기 희생 재료를 제거하는 단계; 및
    상기 홈 내에 광섬유를 장착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 희생 재료를 노출시키도록 상기 몰딩 화합물에 대해 평탄화 프로세스를 수행하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 제 2 재분배 구조 위에, 상기 제 2 재분배 구조에 전기적으로 연결되는 복수의 제 2 반도체 디바이스들을 배치하는 단계를 더 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 포토닉 기판 내에 복수의 도파관들을 형성하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 복수의 관통-비아들 중 2개 이상의 관통-비아들은 상기 포토닉 기판의 동일한 개구를 통해 연장되는, 방법.
  6. 제 1 항에 있어서,
    상기 제 2 재분배 구조에 개구를 형성하는 단계; 및
    상기 제 2 재분배 구조 상에, 상기 제 2 재분배 구조의 개구 위에서 연장되는 광원 다이를 배치하는 단계를 더 포함하고,
    상기 광원 다이는 광전력(optical power)을 상기 포토닉 기판에 제공하도록 구성되는, 방법.
  7. 방법에 있어서,
    반도체 웨이퍼에 복수의 포토닉 디바이스들을 형성하는 단계;
    상기 반도체 웨이퍼의 제 1 측에 v-형 홈을 형성하는 단계;
    상기 반도체 웨이퍼를 통해 연장되는 개구를 형성하는 단계;
    상기 개구 내에 복수의 도전성 피처들을 형성하는 단계 ― 상기 도전성 피처들은 상기 반도체 웨이퍼의 제 1 측으로부터 상기 반도체 웨이퍼의 제 2 측으로 연장됨 ― ;
    상기 v-형 홈 위에 중합체 재료를 형성하는 단계;
    상기 개구 내에 몰딩 재료를 퇴적하는 단계 ― 상기 복수의 도전성 피처들 중의 도전성 피처들은 상기 몰딩 재료에 의해 분리됨 ― ;
    상기 몰딩 재료를 퇴적한 후, 상기 v-형 홈을 노출시키도록 상기 중합체 재료를 제거하는 단계; 및
    상기 v-형 홈 내에 광섬유를 배치하는 단계를 포함하는, 방법.
  8. 포토닉스 시스템(photonics system)에 있어서,
    포토닉 기판에 형성된 도파관들의 세트를 포함하는 상기 포토닉 기판 ― 상기 도파관들의 세트는 상기 포토닉 기판에 형성된 적어도 하나의 포토닉 디바이스에 광학적으로 커플링됨 ― ;
    상기 포토닉 기판의 제 1 영역 내의 몰딩 화합물 ― 상기 몰딩 화합물은 상기 포토닉 기판의 제 1 측으로부터 상기 포토닉 기판의 제 2 측으로 연장됨 ― ;
    상기 몰딩 화합물의 제 1 측으로부터 상기 몰딩 화합물의 제 2 측으로 상기 몰딩 화합물을 통해 연장되는 적어도 하나의 관통-비아;
    상기 적어도 하나의 관통-비아 및 상기 포토닉 기판 위에 배치되는 재분배 구조 ― 상기 재분배 구조는 상기 적어도 하나의 관통-비아 및 상기 적어도 하나의 포토닉 디바이스에 전기적으로 커플링됨 ― ; 및
    상기 재분배 구조에 의해 상기 적어도 하나의 포토닉 디바이스에 전기적으로 커플링된 적어도 하나의 반도체 디바이스를 포함하는, 포토닉스 시스템.
  9. 제 8 항에 있어서,
    상기 몰딩 화합물의 재료의 열팽창 계수는 상기 포토닉 기판의 재료의 열팽창 계수와 동일한, 포토닉스 시스템.
  10. 제 8 항에 있어서,
    상기 포토닉 기판은 상기 도파관들의 세트에 섬유 어레이를 광학적으로 커플링하도록 구성된 적어도 하나의 격자 커플러를 더 포함하는, 포토닉스 시스템.
KR1020190075812A 2018-06-27 2019-06-25 포토닉 반도체 디바이스 및 방법 KR102256263B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690679P 2018-06-27 2018-06-27
US62/690,679 2018-06-27
US16/437,151 US10930628B2 (en) 2018-06-27 2019-06-11 Photonic semiconductor device and method
US16/437,151 2019-06-11

Publications (2)

Publication Number Publication Date
KR20200001536A true KR20200001536A (ko) 2020-01-06
KR102256263B1 KR102256263B1 (ko) 2021-05-28

Family

ID=68886191

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190075812A KR102256263B1 (ko) 2018-06-27 2019-06-25 포토닉 반도체 디바이스 및 방법

Country Status (5)

Country Link
US (4) US10930628B2 (ko)
KR (1) KR102256263B1 (ko)
CN (1) CN110646898B (ko)
DE (1) DE102019116579B4 (ko)
TW (1) TWI743499B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113853753A (zh) 2019-03-06 2021-12-28 轻物质公司 光子通信平台
US20220336433A1 (en) * 2019-09-11 2022-10-20 Rockley Photonics Limited Siliconized heterogeneous optical engine
US12092861B2 (en) * 2019-09-27 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture
US12062582B2 (en) * 2020-01-15 2024-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices
US11614592B2 (en) 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
KR20220137062A (ko) * 2020-02-03 2022-10-11 라이트매터, 인크. 광자 웨이퍼 통신 시스템들 및 관련 패키지들
TW202146959A (zh) * 2020-02-13 2021-12-16 美商爾雅實驗室公司 利用光纖對準構造的後晶片晶圓級扇出型封裝
US11296024B2 (en) * 2020-05-15 2022-04-05 Qualcomm Incorporated Nested interconnect structure in concentric arrangement for improved package architecture
WO2021236326A1 (en) 2020-05-22 2021-11-25 Exxonmobil Chemical Patents Inc. Fluid for tar hydroprocessing
TWI777633B (zh) * 2020-08-06 2022-09-11 力成科技股份有限公司 封裝結構及其製造方法
US20220206221A1 (en) * 2020-12-28 2022-06-30 Advanced Micro Devices, Inc. Optical die-last wafer-level fanout package with fiber attach capability
US11953740B2 (en) * 2021-05-14 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11916043B2 (en) * 2021-06-02 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-wafer integration
JP2024515703A (ja) * 2021-06-18 2024-04-10 セレッシャル エイアイ インコーポレイテッド 機械学習用エレクトロフォトニックネットワーク
US11940659B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company Limited Optical integrated circuit structure including edge coupling protective features and methods of forming same
US11953724B2 (en) 2021-10-13 2024-04-09 Lightmatter, Inc. Multi-tenant isolation on a multi-reticle photonic communication platform
TWI800416B (zh) * 2022-06-24 2023-04-21 矽品精密工業股份有限公司 電子封裝件及其製法
WO2024063015A1 (ja) * 2022-09-20 2024-03-28 イビデン株式会社 配線基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120027451A (ko) * 2009-07-06 2012-03-21 가부시끼가이샤 히다치 세이사꾸쇼 광전기 복합 배선 모듈 및 그 제조 방법
JP2015216169A (ja) * 2014-05-08 2015-12-03 富士通株式会社 光デバイス及び光モジュール

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449067B2 (en) * 2003-11-03 2008-11-11 International Business Machines Corporation Method and apparatus for filling vias
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US9323010B2 (en) * 2012-01-10 2016-04-26 Invensas Corporation Structures formed using monocrystalline silicon and/or other materials for optical and other applications
US8901576B2 (en) * 2012-01-18 2014-12-02 International Business Machines Corporation Silicon photonics wafer using standard silicon-on-insulator processes through substrate removal or transfer
JP6287105B2 (ja) * 2013-11-22 2018-03-07 ソニー株式会社 光通信デバイス、受信装置、送信装置及び送受信システム
US9368653B1 (en) * 2014-12-23 2016-06-14 International Business Machines Corporation Silicon photonics integration method and structure
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US9791640B2 (en) 2016-03-14 2017-10-17 Te Connectivity Corporation Interposer with separable interface
US9916989B2 (en) * 2016-04-15 2018-03-13 Amkor Technology, Inc. System and method for laser assisted bonding of semiconductor die
GB2587961B (en) * 2018-04-12 2022-05-18 Rockley Photonics Ltd Electro-optical package and method of fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120027451A (ko) * 2009-07-06 2012-03-21 가부시끼가이샤 히다치 세이사꾸쇼 광전기 복합 배선 모듈 및 그 제조 방법
JP2015216169A (ja) * 2014-05-08 2015-12-03 富士通株式会社 光デバイス及び光モジュール

Also Published As

Publication number Publication date
KR102256263B1 (ko) 2021-05-28
US20200006304A1 (en) 2020-01-02
DE102019116579A1 (de) 2020-01-02
US20230215853A1 (en) 2023-07-06
CN110646898B (zh) 2021-08-06
DE102019116579B4 (de) 2024-02-22
US11362077B2 (en) 2022-06-14
US20210202453A1 (en) 2021-07-01
US20220328466A1 (en) 2022-10-13
TWI743499B (zh) 2021-10-21
US11830864B2 (en) 2023-11-28
US11605622B2 (en) 2023-03-14
US10930628B2 (en) 2021-02-23
CN110646898A (zh) 2020-01-03
TW202014746A (zh) 2020-04-16

Similar Documents

Publication Publication Date Title
KR102256263B1 (ko) 포토닉 반도체 디바이스 및 방법
US10229898B2 (en) Packaging optoelectronic components and CMOS circuitry using silicon-on-insulator substrates for photonics applications
TWI740168B (zh) 光子半導體裝置及其形成方法
CN114830003B (zh) 用于封装内光互连的垂直集成光子小芯片
US11852868B2 (en) Photonic semiconductor device and method of manufacture
US9964719B1 (en) Fan-out wafer level integration for photonic chips
US11747563B2 (en) Photonic semiconductor device and method of manufacture
US12038599B2 (en) Photonic package and method of manufacture
US20230400648A1 (en) Electronic package
KR20240131242A (ko) 포토닉 반도체 디바이스 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right