DE102018107405A1 - Wärmeableitungsvorrichtung und -verfahren - Google Patents

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Tsung-Shu Lin
Wensen Hung
Hung-Chi Li
Tsung-Yu Chen
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Abstract

Bei einer Ausführungsform weist eine Vorrichtung einen Chipstapel, der sich über einem Interposer befindet und elektrisch damit verbunden ist, wobei der Chipstapel einen obersten integrierten Schaltungschip aufweist, der ein Substrat mit einer Vorderseite und einer zu der Vorderseite entgegengesetzten Rückseite, wobei die Vorderseite eine aktive Fläche aufweist; und eine Dummy-Substratdurchkontaktierung (TSV), die sich von der Rückseite des Substrats wenigstens teilweise in das Substrat erstreckt, wobei die Dummy-TSV elektrisch von der aktiven Fläche isoliert ist, aufweist; ein Wärmegrenzflächenmaterial über dem obersten integrierten Schaltungschip; und einen Dummy-Verbinder in dem Wärmegrenzflächenmaterial, wobei das Wärmegrenzflächenmaterial den Dummy-Verbinder umgibt, wobei der Dummy-Verbinder elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist, auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der am 31. August eingereichten vorläufigen US-Patentanmeldung Nr., 62/522,902 mit der Bezeichnung „Heat Spreading Device and Method“, welche Anmeldung hier durch Nennung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Beim Verpacken integrierter Schaltungen können Halbleiterchips durch Bonden gestapelt werden und an andere Packungskomponenten wie etwa Interposer und Packungssubstrate gebondet werden. Die sich ergebenden Packungen sind als dreidimensionale integrierte Schaltungen (3D-ICs) bekannt. Bei den 3D-ICs stellt die Wärmeabfuhr eine Herausforderung dar.
  • Beim wirkungsvollen Abführen der Wärme, die in den inneren Chips der 3D-ICs erzeugt wird, kann eine Engstelle vorhanden sein. Bei einer typischen 3D-IC kann es sein, dass die in inneren Chips erzeugte Wärme zu äußeren Komponenten abgeführt werden muss, bevor die Wärme zu einem Wärmeableiter geleitet werden kann. Zwischen den gestapelten Chips und den äußeren Komponenten sind jedoch andere Materialien wie Unterfüllungen, Formmassen und dergleichen vorhanden, die im Hinblick auf das Leiten von Wärme nicht effektiv sind. Als Ergebnis kann die Wärme in einem inneren Bereich eines an der Unterseite gestapelten Chips gefangen werden und eine scharfe lokale Temperaturspitze (manchmal als Heißpunkt bezeichnet) verursachen. Darüber hinaus können Heißpunkte aufgrund von Wärme, die durch viel Leistung verbrauchende Chips erzeugt wird, Wärmequersprechprobleme für umgebende Chips erzeugen, wodurch die Leistungsfähigkeit der umgebenden Chips und die Verlässlichkeit der gesamten 3D-IC-Packung nachteilig beeinflusst wird.
  • Figurenliste
  • Die Gesichtspunkte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung der Besprechung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine Querschnittansicht eines integrierten Schaltungschips nach einigen Ausführungsformen.
    • 2A und 2B sind Querschnittansichten von Chipstapeln nach einigen Ausführungsformen.
    • 3, 4, 5, 6, 7, 8A, 8B, 9, 10, 11, 12, 13, 14 und 15 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen.
    • 16 zeigt die Halbleitervorrichtung nach einigen anderen Ausführungsformen.
    • 17 zeigt die Halbleitervorrichtung nach einigen anderen Ausführungsformen.
    • 18 zeigt die Halbleitervorrichtung nach einigen anderen Ausführungsformen.
    • 19 zeigt die Halbleitervorrichtung nach einigen anderen Ausführungsformen.
    • 20 zeigt die Halbleitervorrichtung nach einigen anderen Ausführungsformen.
    • 21 zeigt einen Dummy-Verbinder nach einigen anderen Ausführungsformen.
    • 22 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung nach einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen, oder Beispiele, zur Ausführung verschiedener Merkmale der Erfindung. Nachstehend werden bestimmte Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind jedoch lediglich beispielhaft und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in einem direkten Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Zudem kann die vorliegende Offenbarung bei den verschiedenen Beispielen Bezugszeichen und/oder -buchstaben wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und der Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Aufbauten vor.
  • Ferner können räumlich bezogene Ausdrücke wie etwa „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“, und dergleichen zur Einfachheit der Beschreibung verwendet werden, um die wie in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder bei dem Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet (um 90 Grad oder in eine andere Ausrichtung gedreht) werden, und die hier verwendeten räumlich bezogenen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Nach einigen Ausführungsformen wird ein Chipstapel auf einem Interposer gebildet und werden optional Dummy-Durchkontaktierungen in dem Chipstapel gebildet. Über dem Chipstapel wird ein Wärmegrenzflächenmaterial gebildet, und in dem Wärmegrenzflächenmaterial werden Dummy-Verbinder gebildet. An dem Chipstapel mit dem Wärmegrenzflächenmaterial wird ein Wärmeableiter angebracht. Das Bilden der Dummy-Durchkontaktierungen und der Dummy-Verbinder kann den Wärmewiderstand entlang eines Wärmepfads zwischen dem Interposer und dem Wärmeableiter verringern, wodurch die Betriebstemperaturen der sich ergebenden Vorrichtung verringert werden.
  • 1 ist eine Querschnittansicht eines integrierten Schaltungschips 50 nach einigen Ausführungsformen. Der integrierte Schaltungschip 50 kann ein Interposer, eine Logikvorrichtung, oder dergleichen sein. Der integrierte Schaltungschip 50 weist ein Substrat 52, Vorrichtungen 54, leitende Stecker 56, Zwischenschicht-Dielektrika (ILDs) 58, eine Zwischenverbindung 60, Chipverbinder 62 und ein dielektrisches Material 64 auf. Der integrierte Schaltungschip 50 kann in einem Wafer (nicht gezeigt) gebildet werden, der verschiedene Vorrichtungsbereiche aufweisen kann, die in späteren Schritten vereinzelt werden, um mehrere integrierte Schaltungschips 50 zu bilden.
  • Das Substrat 52 weist eine Vorderfläche (z.B. die Fläche, die in 1 aufwärts gewandt ist), manchmal als aktive Seite bezeichnet, und eine Rückfläche (z.B. die Fläche, die in 1 abwärts gewandt ist), manchmal als inaktive Seite bezeichnet, auf. Das Substrat 52 kann ein dotierter oder nicht dotierter Halbleiter wie etwa Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats sein. Das Substrat 52 kann ein anderes Halbleitermaterial wie etwa Germanium; einen Verbindungshalbleiter einschließlich Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon aufweisen. Andere Substrate wie etwa mehrschichtige oder Gradientensubstrate können ebenfalls verwendet werden.
  • Die Vorrichtungen 54 können in und/oder auf der Vorderfläche des Substrats 52 gebildet werden. Die Vorrichtungen 54 können Transistoren, Dioden, Kondensatoren, Widerstände usw. sein. Bei Ausführungsformen, bei denen die integrierten Schaltungschips 50 Logikchips sind, weisen die Vorrichtungen 54 aktive Vorrichtungen auf. Bei Ausführungsformen, bei denen die integrierten Schaltungschips 50 Interposer sind, können die Vorrichtungen 54 passive Vorrichtungen sein oder weggelassen werden, so dass die integrierten Schaltungschips 50 von aktiven Vorrichtungen frei sind. Die leitenden Stecker 56 sind elektrisch und physisch mit den Vorrichtungen 54 gekoppelt. Die ILDs 58 umgeben die Vorrichtungen 54 und die leitenden Stecker 56 und umfassen eine oder mehr dielektrische Schichten.
  • Die Zwischenverbindung 60 verbindet die Vorrichtungen 54, um eine integrierte Schaltung zu bilden. Die Zwischenverbindung kann zum Beispiel durch Metallisierungsmuster in dielektrischen Schichten auf der Vorderfläche des Substrats 52 gebildet sein. Die Metallisierungsmuster beinhalten metallische Leitungen und Durchkontaktierungen, die in einer oder mehr dielektrischen Schichten gebildet sind. Die Metallisierungsmuster der Zwischenverbindung 60 sind durch die leitenden Stecker 56 elektrisch mit den Vorrichtungen 54 gekoppelt.
  • Die Chipverbinder 62 können leitende Säulen sein (zum Beispiel ein Metall wie etwa Kupfer, Aluminium, Wolfram, Nickel, oder Legierungen davon umfassen), und sind mechanisch und elektrisch mit der Zwischenverbindung 60 gekoppelt. Die Chipverbinder 62 können zum Beispiel durch Plattieren oder dergleichen gebildet sein. Die Chipverbinder 62 koppeln die jeweiligen integrierten Schaltungen des integrierten Schaltungschips 50.
  • Das dielektrische Material 64 befindet sich auf der aktiven Fläche des integrierten Schaltungschips 50 wie etwa auf der Zwischenverbindung 60. Das dielektrische Material 64 endet seitlich zusammen mit dem integrierten Schaltungschip 50. Das dielektrische Material 64 ist eine siliziumhaltige dielektrische Schicht und kann aus Siliziumoxid, SiON, SiN, oder dergleichen gebildet sein, und kann durch einen Ablagerungsprozess wie etwa CVD, PECVD, PVD, ALD, oder dergleichen gebildet sein. Das dielektrische Material 64 kann eine oberste Schicht der Zwischenverbindung 60 sein.
  • 2A und 2B sind Querschnittansichten von Chipstapeln 70A und 70B nach einigen Ausführungsformen. Die Chipstapel 70A und 70B können jeweils eine einzelne Funktion aufweisen (z.B. eine Logikvorrichtung, ein Speicherchip, usw.), oder können mehrere Funktionen aufweisen (z.B. ein SoC). Bei einer bestimmten Ausführungsform ist der Chipstapel 70A ein Prozessor und der Chipstapel 70B ein Speichermodul. Die Chipstapel 70A und 70B können hier alternativ als Chipstapel 70 bezeichnet sein, wo Bezugnahmen auf die Chipstapel 70 entweder den Chipstapel 70A oder den Chipstapel 70B betreffen.
  • Wie in 2A gezeigt weist der Chipstapel 70A zwei gebondete integrierte Schaltungschips 50 auf. Der Chipstapel 70A kann ein Prozessor wie eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), eine anwendungsspezifische integrierte Schaltung (ASIC), oder dergleichen sein. Bei einer bestimmten Ausführungsform ist der Chipstapel 70A eine GPU. Bei einigen Ausführungsformen sind ein erster integrierter Schaltungschip 50A und ein zweiter integrierter Schaltungschip 50B so gebondet, dass die aktiven Flächen zueinander gewandt sind („einander gegenüberstehen“) Der erste und der zweite integrierte Schaltungschip 50 können durch Hybridbonden, Schmelzbonden, direktes Bonden, dielektrisches Bonden, Metallbonden, oder dergleichen verbunden sein. Bei einigen Ausführungsformen ist der erste integrierte Schaltungschip 50A ein Prozessorchip und der zweite integrierte Schaltungschip 50B ein Schnittstellenchip. Der Schnittstellenchip bildet eine Brücke von dem Prozessorchip zu Speicherchips und überträgt Befehle zwischen dem Prozessor- und den Speicherchips.
  • Bei Ausführungsformen, bei denen der erste und der zweite integrierte Schaltungschip 50 durch Hybridbonden gebondet sind, werden kovalente Bindungen mit Oxidschichten wie etwa dem dielektrischen Material 64 in jedem Chip gebildet. Bevor das Bonden durchgeführt wird, kann an dem ersten und/oder dem zweiten integrierten Schaltungschip 50 eine Oberflächenbehandlung vorgenommen werden, wodurch in der Oberseite des dielektrischen Materials 64 OH-Bindungen gebildet werden. Als nächstes kann ein Vorbondprozess durchgeführt werden, bei dem die Chipverbinder 62 und das dielektrische Material 64 des ersten und des zweiten intergierten Schaltungschips 50 ausgerichtet und aneinander gepresst werden, um schwache Bindungen zu bilden. Nach dem Vorbondprozess werden der erste und der zweite integrierte Schaltungschip 50 getempert, um die schwachen Bindungen zu verstärken. Während des Temperns zerbrechen die OH-Bindungen in der Oberseite des dielektrischen Materials 64, um zwischen dem ersten und dem zweiten integrierten Schaltungschip 50 Si-O-Si-Bindungen zu bilden, wodurch die Bindungen verstärkt werden. Während des Hybridbondens kommt es auch zu einem Metallbonden zwischen den Chipverbindern 62.
  • Durch einen der integrierten Schaltungschips 50 können Durchkontaktierungen 60 gebildet sein, damit externe Verbindungen vorgenommen werden können. Die Durchkontaktierungen 66 können Silizium-Durchkontaktierungen (TSVs) sein. Bei der gezeigten Ausführungsform sind die Durchkontaktierungen 66 in dem zweiten integrierten Schaltungschip 50B (zum Beispiel dem Schnittstellenchip) gebildet. Die Durchkontaktierungen 66 verlaufen durch das Substrat 52 des entsprechenden integrierten Schaltungschips 50 und können durch die ILDs 58 verlaufen, so dass sie physisch und elektrisch mit den Metallisierungsmustern der Zwischenverbindung 60 verbunden sind.
  • Wie in 2B gezeigt weist der Chipstapel 70B mehrere integrierte Schaltungschips 50 auf, die durch eine Durchkontaktierung 72 verbunden sind. Die Durchkontaktierung 70 kann z.B. eine TSV sein. Der Chipstapel 70B kann eine Speichervorrichtung wie etwa dynamische Direktzugriffsspeicher(DRAM)-Chips, statische Direktzugriffsspeicher(SRAM)-Chips, Hybrid-Speicher-Würfel(HMC)-Module, Speichermodule mit hoher Bandbreite (HBM), oder dergleichen sein. Bei einer bestimmten Ausführungsform ist der Chipstapel 70B ein HBM-Modul.
  • Chipstapel wie etwa die Chipstapel 70 können Wärme einschließen, die in anschließend gebildeten Vorrichtungspackungen zu Heißpunkten wird. Insbesondere können Chipstapel, die Verarbeitungsvorrichtungen aufweisen (wie etwa der Chipstapel 70A) eine hohe Leistungsdichte aufweisen. Zum Beispiel kann bei einer Ausführungsform, bei der der Chipstapel 70A eine GPU ist, die Leistungsdichte der sich ergebenden Vorrichtungspackungen von etwa 50 W/cm2 bis etwa 300 W/cm2 betragen. Während des Betriebs kann Wärme an der Grenzfläche zwischen den Prozessorchips und dem Schnittstellenchip eingeschlossen werden.
  • 3 bis 13 sind verschiedene Ansichten von Zwischenschritten während eines Prozesses zur Bildung einer Halbleitervorrichtung 300 nach einigen Ausführungsformen. 3 bis 13 sind Querschnittansichten. In 3 bis 9 wird durch Bonden verschiedener integrierter Schaltungschips an einen Wafer 102 eine erste Vorrichtungspackung 100 gebildet. Bei einer Ausführungsform ist die erste Vorrichtungspackung 100 eine Chip-auf-Wafer(CoW)-Packung, obwohl sich verstehen sollte, dass Ausführungsformen auf andere 3D-IC-Packungen angewendet werden können. 10 zeigt die sich ergebende erste Vorrichtungspackung 100. In 11 bis 12 wird durch Anbringen der ersten Vorrichtungspackung 100 an einem Substrat eine zweite Vorrichtungspackung 200 gebildet. Bei einer Ausführungsform ist die Vorrichtungspackung 200 eine Chip-auf-Wafer-auf-Substrat (CoWoS)-Packung, obwohl sich verstehen sollte, dass Ausführungsformen auf andere 3D-IC-Packungen angewendet werden können. 13 zeigt die Halbleitervorrichtung 300, die die sich ergebende zweite Vorrichtungspackung 200 ausführt.
  • Der Wafer 102 kann eine Vielzahl von darauf gebildeten Vorrichtungen aufweisen. Insbesondere können in dem Wafer 102, der mehrere Vorrichtungsbereiche 100A und 100B aufweisen kann (die in späteren Schritten vereinzelt werden, um die ersten Vorrichtungspackungen 100 zu bilden), Interposer, integrierte Schaltungsvorrichtungen, oder dergleichen gebildet werden.
  • Bei einigen Ausführungsformen sind in dem Wafer 102 Interposer gebildet. Die Interposer weisen Zwischenverbindungsaufbauten auf, um aktive Vorrichtungen (nicht gezeigt) in den integrierten Schaltungschips elektrisch zu verbinden, um Funktionsschaltungen zu bilden. Bei derartigen Ausführungsformen weist der Wafer 102 ein Halbleitersubstrat mit einer Vorderfläche (z.B. die Fläche, die in 3 aufwärts gewandt ist) und einer Rückfläche (z.B. die Fläche, die in 3 abwärts gewandt ist) auf. Ein Zwischenverbindungsaufbau ist an der Rückfläche des Halbleitersubstrats gebildet. In dem Halbleitersubstrat sind Durchgangskontaktierungen gebildet, die von dem Zwischenverbindungsaufbau zu der Vorderfläche des Halbleitersubstrats verlaufen. Metallische Leitungen und Durchkontaktierungen werden z.B. durch einen Doppel-Damaszener-Prozess in einem Zwischenverbindungsaufbau auf dem Halbleitersubstrat gebildet. Die metallischen Leitungen und Durchkontaktierungen können elektrisch mit den Durchgangskontaktierungen verbunden sein. Die Interposer können von aktiven Vorrichtungen wie etwa Transistoren und Dioden frei sein (oder nicht), und können von Vorrichtungen wie Widerständen, Induktoren, Kondensatoren, und dergleichen frei sein (oder nicht).
  • Obwohl hier dargestellte Ausführungsformen in dem Kontext des Wafers 102 mit darin gebildeten Interposern besprochen werden, sollte sich verstehen, dass in dem Wafer 102 andere Arten von Vorrichtungen gebildet werden können. Zum Beispiel können in dem Wafer 102 integrierte Schaltungsvorrichtungen wie etwa Logikvorrichtungen gebildet werden. Bei derartigen Ausführungsformen weist der Wafer 102 ein Halbleitersubstrat mit darin gebildeten aktiven und/oder passiven Vorrichtungen auf. Das Halbleitersubstrat kann dotiertes oder nicht dotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats aufweisen. Das Halbleitersubstrat kann andere Halbleitermaterialien wie etwa Germanium; einen Verbindungshalbleiter einschließlich Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon aufweisen. Andere Substrate wie etwa mehrschichtige oder Gradientensubstrate können ebenfalls verwendet werden. Vorrichtungen, wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw. können in und/oder auf dem Halbleitersubstrat gebildet werden und können durch Zwischenverbindungsaufbauten, die zum Beispiel durch Metallisierungsmuster in einer oder mehr dielektrischen Schichten auf dem Halbleitersubstrat gebildet werden, verbunden werden, um eine integrierte Schaltung zu bilden.
  • In 3 werden die Chipstapel 70 durch Chipverbinder 104 an dem Wafer 102 angebracht. Bei einer Ausführungsform können auf jedem Vorrichtungsbereich des Wafers 102 ein Chipstapel 70A (z.B. eine GPU) und mehrere Chipstapel 70B (z.B. HBM) angeordnet werden. Die Chipstapel 70 können zum Beispiel unter Verwendung eines Pick-and-Place-Werkzeugs an dem Wafer 102 angebracht werden. Die Chipverbinder 104 können aus einem leitenden Material wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen, oder einer Kombination davon gebildet werden. Bei einigen Ausführungsformen werden die Chipverbinder 104 gebildet, indem anfangs eine Schicht aus Lot unter Verwendung von Verfahren wie Verdampfen, Galvanisieren, Drucken, Lotzuführen, Kugelplatzieren, oder dergleichen gebildet wird. Sobald auf dem Aufbau eine Schicht aus Lot gebildet wurde, kann eine Wiederverflüssigung vorgenommen werden, um die Chipverbinder 104 zu gewünschten Hügelformen zu formen. Die Chipverbinder 104 bilden Verbindungen zwischen entsprechenden Verbindern auf dem Wafer 102 und den Chipstapeln 70 und verbinden den Wafer 102 elektrisch mit den Chipstapeln 70.
  • In 4 wird zwischen den Chipstapeln 70 und dem Wafer 102 eine Unterfüllung gebildet, die die Chipverbinder 104 umgibt. Die Unterfüllung 106 kann durch einen Kapillarflussprozess gebildet werden, nachdem die Chipstapel 70 angebracht wurden, oder kann durch ein geeignetes Ablagerungsverfahren gebildet werden, bevor die Chipstapel 70 angebracht werden.
  • In 5 wird auf den verschiedenen Komponenten eine Einkapselung 108 gebildet. Die Einkapselung 108 kann eine Formmasse, Epoxid, oder dergleichen sein, und kann durch Pressformen, Transferformen, oder dergleichen aufgebracht werden. Die Einkapselung 108 kann so über dem Wafer 102 gebildet werden, dass die Chipstapel 70 eingebettet oder abgedeckt werden. Dann wird die Einkapselung 108 gehärtet.
  • In 6 werden leitende Verbinder 110 an der Rückseite des Wafers 102 gebildet. Die Rückseite des Wafers 102 kann verdünnt werden, bevor die leitenden Verbinder 110 gebildet werden. Das Verdünnen kann durch chemisch-mechanisches Polieren (CMP), einen Schleifprozess, oder dergleichen bewerkstelligt werden. Die leitenden Verbinder 110 werden elektrisch an Merkmale des Wafers 102 (z.B. Logikvorrichtungen, Interposer, usw.) angeschlossen und können BGA-Verbinder, Lotkugeln, Metallsäulen, Chipverbindungshügel durch kontrollierten Kollaps (C4), Mikrohügel, durch Electroless Nickel/Electroless Palladium/Immersion Gold (ENEPIG) gebildete Hügel oder dergleichen sein. Bei einigen Ausführungsformen werden die leitenden Verbinder 110 durch anfängliches Bilden einer Schicht aus Lot durch solch häufig verwendete Verfahren wie etwa Verdampfen, Galvanisieren, Drucken, Lotzuführen, Kugelplatzieren, oder dergleichen gebildet. Sobald die Lotschicht auf dem Aufbau gebildet wurde, kann eine Wiederverflüssigung vorgenommen werden, um das Material zu den gewünschten Hügelformen zu formen. Nach der Bildung der leitenden Verbinder 110 kann der Wafer 102 für anschließende Bearbeitungsschritte auf einem Band 112 angeordnet werden.
  • In 7 wird die Einkapselung 108 verdünnt, um obere Flächen der Chipstapel 70 freizulegen. Das Verdünnen kann durch CMP, einen Schleifprozess, oder dergleichen bewerkstelligt werden. Nach dem Verdünnen befinden sich die oberen Flächen der Einkapselung 108 und der Chipstapel 70 in der gleichen Höhe.
  • In 8A und 8B werden in den Chipstapeln 70 Vertiefungen 114 gebildet. 8A ist eine Querschnittansicht, die die Bearbeitung auf der Ebene des Wafers 102 zeigt, und 8B ist eine Querschnittansicht, die die detaillierte Bearbeitung auf der Ebene des Chipstapels 70A zeigt. Die Vertiefungen 114 sind Durchkontaktierungsöffnungen durch das Substrat (TSV), die später wie nachstehend besprochen gefüllt werden. Die Vertiefungen 114 werden in dem Substrat 52 des obersten Chips der Chipstapel 70 gebildet. Die Vertiefungen 114 erstrecken sich von der Rückseite der Substrate 52 und können so gebildet werden, dass sie entweder vollständig oder nur teilweise in die Substrate 52 verlaufen. Bei einer Ausführungsform verlaufen die Vertiefungen 114 nur teilweise in die Substrate 52, so dass sich die Vertiefungen 114 von der Rückfläche der Substrate 52 bis zu einer Tiefe erstrecken, die geringer als die Gesamthöhe der Substrate 52 ist Obwohl die Tiefe der Vertiefungen 114 entsprechend von der Gesamtkonzeption der ersten Vorrichtungspackungen 100 abhängt, kann die Tiefe bei einigen Ausführungsformen von etwa 50 µm bis etwa 700 µm unter die obere Fläche der Substrate 52 betragen, wie etwa eine Tiefe von etwa 300 µm. Eine derartige Tiefe gestattet, dass die anschließend gebildeten TSVs gute Wärmeleiter zum Kühlen der Chipstapel 70 sind, während die Herstellungskosten gering gehalten werden. Obwohl ferner die Breite der Vertiefungen 114 von der Gesamtkonzeption der ersten Vorrichtungspackungen 100 abhängt, kann die Breite bei einigen Ausführungsformen von etwa 10 µm bis etwa 200 µm betragen. Die Vertiefungen 114 können durch annehmbare Photolithographie- und Ätztechniken gebildet werden. Zum Beispiel kann ein geeignetes Photoresist auf den Wafer 102 (z.B. auf die Einkapselung 108 und die Chipstapel 70) aufgebracht und entwickelt werden. Das entwickelte Photoresist kann dann in einem Ätzprozess zur Bildung der Vertiefungen 114 als Ätzmaske verwendet werden. Der Ätzprozess kann ein anisotropes Nass- oder Trockenätzen sein.
  • Sobald die Vertiefungen 114 gebildet wurden, können die Vertiefungen 114 mit einer Auskleidung (nicht gesondert dargestellt) gefüllt werden. Die Auskleidung kann ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, ein dielektrisches Polymer, Kombinationen davon, oder dergleichen sein, und kann durch einen Prozess wie CVD, Oxidation, PVD, ALD, oder dergleichen gebildet werden.
  • Die Vertiefungen 114 können auch mit einer Sperrschicht (ebenfalls nicht gesondert dargestellt) über der Auskleidung gefüllt werden. Die Sperrschicht kann ein leitendes Material wie Titannitrid sein, obwohl alternativ andere Materialien wie etwa Tantalnitrid, Titan, ein anderes Dielektrikum, oder dergleichen benutzt werden können. Die Sperrschicht kann unter Verwendung eines CVD-Prozesses wie etwa PECVD gebildet werden, obwohl alternativ andere Prozesse wie etwa Sputtern oder die metallorganische chemische Gasphasenabscheidung (MOCVD), ALD, oder dergleichen verwendet werden können. Die Sperrschicht kann so gebildet werden, dass sie die darunterliegende Form der Vertiefungen 114 nachformt.
  • In 9 wird in den Vertiefungen 114 ein leitendes Material gebildet, wodurch Dummy-TSVs 166 gebildet werden. Das leitende Material kann Kupfer sein, obwohl alternativ andere geeignete Materialien wie etwa Aluminium, Wolfram, Legierungen, dotiertes Polysilizium, Kombinationen davon, und dergleichen benutzt werden können. Das leitende Material kann durch Ablagern einer Keimschicht in den Vertiefungen und dann Galvanisieren von Kupfer auf die Keimschicht, wodurch die Vertiefungen 114 gefüllt und überfüllt werden, gebildet werden. Sobald die Vertiefungen 114 gefüllt wurden, können die überschüssige Sperrschicht und das überschüssige leitende Material außerhalb der Vertiefungen 114 durch einen Schleifprozess wie CMP beseitigt werden, obwohl jeder beliebige geeignete Beseitigungsprozess verwendet werden kann.
  • Nach der Bildung des leitenden Materials kann ein Temperprozess durchgeführt werden. Zum Beispiel kann ein thermisches Tempern bei einer Temperatur von etwa 400 °C für einen Zeitraum von etwa einer Stunde durchgeführt werden. Das Tempern kann die Grenzfläche der Dummy-TSVs 116 und Substrate 52 verstärken und die Kornstruktur des galvanisierten leitenden Materials stabilisieren.
  • Die Dummy-TSVs 116 sind elektrisch von den umgebenden Vorrichtungen isoliert. Obwohl die Dummy-TSVs 116 in den Substraten 52 der integrierten Schaltungschips 50, die selbst Vorrichtungen 54 enthalten können, gebildet sind, sind die Dummy-TSVs 116 elektrisch von der aktiven Seite der integrierten Schaltungschips 50, z.B. von den Vorrichtungen 54 der integrierten Schaltungschips 50, isoliert. Zum Beispiel können die Vertiefungen 114 so in dem Substrat 52 der integrierten Schaltungschips 50 gebildet werden, dass die Dummy-TSVs 116 an allen Seiten außer der Oberseite (z.B. der Seite der Dummy-TSVs 116, die sich in einer Ebene mit der Rückseite des Substrats 52 befindet) von nichtleitenden Materialien umgeben sind. Die nichtleitenden Materialien können Isoliermaterialien, Halbleitergrundmaterialien (z.B. ein Halbleitermaterial ohne darin gebildete Vorrichtungen), oder dergleichen sein. Die Dummy-TSVs 116 brauchen nicht physisch oder elektrisch mit den Vorrichtungen 54, der Metallisierung der Zwischenverbindung, oder dergleichen verbunden sein.
  • Obwohl die Dummy-TSVs 116 lediglich so dargestellt sind, als ob sie in dem Chipstapel 70A gebildet werden, sollte sich verstehen, dass die Dummy-TSVs 116 in jedem beliebigen oder allen der Chipstapel 70 gebildet werden könnten. Zum Beispiel könnten die Dummy-TSVs 116 nur in dem Chipstapel 70A, nur in dem Chipstapel 70 B oder sowohl dem Chipstapel 70A als auch 70B gebildet werden.
  • In 10 werden Dummy-Verbinder 118 auf jeweiligen Dummy-TSVs 116 gebildet. Die Dummy-Verbinder 118 können auf jeder der jeweiligen Dummy-TSVs 116 oder auf einem Untersatz der Dummy-TSVs 116 gebildet werden (z.B. können die Dummy-Verbinder 118 nur auf einem Untersatz der Dummy-TSVs 116 gebildet werden und nicht auf restlichen der Dummy-TSVs 116 gebildet werden). Da die Dummy-Verbinder 118 auf den Dummy-TSVs 116 gebildet werden, sind sie ebenfalls elektrisch von der aktiven Seite der Substrate 52 isoliert. Die Dummy-Verbinder 118 können aus einem leitenden Material wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen, oder einer Kombination davon gebildet werden. Bei der gezeigten Ausführungsform sind die Dummy-Verbinder 118 Hügel, die aus einem wiederverflüssigbarem Material wie etwa Lot, Smart Solder, oder dergleichen gebildet werden. Die Dummy-Verbinder 118 können so gebildet werden, dass sie nur jeweilige Dummy-TSVs 116 abdecken, oder können breiter als die Dummy-TSVs116 sein, so dass sie jeweilige Dummy-TSVs 116 abdecken und sich entlang oberer Flächen des Substrats 52 der obersten integrierten Schaltungschips 50 erstrecken. Die Dummy-Verbinder 118 koppeln die Dummy-TSVs 116 thermisch mit einem darüber liegenden Wärmeableiter (nachstehend gezeigt). Die Dummy-Verbinder 118 sind ausreichend groß, so dass während des Betriebs ausreichend Wärme von den Dummy-TSVs 116 übertragen werden kann; bei einer Ausführungsform weisen die Dummy-Verbinder 118 eine Höhe von etwa 25 µm bis etwa 100 µm wie etwa 50 µm auf.
  • In 11 werden der Wafer 102 und die Einkapselung 108 durch einen Vereinzelungsprozess vereinzelt, wodurch die ersten Vorrichtungspackungen 100 gebildet werden. Als Ergebnis des Vereinzelungsprozesses wird der Wafer 102 zu Interposern 120 vereinzelt, wobei jede der ersten Vorrichtungspackungen 100 einen Interposer 120 aufweist. Die Vereinzelung kann durchgeführt werden, während sich der Wafer 102 auf dem Band 112 befindet. Die Vereinzelung wird entlang von Ritzlinienbereichen z.B. zwischen benachbarten Vorrichtungsbereichen, z.B. den Vorrichtungsbereichen 100A und 100B, durchgeführt. Bei einigen Ausführungsformen beinhaltet der Vereinzelungsprozess einen Sägeprozess, einen Laserprozess oder eine Kombination davon.
  • 12 zeigt eine sich ergebende erste Vorrichtungspackung 100 nach der Vereinzelung. Als Ergebnis des Vereinzelungsprozesses enden die Kanten der Interposer 120 und die Einkapselung 108 gemeinsam. Mit anderen Worten weisen die äußeren Seitenwände der Interposer 120 die gleiche Breite wie die äußeren Seitenwände der Einkapselung 108 auf.
  • In 13 wird die zweite Vorrichtungspackung 200 gebildet, indem die erste Vorrichtungspackung 100 auf einem Packungssubstrat 202 angebracht wird. Das Packungssubstrat 202 kann aus einem Halbleitermaterial wie etwa Silizium, Germanium, Diamant, oder dergleichen bestehen. Alternativ können auch Verbundmaterialien wie Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon, und dergleichen verwendet werden. Zudem kann das Packungssubstrat 202 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktisches Silizium, Germanium, Silizium-Germanium, SOI, SGOI, oder Kombinationen davon auf. Bei einer alternativen Ausführungsform beruht das Packungssubstrat 202 auf einem isolierten Kern wie etwa einem fiberglasverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist ein Fiberglasharz wie FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-BT-Harz oder alternativ andere PCB-Materialien oder -Filme. Für das Packungssubstrat 202 können Aufbaufilme wie ABF oder andere Laminate verwendet werden.
  • Das Packungssubstrat 202 kann aktive und passive Vorrichtungen (nicht gezeigt) enthalten. Wie ein Durchschnittsfachmann erkennen wird, kann eine breite Vielfalt von Vorrichtungen wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon, und dergleichen verwendet werden, um die baulichen und funktionalen Anforderungen der Gestaltung für die zweite Vorrichtungspackung 200 zu erzeugen. Die Vorrichtungen können unter Verwendung aller beliebigen geeigneten Verfahren gebildet werden.
  • Das Packungssubstrat 202 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) und Bondpads 204 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet werden und sind dazu bestimmt, die verschiedenen Vorrichtungen zu verbinden, um eine Funktionsschaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischen (z.B. dielektrisches Material mit niedriger Dielektrizitätskonstante) und leitenden Materialien (z.B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten des leitenden Materials verbinden, und können durch jeden beliebigen geeigneten Prozess (wie etwa Ablagerung, Damaszener, Doppel-Damaszener, oder dergleichen) gebildet werden. Bei einigen Ausführungsformen ist das Packungssubstrat 202 im Wesentlichen von aktiven und passiven Vorrichtungen frei.
  • Bei einigen Ausführungsformen werden die leitenden Verbinder 110 wiederverflüssigt, um die erste Vorrichtungspackung 100 an den Bondpads 204 anzubringen, wodurch der Interposer 120 an das Packungssubstrat 202 gebondet wird. Die leitenden Verbinder 110 koppeln das Packungssubstrat 202 einschließlich der Metallisierungsschichten in dem Packungssubstrat 202 elektrisch und/oder physisch mit der zweiten Vorrichtungspackung 200. Bei einigen Ausführungsformen können vor der Anbringung an dem Packungssubstrat 202 passive Vorrichtungen (z.B. oberflächenmontierbare Vorrichtungen (SMDs), nicht dargestellt) an der zweiten Vorrichtungspackung 200 angebracht werden (z.B. an die Bondpads 204 gebondet werden). Bei derartigen Ausführungsformen können die passiven Vorrichtungen an eine gleiche Fläche der zweiten Vorrichtungspackung 200 wie die leitenden Verbinder 110 gebondet werden.
  • Die leitenden Verbinder 110 können einen darauf gebildeten Epoxid-Flux (nicht gezeigt) aufweisen, bevor sie wiederverflüssigt werden, wobei wenigstens etwas des Epoxidanteils des Epoxid-Fluxes zurückbleibt, nachdem die zweite Vorrichtungspackung 200 an dem Packungssubstrat 200 angebracht wurde. Dieser zurückgebliebene Epoxidanteil kann als Unterfüllung wirken, um die Spannung zu verringern und die Verbindungen, die sich aus dem Wiederverflüssigen der leitenden Verbinder 110 ergeben, zu schützen.
  • Zwischen der ersten Vorrichtungspackung 100 und dem Packungssubstrat 202 kann eine Unterfüllung 206 gebildet werden, die die leitenden Verbinder 110 umgibt. Die Unterfüllung 206 kann durch einen Kapillarflussprozess gebildet werden, nachdem die erste Vorrichtungspackung 100 angebracht wurde, oder kann durch ein geeignetes Ablagerungsverfahren gebildet werden, bevor die erste Vorrichtungspackung 100 angebracht wird.
  • In 14 wird ein Wärmeableiter 208 an der ersten Vorrichtungspackung 100 und dem Packungssubstrat 202 angebracht, der die erste Vorrichtungspackung 100 abdeckt und umgibt. Der Wärmeableiter 208 kann aus einem Material mit einer hohen Wärmeleitfähigkeit wie etwa Stahl, Edelstahl, Kupfer, dergleichen, oder Kombinationen davon gebildet werden. Bei einigen Ausführungsformen (nachstehend besprochen) ist der Wärmeableiter 208 mit einem anderen Material wie etwa Gold, Nickel, oder dergleichen überzogen. Bei einigen Ausführungsformen ist der Wärmeableiter 208 ein einzelnes zusammenhängendes Material. Bei einigen Ausführungsformen weist der Wärmeableiter 208 mehrere Stücke auf, die gleiche oder unterschiedliche Materialien sein können.
  • Der Wärmeableiter 208 wird an die erste Vorrichtungspackung 100 und das Packungssubstrat 202 geklebt. Ein Klebstoff 210 bringt den Wärmeableiter 208 an dem Packungssubstrat 202 an. Der Klebstoff 210 kann Epoxid, Leim, oder dergleichen sein, und kann ein wärmeleitendes Material sein. Ein thermisches Grenzflächenmaterial (TIM) 212 bringt den Wärmeableiter 208 an der ersten Vorrichtungspackung 100 an. Das TIM 212 kann ein Polymermaterial, Lotpaste, Indiumlotpaste, oder dergleichen sein, und kann auf die erste Vorrichtungspackung 100 wie etwa auf die Chipstapel 70, die Einkapselung 108 und die Dummy-Verbinder 118 abgegeben werden. Insbesondere umgibt das TIM 212 die Dummy-Anschlüsse 118. Das TIM 212 wird mit einer Dicke ausgebildet, die ausreichend groß ist, um die Dummy-Verbinder 118 einzubetten. Zum Beispiel wird das TIM 212 bei Ausführungsformen, bei denen die Dummy-Verbinder 118 mit einer Höhe von etwa 50 µm ausgeführt werden, mit einer Dicke von etwa 25 µm bis etwa 200 µm wie etwa 100 µm ausgebildet.
  • Das TIM 212 koppelt die erste Vorrichtungspackung 100 und den Wärmeableiter 208 thermisch. Da der Wärmeableiter 208 das Hauptmittel der Wärmeabfuhr für die erste Vorrichtungspackung 100 ist, kann die Wärmeleitfähigkeit des TIM 212 eine thermische Engstelle für den gesamten Wärmewiderstand entlang eines Wärmepfads P1 , der während des Betriebs zwischen dem Wärmeableiter 208 und dem untersten Chip der Chipstapel 70 verläuft, sein. Da die Dummy-Verbinder 118 in das TIM 212 eingebettet sind, kann der Wärmewiderstand entlang des Wärmepfads P1 verringert werden. Bei einer Ausführungsform kann das Hinzufügen der Dummy-Verbinder 118 den Wärmewiderstand entlang des Wärmepfads P1 um einen Faktor von zehn oder mehr verringern. Ferner können die Dummy-TSVs 116 ebenfalls den Wärmewiderstand entlang des Wärmepfads P1 verringern.
  • 15 zeigt eine Halbleitervorrichtung 300, die die sich ergebende zweite Vorrichtungspackung 200 ausführt. Bei der Halbleitervorrichtung 300 ist ein Kühlkörper 302 durch ein TIM 304 an die zweite Vorrichtungspackung 200 geklebt. Der Kühlkörper 302 kann aus einem Material gebildet werden, das aus den Kandidatenmaterialien zur Bildung des Wärmeableiters 208 gewählt wird. Der Kühlkörper 302 kann aus dem gleichen Material wie der Wärmeableiter 208 gebildet werden oder kann unterschiedliche Materialien umfassen. Das TIM 304 kann dem TIM 212 ähnlich sein oder sich davon unterscheiden. Die Halbleitervorrichtung 300 kann in einem anderen Prozess nach dem Prozess zur Herstellung der zweiten Vorrichtungspackung 200 gebildet werden. Zum Beispiel kann die zweite Vorrichtungspackung 200 in einem ersten Prozess hergestellt werden und die Halbleitervorrichtung 300 in einem zweiten Prozess nach der Herstellung und Lieferung der zweiten Vorrichtungspackung 200 gebildet werden.
  • 16 zeigt die Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. Bei der gezeigten Ausführungsform sind die Dummy-TSVs 116 nicht gebildet, so dass die Chipstapel 70 im Wesentlichen von TSVs frei sind. Bei derartigen Ausführungsformen sind die Dummy-Verbinder 118 an allen Seiten von nichtleitenden Materialien umgeben. Obwohl die Dummy-TSVs 116 den Wärmewiderstand entlang des Wärmepfads P1 verringern können, ist ihre Herstellung kostspielig. Das Bilden der Dummy-Verbinder 118 in dem TIM 212 kann den Wärmewiderstand entlang des Wärmepfads P1 ausreichend verringern, wodurch die Herstellungskosten durch Vermeiden der Bildung von TSVs verringert werden.
  • 17 zeigt die Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. Bei der gezeigten Ausführungsform sind die Dummy-Verbinder 118 Stifte, Säulen oder Hügel, die aus einem leitenden Material wie etwa Kupfer, Aluminium, Wolfram, Legierungen, dotiertem Polysilizium, dergleichen, oder einer Kombination davon gebildet sind. Bei einer bestimmten Ausführungsform sind die Dummy-Verbinder 118 Dummy-Kupfersäulen. Das Bilden der in dem TIM 212 eingebetteten Kupfersäulen kann den Wärmewiderstand entlang des Wärmepfads P1 verringern.
  • Die Dummy-Kupfersäulen können durch annehmbare Photolithographie-und Plattierungsprozesse gebildet werden. Zum Beispiel kann nach dem Bilden der Dummy-TSVs 116 in den Vertiefungen 114 (siehe z.B. 9) ein passendes Photoresist (nicht gezeigt) auf den Wafer 102 (z.B. auf die Einkapselung 108 und die Chipstapel 70) aufgebracht und entwickelt werden. Dann kann das Photoresist mit Öffnungen, die die Dummy-TSVs 116 freilegen, strukturiert werden. Die Öffnungen in dem Photoresist können mit einer Sperrschicht ausgekleidet werden. Die Sperrschicht kann ein leitendes Material wie etwa Titannitrid, Tantalnitrid, Titan, ein anderes Dielektrikum, oder dergleichen sein, und kann durch CVD, PECVD, MOCVD, ALD, oder dergleichen gebildet werden. Das leitende Material kann dann in den Öffnungen gebildet werden, wodurch die Dummy-Verbinder (z.B. Dummy-Kupfersäulen) gebildet werden. Das leitende Material kann durch Ablagern einer Keimschicht in den Öffnungen und dann Galvanisieren des leitenden Materials auf die Keimschicht, wodurch die Öffnungen gefüllt werden, gebildet werden. Das Photoresist kann dann durch Veraschen, Abstreifen, oder dergleichen beseitigt werden.
  • 18 zeigt die Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. Bei der gezeigten Ausführungsform ist auf der ersten Vorrichtungspackung 100 ein Klebstoff 122 gebildet. Der Klebstoff 122 befindet sich auf den Chipstapeln 70, der Einkapselung 108 und den Dummy-TSVs 116. Der Klebstoff 122 kann vor oder nach dem Vereinzeln der ersten Vorrichtungspackung 100 auf die erste Vorrichtungspackung 100 abgegeben werden. Der Klebstoff 122 kann ein Polymermaterial, Lotpaste, ein Heißkleber, oder dergleichen sein, und kann in einer Dicke von etwa 25 µm bis etwa 150 µm ausgebildet werden. Die Dummy-Verbinder 118 werden auf dem Klebstoff 122 gebildet und können durch ein Pick-and-Place-Verfahren gebildet werden. Bei der gezeigten Ausführungsform sind die Dummy-Verbinder 118 Hügel wie etwa Lotkugeln. Bei einigen Ausführungsformen sind die Dummy-Verbinder 118 nicht über den Dummy-TSVs 116 ausgerichtet. Das TIM 212 wird auf den Klebstoff 122 und um die Dummy-Verbinder 118 herum abgegeben. Die Dummy-Verbinder 118 werden in dem TIM 212 eingebettet. Der Klebstoff 122 kann die Dummy-Verbinder 118 dazu bringen, sich an die Form der ersten Vorrichtungspackung 100 anzupassen, was das Anpassen an jegliche Verwerfung, die möglicherweise in die erste Vorrichtungspackung 100 eingebracht wurde, beinhaltet. Somit kann der gesamte Wärmewiderstand entlang des Wärmepfads P1 verringert werden.
  • 19 zeigt die Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. Bei der gezeigten Ausführungsform ist auf den ersten Vorrichtungspackungen 100 eine Dummy-Metallisierung 124 gebildet. Die Dummy-Metallisierung 124 kann vor oder nach dem Vereinzeln auf der ersten Vorrichtungspackung 100 gebildet werden. Die Dummy-Metallisierung 124 kann aus einem leitenden Material oder Metall wie etwa Gold, Indium, Kupfer, dergleichen, oder Kombinationen davon gebildet werden. Die Dummy-Metallisierung 124 kann durch Ablagern einer Keimschicht über den Wafer 102 (z.B. auf der Einkapselung 108, den Chipstapeln 70 und den Dummy-TSVs 116) und dann Galvanisieren des leitenden Materials auf die Keimschicht gebildet werden. Die Dummy-Metallisierung 124 kann auch durch Sputtern des leitenden Materials auf den Wafer 102 gebildet werden. Wie die Dummy-TSVs 116 kann die Dummy-Metallisierung 124 elektrisch von den aktiven und/oder passiven Vorrichtungen der Chipstapel 70 (z.B. den Vorrichtungen 54) und anderen umgebenden Vorrichtungen isoliert sein.
  • Die Dummy-Verbinder 118 werden auf der Dummy-Metallisierung 124 gebildet und können durch ein Pick-and-Place-Verfahren gebildet werden. Bei der gezeigten Ausführungsform sind die Dummy-Verbinder 118 Hügel wie etwa Lotkugeln. Das TIM 212 wird auf die Dummy-Metallisierung 124 und um die Dummy-Verbinder 118 herum abgegeben. Die Dummy-Verbinder 118 sind nicht in das TIM 212 eingebettet. Vielmehr weisen die Dummy-Verbinder 118 nach der Bildung obere Flächen auf, die in einer Ebene mit dem TIM 212 liegen oder sich darüber erstrecken. Wenn der Wärmeableiter 208 an der ersten Vorrichtungspackung 100 angebracht wird, werden die Dummy-Verbinder 118 wiederverflüssigt, um die Dummy-Metallisierung 124 an den Wärmeableiter 208 zu bonden. Dadurch werden in dem TIM 212 Lötverbindungen gebildet, die die Dummy-Metallisierung 124 und den Wärmeableiter 208 bonden. Bei der gezeigten Ausführungsform ist der Wärmeableiter 208 mit einem anderen Metall wie etwa Nickel überzogen. Während der Wiederverflüssigung vermischt sich der Nickelüberzug des Wärmeableiters 208 mit dem Material des TIM 202 und der Dummy-Verbinder 118, um an der Grenzfläche des Wärmeableiters 208 und des TIM 212 eine intermetallische Verbindung (IMC) 126 zu bilden. Die IMC 126 kann verschiedene Bereiche aufweisen, zum Beispiel kann die IMC 126 erste Bereiche aufweisen, in denen eine erste IMC aus den Materialien der Dummy-Verbinder 118 und des Wärmeableiters 208 gebildet ist, und zweite Bereiche aufweisen, in denen eine zweite IMC aus den Materialien des TIM 212 und des Wärmeableiters 208 gebildet ist. Die Dummy-Metallisierung 124 und die IMC 126 können eine hohe Wärmeleitfähigkeit aufweisen und können sich an die Form der ersten Vorrichtungspackung 100 anpassen, was das Anpassen an jegliche Verwerfung, die möglicherweise in die erste Vorrichtungspackung 100 eingebracht wurde, beinhaltet. Somit kann der gesamte Wärmewiderstand entlang des Wärmepfads P1 verringert werden.
  • 20 zeigt die Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. Bei der gezeigten Ausführungsform sind die Dummy-Verbinder 118 Teil eines strukturierten Metallblechs (siehe z.B. 21, die eine Draufsicht auf das strukturierte Metallblech zeigt. Zum Beispiel kann das strukturierte Metallblech eine Kupferfolie wie jene, die zur Hochfrequenzinterferenz(RFI)-Abschirmung verwendet wird, sein und kann es Öffnungen 128 aufweisen. Das strukturierte Metallblech kann auch eine Dicke von etwa 11 µm bis etwa 25 µm aufweisen. Das strukturierte Metallblech wird so auf dem TIM 212 angeordnet, dass das TIM 212 zwischen dem strukturierten Metallblech und der ersten Vorrichtungspackung 100 angeordnet ist und auch zwischen dem strukturierten Metallblech und dem Wärmeableiter 208 angeordnet ist. Das strukturierte Metallblech kann eine hohe Wärmeleitfähigkeit aufweisen und kann sich an die Form der ersten Vorrichtungspackung 100 anpassen, was das Anpassen an jegliche Verwerfung, die möglicherweise in die erste Vorrichtungspackung 100 eingebracht wurde, beinhaltet. Somit kann der gesamte Wärmewiderstand entlang des Wärmepfads P1 verringert werden.
  • 22 zeigt ein Ablaufdiagramm eines Verfahrens 400 zur Herstellung der Halbleitervorrichtung 300 nach einigen anderen Ausführungsformen. In Schritt 402 wird ein Chipstapel wie etwa der Chipstapel 70A an dem Interposer 120 angebracht. In Schritt 404 wird der Chipstapel 70a eingekapselt. In Schritt 406 werden optional die Dummy-TSVs 116 in dem Chipstapel gebildet. In Schritt 408 werden die Dummy-Verbinder 118 an dem Chipstapel gebildet. Die Dummy-Verbinder 118 können gemäß beliebigen der Ausführungsformen in diesem Dokument gebildet werden. In Schritt 410 wird das TIM 212 um die Dummy-Verbinder 118 herum abgegeben. In Schritt 412 wird der Wärmeableiter 208 unter Verwendung des TIM 212 an dem Chipstapel angebracht. Bei nachfolgenden Bearbeitungsschritten kann der Kühlkörper 302 an dem Wärmeableiter 208 angebracht werden.
  • Die Ausführungsformen können Vorteile erzielen. Die Wärmeleitfähigkeit des TIM 212 kann eine bedeutende thermische Engstelle in gestapelten Vorrichtungen sein. Das Bilden der Dummy-Verbinder 118 in dem TIM 212 und das Bilden der Dummy-TSVs in den Chipstapeln 70 kann den Wärmewiderstand entlang des Wärmepfads P1 , verringern. Das Hinzufügen anderer Merkmale wie etwa des Klebstoffs 122, der Dummy-Metallisierung 124, und der eutektischen Verbindung 126 kann dabei helfen, dass sich das TIM 212 an jegliche Verwerfung, die möglicherweise in die Vorrichtungspackung 100 eingebracht wurde, anpasst. Somit kann der gesamte Wärmewiderstand entlang des Wärmepfads P1 verringert werden.
  • Bei einer Ausführungsform weist eine Vorrichtung einen Chipstapel, der sich über einem Interposer befindet und elektrisch damit verbunden ist, wobei der Chipstapel einen obersten integrierten Schaltungschip aufweist, der ein Substrat mit einer Vorderseite und einer zu der Vorderseite entgegengesetzten Rückseite, wobei die Vorderseite eine aktive Fläche aufweist; und eine Dummy-Substratdurchkontaktierung (TSV), die sich von der Rückseite des Substrats wenigstens teilweise in das Substrat erstreckt, wobei die Dummy-TSV elektrisch von der aktiven Fläche isoliert ist, aufweist; ein Wärmegrenzflächenmaterial über dem obersten integrierten Schaltungschip; und einen Dummy-Verbinder in dem Wärmegrenzflächenmaterial, wobei das Wärmegrenzflächenmaterial den Dummy-Verbinder umgibt, wobei der Dummy-Verbinder elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist, auf.
  • Bei einigen Ausführungsformen ist der Dummy-Verbinder ein Lotverbinder, der auf der Dummy-TSV angeordnet ist. Bei einigen Ausführungsformen ist der Dummy-Verbinder eine Kupfersäule, die auf der Dummy-TSV angeordnet ist. Bei einigen Ausführungsformen weist die Vorrichtung ferner einen Klebstoff auf dem obersten integrierten Schaltungschip auf, wobei der Dummy-Verbinder und das Wärmegrenzflächenmaterial auf dem Klebstoff angeordnet sind. Bei einigen Ausführungsformen weist die Vorrichtung ferner eine Dummy-Metallisierung auf dem obersten integrierten Schaltungschip, wobei der Dummy-Verbinder und das Wärmegrenzflächenmaterial auf der Dummy-Metallisierung angeordnet sind, wobei die Dummy-Metallisierung elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist; und eine eutektische Verbindung auf dem Wärmegrenzflächenmaterial, wobei der Dummy-Verbinder die eutektische Verbindung an die Dummy-Metallisierung bondet, auf. Bei einigen Ausführungsformen ist der Dummy-Verbinder ein strukturiertes Metallblech. Bei einigen Ausführungsformen weist die Vorrichtung ferner ein Packungssubstrat, wobei der Interposer an das Packungssubstrat gebondet ist; und einen Wärmeableiter, der an das Packungssubstrat und den Chipstapel geklebt ist, wobei der Wärmeableiter den Chipstapel abdeckt und umgibt, auf, wobei das Wärmegrenzflächenmaterial den Wärmeableiter und den Chipstapel thermisch koppelt. Bei einigen Ausführungsformen weist der Chipstapel ferner einen Schnittstellenchip auf, der an den Interposer gebondet ist, wobei der oberste integrierte Schaltungschip an den Schnittstellenchip gebondet ist.
  • Bei einer Ausführungsform beinhaltet ein Verfahren das Anbringen eines Chipstapels an einem Interposer; das Einkapseln des Chipstapels mit einer Einkapselung; das Planarisieren der Einkapselung, so dass die oberen Flächen der Einkapselung und des Chipstapels in einer Ebene liegen; das Bilden einer Vertiefung in einem obersten integrierten Schaltungschip des Chipstapels, wobei der oberste integrierte Schaltungschip ein Substrat mit einer aktiven Fläche und einer Rückfläche aufweist, wobei das Substrat eine erste Höhe aufweist, wobei sich die Vertiefung von der Rückfläche des Substrats bis zu einer ersten Tiefe erstreckt, wobei die erste Tiefe geringer als die erste Höhe ist; das Füllen der Vertiefung mit einem ersten leitenden Material, um eine Dummy-Substratdurchkontaktierung (TSV) zu bilden; das Bilden eines Dummy-Verbinders auf der Dummy-TSV; das Abgeben eines Wärmegrenzflächenmaterials auf den obersten integrierten Schaltungschip, wobei das Wärmegrenzflächenmaterial den Dummy-Verbinder umgibt; und das Anbringen eines Wärmeableiters an dem obersten integrierten Schaltungschip, wobei der Wärmeableiter den Chipstapel und den Interposer abdeckt und umgibt.
  • Bei einigen Ausführungsformen beinhaltet das Verfahren ferner das Bilden des Interposers in einem Wafer; und das Vereinzeln des Wafers, um den Interposer zu bilden, wobei der Chipstapel auf dem Interposer angeordnet ist. Bei einigen Ausführungsformen werden die Dummy-TSV und der Dummy-Verbinder gebildet, bevor der Wafer vereinzelt wird. Bei einigen Ausführungsformen beinhaltet das Bilden des Dummy-Verbinders auf der Dummy-TSV das Bilden von Lotverbindern auf der Dummy-TSV. Bei einigen Ausführungsformen beinhaltet das Bilden des Dummy-Verbinders auf der Dummy-TSV das Bilden eines Photoresists auf dem obersten integrierten Schaltungschip; das Strukturieren des Photoresists, um eine Öffnung zu bilden, die die Dummy-TSV freilegt; und das Bilden eines zweiten leitenden Materials in der Öffnung, um den Dummy-Verbinder zu bilden. Bei einigen Ausführungsformen beinhaltet das Verfahren ferner das Plattieren einer Dummy-Metallisierung auf den obersten integrierten Schaltungschip, wobei das Wärmegrenzflächenmaterial auf die Dummy-Metallisierung abgegeben wird, wobei die Dummy-Metallisierung elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist. Bei einigen Ausführungsformen weist der Dummy-Verbinder einen Lotverbinder auf, und beinhaltet das Verfahren ferner das Wiederverflüssigen des Lotverbinders, um die Dummy-Metallisierung an den Wärmeableiter zu bonden. Bei einigen Ausführungsformen beinhaltet das Anbringen des Chipstapels an dem Interposer das Bonden des Chipstapels mit leitenden Verbindern an den Interposer; und das Bilden einer Unterfüllung zwischen dem Chipstapel und dem Interposer, wobei die Unterfüllung die leitenden Verbinder umgibt.
  • Bei einer Ausführungsform beinhaltet ein Verfahren das Anbringen eines Chipstapels an einem Interposer; das Einkapseln des Chipstapels mit einer Einkapselung; das Planarisieren der Einkapselung, so dass die oberen Flächen der Einkapselung und des Chipstapels in einer Ebene liegen; das Abgeben eines Wärmegrenzflächenmaterials auf den Chipstapel; das Bilden eines Dummy-Verbinders in dem Wärmegrenzflächenmaterial, wobei der Dummy-Verbinder an allen Seiten von nichtleitenden Materialien umgeben ist; und das Anbringen eines Wärmeableiters an dem Chipstapel, wobei der Wärmeableiter den Chipstapel und den Interposer abdeckt und umgibt.
  • Bei einigen Ausführungsformen beinhaltet das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Bilden des Dummy-Verbinders auf dem Chipstapel. Bei einigen Ausführungsformen beinhaltet das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Bilden einer Dummy-Metallisierung auf dem Chipstapel; und das Bilden des Dummy-Verbinders auf der Dummy-Metallisierung. Bei einigen Ausführungsformen beinhaltet das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Anordnen eines strukturierten Metallblechs in dem Wärmegrenzflächenmaterial.
  • Das Vorhergehende umreißt Merkmale von mehreren Ausführungsformen, damit Fachleute die Gesichtspunkte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Abwandlung anderer Prozesse und Aufbauten zur Ausführung der gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwendet werden kann. Fachleute sollten auch erkennen, dass derartige gleichwertige Aufbauten nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie hierin verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62522902 [0001]

Claims (20)

  1. Vorrichtung, umfassend: einen Chipstapel, der sich über einem Interposer befindet und elektrisch damit verbunden ist, wobei der Chipstapel einen obersten integrierten Schaltungschip umfasst, der ein Substrat mit einer Vorderseite und einer zu der Vorderseite entgegengesetzten Rückseite, wobei die Vorderseite eine aktive Fläche umfasst, eine Dummy-Substratdurchkontaktierung (TSV), die sich von der Rückseite des Substrats wenigstens teilweise in das Substrat erstreckt, wobei die Dummy-TSV elektrisch von der aktiven Fläche isoliert ist, umfasst; ein Wärmegrenzflächenmaterial über dem obersten integrierten Schaltungschip; und einen Dummy-Verbinder in dem Wärmegrenzflächenmaterial, wobei das Wärmegrenzflächenmaterial den Dummy-Verbinder umgibt, wobei der Dummy-Verbinder elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist
  2. Vorrichtung nach Anspruch 1, wobei der Dummy-Verbinder ein Lotverbinder ist, der auf der Dummy-TSV angeordnet ist.
  3. Vorrichtung nach Anspruch 1, wobei der Dummy-Verbinder eine Kupfersäule ist, die auf der Dummy-TSV angeordnet ist.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: einen Klebstoff auf dem obersten integrierten Schaltungschip, wobei der Dummy-Verbinder und das Wärmegrenzflächenmaterial auf dem Klebstoff angeordnet sind.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Dummy-Metallisierung auf dem obersten integrierten Schaltungschip, wobei der Dummy-Verbinder und das Wärmegrenzflächenmaterial auf der Dummy-Metallisierung angeordnet sind, wobei die Dummy-Metallisierung elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist; und eine eutektische Verbindung auf dem Wärmegrenzflächenmaterial, wobei der Dummy-Verbinder die eutektische Verbindung an die Dummy-Metallisierung bondet.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Dummy-Verbinder ein strukturiertes Metallblech ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: ein Packungssubstrat, wobei der Interposer an das Packungssubstrat gebondet ist; und einen Wärmeableiter, der an das Packungssubstrat und den Chipstapel geklebt ist, wobei der Wärmeableiter den Chipstapel abdeckt und umgibt, wobei das Wärmegrenzflächenmaterial den Wärmeableiter und den Chipstapel thermisch koppelt.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Chipstapel ferner einen Schnittstellenchip, der an den Interposer gebondet ist, wobei der oberste integrierte Schaltungschip an den Schnittstellenchip gebondet ist umfasst.
  9. Verfahren, umfassend: Anbringen eines Chipstapels an einem Interposer; Einkapseln des Chipstapels mit einer Einkapselung; Planarisieren der Einkapselung, so dass die oberen Flächen der Einkapselung und des Chipstapels in einer Ebene liegen; Bilden einer Vertiefung in einem obersten integrierten Schaltungschip des Chipstapels, wobei der oberste integrierte Schaltungschip ein Substrat mit einer aktiven Fläche und einer Rückfläche umfasst, wobei das Substrat eine erste Höhe aufweist, wobei sich die Vertiefung von der Rückfläche des Substrats bis zu einer ersten Tiefe erstreckt, wobei die erste Tiefe geringer als die erste Höhe ist; Füllen der Vertiefung mit einem ersten leitenden Material, um eine Dummy-Substratdurchkontaktierung (TSV) zu bilden; Bilden eines Dummy-Verbinders auf der Dummy-TSV; Abgeben eines Wärmegrenzflächenmaterials auf den obersten integrierten Schaltungschip, wobei das Wärmegrenzflächenmaterial den Dummy-Verbinder umgibt; und Anbringen eines Wärmeableiters an dem obersten integrierten Schaltungschip, wobei der Wärmeableiter den Chipstapel und den Interposer abdeckt und umgibt.
  10. Verfahren nach Anspruch 9, ferner umfassend: Bilden des Interposers in einem Wafer; und Vereinzeln des Wafers, um den Interposer zu bilden, wobei der Chipstapel auf dem Interposer angeordnet ist.
  11. Verfahren nach Anspruch 10, wobei die Dummy-TSV und der Dummy-Verbinder gebildet werden, bevor der Wafer vereinzelt wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, wobei das Bilden des Dummy-Verbinders auf der Dummy-TSV das Bilden von Lotverbindern auf der Dummy-TSV umfasst.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei das Bilden des Dummy-Verbinders auf der Dummy-TSV das Bilden eines Photoresists auf dem obersten integrierten Schaltungschip; das Strukturieren des Photoresists, um eine Öffnung zu bilden, die die Dummy-TSV freilegt; und das Bilden eines zweiten leitenden Materials in der Öffnung, um den Dummy-Verbinder zu bilden, umfasst.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, ferner umfassend: Plattieren einer Dummy-Metallisierung auf den obersten integrierten Schaltungschip, wobei das Wärmegrenzflächenmaterial auf die Dummy-Metallisierung abgegeben wird, wobei die Dummy-Metallisierung elektrisch von der aktiven Fläche des obersten integrierten Schaltungschips isoliert ist.
  15. Verfahren nach Anspruch 14, wobei der Dummy-Verbinder einen Lotverbinder umfasst, wobei das Verfahren ferner das Wiederverflüssigen des Lotverbinders, um die Dummy-Metallisierung an den Wärmeableiter zu bonden, umfasst.
  16. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 15, wobei das Anbringen des Chipstapels an dem Interposer das Bonden des Chipstapels mit leitenden Verbindern an den Interposer; und das Bilden einer Unterfüllung zwischen dem Chipstapel und dem Interposer, wobei die Unterfüllung die leitenden Verbinder umgibt, umfasst.
  17. Verfahren, umfassend: Anbringen eines Chipstapels an einem Interposer; Einkapseln des Chipstapels mit einer Einkapselung; Planarisieren der Einkapselung, so dass die oberen Flächen der Einkapselung und des Chipstapels in einer Ebene liegen; Abgeben eines Wärmegrenzflächenmaterials auf den Chipstapel; Bilden eines Dummy-Verbinders in dem Wärmegrenzflächenmaterial, wobei der Dummy-Verbinder an allen Seiten von nichtleitenden Materialien umgeben ist; und Anbringen eines Wärmeableiters an dem Chipstapel, wobei der Wärmeableiter den Chipstapel und den Interposer abdeckt und umgibt.
  18. Verfahren nach Anspruch 17, wobei das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Bilden des Dummy-Verbinders auf dem Chipstapel umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Bilden einer Dummy-Metallisierung auf dem Chipstapel; und das Bilden des Dummy-Verbinders auf der Dummy-Metallisierung umfasst.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei das Bilden des Dummy-Verbinders in dem Wärmegrenzflächenmaterial das Anordnen eines strukturierten Metallblechs in dem Wärmegrenzflächenmaterial umfasst.
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