DE102016218275A1 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung Download PDF

Info

Publication number
DE102016218275A1
DE102016218275A1 DE102016218275.7A DE102016218275A DE102016218275A1 DE 102016218275 A1 DE102016218275 A1 DE 102016218275A1 DE 102016218275 A DE102016218275 A DE 102016218275A DE 102016218275 A1 DE102016218275 A1 DE 102016218275A1
Authority
DE
Germany
Prior art keywords
housing
semiconductor chips
circuit pattern
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016218275.7A
Other languages
English (en)
Inventor
Mituharu Tabata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102016218275A1 publication Critical patent/DE102016218275A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L21/607—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving the application of mechanical vibrations, e.g. ultrasonic vibrations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)
  • Ceramic Engineering (AREA)

Abstract

Eine in der Beschreibung offenbarte Technik bezieht sich auf eine Halbleitervorrichtung, die ein Minimieren von Einschränkungen bei Drahtbondaktivitäten ermöglicht, und auf ein Verfahren zum Herstellen der Halbleitervorrichtung. Die Halbleitervorrichtung der vorliegenden Technik umfasst: eine Vielzahl von Halbleiterchips (104), die auf einem Schaltungsmuster im Innern eines Gehäuses angeordnet sind, das in einer Draufsicht durch einen äußeren Rahmen (102) definiert ist; und Bonddrähte (103) zum elektrischen Verbinden der Halbleiterchips (104) und des Schaltungsmusters miteinander. Die Halbleiterchips (104) sind entlang einer längeren Seitenrichtung des Gehäuses angeordnet. Die Bonddrähte (103) sind entlang der längeren Seitenrichtung des Gehäuses aufgereiht.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Eine in der Beschreibung offenbarte Technik bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung, und bezieht sich z. B. auf eine Halbleitervorrichtung, die für unterschiedliche Leistungselektronik verwendet wird, und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Beschreibung des Standes der Technik
  • Eine Halbleitervorrichtung weist im Wesentlichen eine Vielzahl von Halbleiterchips im Innern eines Gehäuses auf, das in einer Draufsicht rechteckig ist. Die Halbleitervorrichtung weist außerdem eine Abstrahlfläche zum Austausch von Wärme, die durch die Halbleiterchips erzeugt wird, mittels einer externen Abstrahleinrichtung auf. Die Abstrahlfläche ist isolierend. Die Halbleitervorrichtung weist ferner einen Anschluss auf, welcher der Abstrahlfläche in etwa gegenüberliegt und mit einer externen Schaltung elektrisch verbunden ist.
  • Der für die elektrische Verbindung zur externen Schaltung freiliegende Anschluss ist zur Innenseite des Gehäuses als Elektrode geführt und beinhaltet einen Leiter. Die Abstrahlfläche im Innern des Gehäuses weist in der Nähe eine leitfähige Platte auf, die auf ein isolierendes Substrat gebondet ist, die aus einem isolierenden Material wie z. B. Keramik hergestellt ist. Die leitfähige Platte ist teilweise getrennt, um somit ein Schaltungsmuster zu bilden.
  • Die Halbleiterchips sind durch ein Bondmittel auf das Schaltungsmuster gebondet, das eine elektrische Leitung und eine Wärmeleitung kombiniert. Darüber hinaus ist eine gegenüberliegende Oberfläche einer Bondfläche jedes Halbleiterchips mit dem Schaltungsmuster oder der Elektrode mittels Bonddrähten elektrisch verbunden.
  • Das Schaltungsmuster auf dem Substrat ist aus einer dünnen leitfähigen Folie hergestellt, wie dies z. B. in der offengelegten japanischen Patentanmeldung Nr. 2003-243610 offenbart ist. In diesem Fall beträgt die Breite des Musters annähernd die Hälfte der gesamten effektiven Breite des Musters in einer schmalen Richtung (d. h. einer kürzeren Seitenrichtung) des Gehäuses, um einen Hauptstrom durch das Muster zuzuführen. Ungefähr zwei Schaltungsmuster, durch die der Hauptstrom fließt, sind auf einer längeren Seitenrichtung des Gehäuses angeordnet. Darüber hinaus sind die Bonddrähte in der schmalen Richtung (d. h. der kürzeren Seitenrichtung) aufgereiht, um somit die Halbleiterchips und das Schaltungsmuster miteinander zu verbinden. Eine Hauptelektrode und das Schaltungsmuster sind auf komplizierte Weise unter Verwendung von Zwischenräumen zwischen den Drähten miteinander verbunden.
  • In einer Drahtbondeinrichtung weist ein Arm, der das Drahtbonden durchführt, aufgrund einer mechanischen Festigkeit des Arms eine begrenzte Länge auf. Darüber hinaus ist der Arm in einem höheren (weiteren) Bereich als eine Bondstelle geometrisch um ein gewisses Maß dicker. Dieser dicke Bereich des Arms beeinflusst störend einen Bereich, wie z. B. eine Peripherie eines zu bondenden Objekts. Daher beinhaltet das Drahtbonden z. B. in einem tiefen und schmalen Gehäuse viele Einschränkungen. Insbesondere ein Modul mit einer Breite von ca. 50 mm oder darunter beinhaltet solche Einschränkungen unübersehbar.
  • Ein Verfahren zum Vermeiden einer solchen Situation umfasst das Abschließen des Drahtbondens soweit als möglich vor dem Einpassen des Gehäuses in das Substrat. Leider kann ein derartiges Verfahren nicht notwendigerweise für eine im Gehäuse angeordnete Elektrode verwendet werden.
  • Das bedeutet, die Elektrode im Gehäuse kann mit dem Schaltungsmuster verbunden werden, bevor das Gehäuse in das Substrat eingepasst wird. In diesem Fall wird eine Kraft auf einen Bondbereich zwischen der Elektrode und dem Schaltungsmuster ausgeübt, wenn das Gehäuse in das Substrat eingepasst wird, wodurch mögliche Fehlfunktionen zunehmen. Es ist daher schwer, ein verletzliches Bondverfahren, wie z. B. Löten, zu wählen.
  • Wenn indessen ein Ultraschall-(US-)Bonden gewählt wird, ist es schwierig, eine Frequenz aufgrund von Beschränkungen der Form eines Bondbereichs der Elektrode zu erhöhen. Das US-Bonden, das immer noch ein großes Werkzeug (Horn) benötigt, beschränkt das Bonden im Innern des tiefen und schmalen Gehäuses in Bezug auf die Anordnung.
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, das Einschränkungen bei Drahtbondaktivitäten minimiert. Die Lösung dieser Aufgabe erfolgt durch die Merkmale des Anspruchs 1 bzw. 10. Die Unteransprüche offenbaren bevorzugte Weiterbildungen der Erfindung.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Halbleitervorrichtung gemäß einem Aspekt der in der Beschreibung offenbarten Technik umfasst: eine Vielzahl von Halbleiterchips, die auf einem Schaltungsmuster im Innern eines Gehäuses vorgesehen sind, das in einer Draufsicht durch einen äußeren Rahmen definiert ist; Bonddrähte zum elektrischen Verbinden der Vielzahl der Halbleiterchips und des Schaltungsmusters miteinander; und eine Hauptelektrode, die im Innern des Gehäuses vorgesehen ist. Die Vielzahl der Halbleiterchips ist entlang einer längeren Seitenrichtung des Gehäuses angeordnet. Die Bonddrähte sind entlang der längeren Seitenrichtung des Gehäuses aufgereiht. Die Hauptelektrode ist in der Nähe von einer der Seiten angeordnet, die sich in die längere Seitenrichtung des Gehäuses erstrecken. Die Hauptelektrode und das Schaltungsmuster sind durch Ultraschallbonden, Löten oder Hartlöten miteinander verbunden.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem weiteren Aspekt der in der Beschreibung offenbarten Technik umfasst das Bonden durch Ultraschallbonden einer Hauptelektrode auf ein Schaltungsmuster im Innern eines Gehäuses, das in einer Draufsicht durch einen äußeren Rahmen definiert ist, in der Nähe von einer der Seiten, die sich in eine längere Seitenrichtung des Gehäuses erstrecken. Das Verfahren umfasst ferner das elektrische Verbinden einer Vielzahl von Halbleiterchips mit dem Schaltungsmuster mit Bonddrähten nach dem Bonden der Hauptelektrode. Die Vielzahl der Halbleiterchips ist auf dem Schaltungsmuster im Innern des Gehäuses entlang der längeren Seitenrichtung des Gehäuses angeordnet. Die Bonddrähte sind in der längeren Seitenrichtung des Gehäuses aufgereiht.
  • Gemäß dem einen Aspekt der in der Beschreibung offenbarten Technik minimiert die Halbleitervorrichtung die Einschränkungen bei den Drahtbondaktivitäten im Innern eines schmalen und tiefen Gehäuses. Gemäß dem weiteren Aspekt der in der Beschreibung offenbarten Technik minimiert das Verfahren zum Herstellen der Halbleitervorrichtung die Einschränkungen bei den Drahtbondaktivitäten im Innern des schmalen und tiefen Gehäuses. Darüber hinaus erfolgt ein Bondschritt einmal. Dies reduziert Fertigungskosten verkürzt eine Taktzeit.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus nachfolgender Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Darin zeigt:
  • 1 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 2 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 3 eine Draufsicht, die schematisch eine Struktur eines Halbleiterchips und dessen Peripherie im Innern eines Gehäuses in einer Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 4 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 5 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 6 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 7 eine Querschnittsansicht, die schematisch eine Struktur in der Nähe eines Biegebereichs eine Hauptelektrode gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 8 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht;
  • 9 eine Draufsicht, die schematisch eine Struktur eines Halbleiterchips und dessen Peripherie im Innern eines Gehäuses in einer Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht; und
  • 10 eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen einer Halbleitervorrichtung gemäß einem bevorzugten Ausführungsbeispiel veranschaulicht.
  • BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE
  • Bevorzugte Ausführungsbeispiele werden mit Bezug auf die anliegenden Zeichnungen beschrieben. Hierbei sei angemerkt, dass die Zeichnungen lediglich schematische Darstellungen der Erfindung sind und die Zusammenhänge zwischen Größen und Positionen von Einzelbildern in den diversen Zeichnungen nicht notwendigerweise mit Genauigkeit bereitgestellt sind und daher gegebenenfalls geändert werden können. Es sei ferner angemerkt, dass in den folgenden Beschreibungen gleiche Komponenten durchweg durch die gleichen Symbole gekennzeichnet sind und zudem gleiche Namen und Funktionen ausweisen. Detaillierte Beschreibungen der gleichen Komponenten können daher entfallen.
  • Weiterhin dient in den nachfolgenden Beschreibungen die Verwendung von Ausdrücken, wie z. B. „oben“, „unter“, „Seite“, „Boden“, „vorn“ und „hinten“, die bestimmte Positionen und bestimmte Richtungen kennzeichnen, lediglich der Einfachheit halber zum einfachen Verständnis der Ausführungsbeispiele. Diese Ausdrücke haben nichts mit tatsächlichen Richtungen zu tun, wenn die Ausführungsbeispiele tatsächlich umgesetzt werden.
  • <Erstes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel beschrieben. Zur Vereinfachung der Beschreibung ist zunächst eine Beschreibung über Bonddrähte vorgesehen, die entlang einer kürzeren Seitenrichtung eines äußeren Rahmens eines Gehäuses aufgereiht sind, wie dies in der offengelegten japanischen Patentanmeldung Nr. 2003-243610 offenbart ist.
  • 10 zeigt eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 10 veranschaulicht, sind ein Halbleiterchip 200, ein Halbleiterchip 201, ein Halbleiterchip 202 und ein Halbleiterchip 203 im Innern des Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist. Darüber hinaus sind Bonddrähte 103 zum Verbinden einzelner Halbleiterchips und Schaltungsmuster miteinander entlang einer kürzeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses aufgereiht. Darüber hinaus sind eine Hauptelektrode 204, eine Hauptelektrode 205 und eine Hauptelektrode 206 Einkapseln auf den Schaltungsmustern angeordnet. Die Schaltungsmuster sind auf einem isolierenden Substrat 105 ausgebildet. Der äußere Rahmen 102 des Gehäuses ist mit Elektroden 100 und Signalanschlüssen 101 versehen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 2 zeigt eine Draufsicht, die eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 2 veranschaulicht, ist eine Vielzahl von Halbleiterchips 104 auf einem Schaltungsmuster im Innern des Gehäuses angeordnet, das in einer Draufsicht durch den äußeren Rahmen 102 definiert ist. Die Halbleiterchips 104 sind entlang einer längeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses angeordnet. Darüber hinaus sind die Bonddrähte 103 zum Verbinden der Halbleiterchips 104 mit dem Schaltungsmuster entlang der längeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses aufgereiht. Hierbei sei angemerkt, dass ein Winkel, der zwischen einer Richtung, in der die Bonddrähte 103 aufgereiht sind, und der längeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses vorzugsweise innerhalb von ca. 20 Grad liegt. Darüber hinaus ist der äußere Rahmen 102 des Gehäuses mit den Elektroden 100 und den Signalanschlüssen 101 versehen.
  • Hierbei ist die Länge des Gehäuses in dessen längere Seitenrichtung größer als oder gleichgroß wie die doppelte Länge des Gehäuses in dessen kürzerer Seitenrichtung. Darüber hinaus beträgt die Länge des Gehäuses in dessen kürzerer Seitenrichtung ca. 50 mm oder weniger.
  • Alle Bonddrähte 103 sind entlang der längeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses in der obigen Struktur aufgereiht. Diese Struktur ermöglicht Bondaktivitäten nur in einer längeren Seitenrichtung, die in einem schmalen und tiefen Gehäuse die am meisten frei bewegliche ist. Dies erleichtert das Bonden der Halbleiterchips und des Schaltungsmusters im Innern des Gehäuses miteinander, nachdem das Gehäuse in ein Substrat eingepasst ist. Darüber hinaus erleichtert dies das Bonden der Elektroden im äußeren Rahmen 102 des Gehäuses und des Schaltungsmusters Innern des Gehäuses miteinander.
  • Um die obige Konfiguration zu ermöglichen, muss das Schaltungsmuster hierbei aus den Halbleiterchips 104 durch die Elektroden im äußeren Rahmen 102 des Gehäuses ausgebildet sein. Unglücklicherweise erfordert die Zufuhr eines großen Stroms eine bestimmte Breite im Verhältnis zum großen Strom. Eine große Breite des Musters erhöht jedoch proportional Zwischenräume zwischen den Halbleiterchips 104. Folglich ist ein Modul in dessen längere Seitenrichtung lang um somit Stromwerte zu begrenzen.
  • Dementsprechend kann ein „Dickkupfer-“Substrat zum Ausbilden des Schaltungsmusters verwendet werden. Das Dickkupfersubstrat ist aus einer leitfähigen Folie hergestellt, die eine Kupferfolie mit einer Dicke von ca. 0,4 mm oder darüber enthält.
  • Die Verwendung des Dickkupfersubstrats vergrößert die Querschnittsfläche des Musters pro Breite des Musters. Folglich würde ein großer Strom durch ein Muster mit einer kleinen Breite fließen, falls vorhanden, und ein Strom würde in einer schmalen Richtung des Musters frei fließen, falls vorhanden.
  • Eine derartige Konfiguration ermöglicht das Befestigen der Drähte auf einem schmalen Muster in vertikaler Richtung, d. h. auf einer Seitenfläche des Schaltungsmusters in Bezug auf das Drahtbonden zum elektrischen Verbinden der Halbleiterchips 104 und des Schaltungsmusters miteinander. Demzufolge sind die Drähte kurz oder die Zwischenräume für das Drahtbonden sind kurz. Dies reduziert Einschränkungen bei der Umsetzung des Drahtbondens für die Halbleiterchips 104 annähernd linear.
  • <Zweites bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen im vorhergehenden bevorzugten Ausführungsbeispiel ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 3 zeigt eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 3 veranschaulicht, ist eine Vielzahl von Halbleiterchips auf einem Schaltungsmuster im Innern eines Gehäuses angeordnet.
  • Wie in 3 veranschaulicht, sind Bonddrähte 103 von einem Emitter eines Bipolartransistors mit isoliertem Gate(IGBT-)Halbleiterchips und Bonddrähte 103 von einer Anode eines Diodenchips mit einem gemeinsamen Schaltungsmuster verbunden. Jedoch verbrauchen getrennte Verbindungen der einzelnen Drähte eine große Fläche des Musters, d. h. vergrößern eine Standfläche des Musters. Dies ist hinsichtlich einer Miniaturisierung und der Fertigungskosten der Vorrichtungen ungünstig.
  • Hierbei ermöglicht die Verwendung des zuvor beschriebenen Dickkupfersubstrats das freie Fließen eines Stroms in einer schmalen Richtung des Musters. Demzufolge ist ein schmales Übergangs-Schaltungsmuster 35 vorgesehen, das in einer Draufsicht zwischen diesen beiden Halbleiterchips angeordnet ist, um dadurch die Bonddrähte 103 vom Emitter des IGBT-Halbleiterchips und die Bonddrähte 103 von der Anode des Diodenchips miteinander an Bondsstellen 32 zu verbinden.
  • Indessen können zwei komplexe Elemente, die jeweils den IGBT-Halbleiterchip und den Diodenchip enthalten, im Innern des Gehäuses angeordnet werden. Ein solcher Fall (z. B. eine Reihenschaltung, ein gemeinsamer Kollektor, ein gemeinsamer Emitter oder ein Wechselstromschalter) kann Verschwendungen beim Bereitstellen des Schaltungsmusters zum Verbinden dieser beiden komplexen Elemente erzeugen. Um diese Verschwendungen zu eliminieren ist eines der Elemente, d. h. ein komplexes Element 33 so konfiguriert, dass die beiden Halbleiterchips mit einer antiparallelen Diode über das schmale Übergangs-Schaltungsmuster 35 verbunden sind. Das andere, d. h. ein komplexes Element 34, ist so konfiguriert, dass die beiden Halbleiterchip mit der antiparallelen Diode über das schmale Übergangs-Schaltungsmuster 35 verbunden sind.
  • Dieses Verfahren wird aus folgendem Grund verwendet. Die Pfade im Schaltungsmuster sind z. B. lang, weil sich Zwischenräume zwischen den zwei IGBT-Halbleiterchips vergrößern oder Emitter der beiden IGBT-Halbleiterchips einander gegenüberliegen, wenn beide komplexe Elemente antiparallel über das Übergangs-Schaltungsmuster oder nicht über das Übergangs-Schaltungsmuster verbunden sind.
  • <Drittes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem dritten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 4 zeigt eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 4 dargestellt, ist ein Isoliersubstrat 105 im Innern eines Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist. Darüber hinaus ist eine Vielzahl von Hauptelektroden 106 auf dem Isoliersubstrat 105 angeordnet. Hierbei sei angemerkt, dass die Halbleiterchips 104 in der Zeichnung zur Vereinfachung weggelassen wurden.
  • In einem typischen Modul mit schmaler Breite wurden Bondbereiche zwischen einzelnen Anschlüssen der Hauptelektroden 106 und einem Schaltungsmuster auf dem Isoliersubstrat 105 verstreut positioniert oder wurden auf beiden Seiten des Moduls positioniert, um eine Musterflächeneffizienz der Bondbereiche zwischen den einzelnen Hauptelektroden 106 und der Schaltung zu verbessern oder eine Wärmeableitungseigenschaft zu verbessern. Leider führt eine derartige Positionierung zu einer verstärkten Induktivität, zu erhöhten Kosten für die Elektroden und verkompliziert weiter erstellte Designs zur Eliminierung von Problemen einschließlich einer gegenseitigen Induktion mit Signalleitungen.
  • Dementsprechend kann durch die Verwendung des zuvor beschriebenen Dickkupfersubstrats eine thermische Diffusion unter Verwendung des Schaltungsmusters erwartet werden. Somit wird die Wärmeableitungseigenschaft durch Zuweisen einer ausreichenden Musterfläche verbessert.
  • Ferner weist ein relativ kleines Dickkupfersubstrat mit einer Kartengröße (z. B. 85,60 mm × 53,98 mm) nicht viele Optionen auf der Größe des Substrats auf dessen Fertigungskosten reduziert sind. Ein solches kartengroßes Substrat weist daher keine vielen Vorzüge in der oben beschriebenen typischen Positionierung auf. Demzufolge wird ein thermisches Diffusionsmittel eher als Fläche des Musters in Betracht gezogen, die durch Bonden der Anschlüsse der Hauptelektroden 106 und des Schaltungsmusters miteinander nicht durch das Drahtbonden sondern durch eine andere Methode, wie z. B. das US-Bonden, Löten oder Hartlöten, erhalten wird. Das thermische Diffusionsmittel wird auch eher als unwirksamer Bereich betrachtet, der durch Sammeln der Bondbereiche zwischen den Anschlüssen der Hauptelektroden 106 und dem Schaltungsmuster in der Nähe der einen Seite, die sich in eine längere Seitenrichtung des Gehäuses erstreckt, erhalten wird. Folglich wird die Induktivität durch absichtliches Sammeln der Bondbereiche zwischen den Anschlüssen der Hauptelektroden 106 und dem Schaltungsmuster in der Nähe der einen Seite, die sich in die längere Seitenrichtung des Gehäuses erstreckt, und zudem durch Konzentrieren der Elektroden abgeschwächt, die magnetische Flussquellen sind, um somit einen hohen magnetischen Widerstand aufzuweisen. Darüber hinaus reduziert sich die gegenseitige Induktion durch Vergrößern des Abstands von der Signalleitung. Hierbei liegt die Nähe der einen Seite, die sich in die längere Seitenrichtung des Gehäuses erstreckt, in einem Bereich innerhalb von ca. einem Drittel der einen Seite, die sich in eine kürzere Seitenrichtung des Gehäuses erstreckt. Es müssen so viele Halbleiterchips wie möglich entlang den Bondbereichen zwischen den Anschlüssen der Hauptelektroden 106 und dem Schaltungsmuster angeordnet werden, damit die Wandbereiche wirkungsvoll als Wärmeableitungsmittel dienen. Daher ist das Gehäuse vorzugsweise schlank.
  • <Viertes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem vierten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 5 zeigt eine Draufsicht, die schematisch eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 5 dargestellt, ist ein Isoliersubstrat 105 innerhalb eines Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist.
  • Darüber hinaus ist eine Vielzahl von Halbleiterchips 104 auf dem Isoliersubstrat 105 angeordnet. Zudem ist eine Vielzahl von Signalelektroden 107 auf dem Isoliersubstrat 105 angeordnet. Jeder der Halbleiterchips 104 ist an die entsprechende Signalelektrode 107 gebondet. Darüber hinaus ist jede der Signalelektroden 107 einzelnen in der Nähe von Seiten angeordnet, die sich in eine kürzere Seitenrichtung des äußeren Rahmens 102 des Gehäuses erstrecken, und ist mit einem entsprechenden Signalanschluss 101 durch eine Signalleitung 108 elektrisch verbunden. Die Signalanschlüsse 101 sind auf einer Seite des äußeren Rahmens 102 angeordnet, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt. Hierbei ist die Umgebung der Seite, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt, z.B. ein Bereich innerhalb von ca. einem Drittel der einen Seite, die sich in eine längere Seitenrichtung des Gehäuses erstreckt.
  • Wenn die Signalleitungen 108 eine gegenseitige Induktion von einem Hauptstromkreis empfangen, gibt es möglicherweise ein Problem wie z. B. ein Feedback bzw. eine Kopplung. Um ein derartiges Problem zu vermeiden, wurden die Signalelektroden 107 mit dem Schaltungsmuster normalerweise an einer Position so nah wie möglich an den Signalanschlüssen 101 elektrisch verbunden. Wenn das Gehäuse in einer Draufsicht rechteckig geformt ist, ist einer der IGBT-Halbleiterchips und glücklicherweise von den Signalanschlüssen 101 entfernt positioniert. Demzufolge verläuft eine der Signalleitungen 108 zwischen dem von den Signalanschlüssen 101 entfernten IGBT-Halbleiterchip und den Signalanschlüssen 101 durch eine Region mit dichten Schaltungsstrukturen. Dies hat zu einem komplizierten Design geführt und das Erreichen einer idealen Positionierung verhindert.
  • Eine andere Methode umfasst das Positionieren der Signalanschlüsse per se im Abstand. Jedoch hat eine solche Methode die Probleme lediglich zu externen Leitungen verschoben. Fundamentale Lösungen für die Probleme wurden daher in vielen Fällen unterlassen.
  • Die Struktur gemäß dem vorliegenden bevorzugten Ausführungsbeispiel ist so konfiguriert, dass Anschlüsse der Hauptelektroden 106 auf nur einer Seite der längeren Seiten des Gehäuses konzentriert sind. Daher wird die andere Seite, die der einen Seite gegenüberliegt, an der die Anschlüsse der Hauptelektroden 106 angeordnet sind, die gegenseitige Induktion schwerlich empfangen. Dementsprechend ist eine der Signalleitungen 108 in der Nähe der anderen Seite angeordnet, die der einen Seite gegenüberliegt, an der die Anschlüsse der Hauptelektroden 106 angeordnet sind. Hierbei sei angemerkt, dass eine der Signalleitungen 108 zwischen den von den Signalanschlüssen 101 entfernten Signalelektroden 107 und den Signalanschlüssen 101 angeordnet ist. Eine derartige Positionierung der Signalleitung 108 macht es schwer, die gegenseitige Induktion von den Anschlüssen der Hauptelektroden 106 zu empfangen, und die Positionierung erreicht ferner eine Verdrahtung zum Vermeiden der Region mit den dichten Schaltungsstrukturen.
  • Hierbei sei angemerkt, dass einzelne Verbindungen auf den Halbleiterchips 104 direkt hergestellt werden können und über das Schaltungsmuster oder einen anderen Halbleiterchip hergestellt werden können.
  • Ferner ist die Struktur gemäß dem vorliegenden bevorzugten Ausführungsbeispiel, wenn diese mit der in 2 oder 3 kombiniert wird, so konfiguriert, dass die Signalelektroden der beiden komplexen Elemente auf den kürzeren Seiten des Gehäuses einander gegenüberliegend angeordnet sind. Eine derartige Positionierung führt zu einer Linearität des Drahtbondens einschließlich des Drahtbondens zwischen den komplexen Elementen und den Signalelektroden. Außerdem sind Endpunkte des Drahtbondens nahe in der längeren Seitenrichtung des Gehäuses nahe an der Mitte positioniert. Eine derartige Positionierung reduziert die gegenseitige Induktion an der Signalleitung 108 zwischen dem komplexen Element und dem Signalanschluss.
  • <Fünftes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem fünften bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 6 zeigt eine Draufsicht, die eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel veranschaulicht.
  • Wie in 6 veranschaulicht, ist ein Isoliersubstrat 105 im Innern eines Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist. Darüber hinaus ist eine Vielzahl von Hauptelektroden 106 auf dem Isoliersubstrat 105 angeordnet.
  • Darüber hinaus sind ein komplexes Element 65 und ein komplexes Element 66 auf dem Isoliersubstrat 105 angeordnet.
  • Ein IGBT-Halbleiterchip in einem IGBT-Modul und ein antiparalleler Dioden Chip werden nicht gleichzeitig mit Energie versorgt. Diese Chips werden jedoch gleichzeitig mit Energie versorgt, wenn der IGBT-Halbleiterchip durch den Diodenchip ersetzt wird, um dadurch zwei parallele Chips einer Diode zu bilden.
  • Wenn in diesem Fall ein Drahtbonden über einen anderen Halbleiterchip hergestellt werden kann, fließt ein doppelter Strom durch einen Übergangsbereich. Demzufolge ist viel Drahtbonden erforderlich und einige Größen des Diodenchips können das Ausbilden einer ausreichenden Menge von Bonddrähten verhindern. Leider verbraucht das Verbinden jedes Diodenchips mit einem Schaltungsmuster eine erhebliche Fläche des Musters. Dies ist daher hinsichtlich der Größen und Fertigungskosten der Gehäuse unvorteilhaft.
  • Hierin ermöglicht die Verwendung des zuvor beschriebenen Dickkupfersubstrats, dass ein Strom in einer schmalen Musterrichtung frei fließen kann. Dementsprechend ist ein schmales Übergangs-Schaltungsmuster 67 vorgesehen, bei dem das Übergangs-Schaltungsmuster in einer Draufsicht zwischen zwei Halbleiterchips angeordnet ist. Dies stellt eine Verbindung zwischen Bonddrähten 103 von einem Emitter des IGBT-Halbleiterchips und Bonddrähten 103 von einer Anode des Diodenchips an Bondstellen 62 über das Übergangs-Schaltungsmuster 67 her.
  • Das Platzieren zweier komplexer Elemente kann unglücklicherweise Verschwendungen beim Bereitstellen des Schaltungsmusters zum Verbinden der beiden komplexen Elemente erzeugen. Um diese Verschwendungen zu eliminieren, ist eines der komplexen Elemente, d. h. das komplexe Element 65, so konfiguriert, dass die zwei Halbleiterchips mit einer parallelen Diode über das schmale Übergangs-Schaltungsmuster 67 verbunden sind. Das andere, d. h. das komplexe Element 66, ist so konfiguriert, dass die beiden Halbleiterchips nicht über das schmale Übergangs-Schaltungsmuster 67 mit der parallelen Diode verbunden sind.
  • <Sechstes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem sechsten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 7 zeigt eine Querschnittsansicht, die eine Struktur in der Nähe eines Biegebereichs eine Hauptelektrode schematisch veranschaulicht. Ein strichlinierter Bereich in 7 veranschaulicht die Hauptelektrode, bevor sie dem Biegen unterzogen wurde.
  • Wie in 7 veranschaulicht, erstreckt sich ein Rand eine Hauptelektrode 106a aus einem vertieften Bereich 71 in der Oberseite eines Gehäuses 73. Darüber hinaus weist die Hauptelektrode 106a einen Anschluss auf, der in eine Richtung weg vom äußeren Rahmen des Gehäuses 73 im vertieften Bereich 71 der Oberseite des Gehäuses 73, d. h. in einer Draufsicht in eine Einwärtsrichtung des Gehäuses 73 gebogen ist. Hierbei weist der vertiefte Bereich 71 eine C-Ebene in die Einwärtsrichtung auf, in welche die Hauptelektrode 106a gebogen ist. Der ausgesparte Bereich 71 weist ferner einen Zwischenraum in einer Auswärtsrichtung gegenüber der Einwärtsrichtung auf, in welche die Hauptelektrode 106a gebogen ist, wenn die Hauptelektrode 106a zum Biegen angeordnet ist.
  • Die Hauptelektrode 106a kann nach dem Bonden auf ein Schaltungsmuster gebogen werden. Im Bemühen, den Innenraum eines Moduls in einer solchen Struktur so breit wie möglich zuzuteilen, weist die Hauptelektrode 106a, bevor diese dem Biegen unterzogen wird, wünschenswerterweise den Anschluss auf, der so nah wie möglich am äußeren Rahmen angeordnet ist. Unglücklicherweise kann eine Kriechstrecke unzureichend sein, wenn der Anschluss der Hauptelektrode 106a nahe am äußeren Rahmen angeordnet ist.
  • Dementsprechend ist im vorliegenden bevorzugten Ausführungsbeispiel eine Krümmung R des Anschlusses der Hauptelektrode 106a relativ groß festgelegt, und der Anschluss der Hauptelektrode 106a wird in einer ausgesparten Position auf der Oberseite des Gehäuses gebogen. Eine solche Struktur würde eine ausreichende Kriechstrecke zwischen einem äußeren Rahmen 102 und dem Anschluss der gebogenen Hauptelektrode 106a zuteilen, wenn der Anschluss der Hauptelektrode 106a, bevor dieser dem biegen unterzogen wird, nahe am äußeren Rahmen 102 angeordnet ist.
  • Hierbei sei angemerkt, dass wenn die Vielzahl der Hauptelektroden z. B. wie in 6 dargestellt ausgebildet sind, die Abstände zwischen den gebogenen Bereichen der Hauptelektroden und des äußeren Rahmens des Gehäuses angrenzend zu den gebogenen Bereichen ohne Berücksichtigung von Schwankungen in Verarbeitungsgenauigkeit annähernd gleich sind.
  • <Siebtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem siebten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 8 zeigt eine Draufsicht, die eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel schematisch veranschaulicht.
  • Wie in 8 dargestellt, sind die Halbleiterchips 81 und die Halbleiterchips 82 im Innern eines Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist.
  • Eine Drahtbonddauer in einer Taktzeit eines Schritts ist in Bezug auf Abschreibungskosten von Drahtbondvorrichtungen erheblich lang.
  • Ferner können Produkte in verschiedenen Drahtbondformen in mehreren Werken parallel gefertigt werden. In einem solchen Fall verlängert eine komplizierte Verdrahtung von Bonddrähten eine Vorrichtungs-Stoppzeit während eines Drahtbondprogramms, was sich auf die Anfangskosten auswirkt. Außerdem verkompliziert ein kompliziertes Drahtbonden erstmalige Überprüfungen, wodurch schnell Zusatzkosten aufgrund von Rückführungen fehlender Designs anfallen.
  • Gemäß dem vorliegenden bevorzugten Ausführungsbeispiel liegt ein Winkel zwischen einer Richtung, in der die Halbleiterchips 81 der gleichen Art angeordnet sind, und einer Richtung, in der die Bonddrähte 103 in den Halbleiterchips 81 aufgereiht sind, innerhalb von 20 Grad. Darüber hinaus liegt ein Winkel zwischen einer Richtung, in der die Halbleiterchips 82 der gleichen Art angeordnet sind, und einer Richtung, in der die Bonddrähte 103 in den Halbleiterchips 82 aufgereiht sind, innerhalb von 20 Grad. Diese Konfiguration stellt ein Drahtbonden mit hoher Symmetrie, Kontinuität und Periodizität bereit, wodurch die oben beschriebenen Probleme gelöst werden.
  • <Achtes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend wird in eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem achten bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 9 zeigt eine Draufsicht, die eine Struktur eines Halbleiterchips und dessen Peripherie im Innern eines Gehäuses in einer Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel schematisch veranschaulicht. 9 zeigt nur eine Signalleitung 108 für ein komplexes Element 94 und lässt eine Signalleitung 108 für ein komplexes Element 93 weg.
  • Bonddrähte 103 von einem Emitter eines IGBT-Halbleiterchips sind lang, wenn sie mit einem Schaltungsmuster über einen Diodenchip verbunden sind. Folglich muss sich die Anzahl der Bonddrähte erhöhen, um die Wärmeerzeugung anzugehen. Dies ist in Bezug auf die Bearbeitungszeit und die Fertigungskosten nachteilig. Unglücklicherweise sind die Drahtverbindungen eines Antriebs-Emitters eng, wenn die Bonddrähte 103 vom Emitter des IGBT-Halbleiterchips mit dem Schaltungsmuster nicht über den Diodenchip verbunden sind.
  • Demzufolge weisen im vorliegenden bevorzugten Ausführungsbeispiel ein komplexes Element 93 und ein komplexes Element 94 jeweils den IGBT-Halbleiterchip und den Diodenchip auf. Das komplexe Element 94 ist nicht über ein Übergangs-Schaltungsmuster 95 vorgesehen. Im komplexen Element 94 ist eine Emitter-Antriebsleitung, die eine Treiber-Potenzialreferenz 91 des IGBT-Halbleiterchips ist, mit dem Schaltungsmuster oder einer Signalelektrode über den Diodenchip verbunden.
  • <Neuntes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem neunten bevorzugten Ausführungsbeispiel beschrieben.
  • Bei einer allgemeinen Methode wird so viel wie möglich Drahtbonden während der Abwesenheit eines physikalischen Hindernisses, wie z. B. einem Gehäuse oder einer Elektrode eingesetzt. Eine Hauptelektrode wird anschließend durch US-Bonden gebondet, gefolgt von einer gemeinsamen elektrischen Verbindung zwischen einer Signalelektrode des Gehäuses und einem Schaltungsmuster auf einem Isoliersubstrat.
  • Diese Methode erfordert ein Drahtbonden vor und nach dem US-Bonden und erfordert daher einen zweimaligen Drahtbond-Schritt. Die beim US-Bonden verwendeten Werkzeuge sind jedoch groß. Es ist daher schwierig, die Signalelektrode durch das US-Bonden an das Schaltungsmuster für ein Modul zu bonden, dessen Innenraum schmal ist. Daher erzeugt das Ausschneiden des Drahtbond-Schritts beim zweiten Mal durch Verbinden der Signalelektrode beim US-Bondschritt ein großes Hindernis im Design.
  • Dementsprechend werden alle Elektroden durch das US-Bonden ohne Durchführung eines Drahtbonden zum Verbinden der Halbleiterchips und des Schaltungsmusters miteinander gebondet. Anschließend wird ein Drahtbonden zum Verbinden der Halbleiterchips und des Schaltungsmusters miteinander durchgeführt.
  • <Zehntes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem zehnten bevorzugten Ausführungsbeispiel beschrieben.
  • Die Verwendung des Dickkupfersubstrats führt zu einer sehr hohen Wahrscheinlichkeit einer Erregung eines Stroms. Eine typische Si-Halbleiterchip-Vorrichtung kann daher ihre Vorzüge unter Beschränkungen, die durch einen Wärmeverlust und ein Wärmeableitung auferlegt wurden, nicht ausreichend nutzen. Demzufolge wird ein Halbleiterchip verwendet, der einen Halbleiter mit großer Bandlücke umfasst.
  • Beispiele von Halbleitern großer Bandlücke umfassen Siliziumkarbid (SiC), Galliumnitrid (GaN), Diamant (C), Ga2O3, AlN, C3N4, Si3N4, Ge3N4, Sn3N4, Al4C3, Ga4C3, und GeC. Hierbei ist ein Halbleiter mit großer Bandlücke typischerweise ein Halbleiter mit einer Bandlücke von ca. 2 eV oder darüber. Beispiele eines Halbleiters mit großer Bandlücke umfasst ein Gruppe-III-Nitrid, wie z. B. Galliumnitrid (GaN), ein Gruppe-II-Oxid, wie z. B. Zinkoxid (ZnO), ein Gruppe-II-Chalkogenid, wie z. B. Zinkselenid (ZnSe), Diamant und Siliziumcarbid.
  • Eine Schaltvorrichtung, die einen Halbleiter mit großer Bandlücke umfasst, weist typischerweise eine geringere Wärmeverlustmenge pro Flächeneinheit als eine Schaltvorrichtung auf, die einen SI-Halbleiter umfasst. Folglich würden die durch den Wärmeverlust und die Wärmeableitung auferlegten Beschränkungen gelockert, wenn das Dickkupfersubstrat verwendet wird.
  • <Elftes bevorzugtes Ausführungsbeispiel>
  • Nachfolgend werden eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß einem elften bevorzugten Ausführungsbeispiel beschrieben. Alle Komponenten, die denen in den vorherigen bevorzugten Ausführungsbeispielen ähnlich sind, sind durch die gleichen Symbole gekennzeichnet und detaillierte Beschreibungen der gleichen Komponenten werden gegebenenfalls weggelassen.
  • <Konfiguration einer Halbleitervorrichtung>
  • 1 zeigt eine Draufsicht, die eine Konfiguration zum Ermöglichen der Halbleitervorrichtung gemäß dem vorliegenden bevorzugten Ausführungsbeispiel schematisch veranschaulicht. 1 veranschaulicht die zuvor beschriebenen Komponenten des einzelnen bevorzugten Ausführungsbeispiels in einer Kombination.
  • Wie in 1 veranschaulicht, ist ein Isoliersubstrat 105 im Innern eines Gehäuses angeordnet, das durch einen äußeren Rahmen 102 definiert ist. Darüber hinaus sind ein komplexes Element 113 und ein komplexes Element 114 auf dem Isoliersubstrat 105 angeordnet. Außerdem sind Bonddrähte 103 zum Verbinden eines jeden der komplexen Elemente mit dem Schaltungsmuster entlang einer längeren Seitenrichtung des äußeren Rahmens 102 des Gehäuses aufgereiht.
  • Darüber hinaus ist der äußere Rahmen 102 des Gehäuses mit Elektroden 100 und Signalanschlüssen 101 versehen.
  • Ferner ermöglicht die Verwendung des Dickkupfersubstrats, dass ein Strom in einer schmalen Musterrichtung frei fließen kann. Demzufolge ist ein schmales Übergangs-Schaltungsmuster 115 zwischen einzelnen Halbleiterchips des komplexen Elements 113 vorgesehen. Die stellt eine Verbindung zwischen Bonddrähten 103 von einem Emitter des IGBT-Halbleiterchips und Bonddrähten 103 von einer Diode eines Diodenchips über das Übergangs-Schaltungsmuster 115 her.
  • Zudem ist eine Vielzahl von Hauptelektroden 106 auf dem Isoliersubstrat 105 angeordnet. Die Hauptelektroden 106 sind in der Nähe von einer Seite konzentriert, die sich in die längere Seitenrichtung des äußeren Rahmens 102 des Gehäuses erstreckt.
  • Ferner ist eine Vielzahl von Signalelektroden 107 auf dem Isoliersubstrat 105 angeordnet. Die Signale Elektroden 107 sind jeweils einzelnen in der Nähe von Seiten angeordnet, die sich in eine kürzere Seitenrichtung des äußeren Rahmens 102 des Gehäuses erstrecken, und sind jeweils mit den einzelnen Signalanschlüssen 101 durch Signalleitungen 108 elektrisch verbunden. Hierbei ist eine der Signalleitungen 108 in der Nähe einer Seite gegenüber der einen Seite angeordnet, auf der die Anschlüsse der Hauptelektroden 106 angeordnet sind, wobei sich die Signalleitung 108 zwischen einigen der Signale Elektroden 107, die von den Signalanschlüssen 101 entfernt positioniert sind, und den Signalanschlüssen 101 erstreckt.
  • <Effekte der bevorzugten Ausführungsbeispiele>
  • Nachfolgend werden Effekte der oben beschriebenen bevorzugten Ausführungsbeispiele veranschaulicht. Diese Effekte basieren auf bestimmten Konfigurationen, die in den oben beschriebenen bevorzugten Ausführungsbeispielen veranschaulicht sind. Außerdem können diese Effekte bis zu einem Ausmaß, bei dem ähnliche Effekte erreicht werden, durch unterschiedliche spezifische Ausführungsbeispiele ersetzt werden, die in der Beschreibung veranschaulicht sind. Ferner kann der Ersatz über mehrere bevorzugte Ausführungsbeispiele erfolgen. Das heißt, Kombinationen der einzelnen Konfigurationen, die in den verschiedenen bevorzugten Ausführungsbeispielen veranschaulicht sind, können ähnliche Effekte erbringen.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen umfasst die Halbleitervorrichtung die Vielzahl von Halbleiterchips 104 und die Bonddrähte 103. Außerdem sind die Halbleiterchips 104 auf dem Schaltungsmuster im Innern des Gehäuses angeordnet, das in der Draufsicht durch den äußeren Rahmen 102 definiert ist. Die Bonddrähte 103 werden zum elektrischen Verbinden der Halbleiterchips 104 und des Schaltungsmusters miteinander verwendet. Die Halbleiterchips 104 sind entlang der längeren Seitenrichtung des Gehäuses angeordnet. Die Bonddrähte 103 sind entlang der längeren Seitenrichtung des Gehäuses aufgereiht.
  • Derartige Konfigurationen minimieren Beschränkungen von Drahtbondaktivitäten im Innern des schmalen und tiefen Gehäuses.
  • Verschiedene Konfigurationen, die in der Beschreibung veranschaulicht sind, können mit Ausnahme der obigen Konfigurationen falls erforderlich weggelassen werden. Das heißt, die obigen Konfigurationen erbringen allein den oben beschriebenen Effekt. Jedoch können die obigen Konfigurationen zusätzlich zumindest eine der verschiedenen Konfigurationen falls erforderlich umfassen, die in der Beschreibung veranschaulicht sind. Das heißt, obigen Konfigurationen können zusätzlich die verschiedenen, in der Beschreibung veranschaulichten Konfigurationen umfassen, die von diesen Konfigurationen ausgeschlossen sind. Eine solche zusätzlich eingeschlossene Konfiguration erbringt gleichermaßen immer noch den oben beschriebenen Effekt.
  • Ferner ist gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen das Schaltungsmuster aus einer Kupferfolie mit der Dicke von 0,4 mm oder darüber hergestellt. Eine derartige Konfiguration vergrößert die Querschnittsfläche des Musters pro Musterbreite. Demzufolge würde ein großer Strom in der schmalen Musterbreite fließen und der Strom würde in der schmalen Musterrichtung frei fließen.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen umfasst die Halbleitervorrichtung außerdem zwei erste komplexe Elemente, in denen die zwei der Halbleiterchips antiparallel verbunden sind. Hierbei entsprechen das komplexe Element 33 und das komplexe Element 34 den beiden ersten komplexen Elementen. Darüber hinaus ist eines der ersten komplexen Elemente, d. h. das komplexe Element 33 so konfiguriert, dass die beiden Halbleiterchips an die parallel über das erste Übergangs-Schaltungsmuster verbunden sind, das in der Draufsicht zwischen den beiden Halbleiterchips angeordnet ist. Hierbei entspricht das Übergangs-Schaltungsmuster 35 dem ersten Übergangs-Schaltungsmuster. Das andere erste komplexe Element, d. h. das komplexe Element 34 ist so konfiguriert, dass die beiden Halbleiterchips direkt antiparallel nicht über das Übergangs-Schaltungsmuster 35 verbunden sind. Eine derartige Konfiguration reduziert die Verschwendungen bzw. ungenutzten Flächen beim Bereitstellen des Schaltungsmusters zum Verbinden der beiden komplexen Elemente und minimiert die Größen und Fertigungskosten der Gehäuse.
  • Weiterhin umfasst die Halbleitervorrichtung gemäß dem oben beschriebenen bevorzugten Ausführungsbeispielen die Signalelektroden, die im Innern des Gehäuses angeordnet sind und mit den einzelnen Halbleiterchips 104 elektrisch verbunden sind. Darüber hinaus umfasst das eine der beiden ersten komplexen Elemente den IGBT-Halbleiterchip und den Diodenchip. Hierbei entsprechen das komplexe Element 93 und das komplexe Element 94 den ersten komplexen Elementen. Darüber hinaus entspricht das komplexe Element 94 dem anderen ersten komplexen Element. Außerdem ist die Treiber-Potenzialreferenz 91 des IGBT-Halbleiterchips mit dem Schaltungsmuster oder den Signalelektroden über den Diodenchip verbunden. In einer derartigen Konfiguration sind die Bonddrähte 103 vom Emitter des IGBT-Halbleiterchips nicht zu lang. Dadurch entfällt die Notwendigkeit, die Anzahl der Bonddrähte zu erhöhen, um die Wärmeerzeugung anzugehen. Folglich reduzieren sich die Bearbeitungszeiten und Fertigungskosten.
  • Weiterhin umfasst die Halbleitervorrichtung gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen zwei zweite komplexe Elemente, in denen die zwei der Halbleiterchips, welche die Diodenchips sind, parallel verbunden sind. Hierbei entsprechen das komplexe Element 65 und das komplexe Element 66 den zweiten komplexen Elementen. Darüber hinaus ist eines der beiden zweiten komplexen Elemente, d. h. das komplexe Element 65, so konfiguriert, dass die zwei Halbleiterchips parallel über das zweite Übergangs-Schaltungsmuster verbunden sind. Hierbei entspricht das Übergangs-Schaltungsmuster 67 dem zweiten Übergangs-Schaltungsmuster. Außerdem ist das andere der beiden zweiten komplexen Elemente, d. h. das komplexe Element 66 so konfiguriert, dass die beiden Halbleiterchips nicht über das zweite Übergangs-Schaltungsmuster direkt parallel verbunden sind. Eine derartige Konfiguration reduziert die Verschwendungen bzw. ungenutzten Flächen beim Bereitstellen des Schaltungsmusters zum Verbinden der beiden komplexen Elemente und minimiert die Größen und Fertigungskosten der Gehäuse.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen umfasst die Vielzahl der Halbleiterchips 104 ferner jeweils einen Halbleiter mit großer Bandlücke. Eine Schaltvorrichtung, die typischerweise einen Halbleiter mit großer Bandlücke umfasst, weist eine geringere Wärmeverlustmenge pro Flächeneinheit als eine Schaltvorrichtung auf, die einen Si-Halbleiter umfasst. Folglich würden die durch den Wärmeverlust und die Wärmeableitung auferlegten Beschränkungen gelockert, wenn das Dickkupfersubstrat verwendet wird.
  • Weiterhin umfasst die Halbleitervorrichtung gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen die Hauptelektroden 106 im Innern des Gehäuses. Die Hauptelektroden 106 sind in der Nähe der einen Seite angeordnet, die sich in die längere Seitenrichtung des Gehäuses erstreckt. Darüber hinaus sind die Hauptelektroden 106 und das Schaltungsmuster miteinander durch Ultraschallbonden, Löten oder Hartlöten verbunden. Eine derartige Konfiguration ermöglicht eine Abschwächung der Induktivität durch Konzentrieren der Elektroden, die magnetische Flussquellen sind, in der Nähe der einen Seite, um dadurch den hohen magnetischen Widerstand aufzuweisen. Darüber hinaus reduziert die Konfiguration die Fertigungskosten der Elektroden. Außerdem erleichtert die Konfiguration die Designs zum Eliminieren von Problemen, welche die gegenseitige Induktivität mit den Signalleitungen 108 umfassen.
  • Weiterhin umfasst die Halbleitervorrichtung gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen die Vielzahl der Signalelektroden 107 und die Signalanschlüsse 101, die mit den Signalelektroden 107 elektrisch verbunden sind. Darüber hinaus ist die Vielzahl der Signalelektroden 107 im Innern des Gehäuses angeordnet und ist mit den einzelnen Halbleiterchips 104 elektrisch verbunden. Außerdem sind die Signalelektroden 107 einzelnen in der Nähe der einen Seite angeordnet, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt. Darüber hinaus sind die Signalanschlüsse 101 auf der einen Seite des äußeren Rahmens 102 angeordnet, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt. Ferner verläuft die Signalleitung 108 zum Verbinden der Signalelektroden 107 und der Signalanschlüsse 101 miteinander in der Nähe der anderen Seite, die sich in die längere Seitenrichtung des Gehäuses erstreckt. Hierbei sei angemerkt, dass die Signalelektroden 107 in der Nähe der Seite angeordnet sind, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt, wobei die Seite der einen Seite des äußeren Rahmens 102 gegenüberliegt, an der die Signalanschlüsse 101 angeordnet sind. Es sei ferner angemerkt, dass die andere Seite der einen Seite gegenüberliegt, die sich in die längere Seitenrichtung des Gehäuses erstreckt, an der die Hauptelektroden 106 angeordnet sind. In einer solchen Konfiguration wird die Signalleitung 108 schwerlich durch die gegenseitige Induktion der Hauptelektroden 106 beeinträchtigt. Darüber hinaus ermöglicht eine derartige Konfiguration, dass die Signalleitungen am Schaltungsmuster von den anderen Schaltungen entfernt angeordnet sind.
  • Gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen weist das Gehäuse ferner einen vertieften Bereich 71 auf der Oberseite des Gehäuses auf. Außerdem liegt der Rand der Hauptelektrode 106a aus dem vertieften Bereich 71 frei und ist in der Draufsicht in die Einwärtsrichtung des Gehäuses gebogen. Eine derartige Struktur würde die ausreichende Kriechstrecke zwischen dem äußeren Rahmen 102 und dem Anschluss der gebogenen Hauptelektrode 106a zuweisen, wenn der Anschluss der Hauptelektrode 106a, bevor er dem Biegen unterzogen wird, nahe am äußeren Rahmen 102 angeordnet ist.
  • Ferner ist gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen die Vielzahl der Halbleiterchips, von denen jeder von derselben Art ist, entlang der längeren Seitenrichtung des Gehäuses angeordnet. Darüber hinaus liegt ein Winkel zwischen der Richtung, in der die Vielzahl der Halbleiterchips angeordnet ist, und der Richtung, in der die Bonddrähte 103 in den Halbleiterchips aufgereiht sind, innerhalb von 20 Grad. Eine derartige Struktur stellt das Drahtbonden mit hoher Symmetrie, Kontinuität und Periodizität bereit, wodurch sich die Fertigungskosten reduzieren.
  • Weiterhin umfasst gemäß den oben beschriebenen bevorzugten Ausführungsbeispielen ein Verfahren zum Herstellen der Halbleitervorrichtung das Bonden durch Ultraschallbonden der Hauptelektronen 106 auf das Schaltungsmuster im Innern des Gehäuses, das in der Draufsicht durch den äußeren Rahmen definiert ist, in der Nähe der einen der Seiten, die sich in die längere Seitenrichtung des Gehäuses erstrecken. Das Verfahren umfasst außerdem das elektrische Verbinden der Vielzahl der Halbleiterchips 104 mit dem Schaltungsmuster mit den Bonddrähten 103 nach dem Bonden der Hauptelektrode 106. Hierbei sei angemerkt, dass die Vielzahl der Halbleiterchips 104 am Schaltungsmuster im Innern des Gehäuses entlang der längeren Seitenrichtung des Gehäuses angeordnet ist. Es sei ferner angemerkt, dass die Bonddrähte 103 in der längeren Seitenrichtung des Gehäuses aufgereiht sind.
  • Eine derartige Konfiguration minimiert die Beschränkungen bei Drahtbondaktivitäten im Innern des schmalen und tiefen Gehäuses. Darüber hinaus wird der Bondschritt in dieser Konfiguration einmal ausgeführt. Dies reduziert die Fertigungskosten und verkürzt die Taktzeit.
  • Verschiedene Konfigurationen, die in der Beschreibung veranschaulicht sind, können mit Ausnahme der obigen Konfigurationen falls erforderlich weggelassen werden. Das heißt, die obigen Konfigurationen erbringen allein den oben beschriebenen Effekt. Jedoch können die obigen Konfigurationen zusätzlich, falls erforderlich, zumindest eine der anderen Konfigurationen umfassen, die in der Beschreibung veranschaulicht sind. Das heißt, die obigen Konfigurationen können zusätzlich die anderen Konfigurationen, die aus diesen Konfigurationen ausgeschlossen sind, umfassen, die in der Beschreibung veranschaulicht sind. Derartige zusätzlich eingeschlossene Konfigurationen erbringen gleichermaßen ebenfalls den oben beschriebenen Effekt.
  • <Variationen der bevorzugten Ausführungsbeispiele>
  • Die Materialqualität, Materialgröße oder Form jeder Komponente, die Positionen der Komponenten relativ zueinander oder eine Bedingung für eine in jedem der bevorzugten Ausführungsbeispielen beschriebene Implementierung ist in allen Aspekten veranschaulichend und beschränkt die vorliegende Erfindung nicht. Daher kann davon ausgegangen werden, dass diverse nicht dargestellte Variationen innerhalb des Bereichs der in der Beschreibung offenbarten Technik liegen. Beispiele der Variationen umfassen eine Modifikation, eine Hinzufügung und ein Weglassen zumindest einer Komponente. Ein weiteres Beispiel umfasst Auslassen zumindest einer Komponente aus zumindest einem der bevorzugten Ausführungsbeispiele und eine Kombination der ausgelassenen Komponente mit einer weiteren Komponente eines anderen bevorzugten Ausführungsbeispiels.
  • Ferner kann, wenn nicht andernfalls widersprochen, „eine“ Komponente, die in jedem der bevorzugten Ausführungsbeispiele beschrieben ist, „eine oder mehrere“ Komponenten umfassen. Außerdem sind einzelne Komponenten konzeptionelle Einheiten. Eine Komponente kann mehrere Strukturen umfassen, eine Komponente kann einem Teil einer Struktur entsprechen und mehrere Komponenten können in einer Struktur enthalten sein. Jede Komponente umfasst eine Struktur einer unterschiedlichen Konfiguration oder einer unterschiedlichen Form, solange die Struktur der unterschiedlichen Konfiguration oder der unterschiedlichen Form die gleiche Funktion erreicht.
  • Außerdem werden die Erläuterungen in der Beschreibung für alle Zwecke der vorliegenden Technik herangezogen. Es ist somit kein Eingeständnis, dass jede der hierin bereitgestellten Beschreibungen konventionelle Techniken sind.
  • Wenn die oben beschriebenen bevorzugten Ausführungsbeispiele ferner Beschreibungen über Materialien enthalten, ohne besonders spezifiziert zu sein, ist es sehr verständlich, dass ein Beispiel dieser Materialien, sofern nicht anderweitig widersprochen, Legierungen mit weiteren Additiven in diesen Materialien beinhalten.
  • Obwohl die Erfindung detailliert dargestellt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es ist daher sehr verständlich, dass diverse Modifikationen und Variationen erfolgen können, ohne vom Schutzumfang der Erfindung abzuweichen.
  • Zusammenfassend ist festzustellen:
    Eine in der Beschreibung offenbarte Technik bezieht sich auf eine Halbleitervorrichtung, die ein Minimieren von Einschränkungen bei Drahtbondaktivitäten ermöglicht, und auf ein Verfahren zum Herstellen der Halbleitervorrichtung. Die Halbleitervorrichtung der vorliegenden Technik umfasst:
    eine Vielzahl von Halbleiterchips 104, die auf einem Schaltungsmuster im Innern eines Gehäuses angeordnet sind, das in einer Draufsicht durch einen äußeren Rahmen 102 definiert ist; und Bonddrähte 103 zum elektrischen Verbinden der Halbleiterchips 104 und des Schaltungsmusters miteinander. Die Halbleiterchips 104 sind entlang einer längeren Seitenrichtung des Gehäuses angeordnet. Die Bonddrähte 103 sind entlang der längeren Seitenrichtung des Gehäuses aufgereiht.
  • Bezugszeichenliste
    • 32
    Bondstellen
    33, 34
    komplexes Element
    35
    Übergangs-Schaltungsmuster
    62
    Bondstellen
    65, 66
    komplexes Element
    67
    Übergangs-Schaltungsmuster
    71
    vertiefter Bereich
    73a
    Gehäuse
    81, 82
    Halbleiterchips
    91
    Treiber-Potenzialreferenz
    93, 94
    komplexes Element
    95
    Übergangs-Schaltungsmuster
    100
    Elektrode
    101
    Signalanschluss
    102
    äußerer Rahmen
    103
    Bonddrähte
    104
    Halbleiterchip
    105
    Isoliersubstrat
    106a
    Hauptelektrode
    107
    Signalelektrode
    108
    Signalleitung
    200, 201, 203
    Halbleiterchip
    204, 205
    Hauptelektrode
    32
    Bondstellen
    33, 34
    komplexes Element
    35
    Übergangs-Schaltungsmuster
    62
    Bondstellen
    65, 66
    komplexes Element
    67
    Übergangs-Schaltungsmuster
    71
    vertiefter Bereich
    73a
    Gehäuse
    81, 82
    Halbleiterchips
    91
    Treiber-Potenzialreferenz
    93, 94
    komplexes Element
    95
    Übergangs-Schaltungsmuster
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 200-3243610 [0005]
    • JP 2003-243610 [0027]

Claims (10)

  1. Halbleitervorrichtung, umfassend: eine Vielzahl von Halbleiterchips (104), die auf einem Schaltungsmuster innerhalb eines Gehäuse vorgesehen sind, das in einer Draufsicht durch einen äußeren Rahmen (102) definiert ist; Bonddrähte (103) zum elektrischen Verbinden der Vielzahl der Halbleiterchips (104) und des Schaltungsmusters miteinander; und eine Hauptelektrode (106, 106a), die im Innern des Gehäuses vorgesehen ist, wobei die Vielzahl der Halbleiterchips (104) entlang einer längeren Seitenrichtung des Gehäuses angeordnet ist, wobei die Bonddrähte (103) entlang der längeren Seitenrichtung des Gehäuses aufgereiht sind, wobei die Hauptelektrode (106, 106a) in der Nähe von einer der Seiten angeordnet ist, die sich in die längere Seitenrichtung des Gehäuses erstrecken, und wobei die Hauptelektrode (106, 106a) und das Schaltungsmuster miteinander durch Ultraschallbonden, Löten oder Hartlöten miteinander verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Schaltungsmuster aus einer Kupferfolie mit einer Dicke von 0,4 mm oder darüber hergestellt ist.
  3. Halbleitervorrichtung nach Anspruch 2, die zwei erste komplexe Elemente (33, 93, 34, 94) aufweist, in denen zwei aus der Vielzahl der Halbleiterchips antiparallel geschaltet verbunden sind, wobei eines (33, 93) der beiden ersten komplexen Elemente so konfiguriert ist, dass zwei aus der Vielzahl der Halbleiterchips über ein erstes Übergangs-Schaltungsmuster (35) antiparallel verbunden sind, das an einer Stelle vorgesehen ist, die in einer Draufsicht zwischen den zwei aus der Vielzahl der Halbleiterelemente angeordnet ist, und wobei ein anderes (34, 94) der beiden ersten komplexen Elemente so konfiguriert ist, dass zwei aus der Vielzahl der Halbleiterchips nicht über ein erstes Übergangs-Schaltungsmuster (35) direkt antiparallel verbunden sind.
  4. Halbleitervorrichtung nach Anspruch 3, die eine Signalelektrode umfasst, die im Innern des Gehäuses vorgesehen ist, wobei die Signalelektrode mit jedem aus der Vielzahl der Halbleiterchips (104) verbunden ist, wobei das andere (94) der beiden ersten komplexen Elemente (93, 94) einen IGBT-Halbleiterchip und einen Diodenchip umfasst, und wobei der IGBT-Halbleiterchip eine Treiber-Potenzialreferenz aufweist, die mit dem Schaltungsmuster oder der Signalelektrode über den Diodenchip verbunden ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 2 bis 4, die zwei zweite komplexe Elemente (65, 66) umfasst, in denen zwei aus der Vielzahl der Halbleiterchips parallel verbunden sind, wobei die zwei aus der Vielzahl der Halbleiterchips Diodenchips sind, wobei eines (65) der beiden zweiten komplexen Elemente so konfiguriert ist, dass die zwei aus der Vielzahl der Halbleiterchips über ein zweites Übergangs-Schaltungsmuster (67) parallel verbunden sind, dass an einer Stelle vorgesehen ist, die in einer Draufsicht zwischen den zwei aus der Vielzahl der Halbleiterchips angeordnet ist, und wobei ein anderes (66) der beiden zweiten komplexen Elemente so konfiguriert ist, dass die zwei aus der Vielzahl der Halbleiterchips nicht über ein zweites Übergangs-Schaltungsmuster (67) direkt parallel verbunden sind.
  6. Halbleitervorrichtung nach einem der Ansprüche 2 bis 5, wobei die Vielzahl der Halbleiterchips (104) Halbleiter mit großer Bandlücke umfassen.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner umfassend: eine Vielzahl von Signalelektroden (107), die im Innern des Gehäuses vorgesehen sind, wobei die Vielzahl der Signalelektroden (107) mit der Vielzahl der Halbleiterchips (104) elektrisch verbunden sind; und einen Signalanschluss (101) der mit jeder der Signalelektroden (107) elektrisch verbunden ist, wobei die Signalelektroden (107) jeweils in der Nähe einer Seite angeordnet sind, die sich in einer kürzeren Seitenrichtung des Gehäuses erstreckt, wobei der Signalanschluss (101) auf einer Seite des äußeren Rahmens (102) angeordnet ist, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt, und wobei eine Signalleitung (108) zum Verbinden jeder der Signalelektroden (107) und des Signalanschlusses (101) miteinander in der Nähe einer ersten längeren Seite verläuft, wobei jede der einzelnen Elektroden (107) in der Nähe einer ersten kürzeren Seite angeordnet ist, welche die Seite ist, die sich in die kürzere Seitenrichtung des Gehäuses erstreckt, wobei die erste kürzere Seite der einen Seite des äußeren Rahmens (102) gegenüberliegt, wo der Signalanschluss (101) angeordnet ist, wobei die erste längere Seite eine andere der Seiten ist, die sich in die längere Seitenrichtung des Gehäuses erstrecken, wobei die erste längere Seite einer zweiten längeren Seite gegenüberliegt, welche die eine der Seiten ist, die sich in die längere Seitenrichtung des Gehäuses erstrecken, wo die Hauptelektrode (106, 106a) angeordnet ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei das Gehäuse einen vertieften Bereich (71) auf einer Oberseite des Gehäuses aufweist, und wobei die Hauptelektrode (106a) einen Endbereich aufweist, der aus dem vertieften Bereich (71) freiliegt und in Einwärtsrichtung des Gehäuses in einer Draufsicht des vertieften Bereichs (71) gebogen ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die Vielzahl der Halbleiterchips längs der längeren Seitenrichtung des Gehäuses angeordnet sind, wobei die Vielzahl der Halbleiterchips jeweils gleichartig sind, und wobei ein Winkel zwischen einer Richtung, in der die Vielzahl der Halbleiterchips angeordnet sind, und einer Richtung, in der die Bonddrähte (103) der Halbleiterchips aufgereiht sind, innerhalb von 20 Grad liegt.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bonden durch Ultraschallbonden einer Hauptelektrode (106, 106a) auf ein Schaltungsmuster innerhalb eines Gehäuses, das in einer Draufsicht durch einen äußeren Rahmen (102) definiert ist, in der Nähe von einer der Seiten, die sich in eine längere Seitenrichtung des Gehäuses erstrecken; und elektrisches Verbinden einer Vielzahl von Halbleiterchips (104) mit dem Schaltungsmuster mittels Bonddrähten (103) nach dem Bonden der Hauptelektrode (106, 106a), wobei die Vielzahl der Halbleiterchips (104) auf dem Schaltungsmuster innerhalb des Gehäuses entlang der längeren Seitenrichtung des Gehäuses angeordnet sind, wobei die Bonddrähte entlang der längeren Seitenrichtung des Gehäuses aufgereiht sind.
DE102016218275.7A 2015-10-22 2016-09-22 Halbleitervorrichtung und verfahren zu deren herstellung Pending DE102016218275A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-207884 2015-10-22
JP2015207884A JP6468984B2 (ja) 2015-10-22 2015-10-22 半導体装置

Publications (1)

Publication Number Publication Date
DE102016218275A1 true DE102016218275A1 (de) 2017-04-27

Family

ID=58490248

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016218275.7A Pending DE102016218275A1 (de) 2015-10-22 2016-09-22 Halbleitervorrichtung und verfahren zu deren herstellung

Country Status (4)

Country Link
US (1) US10600765B2 (de)
JP (1) JP6468984B2 (de)
CN (1) CN107039408B (de)
DE (1) DE102016218275A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108893761A (zh) * 2018-07-20 2018-11-27 山东理工大学 一种锂离子电池微孔铜箔的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243610A (ja) 2002-02-19 2003-08-29 Hitachi Ltd 絶縁型半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472748A (ja) * 1990-07-13 1992-03-06 Mitsubishi Electric Corp 半導体装置
JP2725952B2 (ja) * 1992-06-30 1998-03-11 三菱電機株式会社 半導体パワーモジュール
JP2973799B2 (ja) 1993-04-23 1999-11-08 富士電機株式会社 パワートランジスタモジュール
JP3480771B2 (ja) * 1995-12-20 2003-12-22 三菱電機株式会社 半導体装置
JP3013794B2 (ja) 1996-12-10 2000-02-28 富士電機株式会社 半導体装置
JPH10256411A (ja) * 1997-03-12 1998-09-25 Sansha Electric Mfg Co Ltd 電力用半導体モジュール
JPH1197598A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 半導体装置
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
US6734497B2 (en) * 2001-02-02 2004-05-11 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor, semiconductor device, method of manufacturing insulated-gate bipolar transistor, and method of manufacturing semiconductor device
US6844621B2 (en) 2002-08-13 2005-01-18 Fuji Electric Co., Ltd. Semiconductor device and method of relaxing thermal stress
JP4124040B2 (ja) * 2002-08-13 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置
JP4479453B2 (ja) 2004-10-01 2010-06-09 三菱電機株式会社 電力半導体装置
JP2006278913A (ja) * 2005-03-30 2006-10-12 Toyota Motor Corp 回路装置とその製造方法
JP5428512B2 (ja) * 2009-05-13 2014-02-26 日産自動車株式会社 半導体装置
JP5383621B2 (ja) * 2010-10-20 2014-01-08 三菱電機株式会社 パワー半導体装置
KR101887199B1 (ko) * 2011-06-16 2018-09-10 후지 덴키 가부시키가이샤 반도체 유닛 및 그것을 이용한 반도체 장치
JP2013033812A (ja) 2011-08-01 2013-02-14 Fuji Electric Co Ltd パワー半導体モジュール
US9373617B2 (en) * 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
JP6006013B2 (ja) * 2012-06-20 2016-10-12 京セラ株式会社 素子収納用パッケージおよび実装構造体
JP5973833B2 (ja) * 2012-08-08 2016-08-23 日本インター株式会社 パワー半導体モジュール
JP6196195B2 (ja) * 2014-08-19 2017-09-13 株式会社東芝 半導体モジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243610A (ja) 2002-02-19 2003-08-29 Hitachi Ltd 絶縁型半導体装置

Also Published As

Publication number Publication date
US20170117256A1 (en) 2017-04-27
US10600765B2 (en) 2020-03-24
JP2017079307A (ja) 2017-04-27
JP6468984B2 (ja) 2019-02-13
CN107039408B (zh) 2020-01-07
CN107039408A (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
DE102006009021B4 (de) Halbleiterbauelement mit Elektrodenteil
DE102012200329B4 (de) Halbleiteranordnung mit einem Heatspreader und Verfahren zur Herstellung einer Halbleiteranordnung
DE102009043441B4 (de) Halbleitermodul
DE112016000904T5 (de) Leistungsmodul
DE102011082781B4 (de) Halbleitervorrichtung mit einer plattenelektrode zum verbinden einer mehrzahl an halbleiterchips
DE112016007432B4 (de) Halbleitervorrichtung, Invertereinheit und Automobil
DE112015002348T5 (de) Halbleitervorrichtung für elektrische Energie
DE112015005654T5 (de) Isolierte Leiterplatte, Leistungsmodul und Leistungseinheit
DE212018000072U1 (de) Elektronische Komponente und Halbleitervorrichtung
DE112014005694T5 (de) Halbleitermodul
DE112017000977T5 (de) Halbleitermodul und verfahren zum herstellen desselben
DE102015104996B4 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE112017001646T5 (de) Leistungsmodul und verfahren zum herstellen desselben, sowie leistungselektronik-vorrichtung und verfahren zum herstellen derselben
DE112015004424T5 (de) Elektronische Vorrichtung und Verfahren zur Herstellung der elektronischen Vorrichtung
DE112016005807T5 (de) Halbleitereinheit und Verfahren zur Herstellung derselben
DE102014101712A1 (de) Halbleiterbauelement mit Umgehungsfunktionalität und Verfahren dafür
DE102017120747B4 (de) SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
DE102012005787A1 (de) Halbleiter-Package
DE102016208029A1 (de) Halbleitervorrichtung
DE102016223651A1 (de) Halbleitermodul und halbleitervorrichtung
DE102015223300B4 (de) Halbleitervorrichtung
DE112020002520T5 (de) Halbleiterbauteil
DE102016224068B4 (de) Leistungshalbleiteranordnung und Verfahren zum Herstellen derselben
DE102020122125A1 (de) Halbleitermodul
DE102017108172A1 (de) SMD-Package

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication