DE102016115939A1

DE102016115939A1 - Einmal programmierbare Speicherzelle und Speicheranordnung

Info

Publication number: DE102016115939A1
Application number: DE102016115939.5A
Authority: DE
Inventors: Kerstin Kämmer; Henning Feick; Martin Bartels
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2016-08-26
Filing date: 2016-08-26
Publication date: 2018-03-01
Anticipated expiration: 2036-08-27
Also published as: CN107785052A; CN107785052B; US20180061756A1; US10276494B2; DE102016115939B4

Abstract

Speicherzellen und entsprechende Speicheranordnungen werden bereitgestellt. Die Speicherzelle umfasst ein Schmelzelement und einen Bipolartransistor, der angrenzend an das Schmelzelement angeordnet ist.

Description

GEBIET DER TECHNIK
Die vorliegende Anmeldung betrifft einmal programmierbare (One Time Programmable, OTP) Speicherzellen, Speicheranordnungen, die derartige Speicherzellen umfassen, und entsprechende Verfahren.
HINTERGRUND
Einmal programmierbare Speicherzellen und entsprechende Speicheranordnungen stellen nichtflüchtigen Speicher bereit, der mit gewünschten Werten, die gespeichert werden sollen, einmal programmiert werden kann, wobei die Werte dann auch ohne Stromversorgung gespeichert bleiben. Manchmal werden derartige einmal programmierbaren Speicher auch als programmierbare Nur-Lese-Speicher (Programmable Read Only Memories, PROM) bezeichnet. Derartige Speicher verwenden Konfigurationen, bei denen Elemente wie Fuses oder Anti-Fuses in einem Array angeordnet sind und durch Wortleitungen und Bitleitungen zugänglich sind. Fuses oder Anti-Fuses können irreversibel modifiziert werden, indem eine Programmierspannung angelegt wird, beispielsweise durch Durchbruch eines Oxids, wodurch der Speicher programmiert wird. Das Lesen des Speichers erfolgt dann im Allgemeinen unter Verwendung von niedrigeren Spannungen als die Programmierspannung.
Derartige Speicher werden beispielsweise in Telekommunikationsanwendungen, in Sensoranwendungen, in Ausleseschaltungen, z. B. anwendungsspezifischen integrierten Schaltungen (Application Specific Integrated Circuits, ASICs) für mikroelektromechanische Systeme (MEMS), oder in Hochfrequenzschaltern verwendet, sind aber nicht auf diese Anwendungen beschränkt. Nichtflüchtige Speicher können beispielsweise zum Speichern von Kalibrierdaten aus einer Nachfertigungskalibrierung oder zum Speichern von Softwarecode, der für eine bestimmte Vorrichtung benötigt wird, verwendet werden.
Zunehmend gibt es eine Nachfrage nach höheren Speicherdichten derartiger Speicher, d. h. einer höheren Anzahl von Speicherzellen pro Fläche. Ferner ist es wünschenswert, dass die Produktion derartiger Speicher mit Standardherstellungstechniken kompatibel ist, beispielsweise CMOS-Prozess-kompatibel. Schließlich ist eine hohe Zuverlässigkeit derartiger Speicher erwünscht.
KURZFASSUNG
Eine Speicherzelle nach Anspruch 1 oder 10 wird bereitgestellt. Die abhängigen Ansprüche definieren weitere Ausführungsformen, eine Speicheranordnung, die derartige Speicherzellen umfasst, und ein Verfahren zum Programmieren einer derartigen Speicheranordnung.
Gemäß einer Ausführungsform wird eine Speicherzelle bereitgestellt, umfassend:
ein Schmelzelement (fusable element), und
einen Bipolartransistor, der angrenzend an das Schmelzelement angeordnet ist.
Gemäß einer anderen Ausführungsform wird eine Speicherzelle bereitgestellt, umfassend:
ein Substrat einer ersten Polarität,
eine Region einer zweiten Polarität, die im Substrat ausgebildet ist,
eine erste Region der ersten Polarität und eine zweite Region der ersten Polarität, die in der Region der zweiten Polarität ausgebildet sind, wobei die erste und zweite Region der ersten Polarität durch einen ersten Abstand getrennt sind,
einen Oxidfilm, der auf der Region der zweiten Polarität ausgebildet ist und von der ersten Region der ersten Polarität durch einen zweiten Abstand getrennt ist, eine erste Kontaktregion, die auf dem Oxid ausgebildet ist,
und
eine zweite Kontaktregion, die auf der ersten Region der ersten Polarität ausgebildet ist.
Gemäß einer weiteren Ausführungsform wird eine Speicheranordnung bereitgestellt, umfassend:
ein Raster aus Wortleitungen und Bitleitungen, und
eine Mehrzahl von Speicherzellen, wie oben beschrieben, wobei jede der Mehrzahl von Speicherzellen mit einem jeweiligen Paar einer Wortleitung der Wortleitungen und einer Bitleitung der Bitleitungen zugeordnet ist.
Gemäß einer anderen Ausführungsform wird ein Verfahren zum Programmieren einer derartigen Speicheranordnung bereitgestellt.
Die obige Kurzfassung soll lediglich einen kurzen Überblick über einige Implementierungen geben und ist nicht als einschränkend auszulegen. Insbesondere können andere Implementierungen andere Merkmale als die oben erörterten umfassen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaltbild einer Speicherzelle gemäß einer Ausführungsform.
2 ist eine Querschnittsansicht einer Speicherzelle gemäß einer Ausführungsform.
3 ist eine beispielhafte Draufsicht der Speicherzelle aus 2.
4 und 5 sind beispielhafte Signale in der Speicherzelle aus 2.
6–8 sind Darstellungen, die die Programmierung von Speicherzellen gemäß Ausführungsformen veranschaulichen.
9–11 sind Darstellungen, die das Lesen von Speicherzellen gemäß Ausführungsformen veranschaulichen.
DETAILLIERTE BESCHREIBUNG
Im Folgenden werden verschiedene Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen im Detail beschrieben. Diese Ausführungsformen werden lediglich beispielhaft bereitgestellt und sollen nicht als einschränkend ausgelegt werden. Obgleich beispielsweise Ausführungsformen als eine Mehrzahl von Merkmalen oder Elementen umfassend gezeigt und beschrieben sein können, können einige dieser Merkmale oder Elemente in anderen Ausführungsformen weggelassen und/oder durch alternative Merkmale oder Elemente ersetzt werden. Darüber hinaus können zusätzlich zu den Merkmalen und Elementen, die explizit gezeigt und beschrieben sind, weitere Merkmale oder Elemente, wie beispielsweise Merkmale oder Elemente, die üblicherweise in einmal programmierbaren Speichern wie Fuse- oder Anti-Fuse-basierten Speichern verwendet werden, bereitgestellt werden.
Merkmale aus verschiedenen Ausführungsformen können kombiniert werden, um weitere Ausführungsformen auszubilden, sofern nicht anders angegeben. Ferner können Variationen oder Modifikationen, die mit Bezug auf eine der Ausführungsformen beschrieben sind, auch auf andere Ausführungsformen angewendet werden.
Ein Fuse-Element, wie hierin verwendet, ist eine Komponente, bei der durch Anlegen einer Programmierspannung und/oder eines Programmierstroms eine elektrische Verbindung irreversibel getrennt wird, entsprechend dem Verhalten von herkömmlichen Sicherungen, die in Gebäuden verwendet werden, wo ein hoher Strom zu einer Unterbrechung einer elektrischen Verbindung führt. Im Gegensatz dazu ist ein Anti-Fuse-Element ein Element, bei dem durch Anlegen von Programmierstrom und/oder Programmierspannung eine galvanische Trennung wie ein Oxidfilm geschwächt und/oder wenigstens teilweise zerstört wird, wodurch eine elektrische Verbindung hergestellt wird. Der Begriff „Schmelzelement” wird hierin verwendet, um sowohl auf Fuse-Elemente als auch auf Anti-Fuse-Elemente Bezug zu nehmen.
Im Allgemeinen zeigen, wie üblich im Stand der Technik verwendet, die Zeichen + nach p oder n höhere p- oder n-Typ-Dotierungskonzentrationen an, und die Zeichen ++ zeigen sogar noch höhere Kosnzentrationen an, wie entartete Dotierung, um elektrische Kontaktregionen bereitzustellen.
Wendet man sich nun den Figuren zu, veranschaulicht 1 eine einmal programmierbare Speicherzelle 10 gemäß einer Ausführungsform. Die Speicherzelle 10 umfasst ein Schmelzelement 13, d. h. ein Fuse- oder Anti-Fuse-Element. In Ausführungsformen ist das Schmelzelement 13 ein Anti-Fuse-Element, das einen Oxidfilm umfasst, der durch Anlegen eines Programmierspannungsimpulses teilweise zerstört oder geschwächt wird.
Angrenzend an das Element 13 wird ein Bipolartransistor 12, d. h. ein npn-Transistor oder ein pnp-Transistor, bereitgestellt, der unter anderem zum Lesen und/oder Programmieren der Speicherzelle 10 verwendet wird. Insbesondere kann dem Element 13 eine erste elektrische Verbindung bereitgestellt werden, und dem Bipolartransistor 12 kann eine zweite elektrische Verbindung bereitgestellt werden, und zum Lesen kann eine Spannung zwischen der ersten und zweiten Verbindung angelegt werden. Abhängig von einem Zustand des Elements 13 (programmiert oder unprogrammiert) kann ein Strom, der in Reaktion auf die Spannung fließt, variieren.
In einigen Ausführungsformen kann der Bipolartransistor 12 zum Lesen der Speicherzelle 10 offen sein, d. h. im Wesentlichen nichtleitend zwischen Kollektor- und Emitteranschlüssen davon. Ferner können in einigen Ausführungsformen, bei denen eine Mehrzahl von Zellen 10 in einer Speicheranordnung angeordnet sind, Transistoren von Zellen, die nicht gelesen werden, oder wenigstens einige Transistoren wie Transistoren benachbarter Zellen angrenzend an eine zu lesende Zelle, die geöffnet werden soll, geschlossen sein, d. h. im Wesentlichen leitend zwischen Kollektor- und Emitteranschlüssen. Die Bereitstellung eines Bipolartransistors in einigen Ausführungsformen kann zu niedrigeren Leckströmen führen, als beispielsweise nur eine einfache Diode bereitzustellen.
2 und 3 veranschaulichen eine spezielle Implementierung einer Speicherzelle gemäß einer Ausführungsform. Obgleich spezielle Details und beispielhafte Abmessungen in der Ausführungsform aus 2 und 3 gegeben werden, sind diese nicht als einschränkend auszulegen, und die verwendeten Abmessungen und Schichten können variieren. Ferner ist, obgleich in der Ausführungsform aus 2 und 3 spezielle Polaritäten (p- und n-Polaritäten) gezeigt sind, dies auch nicht als einschränkend auszulegen.
2 zeigt eine Querschnittsansicht der Speicherzelle, und 3 veranschaulicht eine schematische Draufsicht der Speicherzelle. In der Ausführungsform aus 2 und 3 wird auf einem Halbleitersubstrat 20, das p-dotiert ist, beispielsweise einem p-dotierten Siliziumsubstrat (beispielsweise einem Silizium-Wafer oder einem Teil davon), eine n+-Region 29 bereitgestellt. In der n+-Region 29 werden hoch p-dotierte (p++) Regionen 27 und 28 ausgebildet, die zusammen mit der n+-Region 29 einen pnp-Bipolartransistor ausbilden, wie durch ein graphisches Symbol 212 für einen pnp-Transistor symbolisiert ist. Die hoch p-dotierte Region 28 bildet einen Emitter aus, die hoch p-dotierte Region 27 bildet einen Kollektor aus, und die n+-Region 29 bildet die Basis dieses pnp-Transistors aus. Ein weiterer pnp-Transistor wird durch eine hoch p-dotierte Region 28, plus Region 29 und p-Substrat 20, ausgebildet, wie durch ein graphisches Symbol 213 symbolisiert ist. Solche dotierten Regionen werden auch als Wells bezeichnet.
Ferner wird angrenzend an die hoch p-dotierte Region 27 eine hoch n-dotierte (n++) Region 26 bereitgestellt. Die Regionen 29, 27, 28 sind durch eine flache Grabenisolation (Shallow Trench Isolation, STI) getrennt, die allgemein mit 23 bezeichnet ist. Die flache Grabenisolation 23 kann eine n+-dotierte Region umfassen oder als eine solche ausgebildet werden. Die flache Grabenisolation 23 umgebend wird ein p+-Ring 21 bereitgestellt.
Die hoch n-dotierte Region 26 und hoch p-dotierte Region 27 überbrückend wird als Beispiel für eine elektrisch leitende Schicht ein Kobaltsilizid(CoSi)-Film 25 bereitgestellt. Andere elektrisch leitende Schichten können auch verwendet werden, z. B. Metallfilme. Die hoch p-dotierte Region 27 und die hoch n-dotierte Region 26, die mit der elektrisch leitenden Schicht 25 überbrückt sind, stellen eine Art „Trägerumwandlung” von Minoritätsträgern zu Majoritätsträgern in der Region 29 bereit, was die Leckage auf das Substrat reduziert. Auf der hoch p-dotierten Region 28 wird eine weitere elektrisch leitende Schicht 217, beispielsweise aus CoSi gefertigt, bereitgestellt. In anderen Ausführungsformen kann die Schicht 217 weggelassen sein, und das Kontaktieren kann z. B. über eine Polysiliziumschicht erfolgen.
Ferner wird ein dünner Oxidfilm 24 wenigstens auf einem Teil 22 der n+-Region 29 bereitgestellt. Obgleich in der Darstellung aus 2 die Oxidschicht 24 auch einen Teil der flachen Grabenisolation 23 abdeckt, kann das Oxid in anderen Ausführungsformen nur einen Teil 22 der n+-Region 29 abdecken, die zwischen der flachen Grabenisolation 23 eingebettet ist. Der Oxidfilm 24 kann beispielsweise ein Siliziumoxidfilm sein und kann vergleichsweise dünn sein, beispielsweise mit einer Dicke zwischen 2 und 3 nm.
Auf der Oberseite des Oxidfilms 24 wird ein dotiertes Polysilizium 210 bereitgestellt, gefolgt von einer elektrisch leitenden Schicht 211, beispielsweise CoSi. Anstelle von CoSi können auch andere leitenden Materialien, beispielsweise Metallschichten, bereitgestellt werden. Man beachte, dass in der Draufsicht aus 3 die elektrisch leitenden Schichten (25, 217, 211) weggelassen sind.
Das graphische Symbol 214 bezeichnet eine Kapazität zwischen dem Polysilizium 210 und der n+-Region 29 (insbesondere Teil 22 davon), und ein graphisches Symbol 218 bezeichnet eine Kapazität zwischen der n+-Region 29 und dem p-Substrat 20. Eine derartige Kapazität wie Kapazität 218 tritt im Allgemeinen bei pn-Übergängen auf, wie beim pn-Übergang, der durch das Substrat 20 und die n+-Region 29 ausgebildet wird.
Das elektrisch leitende Material 217 dient als eine erste Kontaktfläche 215 über eine Metallschicht 212, und das elektrisch leitende Material 211 dient als eine zweite Kontaktfläche 216. Die ersten und zweiten Kontaktflächen 215, 216 können verwendet werden, um auf die Speicherzelle aus 2 und 3 zuzugreifen. In einigen Ausführungsformen kann die Kontaktfläche 215 mit einer Wortleitung gekoppelt sein, und die Kontaktfläche 216 kann mit einer Bitleitung gekoppelt sein, deren Betrieb später detaillierter erläutert wird.
In einigen Ausführungsformen, wie in 3 veranschaulicht, kann eine Breite der Regionen 26, 27, 28 und des Polysiliziums 210, wie durch einen Pfeil 31 angezeigt, zwischen 150 nm und 350 nm oder zwischen 200 und 300 nm liegen, beispielsweise zwischen 230 nm und 270 nm, beispielsweise etwa 250 nm, eine Breite der flachen Grabenisolation, wie durch die Pfeile 30 und 32 angezeigt, kann zwischen 200 nm und 400 nm oder zwischen 250 und 350 nm liegen, beispielsweise etwa 300 nm (für jeden der Pfeile 30 und 32), und eine Breite des p+-Rings 21, wie durch einen Pfeil 33 angezeigt, kann zwischen 500 und 700 nm oder zwischen 550 nm und 650 nm liegen, beispielsweise etwa 600 nm, obwohl andere Werte gelten können. In einer Richtung senkrecht zu den Pfeilen 30–33 kann eine Breite der Regionen 26 und 27 zwischen 150 nm und 350 nm oder zwischen 200 nm und 300 nm liegen, beispielsweise zwischen 220 nm und 260 nm, beispielsweise jeweils etwa 240 nm, eine Breite der Region 28 kann zwischen 200 nm und 400 nm oder zwischen 250 nm und 350 nm liegen, beispielsweise zwischen 260 nm und 300 nm, beispielsweise etwa 280 nm, und eine Breite des Teils 22 unter dem Polysilizium 210 kann zwischen 300 nm und 700 nm oder zwischen 400 nm und 600 nm liegen, beispielsweise zwischen 450 nm und 550 nm, beispielsweise etwa 500 nm. Regionen 27 und 28 können zwischen 100 nm oder 300 nm oder zwischen 150 nm und 250 nm getrennt sein, beispielsweise etwa 200 nm, und die Region 28 und der Teil 22 können auch zwischen 100 nm oder 300 nm oder zwischen 150 nm und 250 nm getrennt sein, beispielsweise etwa 200 nm. Diese Zahlen werden lediglich gegeben, um einen Eindruck von möglichen Größen der gezeigten Speicherzelle zu geben und sind nicht als einschränkend auszulegen. Insbesondere können in anderen Ausführungsformen andere Abmessungen verwendet werden.
Die Speicherzelle aus 2 und 3 kann einen ersten Zustand, in dem das Oxid 24 intakt ist, und einen zweiten Zustand, in dem das Oxid 24 durch Anlegen einer Programmierspannung geschwächt und/oder teilweise zerstört wurde, aufweisen. Der erste Zustand wird hier auch als unprogrammierter Zustand bezeichnet, und der zweite Zustand wird als programmierter Zustand bezeichnet. Der erste Zustand kann eines von einer logischen 0 oder einer logischen 1 repräsentieren, und der zweite Zustand kann das andere von einer logischen 0 oder einer logischen 1 repräsentieren.
Als Nächstes wird die Programmierung der Speicherzelle, d. h. die Zelle aus dem unprogrammierten Zustand in den programmierten Zustand zu bringen, unter Bezugnahme auf 4–8 erörtert.
Zur Programmierung der Zelle wird eine Spannung, die einen Programmierschwellenwert überschreitet, zwischen den Kontaktflächen 215 und 216 angelegt, beispielsweise ein Impuls von etwa 8 V. Diese Spannung muss derart sein, dass sie eine Schwelle für Oxid 24 überschreitet. Eine Kurve 40 aus 4 veranschaulicht die Spannung über dem Oxid 24 für einen derartigen Programmierimpuls, und eine Kurve 50 aus 5 veranschaulicht den Strom, der durch das Oxid über Zeit fließt.
Beim Starten des Impulses steigt die Spannung an, und ein Strom fließt, bis die Kondensatoren 214 und 218 aufgeladen sind. Dann bleibt die Spannung konstant, während der Strom auf einen Wert nahe 0 abfällt, der dem Leckstrom durch das (intakte) Oxid 24 entspricht. Dann zerfällt das Oxid durch Durchbruchseffekte, was zu einem starken Anstieg des Stromflusses gemäß Kurve 50 aus 5 und einer Abnahme der Spannung gemäß Kurve 40 aus 4 führt, da der durch das Oxid 24 ausgebildete Widerstand stark abnimmt und daher auch der Spannungsabfall über dem Oxid abnimmt, während der Strom ansteigt.
Dieser Durchbruch des Oxids 24 ist irreversibel, so dass die Zelle nach dem Anwenden des Programmierimpulses im programmierten Zustand bleibt.
6–8 veranschaulichen die Programmierung, falls eine Mehrzahl von Speicherzellen, wie die in den 2 und 3 veranschaulichte Zelle, in einer Speicheranordnung bereitgestellt werden. Wie üblich für Speicher ist das Array durch mehrere Wortleitungen (WL) und Bitleitungen (BL) verbunden. In den Ausführungsformen aus 6–8 sind Wortleitungen mit jeweiligen Kontaktflächen 215 der Zellen gekoppelt, und Bitleitungen sind mit jeweiligen Kontaktflächen 216 der Zellen gekoppelt. Die Zellen werden durch Punkte an Kreuzungen zwischen Bitleitungen und Wortleitungen repräsentiert. In 6 wird zur Veranschaulichung eine einzelne Wortleitung gezeigt, auf der eine Mehrzahl von Zellen 60, 61, 62 bereitgestellt werden, beispielsweise 512 Zellen, die durch 512 Bitleitungen BL1-BL512 adressierbar sind. Im Beispiel aus 6 soll eine Zelle 62 programmiert werden, eine Zelle 61 befindet sich bereits in einem programmierten Zustand und die Zellen 62 befinden sich in einem unprogrammierten Zustand. Zum Programmieren der Zelle 60 wird in einer Ausführungsform eine positive Programmierspannung an die Wortleitung angelegt (z. B. 8 V), und eine Referenzspannung, beispielsweise 0 V, wird an die jeweilige Bitleitung der Zelle 60 angelegt. Die Bitleitungen der verbleibenden Zellen bleiben potentialfrei.
7 veranschaulicht die Situation für ein zweidimensionales Array von Zellen, wobei eine Zelle 70 programmiert werden soll. Bei der an die Zelle 70 gekoppelte Wortleitung wird eine Programmierspannung Vwlf, beispielsweise 8 V, angelegt, und an die mit der Zelle 70 gekoppelte Bitleitung wird eine entsprechende Bitleitungsprogrammierspannung Vblf, beispielsweise 0 V, angelegt. Andere Bitleitungen bleiben potentialfrei, und an anderen Wortleitungen wird eine Schutzspannung Vwlp angelegt, beispielsweise 0 V. Die potentialfreien Bitleitungen dienen dazu, den Leckstrom durch bereits programmierte, aber nicht ausgewählte Zellen zu unterdrücken und schützt nicht ausgewählte Zellen. Ferner dient die Spannung Vwlp, die auf 0 V festgelegt ist (die gleiche wie Vblf in diesem Beispiel), zum Schutz von unprogrammierten Zellen auf der gleichen Bitleitung wie die Zelle 70, da dadurch sichergestellt wird, dass kein großer Spannungsabfall über dem Oxid dieser unprogrammierten Zellen auftritt.
8 veranschaulicht eine ähnliche Situation wie 7, wobei eine Zelle 80 programmiert werden soll und die Zellen 81 bereits programmiert sind. In 8 werden Spannungen von 0 V für Vwlp und Vblf verwendet, und eine Spannung von 8 V wird als ein Beispiel für Vwlf verwendet. Es ist zu beachten, dass sich diese Spannungen je nach Implementierung unterscheiden können.
Für die ausgewählte Zelle 80 fließt ein durch die angelegte Spannung bewirkter Strom in Vorwärtsrichtung über den pn-Übergang, der durch die hoch dotierte p-Region und n+-Region 29 ausgebildet wird und daher im Wesentlichen vollständig über das Oxid 28 angelegt wird, wodurch sie programmiert wird.
Für unprogrammierte Zellen auf der ausgewählten Wortleitung der Zelle 80, da die Bitleitung potentialfrei ist, tritt kein Oxidschaden für die Impulslänge des Programmierimpulses auf (wie z. B. in 4 und 5 gezeigt).
Für eine programmierte Zelle wie Zelle 81 auf der ausgewählten Wortleitung werden 8 V an die Wortleitung angelegt und die Bitleitung ist potentialfrei, was zu einem niedrigen Stromfluss führen kann, wodurch die Programmierung jedoch nicht gestört wird.
Für eine programmierte Zelle 81 auf einer ausgewählten Bitleitung, d. h. der Bitleitung durch Zelle 80, werden sowohl auf der Wortleitung als auch auf der Bitleitung 0 V angelegt, und daher ist der pnp-Transistor 212 offen, d. h. kein Strom kann fließen (0 V sind an Basis und Emitter angelegt). Schließlich weist die programmierte Zelle 81 auf verschiedenen Wortleitungen und Bitleitungen eine Wortleitungsspannung (bei Region 28, d. h. dem Emitter) von 0 V auf, eine sogar höhere Bitleitungsspannung, beispielsweise bis zu 8 V, würde zu einem Betrieb in Sperrichtung und keinem Stromfluss führen. Durch dementsprechendes Design der Breite der flachen Grabenisolationen 23 kann sichergestellt werden, dass bei derartigen Spannungen kein Durchbruch auftritt.
Als Nächstes wird das Lesen von Speicherzellen unter Bezugnahme auf 9–11 erörtet.
9 veranschaulicht eine Darstellung ähnlich der Darstellung aus 6 mit einer einzelnen Wortleitung und einer Mehrzahl, beispielsweise 512, von Bitleitungen. Zelle 90 soll gelesen werden, eine Zelle 91 ist eine programmierte Zelle auf der gleichen Wortleitung wie die Zelle 90, und die Zellen 92 sind unprogrammierte Zellen auf der gleichen Wortleitung. Zum Lesen wird eine Spannung, die niedriger als die Programmierspannung ist, beispielsweise 1,2 V, an die Wortleitung angelegt, und eine Referenzspannung wie 0 V wird an alle Bitleitungen angelegt. Der Strom, der zwischen der Wortleitung und Bitleitung fließt, die mit der Zelle 90 gekoppelt sind, hängt vom Zustand der Zelle 90 ab, d. h. programmiert oder unprogrammiert. Insbesondere ist der Strom für programmierte Zellen höher. Auf diese Weise können programmierte Zellen von unprogrammierten Zellen unterschieden werden, und der in der Zelle gespeicherte Wert kann gelesen werden.
10 veranschaulicht ein zweidimensionales Array von Speicherzellen mit einer zu lesenden Zelle 100, ähnlich der Darstellung aus 7. Zum Lesen wird eine Bitleitungslesespannung Vblr, beispielsweise 0 V, an alle Bitleitungen angelegt. An die Wortleitung, die mit Zelle 100 gekoppelt ist, wird eine Wortleitungslesespannung Vwlr angelegt, beispielsweise 1,2 V, während eine anfängliche Wortleitungsspannung Vwl0, beispielsweise 0 V, an die verbleibenden Wortleitungen angelegt wird. Diese Konfiguration ermöglicht das Lesen von Zelle 100 und unterdrückt Störungen von nicht ausgewählten Zellen, d. h. anderen Zellen als Zelle 100.
Dies wird unter Bezugnahme auf 11 näher erläutert, die eine Darstellung ähnlich der 8 zeigt, wobei eine Zelle 110 zum Lesen ausgewählt ist, 111 programmierte Zellen bezeichnet und die verbleibenden Zellen unprogrammiert sind. Um ein numerisches Beispiel zu geben, wird für das Lesen von Zelle 110 eine Spannung von 1,2 V an die Wortleitung angelegt, die mit der Zelle 110 gekoppelt ist, und eine Spannung von 0 V wird an die verbleibenden Wortleitungen und an alle Bitleitungen angelegt.
Für die Zelle 110 spannt dies den pn-Übergang zwischen der hoch p-dotierten Region 28 und n+-Region 29 in Vorwärtsrichtung vor, so dass ein Strom fließen kann. Für eine programmierte Zelle wird die vom Oxid 24 bereitgestellte Isolation reduziert oder entfernt, so dass ein höherer Strom als im Falle einer unprogrammierten Zelle fließt.
Für eine programmierte Zelle 111 auf der gleichen Bitleitung wie Zelle 110 sind die Wortleitungs- und Bitleitungsspannung beide 0 V, so dass kein Strom fließt. Das gleiche gilt für eine unprogrammierte Zelle auf der gleichen Bitleitung.
Eine programmierte Zelle auf der gleichen Wortleitung stellt einen Leckstrom bereit, da sie auch in Vorwärtsrichtung vorgespannt ist.
Daher können, wie oben mit der unter Bezugnahme auf 1–3 erörterten Zelle gezeigt, Speicheranordnungen aufgebaut werden, die programmiert und gelesen werden können, wie oben erläutert.
Wenigstens einige Ausführungsformen sind durch die nachfolgenden Beispiele definiert:

Beispiel 1. Speicherzelle, umfassend: ein Schmelzelement, und einen Bipolartransistor, der angrenzend an das Schmelzelement angeordnet ist.
Beispiel 2. Speicherzelle aus Beispiel 1, wobei das Schmelzelement ein Anti-Fuse-Element umfasst.
Beispiel 3. Vorrichtung aus Beispiel 2, wobei das Anti-Fuse-Element einen Oxidfilm umfasst.
Beispiel 4. Vorrichtung aus Beispiel 3, wobei eine Dicke des Oxidfilms zwischen 2 nm und 3 nm beträgt.
Beispiel 5. Vorrichtung aus Beispiel 1, wobei der Bipolartransistor einen pnp-Transistor umfasst.
Beispiel 6. Vorrichtung aus Beispiel 5, wobei eine erste p-dotierte Region des pnp-Transistors angrenzend an das Schmelzelement bereitgestellt wird und vom Schmelzelement durch eine Isolationsregion getrennt ist.
Beispiel 7. Speicherzelle aus Beispiel 6, wobei die Isolationsregion eine flache Grabenisolation umfasst.
Beispiel 8. Vorrichtung aus Beispiel 6, wobei eine zweite p-dotierte Region des pnp-Transistors angrenzend an eine n-dotierte Region bereitgestellt wird, wobei die zweite p-dotierte Region und die n-dotierte Region durch eine elektrisch leitende Schicht gekoppelt sind.
Beispiel 9. Vorrichtung aus Beispiel 1, wobei der Bipolartransistor mit einem Wortleitungsanschluss der Speicherzelle gekoppelt ist und das Schmelzelement mit einem Bitleitungsanschluss der Speicherzelle gekoppelt ist.
Beispiel 10. Speicherzelle, umfassend: ein Substrat einer ersten Polarität, eine Region einer zweiten Polarität, die im Substrat ausgebildet ist, eine erste Region der ersten Polarität und eine zweite Region der ersten Polarität, die in der Region der zweiten Polarität ausgebildet sind, wobei die erste und zweite Region der ersten Polarität durch einen ersten Abstand getrennt sind, einen Oxidfilm, der auf der Region der zweiten Polarität ausgebildet ist und von der ersten Region der ersten Polarität durch einen zweiten Abstand getrennt ist, eine erste Kontaktregion, die auf dem Oxid ausgebildet ist, und eine zweite Kontaktregion, die auf der ersten Region der ersten Polarität ausgebildet ist.
Beispiel 11. Speicherzelle aus Beispiel 10, umfassend eine erste Isolationsregion zwischen der ersten und zweiten Region der ersten Polarität und eine zweite Isolationsregion zwischen der ersten Region der ersten Polarität und dem Oxid.
Beispiel 12. Speicherzelle aus Beispiel 10, wobei die erste Kontaktregion einen polykristallinen Halbleiter auf dem Oxid und eine elektrisch leitende Schicht auf dem polykristallinen Halbleitermaterial umfasst.
Beispiel 13. Speicherzelle aus Beispiel 10, wobei die erste Kontaktregion ein Bitleitungskontakt ist und die zweite Kontaktregion ein Wortleitungskontakt ist.
Beispiel 14. Speicherzelle aus Beispiel 1, ferner umfassend eine weitere Region der zweiten Polarität angrenzend an die zweite Region der ersten Polarität, wobei die weitere Region der zweiten eine höhere Dotierungsmittelkonzentration als die Region der zweiten Polarität aufweist, und eine elektrisch leitende Schicht, die die zweite Region der ersten Polarität und die weitere Region der zweiten Polarität überbrückt.
Beispiel 15. Speicherzelle aus Beispiel 1, ferner umfassend eine p-dotierte Ringregion, die die Region der zweiten Polarität umgibt.
Beispiel 16. Speicherzelle aus Beispiel 10, wobei die erste Polarität eine p-Polarität ist und die zweite Polarität eine n-Polarität ist.
Beispiel 17. Speicheranordnung, umfassend: ein Raster aus Wortleitungen und Bitleitungen, und eine Mehrzahl von Speicherzellen aus Beispiel 1, wobei jede der Mehrzahl von Speicherzellen einem jeweiligen Paar einer Wortleitung der Wortleitungen und einer Bitleitung der Bitleitungen zugeordnet ist.
Beispiel 18. Verfahren zum Programmieren der Speicheranordnung aus Beispiel 17, zum Programmieren einer ausgewählten Speicherzelle der Mehrzahl von Speicherzellen umfassend: Einstellen einer Spannung auf der Wortleitung, die der ausgewählten Speicherzelle zugeordnet ist, auf eine erste Spannung, Einstellen einer Spannung auf der Bitleitung, die der ausgewählten Speicherzelle zugeordnet ist, auf eine zweite Spannung, die niedriger als die erste Spannung ist, Einstellen einer Spannung auf Wortleitungen, die nicht der ausgewählten Speicherzelle zugeordnet sind, auf eine dritte Spannung, und Belassen von Bitleitungen, die nicht den ausgewählten Speicherzellen zugeordnet sind, auf potentialfrei.
Beispiel 19. Verfahren aus Beispiel 18, wobei die dritte Spannung gleich der ersten Spannung ist.
Beispiel 20. Verfahren aus Beispiel 18, wobei die zweite und dritte Spannung 0 V betragen und die erste Spannung wenigstens 8 V beträgt.

Wie aus den obigen Erörterungen von Variationen und Modifikationen ersichtlich ist, sind die oben beschriebenen Ausführungsformen nicht als einschränkend auszulegen, sondern dienen lediglich als nicht einschränkende Beispiele.

Claims

Speicherzelle, umfassend: ein Schmelzelement, und einen Bipolartransistor, der angrenzend an das Schmelzelement angeordnet ist.
Speicherzelle nach Anspruch 1, wobei das Schmelzelement ein Anti-Fuse-Element umfasst.
Vorrichtung nach Anspruch 2, wobei das Anti-Fuse-Element einen Oxidfilm umfasst.
Vorrichtung nach Anspruch 3, wobei eine Dicke des Oxidfilms zwischen 2 nm und 3 nm beträgt.
Vorrichtung nach einem der Ansprüche 1–4, wobei der Bipolartransistor einen pnp-Transistor umfasst.
Vorrichtung nach Anspruch 5, wobei eine erste p-dotierte Region des pnp-Transistors angrenzend an das Schmelzelement bereitgestellt wird und vom Schmelzelement durch eine Isolationsregion getrennt ist.
Speicherzelle nach Anspruch 6, wobei die Isolationsregion eine flache Grabenisolation umfasst.
Vorrichtung nach Anspruch 6 oder 7, wobei eine zweite p-dotierte Region des pnp-Transistors angrenzend an eine n-dotierte Region bereitgestellt wird, wobei die zweite p-dotierte Region und die n-dotierte Region durch eine elektrisch leitende Schicht gekoppelt sind.
Vorrichtung nach einem der Ansprüche 1–8, wobei der Bipolartransistor mit einem Wortleitungsanschluss der Speicherzelle gekoppelt ist und das Schmelzelement mit einem Bitleitungsanschluss der Speicherzelle gekoppelt ist.
Speicherzelle, umfassend: ein Substrat einer ersten Polarität, eine Region einer zweiten Polarität, die im Substrat ausgebildet ist, eine erste Region der ersten Polarität und eine zweite Region der ersten Polarität, die in der Region der zweiten Polarität ausgebildet sind, wobei die erste und zweite Region der ersten Polarität durch einen ersten Abstand getrennt sind, einen Oxidfilm, der auf der Region der zweiten Polarität ausgebildet ist und von der ersten Region der ersten Polarität durch einen zweiten Abstand getrennt ist, eine erste Kontaktregion, die auf dem Oxid ausgebildet ist, und eine zweite Kontaktregion, die auf der ersten Region der ersten Polarität ausgebildet ist.
Speicherzelle nach Anspruch 10, umfassend eine erste Isolationsregion zwischen der ersten und zweiten Region der ersten Polarität und eine zweite Isolationsregion zwischen der ersten Region der ersten Polarität und dem Oxid.
Speicherzelle nach Anspruch 10 oder 11, wobei die erste Kontaktregion einen polykristallinen Halbleiter auf dem Oxid und eine elektrisch leitende Schicht auf dem polykristallinen Halbleitermaterial umfasst.
Speicherzelle nach einem der Ansprüche 10–12, wobei die erste Kontaktregion ein Bitleitungskontakt ist und die zweite Kontaktregion ein Wortleitungskontakt ist.
Speicherzelle nach einem der Ansprüche 1–13, ferner umfassend eine weitere Region der zweiten Polarität angrenzend an die zweite Region der ersten Polarität, wobei die weitere Region der zweiten eine höhere Dotierungsmittelkonzentration als die Region der zweiten Polarität aufweist, und eine elektrisch leitende Schicht, die die zweite Region der ersten Polarität und die weitere Region der zweiten Polarität überbrückt.
Speicherzelle nach einem der Ansprüche 1–14, ferner umfassend eine p-dotierte Ringregion, die die Region der zweiten Polarität umgibt.
Speicherzelle nach einem der Ansprüche 10–15, wobei die erste Polarität eine p-Polarität ist und die zweite Polarität eine n-Polarität ist.
Speicheranordnung, umfassend: ein Raster aus Wortleitungen und Bitleitungen, und eine Mehrzahl von Speicherzellen nach einem der Ansprüche 1–16, wobei jede der Mehrzahl von Speicherzellen einem jeweiligen Paar einer Wortleitung der Wortleitungen und einer Bitleitung der Bitleitungen zugeordnet ist.
Verfahren zum Programmieren der Speicheranordnung nach Anspruch 17, zum Programmieren einer ausgewählten Speicherzelle der Mehrzahl von Speicherzellen umfassend: Einstellen einer Spannung auf der Wortleitung, die der ausgewählten Speicherzelle zugeordnet ist, auf eine erste Spannung, Einstellen einer Spannung auf der Bitleitung, die der ausgewählten Speicherzelle zugeordnet ist, auf eine zweite Spannung, die niedriger als die erste Spannung ist, Einstellen einer Spannung auf Wortleitungen, die nicht der ausgewählten Speicherzelle zugeordnet sind, auf eine dritte Spannung, und Belassen von Bitleitungen, die nicht den ausgewählten Speicherzellen zugeordnet sind, auf potentialfrei.
Verfahren nach Anspruch 18, wobei die dritte Spannung gleich der ersten Spannung ist.
Verfahren nach Anspruch 18 oder 19, wobei die zweite und dritte Spannung 0 V betragen und die erste Spannung wenigstens 8 V beträgt.