DE102016108943A1 - Verfahren zum Bilden von Halbleiterbauelementen, Halbleiterbau - Google Patents

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Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat und das Bilden einer strukturierten Ätzstoppschicht. Ferner umfasst das Verfahren das Abscheiden einer zweiten Isolationsschicht nach dem Bilden der strukturierten Ätzstoppschicht und das Bilden einer strukturierten Maskenschicht auf der zweiten Isolationsschicht. Zusätzlich dazu umfasst das Verfahren das Ätzen von Abschnitten der zweiten Isolationsschicht, die von der strukturierten Maskenschicht unbedeckt sind, und Abschnitten der ersten Isolationsschicht, die von der strukturierten Ätzstoppschicht unbedeckt sind, um zumindest einen eines Abschnitts des Halbleitersubstrats und einer Elektrode angeordnet innerhalb eines Grabens freizulegen. Ferner umfasst das Verfahren das Abscheiden von elektrisch leitfähigem Material, um einen elektrischen Kontakt mit zumindest einem aus der freigelegten Elektrode und dem freigelegten Abschnitt des Halbleitersubstrats zu bilden.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele beziehen sich auf Konzepte zum Herstellen von Halbleiterbauelementen und insbesondere auf Verfahren zum Bilden von Halbleiterbauelementen, Halbleiterbauelemente und Leistungshalbleiterbauelemente.
  • HINTERGRUND
  • Verschiedene Prozesse zum Herstellen von Halbleiterbauelementen sind bekannt. Das Verkleinern der Abmessungen von Strukturen von Halbleiterbauelementen wird immer schwieriger. Ferner verursachen Oberflächen mit großen Topografien Schwierigkeiten während der Bildung und Strukturierung von Schichten auf solchen Oberflächen. Dies kann zu einer hohen Defektdichte führen.
  • ZUSAMMENFASSUNG
  • Es kann eine Aufgabe sein, ein verbessertes Konzept zum Bilden von Halbleiterbauelementen bereitzustellen, das es erlaubt, den Ertrag zu erhöhen und/oder die Defektdichte zu reduzieren.
  • Ein solcher Bedarf kann durch den Gegenstand der Ansprüche erfüllt werden.
  • Einige Ausführungsbeispiele beziehen sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer ersten Isolationsschicht auf einem Halbleitersubstrat und das Bilden einer strukturierten Ätzstoppschicht. Ferner umfasst das Verfahren das Abscheiden einer zweiten Isolationsschicht nach dem Bilden der strukturierten Ätzstoppschicht und das Bilden einer strukturierten Maskenschicht auf der zweiten Isolationsschicht. Zusätzlich dazu umfasst das Verfahren das Ätzen von Abschnitten der zweiten Isolationsschicht, die von der strukturierten Maskenschicht unbedeckt sind, und von Abschnitten der ersten Isolationsschicht, die von der strukturierten Ätzstoppschicht unbedeckt sind, um zumindest einen eines Abschnitts des Halbleitersubstrats und einer Elektrode, die innerhalb eines Grabens angeordnet ist, freizulegen. Ferner umfasst das Verfahren das Abscheiden von elektrisch leitfähigem Material, um einen elektrischen Kontakt mit zumindest einem der freigelegten Elektrode und dem freigelegten Abschnitt des Halbleitersubstrats herzustellen.
  • Einige Ausführungsbeispiele beziehen sich auf ein Halbleiterbauelement umfassend ein Halbleitersubstrat und einen Schichtstapel umfassend zumindest eine Isolationsschicht, eine strukturierte Ätzstoppschicht und eine unterste laterale Verdrahtungsschicht. Die Isolationsschicht ist benachbart zu dem Halbleitersubstrat angeordnet und die strukturierte Ätzstoppschicht ist zwischen der Isolationsschicht und der untersten lateralen Verdrahtungsschicht angeordnet. Ferner umfasst eine Verdrahtungsstruktur einen vertikalen Verdrahtungsabschnitt, der sich von der untersten lateralen Verdrahtungsschicht vertikal zu zumindest einem des Halbleitersubstrats und einer Elektrode erstreckt, die innerhalb eines Grabens angeordnet ist. Der vertikale Verdrahtungsabschnitt und die elektrisch leitfähigen Abschnitte der untersten lateralen Verdrahtungsschicht sind gleichzeitig herstellbar.
  • Einige Ausführungsbeispiele beziehen sich auf ein Leistungshalbleiterbauelement umfassend ein Halbleitersubstrat umfassend eine elektrische Elementanordnung, angeordnet innerhalb einer Zellenregion des Halbleitersubstrats. Eine Sperrspannung der elektrischen Elementanordnung ist höher als 10 V. Ferner umfasst das Halbleiterbauelement eine laterale Verdrahtungsschicht. Eine oder mehrere elektrisch leitfähige Strukturen der lateralen Verdrahtungsschicht sind durch das Isolationsmaterial der lateralen Verdrahtungsschicht eingebettet. Abschnitte des Isolationsmaterials der lateralen Verdrahtungsschicht sind innerhalb der Zellenregion angeordnet. Zusätzlich dazu umfasst das Halbleiterbauelement eine Metallschicht, die auf der lateralen Verdrahtungsschicht angeordnet ist. Die Metallschicht deckt die Abschnitte des Isolationsmaterials der lateralen Verdrahtungsschicht innerhalb der Zellenregion ab.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Einige Ausführungsbeispiele von Vorrichtungen und/oder Verfahren werden nachfolgend ausschließlich beispielhaft und bezugnehmend auf die beiliegenden Figuren beschrieben, in denen:
  • 1 ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements zeigt;
  • 2a–j schematische Querschnittansichten eines Teils eines Halbleiterbauelements auf unterschiedlichen Herstellungsstufen zeigen;
  • 3 einen schematischen Querschnitt eines anderen Teils des Halbleiterbauelements zeigt, der in 2a–2j gezeigt ist;
  • 4a eine schematische Draufsicht eines Teils eines Halbleiterbauelements zeigt, das einen nadelförmigen Graben umfasst;
  • 4b–4e schematische Querschnitte von Einheitszellen von unterschiedlichen Halbleiterbauelementen zeigen;
  • 5 einen schematischen Querschnitt eines Teils eines Halbleiterbauelements zeigt; und
  • 6a und 6b einen schematischen Querschnitt und eine schematische Draufsicht eines Leistungshalbleiterbauelements zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Beispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.
  • Während sich dementsprechend weitere Beispiele für verschiedene Modifikationen und alternative Formen eignen, werden einige Beispiele derselben in den Figuren beispielhaft gezeigt und hier ausführlich beschrieben. Es versteht sich jedoch, dass es nicht beabsichtigt ist, Beispiele auf die offenbarten bestimmten Formen zu begrenzen, sondern im Gegensatz Beispiele alle in den Rahmen der Offenbarung fallenden Modifikationen, Entsprechungen und Alternativen abdecken sollen. In der gesamten Beschreibung der Figuren beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Elemente.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder Zwischenelemente vorhanden sein können. Wenn im Gegensatz ein Element als „direkt” mit einem anderen Element „verbunden” oder „gekoppelt” bezeichnet wird, sind keine Zwischenelemente vorhanden. Sonstige zum Beschreiben des Verhältnisses zwischen Elementen benutzte Ausdrücke sollten auf gleichartige Weise ausgelegt werden (z. B. „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” usw.).
  • Die hier verwendete Terminologie bezweckt nur das Beschreiben bestimmter Beispiele und soll nicht begrenzend für weitere Beispiele sein. Nach hiesigem Gebrauch sollen die Singularformen „ein, eine” und „das, der, die” auch die Pluralformen umfassen, es sei denn im Zusammenhang wird deutlich etwas anderes angegeben. Es versteht sich weiterhin, dass die Begriffe „umfasst”, „umfassend”, „aufweisen” und/oder „aufweisend” bei hiesigem Gebrauch das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Bestandteile angeben, aber nicht das Vorhandensein oder die Zufügung eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Bestandteile und/oder Gruppen derselben ausschließen.
  • Sofern nicht anderweitig definiert besitzen alle hier benutzten Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) die gleiche Bedeutung wie sie gewöhnlich von einem Durchschnittsfachmann auf dem Gebiet verstanden wird, zu dem Beispiele gehören. Weiterhin versteht es sich, dass Begriffe, z. B. die in gewöhnlich benutzten Wörterbüchern Definierten, als eine Bedeutung besitzend ausgelegt werden sollten, die ihrer Bedeutung im Zusammenhang der entsprechenden Technik entspricht. Sollte die vorliegende Offenbarung einem Ausdruck jedoch eine spezifische Bedeutung geben, die von einer Bedeutung abweicht, die ein Durchschnittsfachmann üblicherweise versteht, soll diese Bedeutung in dem spezifischen Kontext berücksichtigt werden, in dem diese Definition hierin gegeben ist.
  • 1 zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Verfahren 100 umfasst das Bilden 110 einer ersten Isolationsschicht auf einem Halbleitersubstrat und das Bilden 120 einer strukturierten Ätzstoppschicht auf der ersten Isolationsschicht. Ferner umfasst das Verfahren 100 das Abscheiden 130 einer zweiten Isolationsschicht nach dem Bilden 120 der strukturierten Ätzstoppschicht und das Bilden 140 einer strukturierten Maskenschicht auf der zweiten Isolationsschicht. Zusätzlich dazu umfasst das Verfahren 100 das Ätzen 150 von Abschnitten der zweiten Isolationsschicht, die von der strukturierten Maskenschicht unbedeckt sind, und Abschnitten der ersten Isolationsschicht, die von der strukturierten Ätzstoppschicht unbedeckt sind, um einen Abschnitt des Halbleitersubstrats und/oder einer Elektrode, die innerhalb eines Grabens angeordnet ist, freizulegen. Ferner umfasst das Verfahren 100 das Abscheiden 160 von elektrisch leitfähigem Material, um einen elektrischen Kontakt mit der freigelegten Elektrode und/oder dem freigelegten Abschnitt des Halbleitersubstrats zu bilden.
  • Durch Verwenden einer strukturierten Maskenschicht zwischen zwei Isolationsschichten kann eine laterale und vertikale Verdrahtungsstruktur zum Kontaktieren von Elektroden in Gräben und/oder zum Kontaktieren des Halbleitersubstrats gebildet werden. Ferner kann eine Planarisierung durch chemisch-mechanisches Polieren ermöglicht werden, da das elektrisch leitfähige Material in den Isolationsschichten eingebettet ist.
  • Auf diese Weise kann eine im Wesentlichen ebene Oberfläche für die folgenden Herstellungsprozesse bereitgestellt werden. Daher kann die Defektdichte reduziert werden und/oder der Ertrag kann erhöht werden.
  • Die erste Isolationsschicht kann direkt auf einer (Vorderseiten-)Oberfläche des Halbleitersubstrats gebildet 110 (z. B. abgeschieden) werden. Alternativ kann eine dünne Isolationsschicht (die z. B. von einer thermischen Oxidation eines Gate-Oxids verbleibt) bereits das Halbleitersubstrat zur Zeit der Bildung 110 der ersten Isolationsschicht abdecken (z. B. dielektrische Vor-Metall-Schicht). Die erste Isolationsschicht kann eine Siliziumoxidschicht sein (z. B. Siliziumdioxid, undotiertes Siliziumglas USG, Phosphorsilikat-Glas PSG oder Borphosphorsilikat-Glas BPSG). Die erste Isolationsschicht kann eine Dicke aufweisen, die basierend auf einer Spannungsklasse des zu bildenden Halbleiterelements ausgewählt wird. Z. B. kann die erste Isolationsschicht eine Dicke zwischen 300 nm und 3 μm (oder zwischen 500 nm und 2 μm) aufweisen.
  • Die strukturierte Ätzstoppschicht kann direkt auf der ersten Isolationsschicht gebildet 120 werden (z. B. direkt nach dem Bilden der ersten Isolationsschicht). Die strukturierte Ätzstoppschicht kann gebildet 120 werden durch Abscheiden einer Ätzstoppschicht und Strukturieren der Ätzstoppschicht basierend auf einem Lithografie-Prozess. Abschnitte der Ätzstoppschicht können während des Strukturierens von zumindest Bereichen entfernt werden, die für eine vertikale elektrisch leitfähige Verbindung durch die erste Isolationsschicht ausgewählt sind. Die Ätzstoppschicht kann eine Dicke von weniger als 20% (oder weniger als 10% oder weniger als 5%) einer Dicke der ersten Isolationsschicht und/oder einer Dicke der zweiten Isolationsschicht aufweisen. Z. B. kann die Ätzstoppschicht eine Siliziumnitrid-Schicht oder jegliches andere Material sein, das z. B. selektiv im Hinblick auf Oxid geätzt werden kann.
  • Die zweite Isolationsschicht kann direkt auf die strukturierte Ätzstoppschicht abgeschieden werden 130 (z. B. direkt nach dem Bilden der Ätzstoppschicht). Die zweite Isolationsschicht kann eine Siliziumoxidschicht sein (z. B. Siliziumdioxid, Phosphorsilikat-Glas PSG oder Borphosphorsilikat-Glas BPSG). Die erste Isolationsschicht und die zweite Isolationsschicht können im Wesentlichen dasselbe Material aufweisen (z. B. unter Vernachlässigung von Unreinheiten und Dotierstoffen wie Bor und Phosphor z. B.). Z. B. kann die zweite Isolationsschicht eine Dicke zwischen 100 nm und 800 nm (oder zwischen 300 nm und 600 nm) aufweisen.
  • Die strukturierte Maskenschicht kann direkt auf der zweiten Isolationsschicht gebildet werden 140 (z. B. direkt nach dem Bilden der zweiten Isolationsschicht). Die strukturierte Maskenschicht kann eine Fotoresistschicht oder eine Hartmaskenschicht (z. B. Siliziumnitrid) sein, strukturiert basierend auf einem Lithografie-Prozess. Abschnitte der Maskenschicht können während des Strukturierens zumindest an Bereichen entfernt werden, die für eine elektrisch leitfähige Verdrahtungsstruktur ausgewählt sind, die in die zweite Isolationsschicht eingebettet werden soll.
  • Nach dem Bilden der strukturierten Maskenschicht werden Abschnitte der ersten und zweiten Isolationsschicht geätzt 150 (z. B. durch einen trockenchemischen Ätzprozess). Die Abschnitte der ersten und zweiten Isolationsschicht können gleichzeitig während desselben Ätzprozesses geätzt 150 werden. Der verwendete Ätzprozess kann ein stark anisotroper Ätzprozess sein, um ein wesentliches Unterätzen der zweiten Isolationsschicht unter der strukturierten Maskenschicht und der ersten Isolationsschicht unter der strukturierten Ätzstoppschicht zu vermeiden. Z. B. ätzt der Ätzprozess Abschnitte der zweiten Isolationsschicht, die nicht durch die strukturierte Maskenschicht abgedeckt sind, kann jedoch stoppen oder wesentlich verlangsamt werden wenn die strukturierte Ätzstoppschicht erreicht ist. Folglich können nur Abschnitte der ersten Isolationsschicht, die nicht durch die strukturierte Ätzstoppschicht abgedeckt sind, geätzt werden, während der Ätzprozess fortgesetzt wird nachdem die Ebene der strukturierten Ätzstoppschicht erreicht ist. Der Ätzprozess kann fortgesetzt werden, bis ein Abschnitt des Halbleitersubstrats oder einer Elektrode innerhalb eines Grabens (der sich in das Halbleitersubstrat erstreckt) freigelegt wird.
  • Z. B. umfassen die erste Isolationsschicht und die zweite Isolationsschicht ein Material, das selektiv (z. B. mit wesentlich unterschiedlichen Ätz-Raten) im Hinblick auf das Material der strukturierten Ätzstoppschicht ätzbar ist. Z. B. kann das Ätzen 150 der zweiten Isolationsschicht und der ersten Isolationsschicht durch einen Ätzprozess (z. B. trockenchemisches Ätzen) mit einer Ätz-Rate für Material der Ätzstoppschicht von weniger als 20% (oder weniger als 10% oder weniger als 5%) einer Ätz-Rate für Material der ersten Isolationsschicht und/oder für Material der zweiten Isolationsschicht ausgeführt werden. Auf diese Weise verbleibt die erste Isolationsschicht an Bereichen, die durch die strukturierte Ätzstoppschicht während des Ätzens 150 abgedeckt sind.
  • Nach dem Ätzen von Abschnitten der ersten Isolationsschicht und der zweiten Isolationsschicht und dem Freilegen von einem oder mehreren Abschnitten der Oberfläche des Halbleitersubstrats und/oder einer oder mehreren Elektroden innerhalb von einem oder mehreren Gräben wird elektrisch leitfähiges Material abgeschieden 160 (z. B. durch Sputtern, Wachsen oder chemische Dampfabscheidung CVD). Das elektrisch leitfähige Material kann als eine einzelne elektrisch leitfähige Schicht (z. B. Wolframschicht, Aluminiumschicht, Kupferschicht oder Polysiliziumschicht) oder als ein Stapel aus elektrisch leitfähigen Schichten (z. B. Titanschicht, Titannitrid-Schicht und Wolframschicht Ti/TiN/W) abgeschieden werden.
  • Das abgeschiedene, elektrisch leitfähige Material kann den Raum der Abschnitte der ersten Isolationsschicht und der zweiten Isolationsschicht füllen, die während des vorangehenden Ätzens 150 entfernt wurden (z. B. unter Vernachlässigung von Leerräumen innerhalb des elektrisch leitfähigen Materials aufgrund von Herstellungseffekten). Das elektrisch leitfähige Material kann mit einer Dicke abgeschieden werden, die größer ist als eine Summe einer Dicke der ersten Isolationsschicht und einer Dicke der zweiten Isolationsschicht. Das abgeschiedene, elektrisch leitfähige Material implementiert einen elektrisch leitfähigen Kontakt mit einem oder mehreren Abschnitten des Halbleitersubstrats (z. B. Source-Dotierungsregion und/oder Body-Dotierungsregion einer Transistoranordnung, Kathodendotierungsregion oder Anodendotierungsregion einer Dioden-Anordnung) und/oder einer Elektrode (z. B. Feldelektrode oder Gate-Elektrode) innerhalb eines Grabens (z. B. Gate-Graben oder Feldplattengraben), der sich in das Halbleitersubstrat erstreckt.
  • Z. B. kann das abgeschiedene, elektrisch leitfähige Material, das in die erste und zweite Isolationsschicht eingebettet ist, basierend auf einem Damaszener- oder Dual-Damaszener-Prozess gebildet werden.
  • Z. B. kann das Verfahren 100 ferner das Entfernen von einem Teil des elektrisch leitfähigen Materials umfassen, bis Abschnitte der zweiten Isolationsschicht freigelegt sind. Z. B. wird ein Teil des elektrisch leitfähigen Materials durch chemisch-mechanisches Polieren CMP oder einen Plasma-Ätz-Planarisierungsprozess entfernt. CMP kann anwendbar sein, da der relevante Abschnitt des abgeschiedenen, elektrisch leitfähigen Materials, der verbleiben sollte, in die erste und zweite Isolationsschicht eingebettet ist. Der CMP-Prozess kann an der zweiten Isolationsschicht gestoppt werden. Auf diese Weise kann eine im Wesentlichen planare Oberfläche zur weiteren Verarbeitung (z. B. Bilden weiterer Schichten) bereitgestellt werden. Eine Oberfläche einer lateralen Verdrahtungsschicht (z. B. gebildet durch das verbleibende Isolationsmaterial der zweiten Isolationsschicht und den Abschnitt des elektrisch leitfähigen Materials, der in das verbleibende Isolationsmaterial der zweiten Isolationsschicht eingebettet ist) kann durch CMP des elektrisch leitfähigen Materials erhalten werden. Z. B. bilden das Isolationsmaterial der zweiten Isolationsschicht, die nach dem Ätzen 150 verbleibt, und der Abschnitt des elektrisch leitfähigen Materials, der in das verbleibende Isolationsmaterial der zweiten Isolationsschicht eingebettet ist, eine laterale Verdrahtungsschicht (z. B. unterste Metallschicht des Schichtstapels des Halbleiterbauelements).
  • Die Abschnitte der zweiten Isolationsschicht, die nach dem Entfernen des Teils des elektrisch leitfähigen Materials freigelegt sind, können Inseln des elektrisch leitfähigen Materials lateral umgeben. Die Abschnitte des Materials der zweiten Isolationsschicht können Wölbungs-Effekte z. B. während CMP unterdrücken. Z. B. können die Abschnitte des verbleibenden Isolationsmaterials der zweiten Isolationsschicht, die das elektrisch leitfähige Material umgibt, innerhalb einer Zellenregion des Halbleiterbauelements angeordnet sein, das gebildet werden soll. Die Abschnitte des verbleibenden Isolationsmaterials, die innerhalb der Zellenregion angeordnet sind, können während des chemisch-mechanischen Polierens freigelegt werden.
  • Z. B. kann das Verfahren 100 ferner das Ätzen eines Arrays aus Feldelektrodengräben (z. B. streifenförmigen Gräben oder nadelförmigen Gräben) in das Halbleitersubstrat und/oder das Ätzen von zumindest einem Gate-Graben (z. B. einer Mehrzahl von parallelen Gate-Gräben oder eines Gate-Graben-Gitters) in das Halbleitersubstrat vor dem Bilden der ersten Isolationsschicht umfassen.
  • Ferner kann das Verfahren 100 das Bilden von Feldelektroden innerhalb des Arrays aus Feldelektrodengräben und/oder das Bilden von einer oder mehreren Gate-Elektroden einer Transistoranordnung innerhalb des einen oder der mehreren Gate-Gräben vor dem Bilden der ersten Isolationsschicht umfassen. Das elektrisch leitfähige Material kann abgeschieden 160 werden, um einen elektrischen Kontakt mit den Feldelektroden innerhalb des Arrays aus Feldelektrodengräben und/oder der einen oder den mehreren Gate-Elektroden zu bilden.
  • Z. B. kann das Array aus Feldelektrodengräben ein Array aus nadelförmigen Gräben sein. Die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben können eine maximale laterale Erstreckung (z. B. in einer lateralen Richtung) von weniger als zweimal einer minimalen lateralen Erstreckung (z. B. in einer anderen lateralen Richtung) aufweisen. Z. B. weist ein nadelförmiger Graben umfassend eine laterale kreisförmige Form eine maximale laterale Abmessung gleich einer minimalen lateralen Abmessung auf oder ein nadelförmiger Graben umfassend eine laterale quadratische Form weist eine maximale laterale Abmessung gleich der Länge einer Diagonalen des Quadrats und eine minimale laterale Abmessung gleich der Länge einer Seite des Quadrats auf. Die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben können eine minimale laterale Abmessung von mehr als 200 nm und/oder weniger als 10 μm z. B. aufweisen (oder mehr 500 nm und/oder weniger als 3 μm). Ferner können die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben eine Tiefe von mehr als der minimalen lateralen Erstreckung und/oder mehr als der maximalen lateralen Abmessung aufweisen. Z. B. können sich die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben in eine Tiefe von mehr als 10 μm erstrecken (oder mehr 20 μm, mehr als 50 μm oder mehr als 80 μm). Die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben können eine laterale Geometrie aufweisen, die z. B. eine ist aus einer rechteckigen Geometrie, quadratischen Geometrie, runden Geometrie, hexagonalen Geometrie und oktogonalen Geometrie.
  • Die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben können periodisch über zumindest einen Abschnitt (z. B. Zellenregion) des Halbleitersubstrats verteilt sein. Das Array aus nadelförmigen Gräben kann z. B. in einem zweidimensionalen Gitter aus im Wesentlichen gleichen Distanzen verteilt sein. Z. B. kann das Array aus nadelförmigen Gräben in ein quadratisches Gitter, ein rechteckiges Gitter, ein gestuftes Gitter oder ein hexagonales Gitter verteilt sein. Z. B. kann das Array aus nadelförmigen Gräben mehr als 50 (oder mehr als 100, mehr als 200 oder mehr als 500) nadelförmige Gräben aufweisen.
  • Z. B. können die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben Feldelektroden aufweisen, die mit einer Source-Verdrahtungsstruktur einer Transistoranordnung verbunden sind.
  • Die Feldelektroden können das vertikale Vergrößern einer Verarmungsregion der Transistoranordnung in einem Sperrzustand der Transistorstruktur durch Begrenzen freier Ladungsträger ermöglichen und können z. B. eine höhere Sperrspannung ermöglichen.
  • Die Feldelektroden innerhalb der nadelförmigen Gräben des Arrays aus nadelförmigen Gräben können von dem Halbleitersubstrat durch eine Feldisolationsschicht innerhalb der nadelförmigen Gräben isoliert sein. Die Gate-Elektrode innerhalb des Gate-Grabens kann von einer Kanalregion der Transistoranordnung, die innerhalb des Halbleitersubstrats angeordnet ist, durch eine Gate-Isolationsschicht innerhalb des Gate-Grabens isoliert sein. Z. B. kann eine Dicke der Feldisolationsschicht größer als zweimal (oder größer als fünfmal oder größer als zehnmal) eine Dicke der Gate-Isolationsschicht sein. Die Feldisolationsschicht, die innerhalb der nadelförmigen Gräben angeordnet ist und/oder die Gate-Isolationsschicht innerhalb des Gate-Grabens können z. B. Oxidschichten sein. Die Feldelektroden und die Gate-Elektrode können z. B. Polysilizium aufweisen.
  • Eine Source-Verdrahtungsstruktur einer Transistoranordnung kann mit dem Halbleitersubstrat verbunden sein (kann z. B. mit einer oder mehreren Source-Dotierungsregionen der Transistoranordnung verbunden sein). Z. B. kann die Source-Verdrahtungsstruktur Metall (z. B. Aluminium, Kupfer und/oder Wolfram) und/oder Polysilizium aufweisen. Die Source-Verdrahtungsstruktur kann Source-Dotierungsregionen des Halbleiterbauelements (z. B. der Transistoranordnung) mit einer Source-Kontaktschnittstelle verbinden (z. B. Source-Anschlussfläche), zum Verbinden eines externen elektrischen Bauelements oder eines externen Source-Potenzials z. B. mit einer oder mehreren Source-Regionen der Transistoranordnung. Zumindest ein Teil der Source-Verdrahtungsstruktur kann durch das elektrische leitfähige Material gebildet werden, das in die zweite Isolationsschicht eingebettet ist.
  • Eine Gate-Verdrahtungsstruktur der Transistoranordnung kann z. B. mit einer oder mehreren Gate-Elektroden der Transistoranordnung verbunden sein. Z. B. kann die Gate-Verdrahtungsstruktur Metall (z. B. Aluminium, Kupfer und/oder Wolfram) und/oder Polysilizium aufweisen. Die Gate-Verdrahtungsstruktur kann eine oder mehrere Gate-Elektroden des Halbleiterbauelements mit einer Gate-Treiberschaltung verbinden, die auf dem Halbleitersubstrat oder einer Gate-Kontaktschnittstelle (z. B. Gate-Anschlussfläche) zum Verbinden eines externen elektrischen Bauelements mit der einen oder den mehreren Gate-Elektroden der Transistoranordnung implementiert ist. Zumindest ein Teil der Gate-Verdrahtungsstruktur kann durch das elektrisch leitfähige Material gebildet sein, das in die zweite Isolationsschicht eingebettet ist.
  • Z. B. wird ein erster Abschnitt des elektrisch leitfähigen Materials, das in die zweite Isolationsschicht eingebettet ist, verwendet, um einen Teil einer Source-Verdrahtungsstruktur einer Transistoranordnung zu bilden, und ein zweiter Abschnitt des elektrisch leitfähigen Materials, das in die zweite Isolationsschicht eingebettet ist, wird zum Bilden eines Teils einer Gate-Verdrahtungsstruktur der Transistoranordnung verwendet.
  • Das Halbleitersubstrat kann ein Siliziumsubstrat sein. Alternativ kann das Halbleitersubstrat ein Breitbandabstandshalbleitersubstrat mit einem Bandabstand größer als dem Bandabstand von Silizium (1,1 eV) sein. Z. B. kann das Halbleitersubstrat ein auf Siliziumcarbid (SiC) basierendes Halbleitersubstrat oder ein auf Gallium-Arsenid (GaAs) basierendes Halbleitersubstrat oder ein auf Gallium-Nitrid (GaN) basierendes Halbleitersubstrat sein. Das Halbleitersubstrat kann ein Halbleiterwafer oder ein Halbleiterchip sein.
  • Z. B. kann die vertikale Richtung und eine vertikale Abmessung oder Dicke der Schichten orthogonal zu einer Vorderseitenoberfläche des Halbleitersubstrats gemessen werden, und eine laterale Richtung und laterale Abmessungen können parallel zu der Vorderseitenoberfläche des Halbleitersubstrats gemessen werden.
  • Das Halbleitersubstrat kann eine Zellenregion (oder aktive Region) lateral umgeben von einer Randabschlussregion aufweisen. Die Zellenregion kann eine Region des Halbleitersubstrats sein, die verwendet wird, um mehr als 90% eines Stroms durch das Halbleitersubstrat in einem Ein-Zustand oder einem leitenden Zustand der Transistoranordnung (oder des gesamten Halbleiterbauelements) zu leiten. Z. B. kann die Zellenregion ein Bereich sein, der alle Source-Regionen der Transistoranordnung oder aller Transistorstrukturen des Halbleiterbauelements enthält. Die Randabschlussregion kann zwischen einem Rand des Halbleitersubstrats und der Zellenregion angeordnet sein, um eine maximale Spannung zu unterstützen oder zu blockieren oder zu reduzieren oder abzuleiten, die zwischen der Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats innerhalb der Zellenregion lateral in Richtung des Randes des Halbleitersubstrats angelegt ist. Z. B. sind die nadelförmigen Gräben des Arrays aus nadelförmigen Gräben innerhalb der Zellenregion des Halbleitersubstrats des Halbleiterbauelements angeordnet. Das Halbleiterbauelement kann ferner eine Mehrzahl von nadelförmigen Randabschlussgräben aufweisen, die innerhalb der Randabschlussregion angeordnet sind, die lateral die Zellenregion des Halbleiterbauelements umgibt. Die Mehrzahl der nadelförmigen Randabschlussgräben kann Feldelektroden aufweisen, die mit der Source-Verdrahtungsstruktur der Transistoranordnung verbunden sind. Die Mehrzahl der nadelförmigen Randabschlussgräben kann die Zuverlässigkeit des Randabschlusses verbessern, kann eine Reduktion des Raums ermöglichen, der für die Randabschlussregion erforderlich ist und/oder ermöglicht eine Zunahme der maximal tragbaren Spannung, die an das Halbleiterbauelement angelegt ist.
  • Die Transistoranordnung (z. B. Feldeffekttransistor mit isoliertem Gate IGFET; Insulated Gate Field Effect Transistor; Metalloxidhalbleiter-Feldeffekttransistor MOSFET; Metal Oxide Semiconductor Field Effect Transistor oder Bipolartransistor mit isoliertem Gate IGBT; Insulated Gate Bipolar Transistor) kann eine vertikale Transistorstruktur sein, die Strom zwischen einer Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats leitet. Z. B. umfasst die Transistoranordnung des Halbleiterbauelements eine Mehrzahl von Source-Dotierungsregionen, die mit einer Source-Verdrahtungsstruktur verbunden sind, eine Mehrzahl von Gate-Elektroden oder ein Gate-Elektrodengitter, verbunden mit einer Gate-Verdrahtungsstruktur, und eine Rückseiten-Drain-Metallisierung.
  • Z. B. umfasst das Verfahren 100 ferner das Implantieren von Dotierstoffen in das Halbleitersubstrat, um eine oder mehrere Dotierungsregionen (z. B. Source-Region, Drain-Region, Body-Region, Kathodenregion und/oder Anodenregion) einer elektrischen Elementanordnung (z. B. Transistoranordnung oder Diodenanordnung) des zu bildenden Halbleiterbauelements zu bilden. Eine Durchbruchspannung oder Sperrspannung der elektrischen Elementanordnung kann höher sein als 10 V.
  • Das zu bildende Halbleiterbauelement kann ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder eine elektrische Struktur (z. B. Transistoranordnung des Halbleiterbauelements und/oder Diodenanordnung des Halbleiterbauelements) des Leistungshalbleiterbauelements kann eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V) oder mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1000 V) oder mehr als 1000 V (z. B. eine Durchbruchspannung von 1200 V, 1500 V, 1700 V, 2000 V, 3300 V oder 6500 V) aufweisen.
  • 2a–2j zeigen schematische Querschnitte eines Teils eines Halbleiterbauelements auf unterschiedlichen Herstellungsstufen gemäß einem Ausführungsbeispiel. Z. B. zeigen 2a–2j Verarbeitungsschritte eines Verfahrens zum Bilden eines Halbleiterbauelements, wie oben (z. B. 1) oder unten beschrieben ist.
  • 2a zeigt einen schematischen Querschnitt von nadelförmigen Gräben 210 eines Arrays aus nadelförmigen Gräben, Feldelektroden 212, die innerhalb der nadelförmigen Gräben 210 angeordnet sind, eine Gate-Elektrode 202, die innerhalb eines Gate-Grabens angeordnet ist, Source-Dotierungsregionen 206 und Body-Dotierungsregionen 204 einer Transistoranordnung und eine erste Isolationsschicht 220 (z. B. BPSG). Die erste Isolationsschicht 220 kann eine Dicke zwischen 300 nm und 3 μm (oder zwischen 500 nm und 2 μm, z. B. 1400 nm) aufweisen.
  • Ferner umfasst das Halbleitersubstrat eine Driftregion, die vertikal zwischen den Body-Dotierungsregionen 204 und einer Rückseitenoberfläche des Halbleitersubstrats 200 angeordnet ist, eine Drain-Dotierungsregion (z. B. eines MOSFET) oder eine Kollektor-Dotierungsregion (z. B. eines IGBT) oder eine hochdotierte Bulk-Region des Halbleitersubstrats.
  • Dann wird eine Ätzstoppschicht 222 (z. B. Siliziumnitrid oder eine andere Schicht, die selektiv im Hinblick auf Oxid geätzt werden kann) auf der ersten Isolationsschicht abgeschieden (erstes Zwischenschichtdielektrikum ILD1; inter layer dielectric), wie in 2b gezeigt ist.
  • Nachfolgend wird eine Fotoresistschicht 224 auf einer im Wesentlichen planaren Oberfläche (gebildet durch die Ätzstoppschicht) abgeschieden und basierend auf einem Lithografie-Prozess strukturiert (Litho-Kontakt). Ferner wird die Ätzstoppschicht 222 durch einen Ätzprozess strukturiert (z. B. Nitrid-Ätzen), wie in 2c gezeigt ist.
  • Dann wird die Fotoresistschicht 224 entfernt und eine zweite Isolationsschicht 230 (zweites Zwischenschichtdielektrikum ILD2) wird abgeschieden, wie in 2d gezeigt ist. Die zweite Isolationsschicht 230 kann z. B. eine USG-Schicht, eine PSG-Schicht oder eine BPSG-Schicht sein. Die zweite Isolationsschicht 230 kann eine Dicke zwischen 100 nm und 800 nm (oder zwischen 300 nm und 600 nm, z. B. 500 nm) aufweisen. Optional kann ein zusätzlicher Rückflussprozess (z. B. Erwärmen der zweiten Isolationsschicht über eine Rückflusstemperatur) ausgeführt werden.
  • Nachfolgend wird eine Fotoresistschicht 232 auf einer im Wesentlichen planaren Oberfläche (gebildet durch die zweite Isolationsschicht) abgeschieden und basierend auf einem Lithographie-Prozess (Litho-Durchgangsloch) strukturiert, wie in 2e gezeigt ist.
  • Dann werden freigelegte Abschnitte der ersten und zweiten Isolationsschicht gleichzeitig durch einen anisotropen Ätzprozess geätzt (z. B. trockenchemisches Ätzen), wie in 2f gezeigt ist. Z. B. wird ein Oxidätzen selektiv im Hinblick auf Nitrid und Silizium ausgeführt (z. B. Selektivität im Hinblick auf Nitrid bis zu 20:1 und Selektivität im Hinblick auf Silizium sogar höher). Die Ätzstoppschicht 222 funktioniert als vergrabener Ätzstopp während des gleichzeitigen Ätzens der ersten und zweiten Isolationsschicht. Das gleichzeitige Ätzen der ersten und zweiten Isolationsschicht legt die Feldelektroden innerhalb der nadelförmigen Gräben und Source-Dotierungsregionen 206 und Body-Dotierungsregionen 204 an einer Oberfläche des Halbleitersubstrats 200 frei.
  • Nachfolgend wird die Fotoresistschicht 232 entfernt und Rillen werden in das Halbleitersubstrat 200 an den Source-Dotierungsregionen 206 und Body-Dotierungsregionen 204 geätzt, wie in 2g gezeigt ist. Ferner werden hochdotierte Kontaktregionen an der Oberfläche der Source-Dotierungsregionen 206 und Body-Dotierungsregionen 204 implantiert (Kontakt I2, Pt I2), um z. B. einen ohmschen Kontakt mit den Source-Dotierungsregionen 206 und Body-Dotierungsregionen 204 zu ermöglichen.
  • Dann wird Titan und Titannitrid abgeschieden und eine Titansilizid-Bildung wird bewirkt. Ferner wird Wolfram 240 (elektrisch leitfähiges Material) durch chemische Dampfabscheidung (W-CVD; chemical vapor deposition) abgeschieden, wie in 2h gezeigt ist. Das Wolfram kann überfüllt und Hoch-Belastungs-Konform sein.
  • Nachfolgend wird das Wolfram 240 teilweise entfernt oder gedünnt durch CMP oder Plasmaätzplanarisierung mit einem Stopp auf dem Oxid der zweiten Isolationsschicht, wie in 2i gezeigt ist. Inseln aus elektrisch leitfähigem Material können von Abschnitten 244 der zweiten Isolationsschicht umgeben sein, die als Anti-Wölbungs-Säulen (anti dishing pillar) während des CMP funktionieren können.
  • Dann wird eine Leistungsmetallschicht 250 (z. B. Aluminiumkupfer AlCu) abgeschieden und strukturiert, wie in 2j gezeigt ist. Zumindest ein Teil der Leistungsmetallschicht 250 kann an einer Source-Anschlussflächenposition angeordnet sein oder kann zumindest einen Teil einer Source-Anschlussfläche implementieren. Die Feldelektroden 212 innerhalb der nadelförmigen Gräben 210, die Source-Dotierungsregionen 206 der Transistoranordnung und die Body-Dotierungsregionen 204 der Transistoranordnung sind elektrisch mit einer Leistungsmetallschicht 250 durch das abgeschiedene Wolfram 240 (elektrisch leitfähiges Material) verbunden.
  • Durch Verwenden des vorgeschlagenen Herstellungsverfahrens können alle Litho-Schritte auf (im Wesentlichen) ebenen Oberflächen ausgeführt werden und CMP kann z. B. auf ILD2 stoppen. Auch kann weniger Wölbung aufgrund von ILD2-Strukturen in dem Zellenfeld erreichbar sein.
  • 2a–2j zeigen schematische Querschnitte durch einen Rand einer Zellenregion einer Transistoranordnung orthogonal zu einem Gate-Graben. Die Zellenregion ist auf der rechten Seite dieser Figuren gezeigt und die Randabschlussregion ist auf der linken Seite der Figuren gezeigt. Keine Gate- sowie Source- und Body-Regionen sind zwischen den zwei äußersten nadelförmigen Gräben 210 angeordnet. Kommend von der linken Seite (Chip-Rand) sind zuerst weder Body noch Source implementiert, dann ist Body in Abschnitten des Randabschlusses implementiert und dann ist in dem aktiven Zellenfeld Body sowie Source implementiert.
  • 3 zeigt einen schematischen Querschnitt eines anderen Teils (Gate-Anschlussflächenposition) des Halbleiterbauelements, gezeigt in 2a–2j. 3 zeigt einen Querschnitt eines Randes der Zellenregion parallel zu einem Gate-Graben 201. Die Gate-Elektrode 202 ist elektrisch mit einer Gate-Anschlussfläche durch einen elektrischen Kontakt zwischen der Gate-Elektrode 202 und einem Abschnitt der abgeschiedenen Ti/TiN/W-Schichtstruktur 240 und einen elektrischen Kontakt zwischen einem Abschnitt der Leistungsmetallschicht 250 (z. B. Implementieren eines Gate-Rings oder Gate-Runners) und einem Abschnitt der abgeschiedenen Ti/TiN/W-Schichtstruktur 240 verbunden.
  • Weitere Details und Aspekte des Verfahrens, das in Verbindung mit 2a–2j beschrieben ist, werden in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend beschriebenen Beispiele erwähnt. Das Verfahren kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzepts oder einem oder mehreren der vorangehend (z. B. 1) oder nachfolgend (z. B. 4a–6b) beschriebenen Beispiele entsprechen.
  • Eine Transistoranordnung eines zu bildenden Halbleiterbauelements kann eine Mehrzahl von Transistorzellen (z. B. mehr als 50 Zellen, mehr als 100 Zellen oder mehr als 500 Zellen) innerhalb der Zellenregion des Halbleiterbauelements aufweisen.
  • 4a zeigt eine schematische Draufsicht eines Teils einer Transistorzelle eines Halbleiterbauelements umfassend einen nadelförmigen Graben. Der nadelförmige Graben 210 umfasst lateral eine kreisförmige Form. Ferner umfasst die Ätzstoppschicht 222 eine quadratförmige (oder runde oder oktogonale oder hexagonale) Öffnung 410 (Kontaktschicht) für den vertikalen elektrischen Kontakt durch die erste Isolationsschicht zu der Feldelektrode innerhalb des nadelförmigen Grabens 210 und der Source- und Body-Region der Transistorzelle der Transistoranordnung. Die Öffnung 410 ist etwas größer als der nadelförmige Graben 210, um einen Kontakt mit der Source- und Body-Region der Transistorzelle an einem Rand des nadelförmigen Grabens 210 zu ermöglichen. Das elektrisch leitfähige Material 240 (Kontaktlochschicht) ist lateral von Isolationsmaterial innerhalb der zweiten Isolationsschicht 230 umgeben (z. B. Oxid für CMP-Stopp).
  • 4b–4e zeigen schematische Querschnitte von Transistorzellen von unterschiedlichen Halbleiterbauelementen. Z. B. sind Mesa- und Nadel-Kontakt-Einheitszellen gezeigt. Jeder der Querschnitte zeigt einen nadelförmigen Graben 210 und benachbarte Gate-Gräben mit Gate-Elektroden 202. Die Varianten können sich in dem Aspektverhältnis für einfachere W-CVD-Füllung und/oder Oxid/Wolfram-Verhältnis für bessere W-CMP-Anti-Wölbung unterscheiden.
  • 4b zeigt einen Querschnitt von Transistorzellen entsprechend der Draufsicht gezeigt in 4a. Abschnitte 244 der zweiten Isolationsschicht 230, die das elektrisch leitfähige Material 240 umgeben, das in die zweite Isolationsschicht 230 eingebettet ist, können für einen CMP-Stopp verwendet werden. Die Ätzstoppschicht wird verwendet, um die Geometrie des vertikalen elektrischen Kontakts durch die erste Isolationsschicht 220 zu definieren und das elektrisch leitfähige Material (Wolfram) belegt einen größeren lateralen Bereich innerhalb der zweiten Isolationsschicht 230 als in der ersten Isolationsschicht 220.
  • Im Vergleich zu dem Beispiel, das in 4b gezeigt ist, ist die Ätzstoppschicht innerhalb der Zellenregion des Halbleiterbauelements entfernt, das in 4c gezeigt ist. Die Ätzstoppschicht wird zum Implementieren von Verdrahtungsstrukturen (z. B. Source-Verdrahtungs-Fingern, Gate-Verdrahtungs-Fingern und/oder Gate-Runner) am Rand der Zellenregion verwendet. Folglich bilden die erste Isolationsschicht 220 und die zweite Isolationsschicht eine dicke Isolationsschicht innerhalb der Zellenregion.
  • Im Vergleich zu dem Beispiel, das in 4c gezeigt ist, verbleibt ein Kern aus Isolationsmaterial 420 in der Mitte des elektrisch leitfähigen Materials 240 des Halbleiterbauelements, das in 4d gezeigt ist.
  • Im Vergleich zu dem Beispiel, das in 4b gezeigt ist, verbleibt ein Kern aus Isolationsmaterial 420 in der Mitte des elektrisch leitfähigen Materials 240 des Halbleiterbauelements, das in 4e gezeigt ist.
  • Weitere Details und Aspekte der Beispiele, die in Verbindung mit 4a–4e beschrieben sind, werden in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend beschriebenen Beispiele erwähnt. Die beschriebenen Beispiele können ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzepts oder einem oder mehreren der vorangehend (z. B. 1–3) oder nachfolgend (z. B. 5–6b) beschriebenen Beispiele entsprechen.
  • 5 zeigt einen schematischen Querschnitt eines Teils eines Halbleiterbauelements gemäß einem Ausführungsbeispiel. Das Halbleiterbauelement 500 umfasst ein Halbleitersubstrat 502 und einen Schichtstapel umfassend zumindest eine Isolationsschicht 520, eine strukturierte Ätzstoppschicht 522 und eine unterste, laterale Verdrahtungsschicht. Die Isolationsschicht 520 ist benachbart zu dem Halbleitersubstrat 502 angeordnet, und die strukturierte Ätzstoppschicht 522 ist zwischen der Isolationsschicht 520 und der untersten, lateralen Verdrahtungsschicht angeordnet. Ferner umfasst eine Verdrahtungsstruktur einen vertikalen Verdrahtungsabschnitt 542, der sich von der untersten lateralen Verdrahtungsschicht vertikal zu dem Halbleitersubstrat 502 (wie in 5 gezeigt ist) und/oder einer Elektrode, die innerhalb einem Graben angeordnet ist (in 5 nicht gezeigt) erstreckt. Der vertikale Verdrahtungsabschnitt 542 und elektrisch leitfähige Abschnitte 540 der untersten lateralen Verdrahtungsschicht sind gleichzeitig herstellbar.
  • Durch Verwenden einer strukturierten Maskenschicht zwischen zwei Isolationsschichten kann eine laterale und vertikale Verdrahtungsstruktur zum Kontaktieren von Elektroden in Gräben und/oder zum Kontaktieren des Halbleitersubstrats bildbar sein. Ferner kann eine Planarisierung durch chemisch-mechanisches Polieren ermöglicht werden, da das elektrisch leitfähige Material in die Isolationsschichten eingebettet ist. Auf diese Weise kann eine im Wesentlichen ebene Oberfläche für die nachfolgenden Herstellungsprozesse bereitgestellt werden. Daher kann die Defektdichte reduziert werden und/oder der Ertrag kann erhöht werden.
  • Die unterste laterale Verdrahtungsschicht umfasst Abschnitte aus Isolationsmaterial 530 (z. B. Siliziumoxid), die elektrisch leitfähiges Material 540 einbetten (z. B. Wolfram).
  • Z. B. sind der vertikale Verdrahtungsabschnitt 542 und elektrisch leitfähige Abschnitte der untersten lateralen Verdrahtungsschicht gleichzeitig herstellbar oder formbar (oder werden gleichzeitig hergestellt oder geformt), da der vertikale Verdrahtungsabschnitt und elektrisch leitfähige Abschnitte der untersten lateralen Verdrahtungsschicht im Wesentlichen dieselbe Materialzusammensetzung aufweisen können (z. B. Ti/TiN/W, Aluminium oder Kupfer). Z. B. kann das Isolationsmaterial der untersten, lateralen Verdrahtungsschicht und das Material der Isolationsschicht 520 durch denselben Ätzprozess geätzt werden.
  • Die Verdrahtungsstruktur kann einen oder mehrere elektrisch leitfähige Materialabschnitte innerhalb der untersten lateralen Verdrahtungsschicht und einen oder mehrere vertikale Verdrahtungsabschnitte aufweisen, die sich vertikal durch die Isolationsschicht erstrecken. Ferner kann die Verdrahtungsstruktur elektrisch leitfähige Abschnitte innerhalb von einer oder mehreren lateralen Verdrahtungsschichten und/oder eine oder mehrere vertikale Verdrahtungsschichten über der untersten lateralen Verdrahtungsschicht aufweisen. Die Verdrahtungsstruktur kann eine Source-Verdrahtungsstruktur oder Gate-Verdrahtungsstruktur einer Transistoranordnung sein.
  • Eine laterale Verdrahtungsschicht (z. B. Metallschicht eines Schichtstapels eines Halbleiterbauelements) kann eine Schicht zum Implementieren lateraler elektrischer Verbindungen zwischen vertikalen elektrischen Verbindungen (Durchgangslöchern) sein, die laterale Verdrahtungsschichten verbinden. Eine vertikale Verdrahtungsschicht (z. B. Durchgangslochschicht eines Schichtstapels eines Halbleiterbauelements) kann eine Schicht zum Implementieren vertikaler elektrischer Verbindungen (Durchgangslöchern) zwischen lateralen Verdrahtungsschichten sein.
  • Der Schichtstapel des Halbleiterbauelements 500 kann zumindest eine vertikale Verdrahtungsschicht aufweisen, die durch die Isolationsschicht 520 implementiert ist, und einen oder mehrere Verdrahtungsabschnitte 542 von einer oder mehreren Verdrahtungsstrukturen, die sich vertikal durch die Isolationsschicht 520 erstrecken, und zumindest eine laterale Verdrahtungsschicht, die durch die unterste laterale Verdrahtungsschicht implementiert ist. Der Schichtstapel des Halbleiterbauelements 500 kann eine oder mehrere laterale Verdrahtungsschichten und/oder vertikale Verdrahtungsschichten über der untersten vertikalen Verdrahtungsschicht aufweisen. Die unterste laterale Verdrahtungsschicht kann die laterale Verdrahtungsschicht des Schichtstapels des Halbleiterbauelements 500 sein, angeordnet am nächsten zu dem Halbleitersubstrat 502.
  • Z. B. kann die unterste laterale Verdrahtungsschicht auch die oberste laterale Verdrahtungsschicht sein, wenn die unterste laterale Verdrahtungsschicht die einzige laterale Verdrahtungsschicht des Halbleiterbauelements ist.
  • Weitere Details und Aspekte des Halbleiterbauelements 500 werden in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend beschriebenen Beispiele erwähnt. Das Halbleiterbauelement 500 kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzepts oder einem oder mehreren der vorangehend (z. B. 1–4e) oder nachfolgend (z. B. 6a–6b) beschriebenen Beispiele entsprechen.
  • 6a und 6b zeigen einen schematischen Querschnitt und eine schematische Draufsicht eines Leistungshalbleiterbauelements gemäß einem Ausführungsbeispiel. Das Leistungshalbleiterbauelement 600 umfasst ein Halbleitersubstrat 602 umfassend eine elektrische Elementanordnung (z. B. Transistoranordnung oder Diodenanordnung), die innerhalb einer Zellenregion 604 des Halbleitersubstrats 602 angeordnet ist. Eine Blockierspannung der elektrischen Elementanordnung ist höher als 10 V. Ferner umfasst das Halbleiterbauelement 600 eine laterale Verdrahtungsschicht. Eine oder mehrere elektrisch leitfähige Strukturen 632 der lateralen Verdrahtungsschicht sind durch Isolationsmaterial der lateralen Verdrahtungsschicht eingebettet. Abschnitte 634 des Isolationsmaterials der lateralen Verdrahtungsschicht sind innerhalb der Zellenregion 604 des Halbleiterbauelements 600 angeordnet. Zusätzlich dazu umfasst das Halbleiterbauelement 600 eine Metallschicht 650, die auf der lateralen Verdrahtungsschicht angeordnet ist. Die Metallschicht 650 deckt die Abschnitte 634 des Isolationsmaterials der lateralen Verdrahtungsschicht ab, die innerhalb der Zellenregion 604 angeordnet sind.
  • Die Abschnitte des Isolationsmaterials innerhalb der Zellenregion können z. B. Wölbungs-Effekte während des CMP unterdrücken. Auf diese Weise kann eine im Wesentlichen ebene Oberfläche für die nachfolgenden Herstellungsprozesse bereitgestellt werden. Daher kann die Defektdichte reduziert werden und/oder der Ertrag kann erhöht werden.
  • Z. B. umfasst das Halbleiterbauelement ein Array aus nadelförmigen Gräben innerhalb der Zellenregion 604. Die nadelförmigen Gräben können Feldelektroden aufweisen. Jede Feldelektrode der nadelförmigen Gräben kann mit elektrisch leitfähigen Strukturen 632 der lateralen Verdrahtungsschicht verbunden sein, eingebettet durch Isolationsmaterial. Z. B. können die elektrisch leitfähigen Strukturen 632 der lateralen Verdrahtungsschicht Inseln aus elektrisch leitfähigem Material bilden, die lateral von Isolationsmaterial der lateralen Verdrahtungsschicht innerhalb der Zellenregion 604 umgeben sind.
  • Weitere Details und Aspekte des Halbleiterbauelements 600 werden in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren der vorangehend beschriebenen Beispiele erwähnt. Das Halbleiterbauelement 600 kann ein oder mehrere zusätzliche optionale Merkmale aufweisen, die einem oder mehreren Aspekten des vorgeschlagenen Konzepts oder einem oder mehreren der vorangehend (z. B. 1–5) oder nachfolgend beschriebenen Beispiele entsprechen.
  • Einige Ausführungsbeispiele beziehen sich auf einen Damaszener-Kontakt für Nadelgräben. Z. B. kann ein auf einem Damaszener basierender BEOL-Prozess (Back End Of Line-Prozess) und eine Struktur zum Kontaktieren von Si-Mesa (Silizium-Mesa) Nagelgraben-Feldplatte und Gate-Graben in einem Nadelgrabenbauelement vorgeschlagen werden. Basierend auf dem vorgeschlagenen Konzept können zuverlässigere Bauelemente aufgrund von niedrigerer Defektdichte/höherem Ertrag bei gleichen/ähnlichen Herstellungskosten ermöglicht werden.
  • Strukturelle Merkmale können sein, dass die Silizium-Si-Mesa (z. B. umfassend Source und Body) und die Feldplatte des Nadelgrabens über eine Kontakt-Einheitszelle mit der metallischen Source-Anschlussfläche verbunden sind. Ferner können die Einheitszellen in einem quadratischen oder hexagonalen Gitter angeordnet sein. Das Stöpselmaterial (Material der vertikalen Verbindung durch die erste Isolationsschicht) einer Einheitszelle kann von seinen benachbarten Einheitszellen durch ILD1/2 elektrisch isoliert sein. Ferner kann der Gate-Runner mit dem Gategraben über einen Draht verbunden sein, der in ILD2 eingebettet ist (z. B. nicht freiliegend ist auf ILD1). Zusätzlich dazu können die Randabschlussgräben mit der Sourceanschlussfläche über einen Draht verbunden sein, der in ILD2 eingebettet ist (z. B. nicht freiliegend ist auf ILD2).
  • BEOL-Strukturen können die Funktion des Kontaktierens von Si-Mesa, Feldplatte und Gate-Graben aufweisen. Einige verwendete BEOL-Strukturen und -Prozesse können Schwierigkeiten darstellen, z. B. aufgrund von kleinen Oxidstrukturen und Strukturierung der Wolframschicht unter Verwendung von Resist- und Plasma-Ätzen.
  • Gemäß einem Aspekt des vorgeschlagenen Konzepts sind möglicherweise keine kleinen Oxidstäbe notwendig, um lateral große und tiefe Wolframstrukturen in mehrere lateral kleinere Abschnitte aufgrund des anwendbaren CMP-Prozesses zu teilen. Ferner kann niedrigeres Aspektverhältnis und/oder Wolframabscheidung mit hoher Belastung möglich sein, da eine kontinuierliche W-Platte in Einheitszellen aufgespalten werden kann. Ferner kann weniger mechanische Belastung verursacht werden und/oder ein konformeres Füllen kann ermöglicht werden. Zusätzlich dazu kann Wolfram W und Kontakt-Litho auf einer im Wesentlichen ebenen Oberfläche ausgeführt werden. Die Topografie kann reduziert werden. Ferner kann ein CMP-Prozess mit Endpunkt und/oder Überpolitur anwendbar sein.
  • Beispiele können weiterhin ein Computerprogramm mit einem Programmcode zum Durchführen eines der obigen Verfahren bereitstellen, wenn das Computerprogramm auf einem Computer oder Prozessor ausgeführt wird. Ein Fachmann würde leicht erkennen, dass Schritte verschiedener oben beschriebener Verfahren durch programmierte Computer durchgeführt werden können. Hierbei sollen einige Beispiele auch Programmspeichervorrichtungen, z. B. Digitaldatenspeichermedien, abdecken, die maschinen- oder computerlesbar sind und maschinenausführbare oder computerausführbare Programme von Anweisungen codieren, wobei die Anweisungen einige oder alle der Schritte der oben beschriebenen Verfahren durchführen. Die Programmspeichervorrichtungen können z. B. Digitalspeicher, magnetische Speichermedien wie beispielsweise Magnetplatten und Magnetbänder, Festplattenlaufwerke oder optisch lesbare Digitaldatenspeichermedien sein. Auch sollen weitere Beispiele Computer programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren oder (feld-)programmierbare Logik-Arrays ((F)PLA = (Field) Programmable Logic Arrays) oder (feld-)programmierbare Gate-Arrays ((F)PGA = (Field) Programmable Gate Arrays) programmiert zum Durchführen der Schritte der oben beschriebenen Verfahren abdecken.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Es versteht sich daher, dass der Fachmann verschiedene Anordnungen ableiten kann, die, obwohl sie nicht ausdrücklich hier beschrieben oder dargestellt sind, die Grundsätze der Offenbarung verkörpern und in ihrem Sinn und Rahmen enthalten sind. Weiterhin sollen alle hier aufgeführten Beispiele ausdrücklich nur Lehrzwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen, und sollen als ohne Begrenzung solcher besonders aufgeführten Beispiele und Bedingungen dienend aufgefasst werden. Weiterhin sollen alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung wie auch besondere Beispiele derselben deren Entsprechungen umfassen.
  • Als „Mittel für ...” (Durchführung einer gewissen Funktion) bezeichnete Funktionsblöcke sind als Funktionsblöcke umfassend Schaltungen zu verstehen, die jeweils zum Durchführen einer gewissen Funktion ausgebildet sind. Daher kann ein „Mittel für etwas” ebenso als „Mittel ausgebildet für oder geeignet für etwas” verstanden werden. Ein Mittel ausgebildet zum Durchführen einer gewissen Funktion bedeutet daher nicht, dass ein solches Mittel notwendigerweise die Funktion durchführt (zu einem gegebenen Zeitpunkt).
  • Der Fachmann sollte verstehen, dass alle hiesigen Blockschaltbilder konzeptmäßige Ansichten beispielhafter Schaltungen darstellen, die die Grundsätze der Offenbarung verkörpern. Auf ähnliche Weise versteht es sich, dass alle Ablaufdiagramme, Flussdiagramme, Zustandsübergangsdiagramme, Pseudocode und dergleichen verschiedene Prozesse darstellen, die im Wesentlichen in computerlesbarem Medium dargestellt und so durch einen Computer oder Prozessor ausgeführt werden können, ungeachtet dessen, ob ein solcher Computer oder Prozessor ausdrücklich dargestellt ist.
  • Weiterhin sind die nachfolgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Wenn jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass – obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine besondere Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann – andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs einschließen können. Diese Kombinationen werden hier vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Weiterhin sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.
  • Es ist weiterhin zu beachten, dass in der Beschreibung oder in den Ansprüchen offenbarte Verfahren durch eine Vorrichtung mit Mitteln zum Durchführen jeder der jeweiligen Schritte dieser Verfahren implementiert sein können.
  • Weiterhin versteht es sich, dass die Offenbarung vielfacher, in der Beschreibung oder den Ansprüchen offenbarter Schritte oder Funktionen nicht als in der bestimmten Reihenfolge befindlich ausgelegt werden sollte. Durch die Offenbarung von vielfachen Schritten oder Funktionen werden diese daher nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Weiterhin kann in einigen Beispielen ein einzelner Schritt mehrere Teilschritte einschließen oder in diese aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts bilden, sofern sie nicht ausdrücklich ausgeschlossen sind.

Claims (20)

  1. Ein Verfahren (100) zum Bilden eines Halbleiterbauelements, das Verfahren umfassend: Bilden (110) einer ersten Isolationsschicht auf einem Halbleitersubstrat; Bilden (120) einer strukturierten Ätzstoppschicht; Abscheiden (130) einer zweiten Isolationsschicht nach dem Bilden der strukturierten Ätzstoppschicht; Bilden (140) einer strukturierten Maskenschicht auf der zweiten Isolationsschicht; Ätzen (150) von Abschnitten der zweiten Isolationsschicht, die von der strukturierten Maskenschicht unbedeckt sind, und Abschnitten der ersten Isolationsschicht, die von der strukturierten Ätzstoppschicht unbedeckt sind, um zumindest einen eines Abschnitts des Halbleitersubstrats und einer Elektrode, die innerhalb eines Grabens angeordnet ist, freizulegen; und Abscheiden (160) von elektrisch leitfähigem Material, um einen elektrischen Kontakt mit zumindest einem des freigelegten Abschnitts des Halbleitersubstrats und der freigelegten Elektrode zu bilden.
  2. Das Verfahren gemäß Anspruch 1, wobei das Ätzen (150) durch einen Ätzprozess mit einer Ätzrate für Material der Ätzstoppschicht von weniger als 20% einer Ätzrate für Material der ersten Isolationsschicht und für Material der zweiten Isolationsschicht ausgeführt wird.
  3. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei die erste Isolationsschicht und die zweite Isolationsschicht im Wesentlichen dasselbe Material aufweisen.
  4. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei die strukturierte Maskenschicht eine Siliziumnitrid-Schicht ist.
  5. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Abscheiden (160) des elektrisch leitfähigen Materials das Abscheiden von Titan, Titannitrid und Wolfram aufweist.
  6. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Entfernen eines Teils des elektrisch leitfähigen Materials bis Abschnitte der zweiten Isolationsschicht freigelegt sind.
  7. Das Verfahren gemäß Anspruch 6, wobei das verbleibende Isolationsmaterial der zweiten Isolationsschicht und Abschnitte des elektrisch leitfähigen Materials, die in dem verbleibenden Isolationsmaterial der zweiten Isolationsschicht eingebettet sind, eine laterale Verdrahtungsschicht bilden, wobei das Entfernen von elektrisch leitfähigem Material durch chemisch mechanisches Polieren ausgeführt wird, um eine Oberfläche der lateralen Verdrahtungsschicht zu erhalten.
  8. Das Verfahren gemäß Anspruch 7, wobei die laterale Verdrahtungsschicht Abschnitte des verbleibenden Isolationsmaterials der zweiten Isolationsschicht aufweist, die innerhalb einer Zellenregion des Halbleiterbauelements angeordnet sind, wobei die Abschnitte des verbleibenden Isolationsmaterials während des chemisch-mechanischen Polierens freigelegt werden.
  9. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Ätzen eines Arrays aus Feldelektrodengräben in das Halbleitersubstrat vor dem Bilden der ersten Isolationsschicht.
  10. Das Verfahren gemäß Anspruch 9, wobei die Feldelektrodengräben des Arrays aus Feldelektrodengräben nadelförmige Gräben sind.
  11. Das Verfahren gemäß Anspruch 9 oder 10, ferner umfassend das Bilden von Feldelektroden innerhalb des Arrays aus Feldelektrodengräben, wobei das elektrisch leitfähige Material abgeschieden (160) wird, um einen elektrischen Kontakt mit den Feldelektroden innerhalb des Arrays aus Feldelektrodengräben zu bilden.
  12. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei das elektrisch leitfähige Material abgeschieden (160) wird, um einen elektrischen Kontakt mit Source-Dotierungsregionen einer Transistoranordnung zu bilden.
  13. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Ätzen von zumindest einem Gate-Graben in das Halbleitersubstrat und das Bilden einer Gate-Elektrode einer Transistoranordnung innerhalb des Gate-Grabens vor dem Bilden der ersten Isolationsschicht.
  14. Das Verfahren gemäß Anspruch 13, wobei das elektrisch leitfähige Material abgeschieden (160) wird, um einen elektrischen Kontakt mit der Gate-Elektrode zu bilden.
  15. Das Verfahren gemäß einem der vorangehenden Ansprüche, wobei ein erster Abschnitt des elektrisch leitfähigen Materials, der in die zweite Isolationsschicht eingebettet ist, verwendet wird, um einen Teil einer Source-Verdrahtungsstruktur einer Transistoranordnung zu bilden, und ein zweiter Abschnitt des elektrisch leitfähigen Materials, der in die zweite Isolationsschicht eingebettet ist, verwendet wird, um einen Teil einer Gate-Verdrahtungsstruktur der Transistoranordnung zu bilden.
  16. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Abscheiden einer Leistungsmetallschicht umfassend eine Dicke von mehr als 2 μm auf einer Oberfläche, die durch chemisch-mechanisches Polieren planarisiert wird.
  17. Das Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend das Implantieren von Dotierstoffen in das Halbleitersubstrat, um eine oder mehrere Dotierungsregionen einer elektrischen Elementanordnung des zu bildenden Halbleiterbauelements zu bilden, wobei eine Sperrspannung der elektrischen Elementanordnung höher ist als 10 V.
  18. Ein Halbleiterbauelement (500), umfassend: ein Halbleitersubstrat (502); und einen Schichtstapel umfassend zumindest eine Isolationsschicht (520), eine strukturierte Ätzstoppschicht (522) und eine unterste laterale Verdrahtungsschicht, wobei die Isolationsschicht (520) benachbart zu dem Halbleitersubstrat (502) angeordnet ist und die strukturierte Ätzstoppschicht (522) zwischen der Isolationsschicht (520) und der untersten lateralen Verdrahtungsschicht angeordnet ist, wobei eine Verdrahtungsstruktur umfassend einen vertikalen Verdrahtungsabschnitt (542) sich von der untersten lateralen Verdrahtungsschicht vertikal zu zumindest einem des Halbleitersubstrats (502) und einer Elektrode, die innerhalb eines Grabens angeordnet ist, erstreckt, wobei der vertikale Verdrahtungsabschnitt (542) und elektrisch leitfähige Abschnitte (540) der untersten lateralen Verdrahtungsschicht gleichzeitig herstellbar sind.
  19. Das Halbleiterbauelement gemäß Anspruch 18, wobei der vertikale Verdrahtungsabschnitt (542) und elektrisch leitfähige Abschnitte (540) der untersten lateralen Verdrahtungsschicht im Wesentlichen dieselbe Materialzusammensetzung aufweisen.
  20. Ein Leistungshalbleiterbauelement (600), umfassend: ein Halbleitersubstrat (602) umfassend eine elektrische Elementanordnung, die innerhalb einer Zellenregion (604) des Halbleitersubstrats (602) angeordnet ist, wobei eine Durchbruchspannung der elektrischen Elementanordnung höher ist als 10 V; eine laterale Verdrahtungsschicht, wobei eine oder mehrere elektrisch leitfähige Strukturen (632) der lateralen Verdrahtungsschicht durch Isolationsmaterial der lateralen Verdrahtungsschicht eingebettet sind, wobei Abschnitte (634) des Isolationsmaterials der lateralen Verdrahtungsschicht innerhalb der Zellenregion angeordnet sind; und eine Metallschicht (650), die auf der lateralen Verdrahtungsschicht angeordnet ist, wobei die Metallschicht (650) die Abschnitte (634) des Isolationsmaterials der lateralen Verdrahtungsschicht innerhalb der Zellenregion (604) bedeckt.
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