DE102016100276A1

DE102016100276A1 - Zelle mit internem clock-gating

Info

Publication number: DE102016100276A1
Application number: DE102016100276.3A
Authority: DE
Inventors: Shang-Chih Hsieh; Chi-Lin Liu; Lee-Chung Lu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-12-14
Filing date: 2016-01-10
Publication date: 2017-06-14
Also published as: US9887698B2; US20170170829A1; TW201722076A; KR20170070778A; KR101773285B1; CN107046415A

Abstract

Es wird eine Schaltung offenbart, die ein Latch und eine Logikschaltung umfasst. Das Latch ist konfiguriert, ein Gating-Steuersignal als Reaktion auf ein Latch-Freigabesignal und ein Eingangstaktsignal zu generieren. Das Latch umfasst ein Paar von Logik-Gates, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind. Die Logikschaltung ist zum Empfangen des Gating-Steuersignals und des Eingangstaktsignals und Generieren eines Ausgangstaktsignals als Reaktion auf das Gating-Steuersignal und das Eingangstaktsignal konfiguriert.

Description

HINTERGRUND
In einem digitalen System, das verschiedene synchrone Schaltungen umfasst, wird ein Takt verwendet, um alle Teile gemeinsam zu synchronisieren. Mit der Weiterentwicklung von Halbleitertechnologien steigt die Frequenz von Taktsignalen und entsprechend steigt ein Energieverbrauch des Taktnetzes. In dieser Situation ist internes Clock-Gating (ICG) eine Technik zur Verringerung der gesamten Taktnetzverlustleistung. In einigen Methoden wird die interne Clock-Gating-Technik verwendet, um das Taktsignal für einige Schaltungen des digitalen Systems zu sperren, wenn sie während einiger Taktzyklen nicht in Verwendung sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
1 ist eine schematische Darstellung einer Zelle mit internem Clock-Gating gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2 ist ein Schaltungsdiagramm des Latches in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
3 ist ein ausführliches Schaltungsdiagramm des in 2 dargestellten Latches gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
4 ist ein ausführliches Schaltungsdiagramm des in 2 dargestellten Latches gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
5 ist ein Zeitsteuerungsdiagramm verschiedener Signale der Zelle mit internem Clock-Gating in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
6 und 7 sind jeweils ein Ablaufdiagramm eines Verfahrens, das Operationen der Zelle mit internem Clock-Gating in 1 und des Latches in 4 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt.
8 ist ein Schaltungsdiagramm des Latches in 1 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
9 ist ein ausführliches Schaltungsdiagramm des Latches in 8 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale des vorgesehenen Gegenstands vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
Die in dieser Patentschrift verwendeten Begriffe haben im Allgemeinen ihre üblichen Bedeutungen in dem Gebiet und in dem speziellen Zusammenhang, in dem jeder Begriff verwendet wird. Die Verwendung von Beispielen in dieser Patentschrift, einschließlich hier besprochener Beispiele von beliebigen Begriffen, dient nur der Veranschaulichung und schränkt in keiner Weise den Umfang und die Bedeutung der Offenbarung oder eines erläuterten Begriffs ein. Ebenso ist die vorliegende Offenbarung nicht auf verschiedene Ausführungsformen beschränkt, die in dieser Patentschrift angeführt sind.
Obwohl die Begriffe ”erster”, ”zweiter”, usw. hier zur Beschreibung verschiedener Elemente verwendet werden können, sollten diese Elemente nicht durch diese Begriffe eingeschränkt sein. Die Begriffe werden zur Unterscheidung eines Elements von einem anderen verwendet. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden und ähnlich könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne vom Umfang der Ausführungsformen abzuweichen. Wie hier verwendet, umfasst der Begriff ”und/oder” sämtliche Kombinationen aus einem oder mehreren der zugehörigen angeführten Punkte.
Mit zunehmenden Taktfrequenzen, die in synchronen integrierten Schaltungs-(IC)Vorrichtungen verwendet werden, ist ein dynamischer Energieverbrauch für IC-Vorrichtungen ein ständiges Anliegen. Bei einigen IC-Vorrichtungen wird der Großteil des dynamischen Energieverbrauchs Taktverteilungsnetzen zugeschrieben. Zur Verringerung des dynamischen Energieverbrauchs der Taktverteilungsnetze werden Schaltungen mit internem Clock-Gating (ICG), die ein selektives Gating von Taktsignalen in den IC-Vorrichtungen durchführen, verwendet.
Zur Veranschaulichung, die Schaltung mit internem Clock-Gating beschneidet selektiv einen Taktbaum einer IC-Vorrichtung durch Sperren von Teilen des Taktbaums, wenn Taktsignale für einige Schaltungen nicht in Verwendung sind. Dementsprechend schalten Schaltungselemente, einschließlich zum Beispiel Latches und/oder Flip-Flops, die mit den gesperrten Teilen des Taktbaums verknüpft sind, nicht zwischen Logik-High-Zuständen und Logik-Low-Zuständen. Anders erklärt, die Schaltungselemente, einschließlich zum Beispiel Latches und/oder Flip-Flops, werden daran gehindert, zwischen verschiedenen Logikzuständen umzuschalten. Infolgedessen wird ein dynamischer Energieverbrauch der IC-Vorrichtung, der durch ein Umschalten der Schaltungselemente zwischen verschiedenen Logikzuständen verursacht wird, verringert.
1 ist eine schematische Darstellung einer Zelle mit internem Clock-Gating 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie beispielhaft in 1 dargestellt, umfasst die Zelle mit internem Clock-Gating 100 eine Latch-Steuerschaltung 110, ein Latch 120 und eine Logikschaltung 130.
Die Latch-Steuerschaltung 110 ist zum Empfangen eines Testfreigabesignals TE und eines Freigabesignals ES und zum Generieren eines Latch-Freigabesignals EB als Reaktion auf das Testfreigabesignal TE und das Freigabesignal ES konfiguriert. In einigen Ausführungsformen umfasst die Latch-Steuerschaltung 110 ein NOR-Gate 112. Das NOR-Gate 112 hat Eingänge, die das Testfreigabesignal TE und das Freigabesignal ES empfangen, und einen Ausgang, der an einen Eingang des Latches 120 gekoppelt ist. Das NOR-Gate 112 führt eine NOR-Operation für das Testfreigabesignal TE und das Freigabesignal ES durch und gibt das Latch-Freigabesignal EB aus.
Das Latch 120 ist zum Empfangen des Latch-Freigabesignals EB und eines Eingangstaktsignals CP und zum Generieren eines Gating-Steuersignals Q als Reaktion auf das Latch-Freigabesignal EB und das Eingangstaktsignal CP konfiguriert. In einigen Ausführungsformen ist das Latch 120 durch ein Setzen/Rücksetzen-(SR)Latch implementiert. Verschiedene Arten von Latches zur Implementierung des Latches 120 liegen im geplanten Umfang der vorliegenden Offenbarung.
Die Logikschaltung 130 ist zum Empfangen des Eingangstaktsignals CP und des Gating-Steuersignals Q und zum Generieren eines Ausgangstaktsignals CPQ als Reaktion auf das Gating-Steuersignal Q und das Eingangstaktsignal CP konfiguriert. Zur Veranschaulichung eines Betriebs leitet die Logikschaltung 130 selektiv das Eingangstaktsignal CP als das Ausgangstaktsignal CPQ als Reaktion auf das Gating-Steuersignal Q weiter.
In einigen Ausführungsformen umfasst die Logikschaltung 130 ein NAND-Gate 132 und einen Inverter 134. Wie dargestellt, hat das NAND-Gate 132 einen Eingang, der das Eingangstaktsignal CP empfängt, und einen anderen Eingang, der an einen Ausgang des Latches 120 gekoppelt ist und das Gating-Steuersignal Q empfängt. Der Inverter 134 hat einen Eingang, der an einen Ausgang des NAND-Gates 132 gekoppelt ist, und einen Ausgang zum Ausgeben des Ausgangstaktsignals CPQ. In Betrieb führt das NAND-Gate 132 eine NAND-Operation für das Eingangstaktsignal CP und das Gating-Steuersignal Q aus. Dann führt der Inverter 134 eine logische Inversionsoperation für ein Signal vom Ausgang des NAND-Gates 132 aus und gibt dementsprechend das Ausgangstaktsignal CPQ aus.
Die Konfigurationen der Latch-Steuerschaltung 110 und der Logikschaltung 130 sind zur Veranschaulichung dargestellt. Verschiedene logische Gates zur Implementierung der Latch-Steuerschaltung 110 und der Logikschaltung 130 liegen im geplanten Umfang der vorliegenden Offenbarung.
2 ist ein Schaltungsdiagramm des Latches 120 in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie in 2 gezeigt, ist das Latch 120 ein SR-Latch und umfasst ein Paar logischer Gates, die in einigen Ausführungsformen komplexe Logik-Gates sind, von welchen jedes zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert ist. In einigen Ausführungsformen sind die komplexen Logik-Gates OR-AND-Invert (OAI) Logik-Gates 210 und 220, wie in 2 dargestellt. Typischerweise führt ein OAI Logik-Gate komplexe Logikfunktionen auf zwei Ebenen aus, die aus einer Kombination aus einem oder mehreren OR-Gates, gefolgt von einem NAND-Gate bestehen.
Wie in 2 gezeigt, sind die OAI Logik-Gates 210 und 220 miteinander kreuzgekoppelt. Das OAI Logik-Gate 210 umfasst drei Eingänge. Ein Eingang eines OR-Gates des OAI Logik-Gates 210 ist an den Ausgang einer Latch-Steuerschaltung 110 in 1 gekoppelt, um das Latch-Freigabesignal EB zu empfangen. Der andere Eingang des OR-Gates des OAI Logik-Gates 210 ist zum Empfangen des Eingangstaktsignals CP konfiguriert. Ein Eingang eines NAND-Gates des OAI Logik-Gates 210 ist an einen Ausgang des OAI Logik-Gates 220 gekoppelt, um ein Ausgangssignal QN vom OAI Logik-Gate 220 zu empfangen.
Ferner umfasst das OAI Logik-Gate 220 drei Eingänge. Ein Eingang eines OR-Gates des OAI Logik-Gates 220 ist an einen Ausgang eines Inverters 230 gekoppelt, um ein logisches Komplement des Latch-Freigabesignals EB, das Signal EBN ist, vom Inverter 230 zu empfangen. Der andere Eingang des OR-Gates des OAI Logik-Gates 220 ist zum Empfangen des Eingangstaktsignals CP konfiguriert. Ein Eingang eines NAND-Gates des OAI Logik-Gates 220 ist an einen Ausgang des OAI Logik-Gates 210 gekoppelt, um ein Ausgangssignal vom OAI Logik-Gate 210 zu empfangen. Der Ausgang des OAI Logik-Gates 210 ist ferner an die Logikschaltung 130 in 1 gekoppelt, um das Gating-Steuersignal Q an die Logikschaltung 130 in 1 auszugeben.
Zur Veranschaulichung eines Betriebs, wenn das Eingangstaktsignal CP und das Latch-Freigabesignal EB beide bei einem Logik-Low-Pegel sind, ist der Ausgang des OR-Gates des OAI Logik-Gates 210 bei einem Logik-Low-Pegel und wird in das NAND-Gate des OAI Logik-Gates 210 eingegeben. Ferner ist der Ausgang des OR-Gates des OAI Logik-Gates 220 bei einem High-Low-Pegel und wird in das NAND-Gate des OAI Logik-Gates 220 eingegeben. Wenn ein Eingang bei einem Logik-Low-Pegel ist, gibt das NAND-Gate des OAI Logik-Gates 210 das Gating-Steuersignal Q aus, das bei einem Logik-High-Pegel ist.
Wenn das Eingangstaktsignal CP auf einen Logik-High-Pegel geht und das Latch-Freigabesignal EB beim Logik-Low-Pegel bleibt, ist der Ausgang des OR-Gates des OAI Logik-Gates 210 beim Logik-High-Pegel und wird in das NAND-Gate des OAI Logik-Gates 210 eingegeben. Ferner bleibt der Ausgang des OR-Gates des OAI Logik-Gates 220 beim High-Low-Pegel. Unter einer solchen Bedingung erfolgt keine Änderung an den Eingängen des NAND-Gates des OAI Logik-Gates 210 und den Eingängen des NAND-Gates des OAI Logik-Gates 210. Dementsprechend bleibt das Gating-Steuersignal Q beim Logik-High-Pegel.
Danach, wenn das Eingangstaktsignal CP vom Logik-High-Pegel zum Logik-Low-Pegel geht und das Latch-Freigabesignal EB vom Logik-Low-Pegel zum Logik-High-Pegel geht, ist der Ausgang des OR-Gates des OAI Logik-Gates 210 beim Logik-High-Pegel und wird in das NAND-Gate des OAI Logik-Gates 210 eingegeben. Ferner ist der Ausgang des OR-Gates des OAI Logik-Gates 220 beim Logik-Low-Pegel und wird in das NAND-Gate des OAI Logik-Gates 220 eingegeben. Wenn ein Eingang beim Logik-Low-Pegel ist, gibt das NAND-Gate des OAI Logik-Gates 220 das Signal QN aus, das beim Logik-High-Pegel ist. Mit dem Empfang des Ausgangs des Logik-High-Pegels vom OR-Gate des OAI Logik-Gates 210 und des Signals QN, das beim Logik-High-Pegel ist, gibt das NAND-Gate des OAI Logik-Gates 210 das Gating-Steuersignal Q aus, das beim Logik-Low-Pegel ist.
Wenn dann das Eingangstaktsignal CP vom Logik-Low-Pegel zum Logik-High-Pegel geht und das Latch-Freigabesignal EB beim Logik-High-Pegel bleibt, bleibt der Ausgang des OR-Gates des OAI Logik-Gates 210 beim Logik-High-Pegel. Ferner ist der Ausgang des OR-Gates des OAI Logik-Gates 220 beim Logik-High-Pegel. Unter einer solchen Bedingung erfolgt keine Änderung am Ausgang des NAND-Gates des OAI Logik-Gates 210 und am Ausgang des NAND-Gates des OAI Logik-Gates 210. Dementsprechend bleibt das Gating-Steuersignal Q beim Logik-Low-Pegel.
Die obenstehenden Darstellungen umfassen beispielhafte Operationen in einer Reihenfolge, aber die Operationen werden nicht unbedingt in der dargestellten Reihenfolge ausgeführt. Unterschiedliche Reihenfolgen der Operationen des Latches 120 in 2 liegen im geplanten Umfang der vorliegenden Offenbarung. Ferner können Operationen gemäß dem Wesen und Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung nach Bedarf hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden.
3 ist ein ausführliches Schaltungsdiagramm des in 2 dargestellten Latch 120 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie beispielhaft in 3 dargestellt, haben zwei Header-Schalter, die in einigen Ausführungsformen PMOS-Transistoren M1 und M2 sind, Gates, die zum Empfangen des Eingangstaktsignals CP konfiguriert sind. Sources der Transistoren M1 und M2 sind an eine Spannungsversorgung gekoppelt, die in einigen Ausführungsformen VDD ist. Zwei Footer-Schalter, die in einigen Ausführungsformen NMOS-Transistoren M3 und M4 sind, haben auch Gates, die zum Empfangen des Eingangstaktsignals CP konfiguriert sind. Sources der Transistoren M3 und M4 sind an eine andere Spannungsversorgung gekoppelt, die in einigen Ausführungsformen Masse ist. In einer solchen Konfiguration werden die Transistoren M1, M2, M3, und M4 mit dem Eingangstaktsignal CP gesteuert, um betriebsfähig eingeschaltet und ausgeschaltet zu werden.
Ferner ist ein Paar von Schaltern, die in einigen Ausführungsformen PMOS-Transistoren M5 und M6 sind, wie in 3 dargestellt, in Reihe mit den Transistoren M1 bzw. M2 gekoppelt. Ein Paar von Schaltern, die in einigen Ausführungsformen NMOS-Transistoren M7 und M8 sind, wie in 3 dargestellt, ist parallel mit den Transistoren M3 bzw. M4 gekoppelt.
Wie dargestellt, ist die Source des Transistors M5 an den Drain des Transistors M1 gekoppelt und das Gate des Transistors M5 ist zum Empfangen des Latch-Freigabesignals EB konfiguriert. Die Source des Transistors M6 ist an den Drain des Transistors M2 gekoppelt und das Gate des Transistors M6 ist an den Ausgang des Inverters 230 gekoppelt und empfängt das logische Komplement des Latch-Freigabesignals EB. Das Gate des Transistors M7 ist zum Empfangen des Latch-Freigabesignals EB konfiguriert, der Drain des Transistors M7 ist an den Drain des Transistors M3 gekoppelt und die Source des Transistors M7 ist zum Beispiel an die Masse gekoppelt. Das Gate des Transistors M8 ist zum Empfangen des logischen Komplements des Latch-Freigabesignals EB konfiguriert, der Drain des Transistors M8 ist an den Drain des Transistors M4 gekoppelt und die Source des Transistors M8 ist zum Beispiel an die Masse gekoppelt. In einer solchen Konfiguration werden die Transistoren M5 und M7 mit dem Latch-Freigabesignal EB gesteuert und die Transistoren M6 und M8 werden mit dem logischen Komplement des Latch-Freigabesignals EB gesteuert, um betriebsbereit einzuschalten und auszuschalten.
Ferner ist ein Paar von kreuzgekoppelten Invertern 310 und 320 zwischen den Transistoren M5 und M6 gekoppelt. Wie dargestellt, umfasst der Inverter 310 ein Paar von Schaltern, die in einigen Ausführungsformen PMOS-Transistor M9 und NMOS-Transistor M10 sind. Zusätzlich umfasst der Inverter 320 ein Paar von Schaltern, die in einigen Ausführungsformen PMOS-Transistor M11 und NMOS-Transistor M12 sind. Die Gates der Transistoren M9 und M10 sind gemeinsam an die Drains der Transistoren M11 und M12 gekoppelt, die an den Drain des Transistors M6 gekoppelt sind. Die Gates der Transistoren M11 und M12 sind gemeinsam an die Drains der Transistoren M9 und M10 gekoppelt, die an den Drain des Transistors M5 gekoppelt sind. Die Sources der Transistoren M9 und M11 sind zum Beispiel an VDD gekoppelt. Die Source des Transistors M10 ist an die Drains der Transistoren M3 und M7 gekoppelt. Die Source des Transistors M12 ist an die Drains der Transistoren M4 und M8 gekoppelt. In einer solchen Konfiguration ist der Ausgang des Inverters 310 als der Eingang des Inverters 320 konfiguriert und der Ausgang des Inverters 320 ist als der Eingang des Inverters 310 konfiguriert.
In einigen Ausführungsformen dieses Dokuments ist zumindest einer der Schalter mit zumindest einem MOS-Transistor implementiert. In weiteren Ausführungsformen ist jeder des zumindest einen MOS-Transistors mit gestapelten MOS-Transistoren oder kaskadenförmigen MOS-Transistoren implementiert. In verschiedenen Ausführungsformen wird jeder des zumindest einen MOS-Transistors mit einem oder mehreren Steuersignal(en) gesteuert.
Ferner sind die MOS-Transistoren zur Implementierung der in diesem Dokument dargestellten Schalter zur Veranschaulichung dargestellt. Verschiedene Arten von Transistoren zur Implementierung der Schalter liegen im geplanten Umfang der vorliegenden Offenbarung. Zum Beispiel wird in verschiedenen Ausführungsformen ein Bipolartransistor (Bipolar Junction Transistor – BJT) zur Implementierung der in diesem Dokument gezeigten Schalter verwendet.
4 ist ein ausführliches Schaltungsdiagramm des in 2 dargestellten Latches 120 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 3 sind gleiche Elemente in 4 zur besseren Erklärung mit denselben Bezugszeichen bezeichnet.
Verglichen mit den in 3 dargestellten Ausführungsformen umfasst das Latch 120 in 4 die Transistoren M1 und M3 ohne die Transistoren M2 und M4. In solchen Ausführungsformen ist der Drain des Transistors M1 an die Sources der Transistoren M5 und M6 gekoppelt und der Drain des Transistors M3 ist an die Sources der Transistoren M10 und M12 gekoppelt.
Ferner umfasst im Vergleich zu den in 3 dargestellten Ausführungsformen, das Latch 120 in 4 ferner ein Paar von Schaltern, die in einigen Ausführungsformen NMOS-Transistoren M13 und M14 sind. Wie dargestellt, sind Transistoren M5, M13 und M7 in Reihe mit dem Transistor M1 gekoppelt und die Transistoren M6, M14 und M8 sind in Reihe mit dem Transistor M1 gekoppelt.
Wie in 4 dargestellt, ist der Transistor M13 in Reihe zwischen den Transistoren M5 und M7 gekoppelt. Der Drain des Transistors M13 ist an den Drain des Transistors M5 gekoppelt und die Source des Transistors M13 ist an den Drain des Transistors M7 gekoppelt. Ferner ist der Transistor M14 in Reihe zwischen den Transistoren M6 und M8 gekoppelt. Der Drain des Transistors M14 ist an den Drain des Transistors M6 gekoppelt und die Source des Transistors M14 ist an den Drain des Transistors M8 gekoppelt.
Zusätzlich sind die Gates der Transistoren M13 und M14 an die Ausgänge der Inverter 310 bzw. 320 gekoppelt. Wie dargestellt, sind die Gates der Transistoren M9, M10 und M13 gemeinsam an die Drains der Transistoren M11 und M12 gekoppelt. Die Gates der Transistoren M11, M12 und M14 sind gemeinsam an die Drains der Transistoren M9 und M10 gekoppelt. In solchen Konfigurationen wird der Transistor M13 mit dem Ausgang des Inverters 320 gesteuert, dargestellt als Knoten QN in 4, und der Transistor M14 wird mit dem Ausgang des Inverters 310 gesteuert, dargestellt als Knoten Q in 4.
Die Konfiguration des Latches 120 ist in 4 zur Veranschaulichung dargestellt. Verschiedene Konfigurationen des Latches 120 in 4 liegen im geplanten Umfang der vorliegenden Offenbarung. Zum Beispiel umfasst in verschiedenen Ausführungsformen das Latch 120 in 4 die Transistoren M1 und M3 und umfasst ferner den in 3 dargestellten Transistor M2. In weiteren Ausführungsformen umfasst das Latch 120 in 4 die Transistoren M1 und M3 und umfasst ferner den in 3 dargestellten Transistor M4. In alternativen Ausführungsformen umfasst das Latch 120 in 4 die Transistoren M1 und M3 und umfasst ferner die in 3 dargestellten Transistoren M2 und M4.
5 ist ein Zeitsteuerungsdiagramm verschiedener Signale der Zelle mit internem Clock-Gating 100 in 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 6 und 7 sind jeweils ein Ablaufdiagramm eines Verfahrens 600, das Operationen der Zelle mit internem Clock-Gating 100 in 1 und dem Latch 120 in 4 gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigt. Das Verfahren 600 in 6 und 7 umfasst Operationen S602–S624, die in der Folge zur Veranschaulichung unter Bezugnahme auf 1, 4 und 5 beschrieben sind.
Zur einfachen Veranschaulichung wird in den folgenden Operationen der Logik-High-Pegel oder Hochspannungspegel der Signale und Knoten als logische ”1” bezeichnet und der Logik-Low-Pegel oder Niederspannungspegel der Signale und Knoten wird als logische ”0” bezeichnet.
Zunächst wird zum Zeitpunkt T0 in 5 die Zelle mit internem Clock-Gating 100 in 1 im gesperrten Zustand konfiguriert, in welchem das Eingangstaktsignal CP und das Ausgangstaktsignal CPQ beide bei der logischen ”0” sind. Zwischen Zeitpunkt T0 und Zeitpunkt T1 beeinflusst das Latch-Freigabesignal EB keine anderen Signale der Zelle mit internem Clock-Gating 100.
In Operation S602 geht zum Zeitpunkt T1 in 5 die Zelle mit internem Clock-Gating 100 vom gesperrten Zustand in einen freigegebenen Zustand. Wie in 5 dargestellt, wird das Latch-Freigabesignal EB der Zelle mit internem Clock-Gating 100 präsentiert und geht zum Zeitpunkt T1 auf eine logische ”0” und ist für eine Errichtungszeit Tsu (nicht bezeichnet) stabil. Die Errichtungszeit Tsu stellt in einigen Ausführungsformen eine minimale Zeitdauer dar, die das Latch-Freigabesignal EB gültig ist, bevor das Eingangstaktsignal CP seinen Logikzustand, zum Beispiel von einer logischen ”0” auf eine logische ”1”, ändert.
Obwohl das Latch-Freigabesignal EB, das der Zelle mit internem Clock-Gating 100 präsentiert wird, so eingestellt ist, dass es zumindest für die Errichtungszeit Tsu vor der Taktflanke stabil ist, ist es nicht auf das Latch-Freigabesignal EB beschränkt, das zu früheren Zeitpunkten eintrifft. Verschiedene Zeitsteuerungskonfigurationen zur Präsentation des Latch-Freigabesignals EB liegen im geplanten Umfang der vorliegenden Offenbarung.
Zum Zeitpunkt T2 in 5 ist das Latch-Freigabesignal EB bei der logischen ”0” stabil und das Eingangstaktsignal CP ist auch bei der logischen ”0”. In Operation S604, wie in 4 gezeigt, wird der Transistor M1 gemäß dem Eingangstaktsignal CP eingeschaltet und der Transistor M5 wird gemäß dem Latch-Freigabesignal EB eingeschaltet. Der Transistor M8 wird durch den Inverter 230 gemäß dem Komplement des Latch-Freigabesignals EB eingeschaltet. Wenn beide Transistoren M1 und M5 eingeschaltet sind, wird der Knoten Q (der auch das Gating-Steuersignal Q anzeigt) in 4 auf VDD hochgezogen. Basierend darauf, dass der Knoten Q auf VDD hochgezogen wird, wird auch der Transistor M14 eingeschaltet, was dazu führt, dass der Knoten QN (der auch das Ausgangssignal QN anzeigt) in 4 zur Masse heruntergezogen wird.
Wenn der Knoten Q in 4 auf VDD heruntergezogen ist, geht das Gating-Steuersignal Q in 5 zum Zeitpunkt T2 auf eine logische ”1”. Anders gesagt, das Latch 120 in 1 gibt das Gating-Steuersignal Q einer logischen ”1” aus. Wenn das Eingangstaktsignal CP eine logische ”0” ist und das Gating-Steuersignal Q eine logische ”1”, gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 das Ausgangstaktsignal CPQ einer logischen ”0” aus, wie in 5 dargestellt.
In Operation S606 geht zum Zeitpunkt T3 in 5 das Eingangstaktsignal CP von einer logischen ”0” auf eine logische ”1” und das Latch-Freigabesignal EB bleibt bei einer logischen ”0”.
Zum Zeitpunkt T4 in 5 bleibt das Latch-Freigabesignal EB bei einer logischen ”0” und das Eingangstaktsignal CP ist bei einer logischen ”1” stabil. In Operation S608, wie in 4 gezeigt, wird der Transistor M3 gemäß dem Eingangstaktsignal CP eingeschaltet. Wenn ferner der Knoten Q zuvor bei einer logischen ”1” gearbeitet hat und der Knoten QN zuvor bei einer logischen ”0” gearbeitet hat, wird der Transistor M9 gemäß dem Knoten QN der logischen ”0” eingeschaltet und der Transistor M12 wird gemäß dem Knoten Q der logischen ”1” eingeschaltet. Der Transistor M14 wird auch gemäß dem Knoten Q der logischen ”1” eingeschaltet. Zusätzlich wird der Transistor M8 durch den Inverter 230 gemäß dem logischen Komplement des Latch-Freigabesignals EB eingeschaltet, das bei der logischen ”0” ist. Der Knoten Q wird effektiv bei einer logischen ”1” verriegelt und der Knoten QN wird bei einer logischen ”0” verriegelt.
Auf Grundlage des Vorhersagten bleibt das in 5 dargestellte Gating-Steuersignal Q zum Zeitpunkt T4 bei einer logischen ”1”. Mit dem Eingangstaktsignal CP bei einer logischen ”1” und dem Gating-Steuersignal Q bei einer logischen ”1” gibt das NAND-Gate 132 in 1 das Signal einer logischen ”0” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 in 1 das Ausgangstaktsignal CPQ aus, das auf eine logische ”1” geht, wie in 5 dargestellt.
Zum Zeitpunkt T5 in 5 bleibt das Eingangstaktsignal CP bei einer logischen ”1” und das Gating-Steuersignal Q wird bei einer logischen ”1” verriegelt. Dementsprechend bleibt der Ausgang des NAND-Gates 132 in 1 bei einer logischen ”0” und der Inverter 134 in 1 gibt das Ausgangstaktsignal CPQ aus, das bei einer logischen ”1” stabil ist, wie in 5 dargestellt.
Wenn das Gating-Steuersignal Q bei einer logischen ”1” verriegelt ist, beeinflusst das Latch-Freigabesignal EB keine anderen Signale, einschließlich des Gating-Steuersignals Q und des Ausgangstaktsignals CPQ, der Zelle mit internem Clock-Gating 100. Wie in 5 dargestellt, ist zwischen Zeitpunkt T5 und Zeitpunkt T1' das Latch-Freigabesignal EB für den Betrieb des Latches 120 irrelevant.
In Operation S610 geht zum Zeitpunkt T6 in 5 das Eingangstaktsignal CP von einer logischen ”1” auf eine logische ”0”, was zur Änderung des Ausgangstaktsignals CPQ zum Zeitpunkt T7 führt.
Zum Zeitpunkt T7 in 5 ist das Eingangstaktsignal CP bei einer logischen ”0” stabil und das Gating-Steuersignal Q bleibt bei einer logischen ”1”. In Operation S612, mit dem Eingangstaktsignal CP einer logischen ”0” und dem Gating-Steuersignal Q einer logischen ”1”, gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 in 1 das Ausgangstaktsignal CPQ aus, das auf eine logische ”0” geht, wie in 5 dargestellt.
Zum Zeitpunkt T8 in 5 bleibt das Eingangstaktsignal CP bei einer logischen ”0”. Das Ausgangstaktsignal CPQ ist wegen der Operationen zum Zeitpunkt T7 bei einer logischen ”0” stabil. Mit dem Eingangstaktsignal CP einer logischen ”0” gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus, egal, welche Logik das Gating-Steuersignal Q ist. Dementsprechend gibt der Inverter 134 in 1 das Ausgangstaktsignal CPQ einer logischen ”0” aus, wie in 5 dargestellt, wobei das Gating-Steuersignal Q für das Ausgangstaktsignal CPQ irrelevant ist. Wie in 5 gezeigt, ist das Gating-Steuersignal Q zwischen Zeitpunkt T8 und Zeitpunkt T2' für das Ausgangstaktsignal CPQ irrelevant.
In Operation S614 bleibt zum Zeitpunkt T1' in 5 das Eingangstaktsignal CP bei einer logischen ”0” und das Latch-Freigabesignal EB geht auf eine logische ”1”, so dass es für die Errichtungszeit Tsu wie oben beschrieben stabil ist.
Zum Zeitpunkt T2' in 5 ist das Latch-Freigabesignal EB bei einer logischen ”1” stabil und das Eingangstaktsignal CP bleibt bei einer logischen ”0”. In Operation S616, wie in 4 gezeigt, ist der Transistor M1 gemäß dem Eingangstaktsignal CP eingeschaltet und der Transistor M7 ist gemäß dem Latch-Freigabesignal EB eingeschaltet. Der Transistor M6 wird vom Inverter 230 gemäß dem Komplement des Latch-Freigabesignals EB eingeschaltet. Wenn beide Transistoren M1 und M6 eingeschaltet sind, wird der Knoten QN in 4 auf VDD hochgezogen. Da der Knoten QN auf VDD hochgezogen ist, wird auch der Transistor M10 eingeschaltet, was dazu führt, dass der Knoten Q in 4 zur Masse heruntergezogen wird.
Wenn der Knoten Q in 4 zur Masse heruntergezogen wird, geht das Gating-Steuersignal Q in 5 zum Zeitpunkt T2' auf die logische ”0”. Anders gesagt, das Latch 120 in 1 gibt das Gating-Steuersignal Q einer logischen ”0” aus. Wenn das Eingangstaktsignal CP bei einer logischen ”0” ist und das Gating-Steuersignal Q bei einer logischen ”0”, gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 das Ausgangstaktsignal CPQ einer logischen ”0” aus, wie in 5 dargestellt.
In Operation S618 geht zum Zeitpunkt T3' in 5 das Eingangstaktsignal CP von einer logischen ”0” auf eine logische ”1” und das Latch-Freigabesignal EB bleibt bei einer logischen ”1”.
Zum Zeitpunkt T4' in 5 bleibt das Latch-Freigabesignal EB bei einer logischen ”1” und das Eingangstaktsignal CP ist bei einer logischen ”1” stabil. In Operation S620, wie in 4 gezeigt, wird der Transistor M3 gemäß dem Eingangstaktsignal CP eingeschaltet. Wenn ferner der Knoten Q zuvor bei einer logischen ”0” betrieben wurde und der Knoten QN zuvor bei einer logischen ”1” betrieben wurde, wird der Transistor M10 gemäß dem Knoten QN einer logischen ”1” eingeschaltet und der Transistor M11 wird gemäß dem Knoten Q einer logischen ”0” eingeschaltet. Der Transistor M13 wird auch gemäß dem Knoten QN einer logischen ”1” eingeschaltet. Zusätzlich wird der Transistor M6 vom Inverter 230 gemäß dem logischen Komplement des Latch-Freigabesignals EB eingeschaltet, das bei einer logischen ”0” ist. Der Knoten Q wird effektiv bei einer logischen ”0” verriegelt und der Knoten QN wird bei einer logischen ”1” verriegelt.
Anhand des Vorhergesagten bleibt das in 5 dargestellte Gating-Steuersignal Q zum Zeitpunkt T4' bei einer logischen ”0”. Mit dem Eingangstaktsignal CP bei einer logischen ”1” und dem Gating-Steuersignal Q bei einer logischen ”0” gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 in 1 das Ausgangstaktsignal CPQ aus, das auf eine logische ”0” geht, wie in 5 dargestellt.
Zum Zeitpunkt T5' in 5 bleibt das Eingangstaktsignal CP bei einer logischen ”1” und das Gating-Steuersignal Q wird bei einer logischen ”0” verriegelt. Dementsprechend bleibt der Ausgang des NAND-Gates 132 in 1 bei einer logischen ”1” und der Inverter 134 in 1 gibt das Ausgangstaktsignal CPQ aus, das bei einer logischen ”0” stabil ist, wie in 5 dargestellt.
Wenn das Gating-Steuersignal Q bei einer logischen ”0” verriegelt ist, beeinflusst das Latch-Freigabesignal EB keine anderen Signale, einschließlich des Gating-Steuersignals Q und des Ausgangstaktsignals CPQ, der Zelle mit internem Clock-Gating 100. Wie in 5 gezeigt, ist zwischen Zeitpunkt T5' und Zeitpunkt T7' das Latch-Freigabesignal EB für den Betrieb des Latches 120 irrelevant.
In Operation S622 geht zum Zeitpunkt T6' in 5 das Eingangstaktsignal CP von einer logischen ”1” auf eine logische ”0”.
Zum Zeitpunkt T7' in 5 bleibt das Eingangstaktsignal CP bei einer logischen ”0” und das Gating-Steuersignal Q bleibt bei einer logischen ”0”. In Operation S612, mit dem Eingangstaktsignal CP bei einer logischen ”0” und dem Gating-Steuersignal Q bei einer logischen ”0”, gibt das NAND-Gate 132 in 1 das Signal einer logischen ”1” aus. Als Reaktion auf das Signal, das vom NAND-Gate 132 ausgegeben wird, gibt der Inverter 134 in 1 das Ausgangstaktsignal CPQ aus, das auf eine logische ”0” geht, wie in 5 dargestellt.
Wie oben beschrieben, gibt es nur einige wenige Transistoren, die als Reaktion auf das Eingangstaktsignal CP umgeschaltet werden oder ihren Zustand ändern. Wie in 1 und 4 gezeigt, wenn das Freigabesignal ES bei der logischen ”0” ist, werden die Transistoren M1 und M3 in 4 und zwei Transistoren des NAND-Gates 132 in 1 als Reaktion auf das Eingangstaktsignal CP umgeschaltet. Mi der verringerten Menge an Vorrichtungen, die umgeschaltet werden, wenn das Freigabesignal ES bei der logischen ”0” ist, wird der Energieverbrauch der Zelle mit internem Clock-Gating 100 entsprechend verringert.
Zusätzlich ist aufgrund der oben gezeigten Konfigurationen und Operationen des Latches 120 das Latch 120 imstande, das Signal funktionsfähig zu leiten und zu verriegeln, indem zum Beispiel die steigende oder fallende Flanke des Eingangstaktsignals CP verwendet wird. Anders gesagt, das Latch 120 ist imstande, funktionsfähig das Signal mit einer Phase des Eingangstaktsignals CP zu leiten und zu verriegeln.
Verglichen mit einigen Methoden, die ein Latch verwenden, das einen internen Taktinverter für das Latch hat, um mit zwei Phasen eines Taktsignals zu arbeiten, ist der interne Taktinverter in dem Latch 120 unnötig, das in diesem Dokument gezeigt wird. Ohne den internen Taktinverter, der in verwandten Methoden verwendet wird, kann der Energieverbrauch des Latches 120 verringert werden und die Betriebsgeschwindigkeit des Latches 120 kann verbessert werden.
Die obenstehenden Darstellungen umfassen beispielhafte Operationen in einer Reihenfolge, aber die Operationen werden nicht unbedingt in der dargestellten Reihenfolge ausgeführt. Verschiedene Reihenfolgen der in 6 und 7 dargestellten Operationen liegen im geplanten Umfang der vorliegenden Offenbarung. Ferner können Operationen gemäß dem Wesen und Umfang verschiedener Ausführungsformen der vorliegenden Offenbarung nach Bedarf hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden.
8 ist ein Schaltungsdiagramm des Latches 120 in 1 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie in 8 gezeigt, ist das Latch 120 ein SR-Latch. Verglichen mit den Ausführungsformen in 2 umfasst das Latch 120 in 8 ein Paar von Logik-Gates, die in einigen Ausführungsformen komplexe Logik-Gates sind, von welchen jedes zur Durchführung einer komplexen Logikfunktion auf mehreren Ebenen imstande ist. In einigen Ausführungsformen sind die Logik-Gates AND-OR-Invert (AOI) Logik-Gates 810 und 820, wie in 8 dargestellt. Typischerweise führt ein AOI Logik-Gate, das aus einer Kombination aus einem oder mehreren AND-Gates, gefolgt von einem NOR-Gate konfiguriert ist, komplexe Logikfunktionen auf zwei Ebenen aus.
Wie in 8 gezeigt, sind die AOI Logik-Gates 810 und 820 miteinander kreuzgekoppelt. Das AOI Logik-Gate 810 umfasst drei Eingänge. Ein Eingang eines AND-Gates des AOI Logik-Gates 810 ist an den Ausgang der Latch-Steuerschaltung 110 in 1 gekoppelt, um das Latch-Freigabesignal EB zu empfangen. Der andere Eingang des AND-Gates des AOI Logik-Gates 810 ist zum Empfangen eines logischen Komplements des Eingangstaktsignals CP von einem Inverter 830 konfiguriert. Ein Eingang eines NOR-Gates des AOI Logik-Gates 810 ist an einen Ausgang des AOI Logik-Gates 820 gekoppelt, um ein Ausgangssignal QN vom AOI Logik-Gate 820 zu empfangen.
Ferner umfasst das AOI Logik-Gate 820 drei Eingänge. Ein Eingang eines AND-Gates des AOI Logik-Gates 820 ist an den Ausgang des Inverters 230 gekoppelt, um das logische Komplement des Latch-Freigabesignals EB, das Signal EBN ist, vom Inverter 230 zu empfangen. Der andere Eingang des AND-Gates des AOI Logik-Gates 820 ist zum Empfangen des logischen Komplements des Eingangstaktsignals CP konfiguriert. Ein Eingang eines NOR-Gates des AOI Logik-Gates 820 ist an einen Ausgang des AOI Logik-Gates 810 gekoppelt, um ein Ausgangssignal vom AOI Logik-Gate 810 zu empfangen. Der Ausgang des AOI Logik-Gates 810 ist ferner an die Logikschaltung 130 in 1 gekoppelt, um das Gating-Steuersignal Q an die Logikschaltung 130 in 1 auszugeben.
Die Konfigurationen des in 2 und 8 dargestellten Logik-Gates sind zur Veranschaulichung dargestellt. Verschiedene Logik-Gates zum Implementieren des Latches 120 liegen im geplanten Umfang der vorliegenden Offenbarung.
9 ist ein ausführliches Schaltungsdiagramm des Latches 120 in 8 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In Bezug auf die Ausführungsformen von 4 sind für ein besseres Verständnis gleiche Elemente in 9 mit denselben Bezugszeichen bezeichnet. Verglichen mit 4, wie in 9 zur Veranschaulichung dargestellt, sind die Gates der Transistoren M1 und M3 an den Ausgang des Inverters 830 gekoppelt, der das Eingangstaktsignal CP empfängt. Ferner sind im Vergleich zu 4 die Sources der Transistoren M5 und M6 zum Beispiel an VDD gekoppelt. Zusätzlich sind im Vergleich zu 4 die Transistoren M13 und M14 in den in 9 dargestellten Ausführungsformen PMOS-Transistoren. Der Transistor M13 ist in Reihe zwischen den Transistoren M5 und M7 gekoppelt, wobei seine Source an den Drain des Transistors M5 gekoppelt ist und sein Drain an den Drain des Transistors M7 gekoppelt ist. Der Transistor M14 ist in Reihe zwischen den Transistoren M6 und M8 gekoppelt, wobei seine Source an den Drain des Transistors M6 gekoppelt ist und sein Drain an den Drain des Transistors M8 gekoppelt ist.
In diesem Dokument kann der Begriff ”gekoppelt” auch ”elektrisch gekoppelt” bedeuten und der Begriff ”angeschlossen” kann auch ”elektrisch angeschlossen” bedeuten. ”Gekoppelt” und ”angeschlossen” können auch zur Angabe verwendet werden, dass zwei oder mehr Elemente zusammenwirken oder miteinander interagieren.
In einigen Ausführungsformen ist eine Schaltung offenbart, die ein Latch und eine Logikschaltung umfasst. Das Latch ist zum Generieren eines Gating-Steuersignals als Reaktion auf ein Latch-Freigabesignal und ein Eingangstaktsignal konfiguriert. Das Latch umfasst ein Paar von Logik-Gates, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind. Die Logikschaltung ist zum Empfangen des Gating-Steuersignals und des Eingangstaktsignals und zum Generieren eines Ausgangstaktsignals als Reaktion auf das Gating-Steuersignal und das Eingangstaktsignal konfiguriert.
Ebenso ist eine Schaltung offenbart, die eine Latch-Steuerschaltung, ein Latch und eine Logikschaltung umfasst. Die Latch-Steuerschaltung ist zum Generieren eines Latch-Freigabesignals als Reaktion auf ein Testfreigabesignal und ein Freigabesignal konfiguriert. Das Latch ist zum Generieren eines Gating-Steuersignals als Reaktion auf das Latch-Freigabesignal und ein Eingangstaktsignal konfiguriert. Das Latch umfasst ein Paar von Logik-Gates, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind. Die Logikschaltung ist zum selektiven Leiten des Eingangstaktsignals als Ausgangstaktsignal als Reaktion auf das Gating-Steuersignal konfiguriert.
Ebenso ist ein Verfahren offenbart, das die in der Folge angegebenen Operationen umfasst. Als Reaktion auf ein Eingangstaktsignal und ein Latch-Freigabesignal Generieren eines Gating-Steuersignals durch ein Latch, wobei das Latch ein Paar von Logik-Gates umfasst, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind. Als Reaktion auf das Gating-Steuersignal selektives Leiten des Eingangstaktsignals als Ausgangstaktsignal durch eine Logikschaltung.
Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Schaltung, umfassend: ein Latch, das zum Generieren eines Gating-Steuersignals als Reaktion auf ein Latch-Freigabesignal und ein Eingangstaktsignal konfiguriert ist, wobei das Latch ein Paar von Logik-Gates umfasst, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind; und eine Logikschaltung, die zum Empfangen des Gating-Steuersignals und des Eingangstaktsignals und Generieren eines Ausgangstaktsignals als Reaktion auf das Gating-Steuersignal und das Eingangstaktsignal konfiguriert ist.
Schaltung nach Anspruch 1, wobei die Logik-Gates umfassen: ein Paar von OR-AND-Invert (OAI) Logik-Gates oder ein Paar von AND-OR-Invert (AOI) Logik-Gates.
Schaltung nach Anspruch 1, wobei die Logik-Gates umfassen: zwei OR-AND-Invert (OAI) Logik-Gates, die miteinander kreuzgekoppelt sind; wobei eines der OAI Logik-Gates zum Empfangen des Eingangstaktsignals und des Latch-Freigabesignals und Ausgeben des Gating-Steuersignals konfiguriert ist und das andere der OAI Logik-Gates zum Empfangen des Eingangstaktsignals und eines logischen Komplements des Latch-Freigabesignals konfiguriert ist.
Schaltung nach Anspruch 1, wobei die Logik-Gates umfassen: zwei AND-OR-Invert (AOI) Logik-Gates, die miteinander kreuzgekoppelt sind; wobei eines der OAI Logik-Gates zum Empfangen des Latch-Freigabesignals und eines logischen Komplements des Eingangstaktsignals und zum Ausgeben des Gating-Steuersignals konfiguriert ist und das andere der AOI Logik-Gates zum Empfangen eines logischen Komplements des Latch-Freigabesignals und des logischen Komplements des Eingangstaktsignals konfiguriert ist.
Schaltung nach einem der vorangehenden Ansprüche, wobei die Logik-Gates umfassen: zumindest einen Header-Schalter und zumindest einen Footer-Schalter, die jeweils konfiguriert sind, mit dem Eingangstaktsignal gesteuert zu werden; ein Paar von ersten Schaltern, die in Reihe mit dem zumindest einen Header-Schalter gekoppelt sind; ein Paar von zweiten Schaltern, die parallel mit dem zumindest einen Footer-Schalter gekoppelt sind, wobei einer der ersten Schalter und einer der zweiten Schalter so konfiguriert sind, dass sie mit dem Latch-Freigabesignal gesteuert werden, und der andere der ersten Schalter und der andere der zweiten Schalter so konfiguriert sind, dass sie mit einem logischen Komplement des Latch-Freigabesignals gesteuert werden; und ein Paar von kreuzgekoppelten Invertern, das zwischen den ersten Schaltern gekoppelt ist.
Schaltung nach einem der Ansprüche 1 bis 4, wobei die Logik-Gates umfassen: zumindest einen Header-Schalter und zumindest einen Footer-Schalter, die jeweils konfiguriert sind, mit dem Eingangstaktsignal gesteuert zu werden; einen ersten, einen zweiten und einen dritten Schalter, die in Reihe mit dem zumindest einen Header-Schalter gekoppelt sind; einen vierten, einen fünften und einen sechsten Schalter, die in Reihe mit dem zumindest einen Header-Schalter gekoppelt sind; und ein Paar von kreuzgekoppelten Invertern, die an den zumindest einen Footer-Schalter gekoppelt sind, wobei der zweite und der fünfte Schalter konfiguriert sind, mit Ausgängen des Inverters gesteuert zu werden; wobei der erste und der dritte Schalter konfiguriert sind, mit dem Latch-Freigabesignal gesteuert zu werden, und der vierte und der sechste Schalter konfiguriert sind, mit einem logischen Komplement des Latch-Freigabesignals gesteuert zu werden.
Schaltung nach einem der Ansprüche 1 bis 4, wobei die Logik-Gates umfassen: zumindest einen Header-Schalter und zumindest einen Footer-Schalter, von welchen jeder konfiguriert ist, mit einem logischen Komplement des Eingangstaktsignals gesteuert zu werden; einen ersten, einen zweiten und einen dritten Schalter, die in Reihe mit dem zumindest einen Footer-Schalter gekoppelt sind; einen vierten, einen fünften und einen sechsten Schalter, die in Reihe mit dem zumindest einen Footer-Schalter gekoppelt sind; und ein Paar von kreuzgekoppelten Invertern, die mit dem zumindest einen Header-Schalter gekoppelt sind, wobei der zweite und der fünfte Schalter konfiguriert sind, mit Ausgängen des Inverters gesteuert zu werden; wobei der erste und der dritte Schalter konfiguriert sind, mit dem Latch-Freigabesignal gesteuert zu werden, und der vierte und der sechste Schalter konfiguriert sind, mit einem logischen Komplement des Latch-Freigabesignals gesteuert zu werden.
Schaltung, umfassend: eine Latch-Steuerschaltung, die zum Generieren eines Latch-Freigabesignals als Reaktion auf ein Testfreigabesignal und ein Freigabesignal konfiguriert ist; ein Latch, das zum Generieren eines Gating-Steuersignals als Reaktion auf das Latch-Freigabesignal und ein Eingangstaktsignal konfiguriert ist, wobei das Latch ein Paar von Logik-Gates umfasst, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind; und eine Logikschaltung, die zum selektiven Leiten des Eingangstaktsignals als Ausgangstaktsignal als Reaktion auf das Gating-Steuersignal konfiguriert ist.
Schaltung nach Anspruch 8, wobei die Logik-Gates OR-AND-Invert (OAI) Logik-Gates oder AND-OR-Invert (AOI) Logik-Gates umfassen.
Schaltung nach Anspruch 8 oder 9, wobei eines der Logik-Gates zum Empfangen des Eingangstaktsignals und des Latch-Freigabesignals und zum Ausgeben des Gating-Steuersignals konfiguriert ist und das andere der Logik-Gates zum Empfangen des Eingangstaktsignals und eines logischen Komplements des Latch-Freigabesignals konfiguriert ist.
Schaltung nach einem der Ansprüche 8 bis 10, wobei eines der Logik-Gates zum Empfangen des Latch-Freigabesignals und eines logischen Komplements des Eingangstaktsignals und zum Ausgeben des Gating-Steuersignals konfiguriert ist und das andere der Logik-Gates zum Empfangen eines logischen Komplements des Latch-Freigabesignals und des logischen Komplements des Eingangstaktsignals konfiguriert ist.
Schaltung nach einem der Ansprüche 8 bis 11, wobei die Logik-Gates umfassen: ein Paar von ersten Schaltern, das in Reihe mit zumindest einem Header-Schalter gekoppelt ist, der konfiguriert ist, mit dem Eingangstaktsignal gesteuert zu werden; ein Paar von zweiten Schaltern, das parallel mit zumindest einem Footer-Schalter gekoppelt ist, der konfiguriert ist, mit dem Eingangstaktsignal gesteuert zu werden, ein Paar von kreuzgekoppelten Invertern, das zwischen den ersten Schaltern gekoppelt ist; wobei einer der ersten Schalter und einer der zweiten Schalter konfiguriert sind, mit dem Latch-Freigabesignal gesteuert zu werden, und der andere der ersten Schalter und der andere der zweiten Schalter konfiguriert sind, mit einem logischen Komplement des Latch-Freigabesignals gesteuert zu werden.
Schaltung nach einem der Ansprüche 8 bis 11, wobei die Logik-Gates umfassen: einen ersten, einen zweiten und einen dritten Schalter, die in Reihe mit zumindest einem Header-Schalter gekoppelt sind, der konfiguriert ist, mit dem Eingangstaktsignal gesteuert zu werden; einen vierten, einen fünften und einen sechsten Schalter, die in Reihe mit dem zumindest einen Header-Schalter gekoppelt sind; und ein Paar von kreuzgekoppelten Invertern, die an zumindest einen Footer-Schalter gekoppelt sind, der konfiguriert ist, mit dem Eingangstaktsignal gesteuert zu werden, wobei der zweite und der fünfte Schalter konfiguriert sind, mit Ausgängen des Inverters gesteuert zu werden; wobei der erste und der dritte Schalter konfiguriert sind, mit dem Latch-Freigabesignal gesteuert zu werden, und der vierte und der sechste Schalter konfiguriert sind, mit einem logischen Komplement des Latch-Freigabesignals gesteuert zu werden.
Schaltung nach einem der Ansprüche 8 bis 11, wobei die Logik-Gates umfassen: einen ersten, einen zweiten und einen dritten Schalter, die in Reihe mit dem zumindest einen Footer-Schalter gekoppelt sind, der konfiguriert ist, mit einem logischen Komplement des Eingangstaktsignals gesteuert zu werden; einen vierten, einen fünften und einen sechsten Schalter, die in Reihe mit dem zumindest einen Footer-Schalter gekoppelt sind; und ein Paar von kreuzgekoppelten Invertern, die an zumindest einen Header-Schalter gekoppelt sind, wobei der zweite und der fünfte Schalter konfiguriert sind, mit Ausgängen des Inverters gesteuert zu werden; wobei der erste und der dritte Schalter konfiguriert sind, mit dem Latch-Freigabesignal gesteuert zu werden, und der vierte und der sechste Schalter konfiguriert sind, mit einem logischen Komplement des Latch-Freigabesignals gesteuert zu werden.
Schaltung nach einem der Ansprüche 8 bis 14, wobei die Latch-Steuerschaltung ein NOR-Gate mit Eingängen umfasst, die zum Empfangen des Testfreigabesignals und des Freigabesignals konfiguriert sind.
Schaltung nach einem der Ansprüche 8 bis 15, wobei die Logikschaltung umfasst: ein NAND-Gate mit Eingängen, die zum Empfangen des Gating-Steuersignals und des Eingangstaktsignals konfiguriert sind; und einen Inverter mit einem Eingang, der an einen Ausgang des NAND-Gates gekoppelt ist, und einem Ausgang, der zum Ausgeben des Ausgangstaktsignals konfiguriert ist.
Verfahren, umfassend: als Reaktion auf ein Eingangstaktsignal und ein Latch-Freigabesignal Generieren eines Gating-Steuersignals durch ein Latch, wobei das Latch ein Paar von Logik-Gates umfasst, die jeweils zum Durchführen einer komplexen Logikfunktion auf mehreren Ebenen konfiguriert sind; und als Reaktion auf das Gating-Steuersignal selektives Leiten des Eingangstaktsignals als Ausgangstaktsignal durch eine Logikschaltung.
Verfahren nach Anspruch 17, wobei die Logik-Gates OR-AND-Invert (OAI) Logik-Gates oder AND-OR-Invert (AOI) Logik-Gates umfassen.
Verfahren nach Anspruch 17 oder 18, wobei die Logikschaltung umfasst: ein NAND-Gate mit Eingängen, die zum Empfangen des Gating-Steuersignals und des Eingangstaktsignals konfiguriert sind; und einen Inverter mit einem Eingang, der an einen Ausgang des NAND-Gates gekoppelt ist, und einem Ausgang, der zum Ausgeben des Ausgangstaktsignals konfiguriert ist.
Verfahren nach einem der Ansprüche 17 bis 19, wobei das Latch ein Setzen/Rücksetzen-(SR)Latch ist.