DE102018120348A1

DE102018120348A1 - Selbsttaktende abasteinrichtung mit reduzierter metastabilität

Info

Publication number: DE102018120348A1
Application number: DE102018120348.9A
Authority: DE
Inventors: John W. Poulton; Sudhir Shrikantha Kudva; Stephen G. Tell; John Michael Wilson
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2017-08-31
Filing date: 2018-08-21
Publication date: 2019-02-28
Also published as: US10601409B2; US20200106428A1; US10644686B2; US20190068203A1

Abstract

Eine Schaltung, ein Verfahren und ein System zum Abtasten eines Signals werden offenbart. Das System weist auf eine Abtastschaltung, welche ausgestaltet ist, um Eingangssignale abzutasten, wenn sich ein Taktsignal auf einem ersten Niveau befindet, um abgetastete Signale bzw. Abtastsignale zu erzeugen, eine Detektionsschaltung, welche mit der Abtastschaltung gekoppelt ist, eine Rückkopplungsschaltung, welche ein Ausgangssignal erfasst und das Taktsignal erzeugt. Die Detektionsschaltung lädt die Abtastsignale vor, wenn sich das Taktsignal auf einem zweiten Niveau befindet, und erfasst mittels schwellenangepasster Inverter Spannungsniveaus von jedem Abtastsignal, um hinsichtlich ihrer Spannungsniveaus erfasste Signale zu erzeugen, wobei eine Schwellenspannung der schwellenangepassten Inverter vollständig außerhalb eines Übergangsspannungsbereichs der Abtastschaltung liegt. Abhängig von einem der hinsichtlich ihrer Spannungsniveaus erfassten Signale, welches von dem zweiten Niveau in das erste Niveau übergeht, überführt die Detektionsschaltung das Ausgangssignal von dem ersten Niveau in das zweite Niveau.

Description

Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf Abtastschaltungen, insbesondere auf eine selbsttaktende Abtastschaltung mit verminderter Metastabilität.
Hintergrund
Mit hoher Geschwindigkeit arbeitende Signalabtastschaltungen haben Metastabilitätsprobleme, da nur eine begrenzte Zeit zur Verfügung steht, um einen Spannungspegel an einem über Kreuz gekoppelten Knoten zu bestimmen, im Vergleich zu einer Signalabtastschaltung, welche mit einer geringeren Geschwindigkeit arbeitet. Das Metastabilitätsproblem wird noch verschärft, wenn eine mit hoher Geschwindigkeit arbeitende Signalabtastschaltung in einer Rückkopplungsschleife eingesetzt wird, um zwei Eingangsspannungen so zu regeln, dass sie nahe beieinander liegen, wie bei der Regelung der Spannungsversorgung. Herkömmliche Techniken, wie die Eingabe des Ausgangssignals der Abtastschaltung in eine Reihe von metastabilitätsvermeidenden Flip-Flops zur Synchronisation des Ausgangs, erhöhen die Antwortzeit. Die Erhöhung der Antwortzeit ist möglicherweise nicht akzeptabel für die Regelung der Versorgungsspannung einer integrierten Schaltung. Es besteht daher die Notwendigkeit, diese Fragen und/oder andere Fragen im Zusammenhang mit dem Stand der Technik zu behandeln.
Zusammenfassung
Ein Verfahren, eine Schaltung und ein System werden zum Abtasten eines Signals offenbart. Ein selbstgetaktetes Abtastsystem, umfassend eine Abtastschaltung, die ausgestaltet ist, um Eingangssignale abzutasten, wenn sich ein Taktsignal auf einem ersten Pegel bzw. Niveau befindet, um abgetastete Signale bzw. Abtastsignale zu erzeugen, eine Detektionsschaltung, die mit der Abtastschaltung gekoppelt ist, und eine Rückkopplungsschaltung, die ausgestaltet ist, um ein Ausgangssignal zu empfangen und das Taktsignal zu erzeugen. Die Detektionsschaltung ist konfiguriert, um die Abtastsignale vorzuladen, wenn sich das Taktsignal auf einem zweiten Pegel bzw. Niveau befindet, und um mittels hinsichtlich ihrer Schwellenwerte angepassten Invertern Spannungspegel jedes abgetasteten Signals bzw. Abtastsignals zu erfassen, um hinsichtlich ihrer Spannungspegel erfasste Signale zu erzeugen, wobei eine Schwellenspannung der hinsichtlich ihrer Schwellenwerte angepassten Inverter vollständig außerhalb eines Übergangsspannungsbereichs der Abtastschaltung liegt. Abhängig von einem der hinsichtlich ihrer Spannungspegel erfassten Signale, das vom zweiten Pegel auf den ersten Pegel übergeht, überführt die Detektionsschaltung das Ausgangssignal vom ersten Pegel auf den zweiten Pegel.
Figurenliste

1A stellt ein selbstgetaktetes Abtastsystem gemäß einer Ausführungsform dar.
1 B stellt ein Zeitdiagramm von Signalen dar, welche gemäß einer Ausführungsform in dem in 1A dargestellten selbstgetakteten Abtastsysteme erzeugt werden.
1C stellt eine Schaltung für die in 1A dargestellte Abtasteinrichtung gemäß einer Ausführungsform dar.
1D stellt einen Schwellenspannungsbereich eines schwellenangepassten Inverters und einen Übergangsspannungsbereich einer Abtasteinrichtung für das in 1A dargestellte selbstgetaktete Abtastsystem gemäß einer Ausführungsform dar.
2A stellt ein anderes selbstgetaktetes Abtastsystem gemäß einer Ausführungsform dar, welches das Gegenstück des in 1A dargestellten selbstgetakteten Abtastsystems ist.
2B stellt eine Schaltung für die in 2A dargestellte Abtasteinrichtung gemäß einer Ausführungsform dar.
2C stellt gemäß einer Ausführungsform einen Schwellenspannungsbereich eines Inverters und einen Übergangsbereich einer Abtasteinrichtung für das in 2A dargestellte selbstgetaktete Abtastsystem dar.
3 stellt einen Flussplan eines Verfahrens für ein selbstgetaktetes Abtastsystem gemäß einer Ausführungsform dar.
4A stellt ein Abtastsystem gemäß einer Ausführungsform dar, welches mit einem externen Takt synchronisiert wird.
4B stellt ein Zeitdiagramm von Signalen gemäß einer Ausführungsform dar, welche in dem in 4A dargestellten Abtastsystem erzeugt werden.
5A stellt gemäß einer Ausführungsform das in 1A dargestellte selbstgetaktete Abtastsystem mit einem gepufferten Taktausgang dar.
5B stellt ein Zeitdiagramm von Signalen gemäß einer Ausführungsform dar, welche in dem in 5A dargestellten selbstgetakteten Abtastsystem erzeugt werden.
5C stellt ein Blockdiagramm eines Spannungsreglers gemäß einer Ausführungsform dar, welcher ein selbstgetaktetes Abtastsystem aufweist.
5D stellt gemäß einer Ausführungsform das selbstgetaktete Abtastsystem der 5C in einer integrierten Schaltung dar.
6 stellt ein beispielhaftes System dar, in welchem die verschiedenen Architekturen und/oder Funktionalitäten der verschiedenen vorherigen Ausführungsformen implementiert sein können.

Detaillierte Beschreibung
Ein selbsttaktendes Abtastsystem erzeugt das Taktsignal aus dem abgetasteten Signal bzw. Abtastsignal und variiert die Taktfrequenz basierend auf der Zeit, die die über Kreuz gekoppelten Knoten benötigen, um die abgetasteten Spannungspegel zu bestimmen und einen stabilen Zustand zu erreichen. Wenn mehr Zeit für die Bestimmung der Abtastsignale benötigt wird, wird die Erzeugung der Taktflanke verzögert, was zu einem Takt mit einer variablen Frequenz führt. Das selbsttaktende Abtastsystem kann verwendet werden, um zwei nahe beieinander liegende Eingangsspannungen zur Regelung der Spannungsversorgung zu regeln.
1A stellt ein selbsttaktendes Abtastsystem 100 gemäß einer Ausführungsform dar. Das selbsttaktende Abtastsystem 100 weist eine Abtastschaltung 105, eine Fertigstellungsdetektionsschaltung 110 und eine Rückkopplungsschaltung 115, die in einer Schleife konfiguriert ist, auf, wie es in 1A dargestellt ist. In einer Ausführungsform ist die Abtastschaltung 105 eine Standard-Masterstufe einer über Kreuz gekoppelten Abtastschaltung. Das selbsttaktende Abtastsystem 100 arbeitet in zwei verschiedenen Phasen (d.h. Modi). Die Abtasteinrichtung 105 tastet während einer Auswertephase die Spannungspegel von Vout und Vref ab und erzeugt die Ausgangssignale OUTP und OUTN. Die Fertigstellungsdetektionsschaltung 110 weist zwei Transistoren 106 und 107 auf, die ausgestaltet sind, um die Signale OUTP und OUTN während einer Vorladephase auf eine Versorgungsspannung vorzuladen. Die Fertigstellungsdetektionsschaltung 110 weist zwei hinsichtlich ihrer Schwellenwerte angepasste bzw. schwellenangepasste Inverter 102 und 103 auf, die sicherstellen, dass die Spannungen an OUTP und OUTN während der Auswertungsphase ausreichend getrennt sind und sich nicht in einem Metastabilitätszustand befinden (d.h. sie sind stabil), bevor sich der Ausgang eines der schwellenangepassten Inverter 102 und 103 ändert. Wie in 1A dargestellt ist, sind die beiden Transistoren 106 und 107 PMOS-Bauelemente und die beiden schwellenangepassten Inverter 102 und 103 Inverter mit einer niedrigen Schwellenspannung.
Ein Spannungsschaltschwellenbereich der schwellenangepassten Inverter 102 und 103 liegt vollständig außerhalb eines Übergangsspannungsbereichs der Abtasteinrichtung 105. Wichtig ist, dass der Spannungsschwellenwert, bei dem die Transistoren schalten, ein Bereich ist, der Prozess-, Versorgungsspannungs- und Temperaturschwankungen (Prozess-, Voltage- und Temperature-Variationen (PVT-Variationen)) berücksichtigt. Ebenso berücksichtigt der Übergangsspannungsbereich der Abtasteinrichtung 105 PVT-Variationen. Somit gibt es keine Überschneidung zwischen dem Schwellenspannungsbereich der schwellenangepassten Inverter und dem Übergangsspannungsbereich der Abtasteinrichtung 105. Die schwellenangepassten Inverter 102 und 103 erfassen eine Zustandsänderung eines der OUTP- und OUTN-Signale und überführen den Ausgang eines der schwellenangepassten Inverter 102 und 103 auf HIGH, wenn die Erkennung der Zustandsänderung während der Auswertungsphase abgeschlossen ist.
Die Ausgänge der beiden schwellenangepassten Inverter 102 und 103 werden über ein NOR-Gatter 112 kombiniert, um einen negativen Übergang (d.h. eine fallende Flanke) für ein NOR_OUT-Signal zu erzeugen, wenn sich eines der OUTP- oder OUTN-Signale während der Auswertungsphase auf LOW verändert. Die Rückkopplungsschaltung 115 weist eine gerade Anzahl von Invertern zur Erzeugung des Taktsignals CLK auf. Der negative Übergang bzw. die fallende Flanke von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um einen negativen Übergang des Taktsignals CLK zu erzeugen und die Vorladephase einzuleiten. Der negative Übergang des NOR_OUT-Signals erzeugt eine nächste Flanke des Taktsignals CLK, die in die Abtasteinrichtung 105 eingespeist wird, was zur Selbsttaktungsfunktion des selbsttaktenden Abtastsystems 100 führt.
Der Ausgang eines der beiden schwellenangepassten Inverter 102 und 103 (z.B. eines der hinsichtlich ihrer Spannungspegel erfassten Signale) kann als Spannungsvergleichsausgangssignal COMP_OUT verwendet werden. COMP_OUT kann als Eingang für eine zusätzliche Logik bereitgestellt werden, wie beispielsweise eine Regelkreisstufe für eine Spannungsregler-Realisierung. Ein CLK1-Signal kann am Ausgang eines Inverters in der Rückkopplungsschaltung 115 erzeugt werden, so dass eine ungerade Anzahl von Invertern in Reihe zwischen dem NOR-Gatter 112 und dem Inverter, der das CLK1-Signal ausgibt, angeordnet ist. In einer Ausführungsform kann das CLK1-Signal als Taktsignaleingang zu einem positiv flankengesteuerten Flip-Flop verwendet werden, um das COMP_OUT-Signal zu erfassen. In einer Ausführungsform kann das CLK1-Signal gepuffert und dann zum Takten nachfolgender logischer Stufen verwendet werden.
Während der Vorladephase, wenn CLK auf LOW liegt, werden beide Signale OUTP und OUTN auf eine Versorgungsspannung geladen, um einen positiven Übergang bzw. eine steigende Flanke von NOR_OUT zu erzeugen. Der positive Übergang von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um einen positiven Übergang des Taktsignals CLK zu erzeugen und die Auswertungsphase einzuleiten, wenn CLK HIGH ist. Einer oder mehrere der Inverter in der Rückkopplungsschaltung 115 können eine programmierbare Verzögerung aufweisen, so dass die Frequenz des Taktsignals CLK gesteuert werden kann, um eine gewünschte Frequenz zu erreichen. So kann beispielsweise die Frequenz von CLK erhöht werden, um die maximale Frequenz, mit der Vout und Vref abgetastet werden, zu erhöhen, indem die Verzögerung durch die Rückkopplungsschaltung 115 reduziert wird.
Das selbsttaktende Abtastsystem 100 vermeidet die Notwendigkeit von seriell gekoppelten, metastabilitätsvermeidenden Flip-Flops und reduziert die Verzögerung der Rückkopplungsschleife, wodurch die Reaktionszeit verbessert wird. Eine schnelle Reaktionszeit ist erforderlich, um einen Versorgungsspannungspegel zu regeln, wie z.B. Vout, damit dieser in der Nähe von Vref liegt, und gleichzeitig die Spannungswelligkeit zu begrenzen. Das selbsttaktende Abtastsystem 100 kann in einen Die bzw. Rohchip mit einem Prozessor zur Regelung eines Spannungspegels integriert werden, und die höheren Schaltfrequenzen, mit denen die Abtasteinrichtung 105 betrieben wird, begrenzen die Spannungswelligkeit von Vout. In einer konventionellen integrierten Schaltung würde die höhere Frequenz die Wahrscheinlichkeit der Metastabilität erhöhen. Die Selbsttaktungsfunktion des selbsttaktenden Abtastsystems 100 verhindert jedoch die Wahrscheinlichkeit einer Metastabilität.
Im Rahmen der folgenden Beschreibung ist ein negativer Übergang ein fallender Übergang von einer hohen bzw. oberen Spannung (HIGH) zu einer niedrigen bzw. unteren Spannung (LOW), ein positiver Übergang ist ein steigender Übergang von einer unteren Spannung (LOW) zu einer oberen Spannung (HIGH), eine untere Spannung (LOW) kann eine untere Versorgungsspannung, wie z.B. Masse, sein, und eine obere Spannung (HIGH) kann eine obere Versorgungsspannung, wie z.B. VDD, sein. Eine obere Spannung kann ein logisches TRUE sein, und ein unterer Spannungspegel kann ein logisches FALSE sein.
Es werden nun weitere veranschaulichende Informationen zu verschiedenen optionalen Architekturen und Funktionen gegeben, mit denen der vorgenannte Rahmen nach den Wünschen des Benutzers implementiert werden kann oder nicht. Es sei ausdrücklich darauf hingewiesen, dass die folgenden Informationen zur Veranschaulichung aufgeführt sind und nicht als einschränkend ausgelegt werden sollen. Eine der folgenden Eigenschaften kann wahlweise mit oder ohne Ausnahme anderer beschriebener Merkmale realisiert werden.
1B veranschaulicht ein Zeitdiagramm 120 von Signalen, die innerhalb des in 1A dargestellten selbstgetakteten Abtastsystems 100 gemäß einer Ausführungsform erzeugt werden. Obwohl die steigenden und fallenden Übergänge der Signale als gleichzeitig dargestellt sind, können die steigenden und fallenden Übergänge Steigungen aufweisen, die im Laufe der Zeit variieren. Wenn sich das Taktsignal CLK, das in die Abtasteinrichtung 105 eingespeist wird, zum Zeitpunkt t0 auf LOW ändert, beginnt eine Vorladephase und OUTP und OUTN werden beide auf HIGH vorgeladen. Der daraus resultierende steigende Übergang von OUTP bewirkt einen Übergang von COMP_OUT auf LOW und einen Übergang von NOR_OUT auf HIGH. Der steigende Übergang von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um eine steigende Flanke des Taktsignals CLK zum Zeitpunkt t1 zu erzeugen und die Vorladephase zu beenden. Es ist zu beachten, dass die Dauer der Vorladephase nahezu konstant ist und mit den Betriebsbedingungen variiert, welche mit den Verzögerungszeiten der Signalausbreitung durch die schwellenangepassten Inverter 102 und 103, das NOR-Gatter 112 und die Rückkopplungsschaltung 115 variieren.
Zum Zeitpunkt t1 beginnt die Auswertungsphase, und die Abtasteinrichtung 105 erfasst die Spannungspegel von Vout und Vref. Während der Auswertungsphase kann eines der Signale OUTP und OUTN durch die Abtasteinrichtung 105 auf LOW geschaltet werden. In einer Ausführungsform wird OUTP auf LOW geschaltet, wenn Vout kleiner als Vref ist, und OUTN auf LOW geschaltet, wenn Vout größer als Vref ist.
Wie in 1B dargestellt ist, wird das Signal OUTP zum Zeitpunkt t2 auf LOW geschaltet. Der schwellenangepasste Inverter 102 erkennt den Abschluss des Übergangs von OUTP von HIGH zu LOW, wenn OUTP unterhalb des gesamten Übergangsbereichs der Abtasteinrichtung 105 fällt und die Schwellenspannung des NMOS-Transistors im schwellenangepassten Inverter 102 erreicht. Das COMP_OUT-Signal geht auf HIGH und zeigt damit den Abschluss des Übergangs an. Das NOR_OUT-Signal geht zum Zeitpunkt t3 auf LOW.
Die steigende Flanke von COMP_OUT bewirkt, dass NOR_OUT zum Zeitpunkt t3 auf LOW fällt. Die fallende Flanke von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um eine fallende Flanke des Taktsignals CLK zum Zeitpunkt t4 zu erzeugen. Es sei angemerkt, dass die Dauer der Auswertungsphase, welche als Verzögerung von t1 bis t4 gemessen wird, basierend auf einer Steigung der fallenden Flanke von OUTP variieren kann. Im Gegensatz zur Dauer der Vorladephase ist die Dauer der Auswertungsphase variabel und hängt von der Zeit ab, die benötigt wird, um den Abschluss des Übergangs von OUTP oder OUTN zu erfassen. Dadurch variiert der Arbeitszyklus und/oder die Frequenz des Taktsignals CLK.
Eine zweite Vorladephase beginnt zum Zeitpunkt t4, wenn die Flanke des Taktsignals CLK auf HIGH ansteigt und OUTP und OUTN beide auf HIGH vorgeladen werden. Die daraus resultierende steigende Flanke von OUTP bewirkt, dass COMP_OUT auf LOW fällt und NOR_OUT auf HIGH ansteigt. Die steigende Flanke von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um eine steigende Flanke des Taktsignals CLK zum Zeitpunkt t5 zu erzeugen und die Vorladephase zu beenden.
Zum Zeitpunkt t5 beginnt die Auswertungsphase und die Abtasteinrichtung 105 erfasst die Spannungspegel von Vout und Vref. Wie in 1B dargestellt ist, wird das Signal OUTN zum Zeitpunkt t6 auf LOW geschaltet. Es sei angemerkt, dass die Verzögerung von t5 bis t6 kürzer ist als die Verzögerung von t1 bis t2 ist. Daher ist die zweite Auswertungsphase kürzer als die erste Auswertungsphase. Der schwellenangepasste Inverter 103 erkennt den Abschluss des Übergangs von OUTN von HIGH zu LOW, wenn OUTN den gesamten Übergangsbereich der Abtasteinrichtung 105 unterschreitet und die Schwellenspannung des NMOS-Transistors im schwellenangepassten Inverter 103 erreicht. Das COMP_OUT-Signal bleibt auf HIGH und das NOR_OUT-Signal fällt zum Zeitpunkt t7 auf LOW. Die fallende Flanke von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um eine fallende Flanke des Taktsignals CLK zum Zeitpunkt t8 zu erzeugen, die Auswertungsphase zu beenden und eine Vorladephase zu beginnen.
1C stellt eine Schaltung 150 dar, die die in 1A dargestellte Abtasteinrichtung 105 gemäß einer Ausführungsform implementiert. Ein erster Inverter mit den Transistoren 151 und 152 und ein zweiter Inverter mit den Transistoren 153 und 154 bilden über Kreuz gekoppelte Inverter. Ein getakteter Pull-Down-NMOS-Transistor 160, der zwischen einem Knoten 162 und der unteren Versorgungsspannung (z.B. GND) gekoppelt ist, wird aktiviert, wenn das Taktsignal CLK HIGH ist, und deaktiviert, wenn das Taktsignal CLK LOW ist. Der NMOS-Transistor 156 ist zwischen dem ersten Inverter und dem Knoten 162 gekoppelt und wird durch das Vout-Signal aktiviert. Der NMOS-Transistor 158 ist zwischen dem zweiten Inverter und dem Knoten 162 gekoppelt und wird durch das Vref-Signal aktiviert.
Die Signale Vout und Vref werden abgetastet, wenn das Taktsignal CLK HIGH ist, um OUTP und OUTN zu erzeugen. Wenn das Taktsignal LOW ist, sind OUTP und OUTN von der unteren Versorgungsspannung entkoppelt. Wenn Vout und Vref während der Abtastung gleich oder nahezu gleich sind, fällt weder OUTN noch OUTP auf LOW. Wenn Vout höher als Vref ist, bleibt OUTP auf HIGH und OUTN fällt auf LOW. Wenn Vref höher als Vout ist, bleibt OUTN auf HIGH und OUTP fällt auf LOW. In einer Ausführungsform reicht eine Differenz von 2-3 mV zwischen den Eingängen Vref und Vout eines symmetrischen Vergleichers (d.h. Offset kompensiert) aus, um einen Übergang an einem der Ausgänge in angemessener Zeit für eine Hochfrequenzanwendung zu bewirken. Eine kleinere Spannungsdifferenz kann erkannt werden, aber es kann mehr Zeit erforderlich sein, da die beiden Ausgänge im metastabilen Bereich verbleiben.
1D veranschaulicht einen Schwellenspannungsbereich eines schwellenangepassten Inverters 102 oder 103 und einen Übergangsspannungsbereich einer Abtasteinrichtung für das in 1A dargestellte selbstgetaktete Abtastsystem 100 gemäß einer Ausführungsform. Der Schwellenspannungsbereich des schwellenangepassten Inverters 102 oder 103 wird als ein Inverter-Variationsbereich 180 dargestellt. Der Übergangsspannungsbereich der Abtasteinrichtung für das selbstgetaktete Abtastsystem 100 wird als ein Abtasteinrichtungs-Variationsbereich 170 dargestellt. Der Abtasteinrichtungs-Variationsbereich 170 begrenzt einen Metastabilitätszustand der abgetasteten Signale bzw. Abtastsignale OUTP und OUTN. Eine Spanne 175 trennt den Inverter-Variationsbereich 180 von dem Abtasteinrichtungs-Variationsbereich 170. Der Inverter-Variationsbereich 180 und der Abtasteinrichtungs-Variationsbereich 170 berücksichtigen jeweils Transistorschwankungen aufgrund von Betriebsbedingungen und Herstellungsverfahren durch Bereitstellung ausreichender Spannen. Die Trennung des Inverter-Variationsbereichs 180 und des Abtasteinrichtungs-Variationsbereichs 170 durch die Spanne 175 stellt sicher, dass die Spannungen an OUTP und OUTN ausreichend getrennt sind und sich während der Auswertungsphase nicht in einem Metastabilitätszustand befinden.
Während der Vorladephase werden sowohl das OUTN- als auch das OUTP-Signal auf HIGH vorgeladen. Während der Auswertungsphase werden Vout und Vref von der Abtasteinrichtung 105 abgetastet, und wenn Vref größer als Vout ist, wird das OUTP-Signal von der Abtasteinrichtung 105 auf LOW gesetzt. Wie in 1D dargestellt ist, fallen zu Beginn der Auswertungsphase sowohl das OUTN- als auch das OUTP-Signal ab. Wenn die Übergangsspannung der Abtasteinrichtung erreicht ist, steigt das OUTN-Signal an und das OUTP-Signal fällt ab. Wenn das OUTN- und OUTP-Signal beide außerhalb des Abtasteinrichtungs-Variationsbereichs 170 liegen, wird Metastabilität vermieden. Wenn das OUTP-Signal die gegenüber der Sampler-Übergangsspannung niedrigere Schwellenspannung des Inverters erreicht, zieht der schwellenangepasste Inverter 102 das COMP_OUT-Signal hoch. In einer Ausführungsform sind die schwellenangepassten Inverter 102 und 103 mit einem schwachen PMOS-Transistor als Pull-up-Vorrichtung und einem starken NMOS-Transistor als Pull-down-Vorrichtung aufgebaut. Mit anderen Worten, der NMOS-Transistor ist viel breiter als der PMOS-Transistor.
Wie in 1D dargestellt ist, ist der Inverter-Variationsbereich 180 so eingestellt, dass er bei einer 6-Sigma-Variation vollständig außerhalb des Abtasteinrichtungs-Variationsbereichs 170 liegt. Der Inverter-Variationsbereich 180 kann entsprechend angepasst werden, um die Spanne 175 zu vergrößern oder zu verringern, je nach Bedarf, um die Variationsgrenzen einzuhalten. Wichtig ist, dass sich der Inverter-Variationsbereich 180 nicht mit einem Teil des Abtasteinrichtungs-Variationsbereichs 170 überschneidet.
2A stellt ein weiteres selbstgetaktetes Abtastsystem 200 dar, das das Gegenstück des in 1A dargestellten selbstgetakteten Abtastsystems 100 gemäß einer Ausführungsform ist. Eine Gegenstück-Version des selbsttaktenden Abtastsystems 100 kann implementiert werden, indem die PMOS-Vorladevorrichtungen, die mit einem niedrigen Schwellenwert eingestellten Inverter 102 und 103 und das NOR-Gatter 112 durch NMOS-Vorladevorrichtungen, mit einem hohen Schwellenwert eingestellten Inverter 202 und 203 bzw. ein NAND-Gatter 212 ersetzt werden.
Das selbsttaktende Abtastsystem 200 weist eine Abtastschaltung 205, eine Fertigstellungsdetektionsschaltung 210 und die Rückkopplungsschaltung 115, die in einer Schleife konfiguriert ist, auf, wie es in 2A dargestellt ist. In einer Ausführungsform ist die Abtastschaltung 205 eine Standard-Masterstufe einer über Kreuz gekoppelten Abtastschaltung. Das selbsttaktende Abtastsystem 200 arbeitet auch mit der Vorlade- und Auswertungsphase. Die Abtasteinrichtung 205 tastet während einer Auswertungsphase die Spannungspegel von Vout und Vref ab und erzeugt die Ausgangssignale OUTP und OUTN. Die Fertigstellungsdetektionsschaltung 210 weist zwei Pull-Down-Transistoren 206 und 207 auf, die ausgestaltet sind, um die Signale OUTP und OUTN während der Vorladephase auf eine untere Versorgungsspannung vorzuladen. Die Fertigstellungsdetektionsschaltung 210 weist zwei schwellenangepasste Inverter 202 und 203 auf, die sicherstellen, dass die Spannungen an OUTP und OUTN während der Auswertungsphase ausreichend getrennt sind und sich nicht in einem Metastabilitätszustand befinden (d.h. sie sind stabil), bevor sich der Ausgang eines der schwellenangepassten Inverter 202 und 203 ändert. Wie in 2A dargestellt ist, sind die beiden Transistoren 206 und 207 NMOS-Bauelemente und die beiden schwellenangepassten Inverter 202 und 203 sind Inverter mit einer hohen Schwellenspannung. In einer Ausführungsform sind die schwellenangepassten Inverter 202 und 203 mittels eines starken PMOS-Transistors als Pull-up-Vorrichtung und eines schwachen NMOS-Transistors als Pull-down-Vorrichtung konstruiert. Mit anderen Worten ist der PMOS-Transistor viel breiter als der NMOS-Transistor.
Ein Spannungsschalt-Schwellenbereich der schwellenangepassten Inverter 202 und 203 liegt vollständig außerhalb eines Übergangsspannungsbereichs der Abtasteinrichtung 205. Wichtig ist, dass es keine Überschneidung zwischen dem Bereich der schwellenangepassten Inverter und dem Übergangsspannungsbereich gibt. Die schwellenangepassten Inverter 202 und 203 erfassen eine Zustandsänderung eines der OUTP- und OUTN-Signale und schalten den Ausgang eines der schwellenangepassten Inverter 202 und 203 auf LOW, wenn die Erkennung der Zustandsänderung während der Auswertungsphase abgeschlossen wird.
Die Ausgänge der beiden schwellenangepassten Inverter 202 und 203 werden mittels eines NAND-Gatters 212 kombiniert, um einen positiven Übergang (d.h. eine positive bzw. steigende Flanke) für ein NAND_OUT-Signal zu erzeugen, wenn eines der OUTP- oder OUTN-Signale während der Auswertungsphase auf HIGH ansteigt. Die Rückkopplungsschaltung 115 weist eine gerade Anzahl von Invertern zur Erzeugung des Taktsignals CLK auf. Die steigende Flanke von NAND_OUT durchläuft die Rückkopplungsschaltung 115, um eine positive Flanke bzw. positiven Übergang des Taktsignals CLK zu erzeugen und die Vorladephase einzuleiten. Die positive Flanke des NAND_OUT-Signals erzeugt eine nächste Flanke des Taktsignals CLK, die in die Abtasteinrichtung 205 eingegeben wird, was zur Selbsttaktfunktion des selbsttaktenden Abtastsystems 200 führt. Die Abtasteinrichtung 205 kann mit einer Schaltung implementiert werden, die das Gegenstück der in 1C dargestellten Schaltung 150 ist, wie beispielsweise die in 2B dargestellte Schaltung 250.
Der Ausgang eines der beiden schwellenangepassten Inverter 202 und 203 kann als Komparatorausgang COMP_OUT verwendet werden. Der Komparatorausgang kann als Eingang für eine zusätzliche Logik bereitgestellt werden, wie beispielsweise eine Regelkreisstufe für eine Spannungsregler-Implementierung. Ein CLK1-Signal kann am Ausgang eines Inverters in der Rückkopplungsschaltung 115 erzeugt werden, so dass eine ungerade Anzahl von Invertern in Reihe zwischen dem NAND-Gatter 212 und dem Inverter, der das CLK1-Signal ausgibt, geschaltet sind. In einer Ausführungsform kann das CLK1-Signal gepuffert und dann zum Takten nachfolgender logischer Stufen verwendet werden.
Während der Vorladephase, wenn CLK HIGH ist, werden beide Signale OUTP und OUTN auf eine untere Versorgungsspannung vorgeladen, was einen negativen Übergang bzw. fallende Flanke bei NAND_OUT erzeugt. Der negative Übergang von NAND_OUT durchläuft die Rückkopplungsschaltung 115, um einen negativen Übergang des Taktsignals CLK zu erzeugen und die Auswertungsphase einzuleiten, wenn CLK LOW ist. Einer oder mehrere der Inverter in der Rückkopplungsschaltung 115 können eine programmierbare Verzögerung aufweisen, so dass die Frequenz des Taktsignals CLK gesteuert werden kann, um eine gewünschte Frequenz zu erreichen. So kann beispielsweise die Frequenz von CLK erhöht werden, um die Frequenz zu erhöhen, mit der Vout und Vref abgetastet werden, indem die Verzögerung durch die Rückkopplungsschaltung 115 reduziert wird.
Das selbsttaktende Abtastsystem 200 vermeidet die Notwendigkeit von in Reihe gekoppelten, metastabilitätsgesicherten Flops und reduziert die Verzögerung der Rückkopplungsschleife, wodurch die Antwortzeit verbessert wird. Eine schnelle Antwortzeit ist erforderlich, um einen Versorgungsspannungspegel zu regeln, wie z.B. Vout, um in der Nähe von Vref zu liegen, und um gleichzeitig die Spannungswelligkeit zu begrenzen. Das selbsttaktende Abtastsystem 200 kann in einen Die bzw. Rohchip mit einem Prozessor zur Regelung eines Spannungspegels integriert werden, und die höheren Schaltfrequenzen, mit denen die Abtasteinrichtung 205 betrieben wird, begrenzen die Spannungswelligkeit von Vout. In einer konventionellen integrierten Schaltung würde die höhere Frequenz die Wahrscheinlichkeit der Metastabilität erhöhen. Die Selbsttaktfunktion des selbsttaktenden Abtastsystems 200 verhindert jedoch die Wahrscheinlichkeit einer Metastabilität.
2B stellt gemäß einer Ausführungsform eine Schaltung 250 dar, die die in 2A dargestellte Abtasteinrichtung 205 implementiert. Ein erster Inverter mit den Transistoren 251 und 252 und ein zweiter Inverter mit den Transistoren 253 und 254 bilden über Kreuz gekoppelte Inverter. Ein getakteter Pull-up-PMOS-Transistor 260, der zwischen einem Knoten 262 und der oberen Versorgungsspannung (z.B. VDD) gekoppelt ist, wird aktiviert, wenn das Taktsignal CLK LOW ist, und deaktiviert, wenn das Taktsignal CLK HIGH ist. Der PMOS-Transistor 256 ist zwischen dem ersten Inverter und dem Knoten 262 gekoppelt und wird durch das Vout-Signal aktiviert. Der PMOS-Transistor 258 ist zwischen dem zweiten Inverter und dem Knoten 262 gekoppelt und wird durch das Vref-Signal aktiviert.
Die Signale Vout und Vref werden abgetastet, wenn das Taktsignal CLK LOW ist, um OUTP und OUTN zu erzeugen. Wenn das Taktsignal HIGH ist, sind OUTP und OUTN von der hohen Versorgungsspannung entkoppelt. Wenn Vout und Vref während des Abtastens gleich oder nahezu gleich sind, weisen weder OUTN noch OUTP einen Übergang nach HIGH auf. Wenn Vout höher als Vref ist, bleibt OUTN auf LOW und OUTP ändert sich auf HIGH. Wenn Vref höher als Vout ist, bleibt OUTP auf LOW und OUTN ändert sich auf HIGH. In einer Ausführungsform reicht eine Differenz von 2-3 mV zwischen den Eingängen Vref und Vout eines symmetrischen Komparators (d.h. der Offset ist kompensiert) aus, um einen Übergang an einem der Ausgänge in angemessener Zeit für eine Hochfrequenzanwendung zu bewirken. Eine kleinere Spannungsdifferenz kann erkannt werden, aber es kann mehr Zeit erforderlich sein, da die beiden Ausgänge im metastabilen Bereich verbleiben.
2C veranschaulicht einen Schwellenspannungsbereich eines schwellenangepassten Inverters 202 oder 203 und einen Abtasteinrichtungs-Übergangsspannungsbereich für das in 2A dargestellte selbstgetaktete Abtastsystem 200 gemäß einer Ausführungsform. Der Schwellenspannungsbereich des schwellenangepassten Inverters 202 oder 203 wird als ein Inverter-Variationsbereich 270 dargestellt. Der Übergangsspannungsbereich der Abtasteinrichtung für das selbstgetaktete Abtastsystem 200 wird als ein Abtasteinrichtungs-Variationsbereich 280 dargestellt. Eine Spanne 275 trennt den Inverter-Variationsbereich 270 von dem Abtasteinrichtungs-Variationsbereich 280. Der Inverter-Variationsbereich 270 und der Abtasteinrichtungs-Variationsbereich 280 berücksichtigen jeweils Transistorschwankungen aufgrund von Betriebsbedingungen und Herstellungsverfahren durch Bereitstellung ausreichender Spannen. Die Trennung des Inverter-Variationsbereichs 270 und des Abtasteinrichtungs-Variationsbereichs 280 durch die Spanne 275 stellt sicher, dass die Spannungen an OUTP und OUTN ausreichend getrennt sind und sich während der Auswertungsphase nicht in einem Metastabilitätszustand befinden.
Während der Vorladephase werden sowohl das OUTN- als auch das OUTP-Signal auf LOW vorgeladen. Während der Auswertungsphase werden Vout und Vref von der Abtasteinrichtung 205 abgetastet, und wenn Vref größer als Vout ist, wird das OUTP-Signal von der Abtasteinrichtung 205 auf LOW geschaltet. Wie in 2C dargestellt ist, steigen zu Beginn der Auswertungsphase sowohl das OUTN- als auch das OUTP-Signal an. Wenn die Übergangsspannung der Abtasteinrichtung erreicht ist, steigt das OUTN-Signal an und das OUTP-Signal fällt ab. Wenn die OUTN- und OUTP-Signale beide außerhalb des Abtasteinrichtungs-Variationsbereichs 280 liegen, wird Metastabilität vermieden. Wenn das OUTN-Signal die Inverter-Schwellenspannung erreicht, die oberhalb der Abtasteinrichtungs-Übergangsspannung liegt, zieht der schwellenangepasste Inverter 202 das COMP_OUT-Signal herunter.
Wie in 2C dargestellt ist, ist der Inverter-Variationsbereich 270 so eingestellt, dass er bei einer 6-Sigma-Variante vollständig außerhalb des Abtasteinrichtungs-Variationsbereichs 280 liegt. Der Inverter-Variationsbereich 270 kann entsprechend angepasst werden, um die Spanne 275 zu vergrößern oder zu verkleinern, je nach Bedarf, um die Variationsgrenzen einzuhalten. Wichtig ist, dass sich der Inverter-Variationsbereich 270 nicht mit einem Teil des Abtasteinrichtungs-Variationsbereichs 280 überschneidet.
3 stellt einen Flussplan eines Verfahrens 300 für das selbstgetaktete Abtastsystem 100 oder 200 gemäß einer Ausführungsform dar. Obwohl das Verfahren 300 im Zusammenhang mit dem selbstgetakteten Abtastsystem 100 oder 200 beschrieben wird, kann das Verfahren 300 auch durch ein Programm, eine benutzerdefinierte Schaltung oder durch eine Kombination aus einer benutzerdefinierten Schaltung und einem Programm durchgeführt werden. Das Verfahren 300 kann innerhalb einer GPU (Grafikprozessoreinheit), einer CPU (Zentraleinheit), einem Deep Learning Accelerator (DLA) oder eines beliebigen Prozessors einschließlich des selbst getakteten Abtastsystems 100 oder 200 ausgeführt werden. Darüber hinaus werden Fachleute verstehen, dass jedes System, das das Verfahren 300 ausführt, im Rahmen und Geist der Ausführungsformen der vorliegenden Erfindung liegt.
Bei Schritt 310 lädt eine Detektionsschaltung abgetastete Signale bzw. Abtastsignale, die von einer Abtastschaltung ausgegeben werden, vor, wenn sich ein Taktsignal auf einem zweiten Pegel befindet. In einer Ausführungsform ist die Detektionsschaltung die Fertigstellungsdetektionsschaltung 110, der erste Pegel ist ein Spannungspegel HIGH, der zweite Spannungspegel ist ein Spannungspegel LOW und die abgetasteten Signale bzw. Abtastsignale sind OUTP und OUTN, die auf den Spannungspegel HIGH vorgeladen werden. In einer Ausführungsform ist die Detektionsschaltung die Fertigstellungsdetektionsschaltung 210, der erste Pegel ist ein Spannungspegel LOW, der zweite Spannungspegel ist ein Spannungspegel HIGH, und die Abtastsignale werden auf den Spannungspegel LOW vorgeladen.
Bei Schritt 320 tastet eine Abtastschaltung, wie beispielsweise die Abtasteinrichtung 105 oder 205, die mit der Fertigstellungsdetektionsschaltung 110 gekoppelt ist, Eingangssignale (z.B. Vref und Vout) ab, wenn sich das Taktsignal (z.B. CLK) auf einem ersten Pegel befindet, um die Abtastsignale (z.B. OUTP und OUTN) zu steuern. Bei Schritt 330 erfasst die Detektionsschaltung mittels der schwellenangepassten Inverter die Spannungspegel jedes Abtastsignals, um hinsichtlich ihrer Spannungspegel erfasste Signale zu erzeugen (z.B. die Ausgänge der schwellenangepassten Inverter 102 und 103 oder 202 und 203). Eine Schwellenspannung der schwellenangepassten Inverter liegt vollständig außerhalb eines Übergangsspannungsbereichs der Abtastschaltung. In einer Ausführungsform liegt die Schwellenspannung oberhalb des Übergangsspannungsbereichs der Abtastschaltung. In einer weiteren Ausführungsform liegt die Schwellenspannung unterhalb des Übergangsspannungsbereichs der Abtastschaltung.
Bei Schritt 340 schaltet die Detektionsschaltung als Reaktion auf eines der hinsichtlich ihrer Spannungspegel erfassten Signale, das vom zweiten Pegel auf den ersten Pegel übergeht, ein Ausgangssignal (z.B. NOR_OUT oder NAND_OUT) vom ersten Pegel auf den zweiten Pegel um. Bei Schritt 350 empfängt eine Rückkopplungsschaltung, wie beispielsweise die Rückkopplungsschaltung 115, das Ausgangssignal und erzeugt das Taktsignal.
4A veranschaulicht ein Abtastsystem 400, das gemäß einer Ausführungsform mit einem externen Taktgeber synchronisiert wird. Das selbstgetaktete Abtastsystem 400 kann mit einem externen Taktsignal, EXT_CLK, synchronisiert werden, und der externe Takt kann angesteuert werden, um zusätzliche Zeit für die Auflösung der Metastabilität zu gewinnen.
Das Abtastsystem 400 beinhaltet die Abtastschaltung 105, die Fertigstellungsdetektionsschaltung 110 und einen in einer Schleife konfigurierten Synchronisator 415. Der Synchronisator 415 ist eine Rückkopplungsschaltung, die einen oder mehrere Flip-Flops beinhaltet, die in Reihe geschaltet sind, um mittels des NOR_OUT als Eingang und des EXT_CLK-Signals als Takt das Taktsignal CLK zu erzeugen. Der negative Übergang bzw. die fallende Flanke von NOR_OUT durchläuft den Synchronisator 415, um einen negativen Übergang des Taktsignals CLK zu erzeugen und die Vorladephase einzuleiten. Der negative Übergang des NOR_OUT-Signals erzeugt eine nächste Flanke des Taktsignals CLK, die in die Abtasteinrichtung 105 eingespeist wird, was zur Selbsttaktung des Abtastsystems 400 führt.
Die Abtasteinrichtung 105 fungiert als Abtasteinrichtungs-Master, welchem ein Abtasteinrichtungs-Slave 405 folgt, der die Werte der OUTP- und OUTN-Signale am Ende einer Auswertungsphase durch eine nachfolgende Vorladephase hindurch hält. Der Ausgang des Abtasteinrichtungs-Slaves 405 wird von einem D-Flip-Flop 410 gespeichert, um COMP_OUT zu erzeugen. Das Vorhandensein des externen Taktes führt jedoch zu Metastabilität, wie es in 4B dargestellt ist, oder führt Verzögerungen in der Rückkopplungsschleife von der Fertigstellungsdetektionsschaltung 110 zu der Abtasteinrichtung 105 ein. Im Gegensatz dazu vermeiden die selbstgetakteten Abtastsysteme 100 und 200 den externen Takt und reduzieren die Wahrscheinlichkeit der Metastabilität.
4B stellt ein Zeitdiagramm 420 von Signalen, die innerhalb des in 4A dargestellten Abtastsystems 400 gemäß einer Ausführungsform erzeugt werden, dar. Während des ersten Taktzyklus bestimmt die Abtasteinrichtung 105 die Signale OUTP und OUTN innerhalb eines halben Zyklus des externen Taktes EXT_CLK zum Zeitpunkt t0, und die Signale OUTP und OUTN werden vorgeladen, wenn das CLK-Signal zum Zeitpunkt t1 auf LOW übergeht. Während des zweiten Zyklus des externen Taktes EXT_CLK kann die Abtasteinrichtung 105 jedoch die Signale OUTP und OUTN innerhalb eines Taktzyklus von EXT_CLK nicht bestimmen. So wird das von dem Synchronisator 415 erzeugte Taktsignal, CLK, gestreckt, um bis zum nächsten Zyklus des EXT_CLK zu warten, und dann beginnt die Vorladung in der negativen Hälfte des nächsten Zyklus des CLK. Das Problem der Metastabilität besteht jedoch nach wie vor, wird aber an den Synchronisator 415 weitergeleitet. Wenn die Flanken von NOR_OUT und EXT_CLK nahe beieinander liegen, wie es im schattierten Bereich dargestellt ist, wird mehr Zeit benötigt, um den metastabilen Zustand aufzulösen. Dadurch wird die Abtastfrequenz reduziert und die Reaktionszeit bzw. Antwortzeit des Abtastsystems 400 reduziert.
5A stellt das selbstgetaktete Abtastsystem von 1A mit einem gepufferten Taktausgang BUF_CLK gemäß einer Ausführungsform dar. Das selbsttaktende Abtastsystem 500 weist die Abtastschaltung 105, die Fertigstellungsdetektionsschaltung 110 und die in einer Schleife konfigurierte Rückkopplungsschaltung 115 auf. Die Rückkopplungsschaltung 115 weist eine gerade Anzahl von Invertern zur Erzeugung des Taktsignals CLK auf. Der negative Übergang bzw. die fallende Flanke von NOR_OUT durchläuft die Rückkopplungsschaltung 115, um einen negativen Übergang des Taktsignals CLK zu erzeugen und die Vorladephase einzuleiten. Der negative Übergang des NOR_OUT-Signals erzeugt eine nächste Flanke des Taktsignals CLK, die in die Abtasteinrichtung 105 eingegeben wird, was zur Selbsttaktfunktion des selbsttaktenden Abtastsystems 100 führt. Das CLK1-Signal kann am Ausgang eines Inverters in der Rückkopplungsschaltung 115 erzeugt werden, so dass eine ungerade Anzahl von Invertern in Reihe zwischen dem NOR-Gatter 112 und dem Inverter, der das CLK1-Signal ausgibt, angeordnet sind. Das CLK1-Signal wird gepuffert, um das gepufferte Taktsignal BUF_CLK zu erzeugen, mit dem nachfolgende Logikstufen getaktet werden können.
5B stellt ein Zeitdiagramm 520 von Signalen dar, die innerhalb des in 5A dargestellten selbstgetakteten Abtastsystems 500 gemäß einer Ausführungsform erzeugt werden. Das Zeitdiagramm 520 weist das BUF_CLK-Signal und die im Zeitdiagramm 120 von 1B dargestellten Signale auf. Das BUF_CLK-Signal kann als Taktsignaleingang zu einem positiv flankengesteuerten Flip-Flop verwendet werden, um das COMP_OUT-Signal zu erfassen. In einer Ausführungsform kann das CLK1-Signal gepuffert und dann zum Takten nachfolgender logischer Stufen verwendet werden.
Beispielhaftes System
5C stellt ein selbstgetaktetes Spannungsregelungssystem 525 mit einem selbstgetakteten Abtastsystem 530 gemäß einer Ausführungsform dar. Das selbstgetaktete Abtastsystem 530 kann eines der selbstgetakteten Abtastsysteme 100, 200, 400 oder 500 sein. Eine Versorgungsspannung ist mit einem PMOS-Transistor 505 gekoppelt, der durch ein COMP-Signal aktiviert wird, das von einer digitalen Logik- und Treiberschaltung 535 basierend auf den Signalen COMP_OUT und BUF_CLK des selbstgetakteten Abtastsystems 530 erzeugt wird. Im Allgemeinen pulsiert das COMP-Signal auf LOW, um den PMOS-Transistor 505 zu aktivieren, wenn Vout kleiner als VRef ist. Der PMOS-Transistor 505 ist ausgestaltet, um den Spannungspegel Vout an der Last 515 zu regeln. In einer Ausführungsform ist das selbstgetaktete Abtastsystem 530 ausgestaltet, um in einem vorbestimmten Bereich von Vref das Spannungsniveau bei Vout zu halten. Wenn das selbstgetaktete Spannungsregelsystem 525 mit anderen Schaltungen auf einem Die bzw. Rohchip integriert ist, sind die passiven Komponenten kleiner, so dass höhere Abtastfrequenzen erforderlich sind, um die Spannungswelligkeit von Vout zu begrenzen. Die höheren Abtastfrequenzen erhöhen typischerweise die Wahrscheinlichkeit der Metastabilität. Das selbstgetaktete Abtastsystem 530 kann jedoch mit der höchstmöglichen Frequenz arbeiten und gleichzeitig sicherstellen, dass OUTP und OUTN stabil sind.
5D stellt das selbstgetaktete Spannungsregelungssystem 525 von 5C innerhalb einer integrierten Schaltung 560 gemäß einer Ausführungsform dar. Eine Baugruppe 570 beinhaltet eine Schaltung 580 und das selbstgetaktete Spannungsregelsystem 525. Die Schaltung 580 ersetzt die Last 515 innerhalb des selbstgetakteten Spannungsregelungssystems 525. Die Schaltung innerhalb des selbstgetakteten Spannungsregelungssystems 525 kann als Teil des Dies 575 hergestellt werden, das die Schaltung 580 aufweist.
6 stellt ein beispielhaftes System 600 dar, in dem die unterschiedlichen Architekturen und/oder Funktionalitäten der verschiedenen vorherigen Ausführungsformen implementiert sein können. Das beispielhafte System 600 kann ausgestaltet sein, um das selbstgetaktete Spannungsregelungssystem 525 und/oder das selbstgetaktete Abtastsystem 100, 200 und/oder 400 aufzuweisen.
Wie dargestellt ist, ist ein System 600 vorgesehen, das mindestens einen zentralen Prozessor 601 beinhaltet, der mit einem Kommunikationsbus 602 verbunden ist. Der Kommunikationsbus 602 kann mittels jedes geeigneten Protokolls implementiert sein, wie z.B. PCI (Peripheral Component Interconnect), PCI-Express, AGP (Accelerated Graphics Port), HyperTransport oder jedem anderen Bus- oder Punktzu-Punkt-Kommunikationsprotokoll. In einer Ausführungsform ist der Kommunikationsbus 602 der in 3 dargestellte Systembus 302. Das System 600 weist auch einen Hauptspeicher 604 auf. Die Steuerlogik (Software) und die Daten werden im Hauptspeicher 604 gespeichert, der als Direktzugriffsspeicher (RAM) ausgeführt sein kann.
Das System 600 beinhaltet auch Eingabegeräte 612, einen Grafikprozessor 606 und eine Anzeige 608, d.h. eine herkömmliche CRT (Kathodenstrahlröhre), eine LCD (Flüssigkristallanzeige), eine LED (Leuchtdiode), eine Plasmaanzeige oder dergleichen. Benutzereingaben können von den Eingabegeräten 612, z.B. Tastatur, Maus, Touchpad, Mikrofon und dergleichen, erfasst werden. In einer Ausführungsform kann der Grafikprozessor 606 eine Vielzahl von Shadermodulen, ein Rastermodul usw. aufweisen. Jedes der vorgenannten Module kann sich sogar auf einer einzigen Halbleiterplattform befinden, um eine Grafikprozessoreinheit (GPU) zu bilden.
In der vorliegenden Beschreibung kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. Es ist zu beachten, dass sich der Begriff einzelne Halbleiterplattform auch auf Multi-Chip-Module mit verbesserten Anschlussmöglichkeiten beziehen kann, die den On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit (CPU) und der Bus-Implementierung aufweisen. Natürlich können die verschiedenen Module auch einzeln oder in verschiedenen Kombinationen von Halbleiterplattformen nach den Wünschen des Anwenders angeordnet werden.
Das System 600 kann auch einen sekundären Speicher 610 aufweisen. Der sekundäre Speicher 610 beinhaltet beispielsweise ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Kompaktdiskettenlaufwerk, ein digitales vielseitiges Platten-(DVD)-Laufwerk, ein Aufzeichnungsgerät, einen universellen seriellen Bus-(USB)-Flashspeicher darstellt. Das Wechselspeicherlaufwerk liest und/oder schreibt in bekannter Weise von einer Wechselspeichereinheit.
Computerprogramme oder Algorithmen der Computersteuerungslogik können im Hauptspeicher 604 und/oder im sekundären Speicher 610 gespeichert werden. Solche Computerprogramme ermöglichen es dem System 600, bei ihrer Ausführung verschiedene Funktionen auszuführen. Der Speicher 604, der Speicher 610 und/oder jeder andere Speicher sind mögliche Beispiele für computerlesbare Medien.
In einer Ausführungsform können die Architektur und/oder Funktionalität der verschiedenen vorher erwähnten Figuren im Zusammenhang mit dem Zentralprozessor 601, dem Grafikprozessor 606, einer integrierten Schaltung (nicht dargestellt), die mindestens einen Teil der Fähigkeiten sowohl des Zentralprozessors 601 als auch des Grafikprozessors 606 aufweisen kann, einem Chipsatz (d.h. einer Gruppe von integrierten Schaltungen, die dazu bestimmt sind, als Einheit zum Ausführen verwandter Funktionen usw. zu arbeiten und verkauft zu werden) und/oder einer anderen integrierten Schaltung implementiert sein.
Noch immer kann die Architektur und/oder Funktionalität der verschiedenen vorher erwähnten Figuren im Kontext eines allgemeinen Computersystems, eines Platinensystems, eines Spielkonsolensystems für Unterhaltungszwecke, eines anwendungsspezifischen Systems und/oder eines anderen gewünschten Systems implementiert sein. Das System 600 kann beispielsweise in Form eines Desktop-Computers, eines Laptops, eines Servers, eines Arbeitsplatzes, einer Spielkonsole, eines eingebetteten Systems und/oder einer anderen Art von Logik ausgeführt sein. Dennoch kann das System 600 die Form verschiedener anderer Vorrichtungen aufweisen, einschließlich, aber nicht beschränkt auf eine PDA-Vorrichtung (Personal Digital Assistant), eine Mobiltelefonvorrichtung, einen Fernseher usw.
Darüber hinaus kann das System 600, obwohl nicht dargestellt, zu Kommunikationszwecken mit einem Netzwerk (z.B. Telekommunikationsnetzwerk, Local Area Network (LAN), Wireless Network, Wide Area Network (WAN) wie Internet, Peer-to-Peer-Netzwerk, Kabelnetzwerk oder dergleichen) gekoppelt werden.
Obwohl verschiedene Ausführungsformen vorstehend beschrieben wurden, sollte man verstehen, dass sie nur als Beispiel und nicht als Einschränkung dargestellt wurden. Daher sollte die Breite und der Umfang einer bevorzugten Ausführungsform nicht durch eine der oben beschriebenen exemplarischen Ausführungsformen eingeschränkt werden, sondern nur in Übereinstimmung mit den folgenden Ansprüchen und ihren Entsprechungen definiert werden.

Claims

Selbstgetaktetes Abtastsystem, umfassend: eine Abtastschaltung, welche ausgestaltet ist, um Eingangssignale abzutasten, wenn sich ein Taktsignal auf einem ersten Niveau befindet, um Abtastsignale zu erzeugen; eine Detektionsschaltung, welche mit der Abtastschaltung gekoppelt ist und ausgestaltet ist, um die Abtastsignale vorzuladen, wenn sich das Taktsignal auf einem zweiten Niveau befindet; um mittels schwellenangepasster Inverter Spannungsniveaus von jedem Abtastsignal zu erfassen, um hinsichtlich ihrer Spannungsniveaus erfasste Signale zu erzeugen, wobei eine Schwellenspannung der schwellenangepassten Inverter vollständig außerhalb eines Übergangsspannungsbereichs der Abtastschaltung liegt; und um abhängig von einem der hinsichtlich ihrer Spannungsniveaus erfassten Signale, welche von dem zweiten Niveau auf das erste Niveau übergehen, ein Ausgangssignal von dem ersten Niveau auf das zweite Niveau zu schalten; und eine Rückkopplungsschaltung, welche ausgestaltet ist, um das Ausgangssignal zu erfassen und das Taktsignal zu erzeugen.
System nach Anspruch 1, wobei die Rückkopplungsschaltung eine gerade Anzahl von Invertern umfasst, welchen in Reihe gekoppelt sind.
System nach Anspruch 2, wobei eine Verzögerung von mindestens einem Inverter in der geraden Anzahl von Invertern programmierbar ist.
System nach Anspruch 2 oder 3, wobei eine Ausgabe von einem ersten Inverter in der geraden Anzahl von Invertern ein Taktausgangssignal ist.
System nach einem der vorhergehenden Ansprüche, wobei die Schwellenspannung unterhalb des Übergangsspannungsbereichs liegt.
System nach Anspruch 5, wobei die schwellenangepassten Inverter einen ersten Inverter, welcher mit einem ersten der Abtastsignale gekoppelt ist, und einen zweiten Inverter, welcher mit einem zweiten der Abtastsignale gekoppelt ist, umfassen und Ausgänge des ersten und des zweiten Inverters mit Eingängen eines NOR-Gatters gekoppelt sind, um das Ausgangssignal zu erzeugen.
System nach einem der vorhergehenden Ansprüche, wobei die Schwellenspannung oberhalb des Übergangsspannungsbereichs liegt.
System nach Anspruch 7, wobei die schwellenangepassten Inverter einen ersten Inverter, welcher mit einem ersten der Abtastsignale gekoppelt ist, und einen zweiten Inverter, welcher mit einem zweiten der Abtastsignale gekoppelt ist, umfassen und Ausgänge des ersten und des zweiten Inverters mit Eingängen eines NAND-Gatters gekoppelt sind, um das Ausgangssignal zu erzeugen.
System nach einem der vorhergehenden Ansprüche, wobei die Rückkopplungsschaltung ein Flip-Flop oder mehrere Flip-Flops, welchen in Reihe gekoppelt sind, umfasst.
System nach einem der vorhergehenden Ansprüche, wobei eine Frequenz des Taktsignals variiert.
System nach einem der vorhergehenden Ansprüche, wobei der Übergangsspannungsbereich einen Metastabilitätszustand der Abtastsignale begrenzt.
System nach einem der vorhergehenden Ansprüche, wobei eines der hinsichtlich ihrer Spannungsniveaus erfassten Signale ein Spannungsvergleichsausgangssignal ist.
Von einem Computer implementiertes Verfahren, umfassend: Vorladen von Abtastsignalen durch eine Detektionsschaltung, wenn sich ein Taktsignal auf einem zweiten Niveau befindet; Abtasten von Eingangssignalen durch eine Abtastschaltung, welche mit der Detektionsschaltung gekoppelt ist, wenn sich das Taktsignal auf einem ersten Niveau befindet, um die Abtastsignale anzusteuern; Erfassen von Spannungsniveaus von jedem der Abtastsignale mittels schwellenangepasster Inverter, um hinsichtlich ihrer Spannungsniveaus erfasste Signale zu erzeugen, wobei eine Schwellenspannung der schwellenangepassten Inverter vollständig außerhalb eines Übergangsspannungsbereichs der Abtastschaltung liegt; Überführen durch die Detektionsschaltung eines Ausgangssignals von dem ersten Niveau auf das zweite Niveau abhängig von einem der hinsichtlich ihrer Spannungsniveaus erfassten Signale, welches von dem zweiten Niveau auf das erste Niveau übergeht; und Erzeugen des Taktsignals durch eine Rückkopplungsschaltung, welche das Ausgangssignal erfasst.
Von einem Computer implementiertes Verfahren nach Anspruch 13, wobei die Rückkopplungsschaltung eine gerade Anzahl von Invertern umfasst, welche in Reihe gekoppelt sind.
Von einem Computer implementiertes Verfahren nach Anspruch 14, wobei eine Verzögerung mindestens eines Inverters in der geraden Anzahl von Invertern programmierbar ist.
Von einem Computer implementiertes Verfahren nach Anspruch 14 oder 15, wobei eine Ausgabe eines ersten Inverters in der geraden Anzahl von Invertern ein Taktausgangssignal ist.
Von einem Computer implementiertes Verfahren nach einem der Ansprüche 13-16, wobei die Schwellenspannung unterhalb des Übergangsspannungsbereichs liegt.
Von einem Computer implementiertes Verfahren nach einem der Ansprüche 13-16, wobei die Schwellenspannung oberhalb des Übergangsspannungsbereichs liegt.
Von einem Computer implementiertes Verfahren nach einem der Ansprüche 13-18, wobei der Übergangsspannungsbereich einen Metastabilitätszustand der Abtastsignale begrenzt.
Von einem Computer implementiertes Verfahren nach einem der Ansprüche 13-19, wobei eines der hinsichtlich ihrer Spannungsniveaus erfassten Signale ein Spannungsvergleichs-Ausgangssignal ist.